TWI640017B - 字元線驅動器及其操作方法 - Google Patents

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Abstract

一種字元線驅動器包括選擇字元線電位轉換器及控制字元線電位轉換器。選擇字元線電位轉換元器被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線電位轉換器耦合至選擇字元線電位轉換器，並被配置成至少部分地基於由選擇字元線電位轉換器產生的至少一個輸出信號來產生處於第二電壓域或第三電壓域中的至少一個輸出信號。

Description

字元線驅動器及其操作方法
本發明實施例是有關於一種字元線驅動器及其操作方法，且特別是有關於一種可在雙電晶體存儲單元(two-transistor memory cell)及一次性可編程的非揮發性記憶體(one-time programmable non-volatile memory)中使用的字元線驅動器電路及相關聯方法。
半導體存儲裝置一般是由存儲單元陣列及相關聯控制電路系統組成。每一存儲單元可由一個或多個電晶體組成，且控制電路系統可包括字元線驅動器及位線驅動器。存儲單元陣列可排列成二維陣列形式，以使得任一特定存儲單元位於特定行列位址的交叉部位處。行列位址可使用對應的字元線驅動器及位線驅動器來選擇。一般而言，字元線驅動器耦合至位於指定行中的每一電晶體的閘極，而位線驅動器耦合至位於指定列中的每一電晶體的源極/汲極。因此，通過將信號的不同組合施加至字元線驅動器及位線驅動器，可選擇及控制各別存儲單元。
本發明實施例提供一種字元線驅動器，其包括選擇字元線電位轉換器、控制字元線電位轉換器、選擇字元線驅動器以及控制字元線驅動器。選擇字元線電位元轉換器被配置成接收處於第一電壓域中的輸入信號並產生處於第一電壓域或第二電壓域中的輸出信號。控制字元線電位轉換器耦合至選擇字元線電位轉換器，並被配置成接收由選擇字元線電位轉換器產生的輸出信號中的至少一個。控制字元線電位轉換器進一步被配置成產生處於第二電壓域或第三電壓域中的至少一個輸出信號。選擇字元線驅動器耦合至選擇字元線電位轉換器並被配置成接收由選擇字元線電位轉換器產生的輸出信號中的至少一個。選擇字元線驅動器進一步被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線驅動器耦合至控制字元線電位轉換器，並被配置成接收由控制字元線電位轉換器產生的輸出信號中的至少一個。控制字元線驅動器進一步被配置成產生處於第二電壓域或第三電壓域中的至少一個輸出信號。
本發明實施例提供一種字元線驅動器，其包括選擇字元線電位轉換器以及控制字元線電位轉換器。選擇字元線電位元轉換器被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線電位轉換器耦合至選擇字元線電位轉換器，並被配置成至少部分地基於由選擇字元線電位轉換器產生的至少一個輸出信號來產生處於第二電壓域或第三電壓域中的至少一個 輸出信號。
本發明實施例提供一種操作字元線驅動器的方法，其包括至少以下步驟。由選擇字元線電位轉換器自字元線解碼器接收處於第一電壓域中的第一輸入信號。由控制字元線電位轉換器在第一電壓域或第二電壓域中接收至少一個輸入信號，至少一個輸入信號是由選擇字元線電位轉換器產生。由選擇字元線驅動器在第一電壓域或第二電壓域中接收至少一個輸入信號，至少一個輸入信號是由選擇字元線電位轉換器產生。由控制字元線驅動器在第二電壓域或第三電壓域中接收至少一個輸入信號，至少一個輸入信號是由控制字元線電位轉換器產生。使用來自選擇字元線驅動器及控制字元線驅動器的輸出來操作半導體存儲裝置中的存儲單元。
10‧‧‧字元線驅動器
11‧‧‧字元線解碼器
12‧‧‧存儲單元
21‧‧‧選擇字元線首部電路
22‧‧‧選擇字元線電位轉換器
23‧‧‧選擇字元線驅動器
24‧‧‧核心電源
25‧‧‧IO電源
31‧‧‧控制字元線首部電路
32‧‧‧控制字元線電位轉換器
33‧‧‧控制字元線驅動器
51、52、53、54、55‧‧‧操作
CWL‧‧‧控制字元線
INV1‧‧‧反相器
PGM_5V、PGMB_5V、PGM_IO、PGMB_IO、SEL、SEL_SWL、SELB_CWL、SELB_SWL、VCLMP1、VCLMP2‧‧‧輸入信號
SWL‧‧‧選擇字元線
T1、T2、T4、T6、T7、T11、T12、T17、T18、T19、T20‧‧‧PMOS電晶體
T3、T5、T8、T13、T14、T15、T16‧‧‧NMOS電晶體
T9、T10、T21、T22‧‧‧電晶體
VDD_SWL、VDD_CWL‧‧‧電壓
圖1是根據某些實施例的字元線驅動器的實例的示意性方塊圖。
圖2是根據某些實施例的選擇字元線首部電路、選擇字元線電位轉換器、及選擇字元線驅動器的實例的示意性電路圖。
圖3是根據某些實施例的控制字元線首部電路、控制字元線電位轉換器、及控制字元線驅動器的實例的示意性電路圖。
圖4是說明根據某些實施例的字元線驅動器的操作真值表的 表。
圖5是說明根據某些實施例的本文所述字元線驅動器的實例的操作的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
本文所用用語“字元線”可縮寫成WL，用語“選擇字元線”可縮寫成SWL，且用語“控制字元線”可縮寫成CWL。
本文所述字元線驅動器可實施於各種類型的半導體存儲裝置中。此類半導體存儲裝置中的一種被稱作一次性可編程(one-time programmable，OTP)非揮發性記憶體。一旦資料被寫入至OTP記憶體的存儲單元中，則所述資料會被永久性地存儲且僅可自所述存儲單元被讀取。
在某些半導體存儲裝置(包括OTP記憶體)中，字元線驅動器可每行存儲單元包括兩個驅動器-一個用於選擇且一個用於控制。在某些實施方式中，用於控制此種類型的使用字元線驅動器的半導體存儲裝置的方法及裝置是複雜的、會使用大量裝置且因此會佔用大的佈局面積。
本發明提供一種可解決現有字元線驅動器的一個或多個缺點的字元線驅動器。在某些實施例中，字元線驅動器可包括選擇字元線電位轉換器，選擇字元線電位轉換器耦合至控制字元線電位轉換器以使得在操作中，選擇字元線電位轉換器為控制字元線電位轉換器產生輸入。在某些實施例中，通過將控制字元線電位轉換器串聯耦合至選擇字元線電位轉換器，所得的字元線驅動器與各電位轉換器並行操作的情形相比可較不複雜且佔據更小的佈局面積。在某些實施例中，字元線驅動器可被實施成一次性可編程(OTP)非揮發性記憶體的一部分。在某些實施例中，字元線驅動器可被實施成雙電晶體OTP非揮發性記憶體的一部分。
圖1是根據某些實施例的字元線驅動器的實例的示意性方塊圖。如圖所示，字元線驅動器10包括耦合至選擇字元線電位轉換器22的字元線解碼器11。選擇字元線電位轉換器22轉而耦合至經由選擇字元線而與存儲單元12(例如，雙電晶體OTP存儲單元)耦合的選擇字元線驅動器23。選擇字元線電位轉換器22還耦合至控制字元線電位轉換器32。控制字元線電位轉換器32耦合至經由控制字元線而與存儲單元12耦合的控制字元線驅動器 33。選擇字元線首部電路(select word line header)21耦合至選擇字元線電位轉換器22且控制字元線首部電路(control word line header)31耦合至控制字元線電位轉換器32。選擇字元線驅動器23及控制字元線驅動器33共同操作，以選擇多個存儲單元12中與選擇字元線驅動器23相關聯的一個存儲單元12以及與此一存儲單元12相關聯的程式及/或讀取資料。
在存儲裝置中，可提供第一(例如，較低)電壓域以操作存儲控制電路系統的某些部分且可針對存儲單元及對應驅動器使用第二(例如，較高)電壓域。為了自第一電壓域步進至第二電壓域，可使用電位轉換器來將電壓電位自控制電路系統的較低電壓域轉換至存儲單元及對應驅動器的較高電壓域。在某些實施例中，第一電壓域可被稱作核心域(core domain)。在某些實施例中，核心域可為約0.8V。也就是說，核心域中的邏輯電壓可為0V或0.8V。在某些實施例中，第二(例如，較高)電壓域可被稱作IO域。在某些實施例中，IO域可為約1.8V。也就是說，IO域中的邏輯電壓可為0V或1.8V。
在操作中，字元線解碼器11產生用於控制選擇字元線電位轉換器22的控制信號(輸入信號SEL)。選擇字元線電位轉換器22在某些操作模式中操作，以將控制信號(輸入信號SEL)的輸入電壓自第一電壓域(例如，核心域)轉換至第二電壓域(例如，IO域)，而在其他操作模式中則使SEL信號在第一電壓域中操作。控制字元線電位轉換器32相似地根據操作模式而將其輸出 電壓轉換至第二電壓域及另一電壓域(例如，高電壓域)中的一個。
如上所述，在某些實施例中，存儲單元及對應驅動器的電壓域可根據所期望的操作而變化。具體來說，用於讀取操作的電壓域可不同於用於編程操作的電壓域。另外，選擇操作的電壓域可不同於用於控制操作的電壓域。在圖1中，標記用於各種元件的不同電壓域。舉例來說，字元線解碼器11被識別成處於核心域中。在選擇字元線首部電路21、選擇字元線電位轉換器22、及控制字元線電位轉換器32的上下文的內容中，垂直虛線指示元件的輸入在規定電壓域中操作，且指示所述元件的輸出根據所執行操作的類型(例如，讀取操作相對於編程操作)而在潛在不同的電壓域中操作。因此，如圖所示，無論所執行操作的類型如何，用於選擇字元線電位轉換器22的輸入的電壓域均可對應於輸入處的核心域。同時，選擇字元線電位轉換器22的輸出在讀取操作期間在核心電壓域中操作(即，無電位轉換)。但在編程操作期間，選擇字元線電位轉換器22的輸出在較高電壓域(例如，IO域)中操作。在某些實施例中，字元線電位轉換器22的輸出電壓域可相依於選擇字元線首部電路21的電壓域。
對於控制字元線電位轉換器32，通過以相關聯電壓域自選擇字元線電位轉換器22接收輸入信號，輸入的電壓域在讀取操作期間對應於核心域，且在編程操作期間對應於IO域。當執行讀取操作時，控制字元線電位轉換器32的輸出的電壓域在IO域中 操作。在編程操作的情形中，控制字元線電位轉換器32的輸出的電壓域對應干高電壓(high voltage，HV)。舉例來說，在某些實施例中，高電壓可為約5V。也就是說，處於高電壓域中的邏輯電壓可為0V或5V。
在操作中，選擇字元線首部電路21及控制字元線首部電路31操作，以分別控制(例如，選擇)選擇字元線電位轉換器22的輸出電壓域及控制字元線電位轉換器32的輸出電壓域。以下將參照圖2至圖4來更詳細地闡述此功能性。
如圖1中所示，選擇字元線電位轉換器22包括兩個輸出。一個輸出被用作選擇字元線驅動器23的輸入，且另一輸出被用作控制字元線電位轉換器32的輸入。如以上所論述，通過將控制字元線電位轉換器32串聯耦合至選擇字元線電位轉換器22，所得的字元線驅動器10與各所述電位轉換器並行操作的情形(例如，兩個電位轉換器均由字元線解碼器11直接控制的情形)相比可較不複雜且佔據更小的佈局面積。在某些實施例中，便可為此種情形。原因是控制字元線電位轉換器32僅須將輸出電壓轉換一個域(例如，自核心域轉換至IO域或自IO域轉換至5V域)。具體來說，控制字元線電位轉換器32輸出處於IO域或5V域中的信號。若控制字元線電位轉換器32由字元線解碼器11直接控制，則控制字元線電位轉換器32將需要在編程操作期間將核心電壓轉換兩個電位而達到5V域。因此，所得的電路系統可比本文所述者更複雜。如本文所述，自一個域至另一域的電壓轉換是指輸出 電壓相對於輸入電壓的增大或減小。若裝置正在多個電壓域中操作，則將電壓轉換一個域是指將電壓域增大(或減小)至下一最近電壓域。將電壓域轉換兩個電位意指跳過中間電壓域。
在圖1中所示的實施例中，選擇字元線驅動器23在核心電壓域或IO電壓域中將選擇字元線信號輸出至一個或多個存儲單元12。控制字元線電位轉換器32將信號輸出至控制字元線驅動器33且控制字元線驅動器33在IO電壓域或5V電壓域中將控制字元線信號輸出至一個或多個存儲單元12。
圖2是根據某些實施例的圖1中的選擇字元線首部電路21、選擇字元線電位轉換器22、及選擇字元線驅動器23的實例的示意性電路圖。如圖所示，選擇字元線首部電路21、選擇字元線電位轉換器22、及選擇字元線驅動器23是使用多個互補金屬氧化物半導體(CMOS)電晶體來實施。
本文所述CMOS電晶體可被理解為像開關一樣操作。在接通狀態中開關閉合且在斷開狀態中所述開關打開。對於N型金屬氧化物半導體(NMOS)電晶體，當將超過NMOS電晶體的閾值電壓的電壓施加至閘極時，所述NMOS電晶體接通且電流通過源極與汲極之間。反之，則所述NMOS電晶體斷開且電流無法通過源極與汲極之間。在P型金屬氧化物半導體(PMOS)電晶體的情形中，當將超過PMOS電晶體的閾值電壓的電壓施加至閘極時，所述PMOS電晶體斷開且電流無法通過源極與汲極之間，反之，則所述PMOS電晶體接通且電流通過源極與汲極之間。
圖2中的電路包括與核心電源24對應的電源供應電壓(例如，0.8V)及與IO電源25對應的電源供應電壓(例如，1.8V)。輸入信號PGM_IO及PGMB_IO用於選擇將哪一電壓施加至選擇字元線電位轉換器22及選擇字元線驅動器23。施加至兩個電路(選擇字元線電位轉換器22及選擇字元線驅動器23)的電壓在圖2中被識別為VDD_SWL。在操作中，PGM_IO與PGMB_IO彼此互補。也就是說，若PGM_IO為邏輯高值，則PGMB_IO將為邏輯低值，且反之亦然。在圖2中所示的實例中，PGM_IO輸入及PGMB_IO輸入提供處於IO域中的電壓。
在操作中，選擇字元線首部電路21操作以經由VDD_SWL將核心電源24或IO電源25中的一個提供至選擇字元線電位轉換器22及選擇字元線驅動器23。當PGM_IO為邏輯高值且PGMB_IO為邏輯低值時，PMOS電晶體T1斷開且PMOS電晶體T2接通。因此，VDD_SWL等於IO電源25。當PGM_IO為邏輯低值且PGMB_IO為邏輯高值時，PMOS電晶體T1接通且PMOS電晶體T2斷開。因此，VDD_SWL等於核心電源24。
選擇字元線電位轉換器22自字元線解碼器11接收輸入信號(SEL)。如上所述，輸入信號(SEL)可處於核心域中。在操作中，若輸入信號(SEL)為邏輯高值，則NMOS電晶體T3接通且PMOS電晶體T4斷開。反相器INV1對輸入信號(SEL)進行反相，因而NMOS電晶體T5斷開且PMOS電晶體T6接通。去往PMOS電晶體T7的閘極輸入信號為邏輯高值，因而T7斷開， 且去往NMOS電晶體T8的閘極輸入信號為邏輯低值，因而T8接通。由於T8接通，因此SEL_SWL處的電壓為與VDD_SWL相等的處於核心域或IO域中的邏輯高值。互補信號(輸入信號SELB_SWL)為邏輯低值。若輸入信號(SEL)為邏輯低值，則選擇字元線電位轉換器的操作是反向的。也就是說，輸出SEL_SWL為邏輯低值且互補信號(輸入信號SELB_SWL)為與VDD_SWL相等的邏輯高值。
SELB_SWL信號被發送至選擇字元線驅動器23。如圖2中所繪示，包括電晶體T9及T10的選擇字元線驅動器23為反相器電路。因此，若SELB_SWL為邏輯低值，則選擇字元線驅動器23的輸出等於VDD_SWL(T9接通且T10斷開)，且若SELB_SWL為邏輯高值，則選擇字元線驅動器23的輸出等於邏輯低值(T9斷開且T10接通)。
圖3是根據某些實施例的圖1中的控制字元線首部電路31、控制字元線電位轉換器32、及控制字元線驅動器33的實例的示意性電路圖。如圖所示，控制字元線首部電路31、控制字元線電位轉換器32、及控制字元線驅動器33是使用多個CMOS電晶體來實施。
圖3中的電路包括與IO電源25對應的電源供應電壓(例如，1.8V)及與5V電源34對應的電源供應電壓。輸入信號PGM_5V及PGMB_5V用於選擇將哪一電壓施加至控制字元線電位轉換器32及控制字元線驅動器33。施加至兩個電路(控制字元 線電位轉換器32及控制字元線驅動器33)的電壓在圖3中被識別為VDD_CWL。在操作中，PGM_5V及PGMB_5V可為邏輯高值或邏輯低值。舉例來說，在圖5中所示的實例中，PGM_5V可提供處於5V域中的電壓且PGMB_5V可提供處於IO域中的電壓。在某些實施例中，即使是處於IO域中的邏輯高值也可能不足以超過對應電晶體的閾值。
在操作中，控制字元線首部電路31操作以經由VDD_CWL將IO電源25或5V電源34中的一個提供至控制字元線電位轉換器32及控制字元線驅動器33。當PGM_5V為處於5V域中的邏輯高值且PGMB_5V為處於IO域中的邏輯高值時，PMOS電晶體T11斷開且PMOS電晶體T12接通。因此，VDD_CWL等於5V電源34。當PGM_5V為處於5V域中的邏輯低值且PGMB_5V為處於IO域中的邏輯高值時，PMOS電晶體T11接通且PMOS電晶體T12也接通。因此，VDD_CWL等於IO電源25。
控制字元線電位轉換器32自選擇字元線電位轉換器22接收輸入信號(SEL_SWL)及輸入信號(SELB_SWL)。控制字元線電位轉換器還接收輸入信號VCLMP1及VCLMP2。輸入信號SEL_SWL及SELB_SWL可處於核心域或IO域中，而輸入信號VCLMP1及VCLMP2可處於IO域中。在操作中，若輸入信號(SEL_SEL)為邏輯高值(且SELB_SWL為邏輯低值)，則NMOS電晶體T13接通且NMOS電晶體T15斷開。輸入信號VCLMP1及VCLMP2控制NMOS電晶體T14及T16以及PMOS電晶體T17 及T18的操作。在某些實施例中，VCLMP2的電壓可一直為邏輯高值，因而NMOS電晶體T14及T16可一直接通。在某些實施例中，VCLMP1的電壓可在編程操作期間為邏輯高值且在讀取操作期間為邏輯低值。然而，由於VCLMP1可處於IO域中，因此在某些實施例中，邏輯高值可能不足以超過對應電晶體的閾值。因此，PMOS電晶體T17及T18可一直接通(例如，在選擇操作(編程模式或讀取模式)操作刪除期間及取消選擇操作(編程模式或讀取模式)期間)。在操作中，當T13接通(SEL_SWL為邏輯高值)時，SELB_CWL處的輸出電壓因NMOS電晶體T13及T14接通而為邏輯低值。然而，當輸入信號SEL_SWL為邏輯低值時，NMOS電晶體T13斷開，NMOS電晶體T14及T16接通，PMOS電晶體T17及T18接通，PMOS電晶體T19接通且PMOS電晶體T20斷開。因此，SELB_CWL處的輸出電壓為邏輯高值-根據PGM_5V及PGMB_5V的值而處於IO域或5V域中。
SELB_CWL信號被發送至控制字元線驅動器33。如圖3中所繪示，包括電晶體T21及T22的控制字元線驅動器33為反相器電路。因此，若SELB_CWL為邏輯低值，則控制字元線驅動器33的輸出等於VDD_CWL(T21接通且T22斷開)，且若SELB_CWL為邏輯高值，則控制字元線驅動器33的輸出等於邏輯低值(T21斷開且T22接通)。
圖4是說明根據某些實施例的字元線驅動器的操作真值表的表。如圖所示，所述表包括與被施加至字元線驅動器10的各 種輸入及電壓對應的多個列。所述真值表總結圖1至圖3中所示字元線驅動器10的操作且包括用於所述裝置的以下四種操作模式中的每一種-選擇編程模式期間的字元線(選擇PGM WL)、取消選擇編程模式期間的字元線(取消選擇PGM WL)、選擇讀取模式期間的字元線(選擇讀取WL)、及取消選擇讀取模式期間的字元線(取消選擇讀取WL)。
如圖所示，針對選擇編程模式期間的字元線(例如，將資料寫入至OTP非揮發性記憶體中的存儲單元)，輸入PGM_IO=IO電源，PGMB_IO=0，且SEL=核心電源。因此，VDD_SWL=IO電源，SEL_SWL=IO電源，SELB_SWL=0，且SWL=IO電源。另外，PGM_5V=5，PGMB_5V=IO電源，VCLMP1=IO電源，且VCLMP2=IO電源。因此，VDD_CWL=5，SELB_CWL=0，且CWL=5。
針對取消選擇編程模式期間的字元線，輸入PGM_IO=IO電源、PGMB_IO=0，且SEL=0。因此，VDD_SWL=IO電源，SEL_SWL=0，SELB_SWL=IO電源，且SWL=0。另外，PGM_5V=5，PGMB_5V=IO電源，VCLMP1=IO電源，且VCLMP2=IO電源。因此，VDD_CWL=5，SELB_CWL=5，且CWL=0。
針對選擇讀取模式期間的字元線(例如，自OTP非揮發性記憶體中的存儲單元讀取資料)，輸入PGM_IO=0，PGMB_IO=IO電源，且SEL=核心電源。因此，VDD_SWL=核心電源，SEL_SWL=核心電源，SELB_SWL=0，且SWL=核心電源。另 外，PGM_5V=0，PGMB_5V=IO電源，VCLMP1=0，且VCLMP2=IO電源。因此，VDD_CWL=IO電源，SELB_CWL=0，且CWL=IO電源。
針對取消選擇讀取模式期間的字元線，輸入PGM_IO=0，PGMB_IO=IO電源，且SEL=0。因此，VDD_SWL=核心電源，SEL_SWL=0，SELB_SWL=核心電源，且SWL=0。另外，PGM_5V=0，PGMB_5V=IO電源，VCLMP1=0，且VCLMP2=IO電源。因此，VDD_CWL=IO電源，SELB_CWL=IO電源，且CWL=0。
圖5是說明根據某些實施例的本文所述字元線驅動器的實例的操作的流程圖。在操作51中，選擇字元線電位轉換器22自字元線解碼器11接收輸入信號(SEL)。在操作52中，控制字元線電位轉換器32接收處於第一電壓域或第二電壓域(例如，核心域或IO域)中的輸入信號(SEL_SWL、SELB_SWL)。可由選擇字元線電位轉換器22產生輸入信號SEL_SWL、SELB_SWL。在操作53中，選擇字元線驅動器23自選擇字元線電位轉換器22接收輸入信號(SELB_SWL)。可由選擇字元線電位轉換器22產生被輸入至選擇字元線驅動器23的輸入信號(SELB_SWL)且所述輸入信號(SELB_SWL)可處於第一電壓域或第二電壓域(例如，核心域或IO域)中。在操作54中，控制字元線驅動器33自控制字元線電位轉換器32接收輸入信號(SELB_CWL)。可由控制字元線電位轉換器32產生被輸入至控制字元線驅動器33的輸 入信號(SELB_CWL)且所述輸入信號(SELB_CWL)可處於第二電壓域或第三電壓域(例如，IO域或5V域)中。在操作55中，可使用來自選擇字元線驅動器23及控制字元線驅動器33的輸出來操作半導體存儲裝置中的存儲單元12。在實施例中，來自選擇字元線驅動器23的輸出可處於第一電壓域或第二電壓域中，且來自控制字元線驅動器33的輸出可處於第二電壓域或第三電壓域中。在某些實施例中，來自選擇字元線驅動器23的輸出可在讀取操作期間處於第一電壓域中且在編程操作期間處於第二電壓域中，且來自控制字元線驅動器33的輸出可在讀取操作期間處於第二電壓域中且在編程操作期間處於第三電壓域中。
本發明實施例可提供一種字元線驅動器，字元線驅動器包括選擇字元線電位轉換器、控制字元線電位轉換器、選擇字元線驅動器以及控制字元線驅動器。控制字元線電位元轉換器被配置成接收處於第一電壓域中的輸入信號並產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線電位轉換器耦合至選擇字元線電位轉換器，並被配置成接收由選擇字元線電位轉換器產生的輸出信號中的至少一個，控制字元線電位轉換器進一步被配置成產生處於第二電壓域或第三電壓域中的至少一個輸出信號。選擇字元線驅動器耦合至選擇字元線電位轉換器並被配置成接收由選擇字元線電位轉換器產生的輸出信號中的至少一個。選擇字元線驅動器進一步被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線驅動器耦合至控制字元 線電位轉換器，並被配置成接收由控制字元線電位轉換器產生的輸出信號中的至少一個，控制字元線驅動器進一步被配置成產生處於第二電壓域或第三電壓域中的至少一個輸出信號。
在本發明實施例中，所述字元線驅動器更包括字元線解碼器，所述字元線解碼器用於產生被提供至所述選擇字元線電位轉換器的處於所述第一電壓域中的所述輸入信號。
在本發明實施例中，所述字元線驅動器更包括選擇字元線首部電路及控制字元線首部電路，所述選擇字元線首部電路被配置成控制所述選擇字元線電位轉換器的電壓輸出域，所述控制字元線首部電路被配置成控制所述控制字元線電位轉換器的電壓輸出域。
在本發明實施例中，由所述選擇字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應選擇字元線。
在本發明實施例中，由所述控制字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應控制字元線。
在本發明實施例中，所述字元線驅動器被實施於一次性可編程半導體存儲裝置中。
在本發明實施例中，所述第三電壓域高於所述第二電壓域，且所述第二電壓域高於所述第一電壓域。
在本發明實施例中，由所述選擇字元線電位轉換器及所 述選擇字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第一電壓域中且在編程操作期間處於所述第二電壓域中。
在本發明實施例中，由所述控制字元線電位轉換器及所述控制字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第二電壓域中且在編程操作期間處於所述第三電壓域中。
本發明實施例可提供一種字元線驅動器，字元線驅動器包括選擇字元線電位轉換器以及控制字元線電位轉換器。選擇字元線電位元轉換器被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號。控制字元線電位轉換器耦合至選擇字元線電位轉換器，並被配置成至少部分地基於由選擇字元線電位轉換器產生的至少一個輸出信號來產生處於第二電壓域或第三電壓域中的至少一個輸出信號。
在本發明實施例中，所述字元線驅動器還可包括選擇字元線驅動器以及控制字元線驅動器。所述選擇字元線驅動器耦合至所述選擇字元線電位轉換器並被配置成產生處於與所述選擇字元線電位轉換器的輸出電壓域對應的電壓域中的至少一個輸出信號。所述控制字元線驅動器耦合至所述控制字元線電位轉換器並被配置成產生處於與所述控制字元線電位轉換器的輸出電壓域對應的電壓域中的至少一個輸出信號。
在本發明實施例中，由所述選擇字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應選擇字元線。
在本發明實施例中，由所述控制字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應控制字元線。
在本發明實施例中，由所述選擇字元線電位轉換器及所述選擇字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第一電壓域中且在編程操作期間處於所述第二電壓域中。
在本發明實施例中，由所述控制字元線電位轉換器及所述控制字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第二電壓域中且在編程操作期間處於所述第三電壓域中。
在本發明實施例中，所述字元線驅動器更包括選擇字元線首部電路及控制字元線首部電路，所述選擇字元線首部電路被配置成控制所述選擇字元線電位轉換器的電壓輸出域，所述控制字元線首部電路被配置成控制所述控制字元線電位轉換器的電壓輸出域。
在本發明實施例中，所述字元線驅動器被實施於一次性可編程半導體存儲裝置中。
本發明實施例可提供一種操作字元線驅動器的方法包括由選擇字元線電位轉換器自字元線解碼器接收處於第一電壓域中的第一輸入信號。由控制字元線電位轉換器在第一電壓域或第二電壓域中接收至少一個輸入信號，至少一個輸入信號是由選擇字元線電位轉換器產生。由選擇字元線驅動器在第一電壓域或第二電壓域中接收至少一個輸入信號，至少一個輸入信號是由選擇字 元線電位轉換器產生。由控制字元線驅動器在第二電壓域或第三電壓域中接收至少一個輸入信號，至少一個輸入信號是由控制字元線電位轉換器產生。使用來自選擇字元線驅動器及控制字元線驅動器的輸出來操作半導體存儲裝置中的存儲單元。
在本發明實施例中，由所述選擇字元線電位轉換器及所述選擇字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第一電壓域中且在編程操作期間處於所述第二電壓域中。
在本發明實施例中，由所述控制字元線電位轉換器及所述控制字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第二電壓域中且在編程操作期間處於所述第三電壓域中。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。

Claims (9)

  1. 一種字元線驅動器，包括：選擇字元線電位轉換器，被配置成接收處於第一電壓域中的輸入信號並產生處於所述第一電壓域或第二電壓域中的至少一個輸出信號；控制字元線電位轉換器，耦合至所述選擇字元線電位轉換器並被配置成接收由所述選擇字元線電位轉換器產生的所述輸出信號中的至少一個，所述控制字元線電位轉換器進一步被配置成產生處於所述第二電壓域或第三電壓域中的至少一個輸出信號；選擇字元線驅動器，耦合至所述選擇字元線電位轉換器並被配置成接收由所述選擇字元線電位轉換器產生的所述輸出信號中的至少一個，所述選擇字元線驅動器進一步被配置成產生處於所述第一電壓域或所述第二電壓域中的至少一個輸出信號；以及控制字元線驅動器，耦合至所述控制字元線電位轉換器並被配置成接收由所述控制字元線電位轉換器產生的所述輸出信號中的至少一個，所述控制字元線驅動器進一步被配置成產生處於所述第二電壓域或所述第三電壓域中的至少一個輸出信號。
  2. 一種字元線驅動器，包括：選擇字元線電位轉換器，被配置成產生處於第一電壓域或第二電壓域中的至少一個輸出信號；控制字元線電位轉換器，耦合至所述選擇字元線電位轉換器並被配置成至少部分地基於由所述選擇字元線電位轉換器產生的所述至少一個輸出信號來產生處於所述第二電壓域或第三電壓域中的至少一個輸出信號；選擇字元線首部電路，被配置成控制所述選擇字元線電位轉換器的電壓輸出域；以及控制字元線首部電路，被配置成控制所述控制字元線電位轉換器的電壓輸出域。
  3. 如申請專利範圍第1項或第2項所述的字元線驅動器，其中所述字元線驅動器被實施於一次性可編程半導體存儲裝置中或所述第三電壓域高於所述第二電壓域，且所述第二電壓域高於所述第一電壓域。
  4. 如申請專利範圍第2項所述的字元線驅動器，更包括：選擇字元線驅動器，耦合至所述選擇字元線電位轉換器並被配置成產生處於與所述選擇字元線電位轉換器的輸出電壓域對應的電壓域中的至少一個輸出信號；以及控制字元線驅動器，耦合至所述控制字元線電位轉換器並被配置成產生處於與所述控制字元線電位轉換器的輸出電壓域對應的電壓域中的至少一個輸出信號。
  5. 如申請專利範圍第1項或第4項所述的字元線驅動器，其中由所述選擇字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應選擇字元線或由所述控制字元線驅動器產生的所述輸出信號被配置成控制與至少一個存儲單元相關聯的對應控制字元線。
  6. 如申請專利範圍第1項或第4項所述的字元線驅動器，其中由所述選擇字元線電位轉換器及所述選擇字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第一電壓域中且在編程操作期間處於所述第二電壓域中或由所述控制字元線電位轉換器及所述控制字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第二電壓域中且在編程操作期間處於所述第三電壓域中。
  7. 一種操作字元線驅動器的方法，包括：由選擇字元線電位轉換器自字元線解碼器接收處於第一電壓域中的第一輸入信號；由控制字元線電位轉換器在所述第一電壓域或第二電壓域中接收至少一個輸入信號，所述至少一個輸入信號是由所述選擇字元線電位轉換器產生；由選擇字元線驅動器在所述第一電壓域或所述第二電壓域中接收至少一個輸入信號，所述至少一個輸入信號是由所述選擇字元線電位轉換器產生；由控制字元線驅動器在所述第二電壓域或第三電壓域中接收至少一個輸入信號，所述至少一個輸入信號是由所述控制字元線電位轉換器產生；以及使用來自所述選擇字元線驅動器及所述控制字元線驅動器的輸出來操作半導體存儲裝置中的存儲單元。
  8. 如申請專利範圍第7項所述的方法，其中由所述選擇字元線電位轉換器及所述選擇字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第一電壓域中且在編程操作期間處於所述第二電壓域中。
  9. 如申請專利範圍第7項所述的方法，其中由所述控制字元線電位轉換器及所述控制字元線驅動器產生的所述輸出信號在讀取操作期間處於所述第二電壓域中且在編程操作期間處於所述第三電壓域中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116346123B (zh) * 2023-05-29 2023-09-08 广州慧智微电子股份有限公司 一种电平转换电路和通信终端

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110085390A1 (en) * 2009-10-14 2011-04-14 International Business Machines Corporation Word-line level shift circuit
CN101253569B (zh) * 2005-07-01 2011-05-18 苹果公司 具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路
US8488396B2 (en) * 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
US20140025981A1 (en) * 2012-07-18 2014-01-23 Lsi Corporation Dual rail power supply scheme for memories
CN104883176A (zh) * 2014-02-27 2015-09-02 Arm有限公司 电平转换电路及方法
US20160276005A1 (en) * 2015-03-16 2016-09-22 Qualcomm Incorporated High-speed word line decoder and level-shifter

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202855A (en) * 1991-01-14 1993-04-13 Motorola, Inc. DRAM with a controlled boosted voltage level shifting driver
JP2708333B2 (ja) * 1992-09-02 1998-02-04 株式会社東芝 レベルシフタ回路
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
US5953255A (en) * 1997-12-24 1999-09-14 Aplus Flash Technology, Inc. Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
KR100425160B1 (ko) * 2001-05-28 2004-03-30 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 승압전압 발생회로 및그 발생방법
WO2003025944A1 (en) * 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
KR100437540B1 (ko) 2001-12-28 2004-06-30 주식회사 하이닉스반도체 반도체 메모리 장치의 레벨 시프트 회로
JP3978062B2 (ja) * 2002-03-26 2007-09-19 松下電器産業株式会社 半導体記憶素子への電圧印加方法及び半導体記憶装置
US6728160B1 (en) * 2002-09-12 2004-04-27 Advanced Micro Devices, Inc. Path gate driver circuit
EP1473738B1 (en) 2003-04-30 2009-11-04 STMicroelectronics S.r.l. A full-swing wordline driving circuit for a nonvolatile memory
KR100539979B1 (ko) * 2003-09-16 2006-01-11 삼성전자주식회사 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법
JP4247170B2 (ja) * 2004-09-02 2009-04-02 株式会社東芝 半導体記憶装置
DE102004045903B4 (de) * 2004-09-22 2008-03-27 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen
JP4803637B2 (ja) * 2005-03-08 2011-10-26 東北パイオニア株式会社 アクティブマトリクス型発光表示パネルの駆動装置および駆動方法
JP4907908B2 (ja) * 2005-06-29 2012-04-04 ルネサスエレクトロニクス株式会社 駆動回路及び表示装置
US7352033B2 (en) * 2005-08-30 2008-04-01 Halo Lsi Inc. Twin MONOS array for high speed application
KR100781977B1 (ko) * 2006-11-02 2007-12-06 삼성전자주식회사 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
ITMI20070977A1 (it) * 2007-05-15 2008-11-16 St Microelectronics Srl "circuito traslatore di livello e dispositivo di memoria comprendente detto circuito"
US7940580B2 (en) * 2008-12-19 2011-05-10 Advanced Micro Devices, Inc. Voltage shifting word-line driver and method therefor
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
JP4750906B2 (ja) * 2009-04-30 2011-08-17 Ｐｏｗｅｒｃｈｉｐ株式会社 Ｎａｎｄフラッシュメモリデバイスのプログラミング方法
US8164971B2 (en) * 2009-06-02 2012-04-24 Mediatek Inc. Dual power rail word line driver and dual power rail word line driver array
US8427888B2 (en) 2010-02-09 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver using level shifter at local control circuit
WO2013147742A1 (en) * 2012-03-26 2013-10-03 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8t bit-cell array and/or other logic blocks
CN103077742B (zh) * 2012-12-21 2017-02-08 上海华虹宏力半导体制造有限公司 行译码电路及存储器
US9503091B2 (en) * 2013-11-20 2016-11-22 Globalfoundries Inc. Wordline decoder circuits for embedded charge trap multi-time-programmable-read-only-memory
US9449703B1 (en) * 2015-06-09 2016-09-20 Freescale Semiconductor, Inc. Systems and methods for driving a control gate with a select gate signal in a split-gate nonvolatile memory cell
CN104882162B (zh) * 2015-06-12 2019-05-31 中国电子科技集团公司第四十七研究所 字线电压转换驱动电路
US9595332B2 (en) * 2015-06-15 2017-03-14 Cypress Semiconductor Corporation High speed, high voltage tolerant circuits in flash path
EP3107106B1 (en) * 2015-06-19 2018-10-31 Nxp B.V. Voltage driver circuit for flash memory devices
US9466347B1 (en) * 2015-12-16 2016-10-11 Stmicroelectronics International N.V. Row decoder for non-volatile memory devices and related methods
US9837161B2 (en) * 2016-03-09 2017-12-05 Nxp Usa, Inc. Split-gate memory having sector retirement with reduced current and method therefor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101253569B (zh) * 2005-07-01 2011-05-18 苹果公司 具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路
US20110085390A1 (en) * 2009-10-14 2011-04-14 International Business Machines Corporation Word-line level shift circuit
US8488396B2 (en) * 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
US20140025981A1 (en) * 2012-07-18 2014-01-23 Lsi Corporation Dual rail power supply scheme for memories
CN104883176A (zh) * 2014-02-27 2015-09-02 Arm有限公司 电平转换电路及方法
US20160276005A1 (en) * 2015-03-16 2016-09-22 Qualcomm Incorporated High-speed word line decoder and level-shifter

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