TWI639231B - 光電裝置及具備其之電子機器 - Google Patents

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日商精工愛普生股份有限公司
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Abstract

本發明之光電裝置包括：第1像素電路，其係與第1資料線相對應地設置；第2像素電路，其係與第2資料線相對應地設置；第1保持電容，其係一端與上述第1資料線連接，另一端根據應供給至上述第1像素電路中之發光元件之電流進行電位移位；第2保持電容，其係一端與上述第2資料線連接，另一端根據應供給至上述第2像素電路中之發光元件之電流進行電位移位；及恆定電位線，其於俯視時設置於上述第1保持電容與上述第2保持電容之間。

Description

光電裝置及具備其之電子機器
本發明之若干態樣係關於一種例如於利用光電元件顯示圖像時防止顯示品質之下降之技術。
近年來，提出有各種使用有機發光二極體(Organic Light Emitting Diode，以下稱為「OLED」)元件等發光元件之光電裝置。該光電裝置中，通常為與掃描線及資料線之交叉相對應地設置像素電路之構成。像素電路包含上述發光元件及驅動電晶體等，且與應顯示之圖像之像素相對應地設置。 於此種構成中，若將與像素之灰階位準相對應之電位之資料信號施加至驅動電晶體之閘極，則該驅動電晶體將與閘極、源極間之電壓相對應之電流供給至發光元件。藉此，該發光元件以與灰階位準相對應之亮度發光。此時，若驅動電晶體之閾值電壓等之特性於每個像素電路中產生偏差，則會產生如損及顯示畫面之一致性之顯示不均。 因此，提出有補償像素電路中之驅動電晶體之特性之技術(例如參照專利文獻1)。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2011-53635號公報
[發明所欲解決之問題] 此外，若光電裝置之微細化推進，則各種配線或端子、電極等接近，故而相互之間變得易於電容耦合。因此，若某電極中電位產生變動，則會對另一電極中之電位造成影響，結果成為顯示品質下降之主要原因。 本發明係鑒於上述情況而完成者，其目的之一在於提供一種即便使光電裝置微細化，亦可防止顯示品質之下降之光電裝置及電子機器。 [解決問題之技術手段] 為了達成上述目的，本發明之態樣之光電裝置包括：複數根資料線；第1像素電路，其係與上述複數根資料線中之第1資料線相對應地設置；及第2像素電路，其係與上述複數根資料線中之第2資料線相對應地設置；且上述第1像素電路及第2像素電路之各者包含：發光元件；及驅動電晶體，其將與閘極、源極間之電壓相對應之電流供給至上述發光元件；且上述光電裝置之特徵在於包括：第1保持電容，其係一端與上述第1資料線連接，另一端根據應供給至上述第1像素電路中之發光元件之電流進行電位移位；第2保持電容，其係一端與上述第2資料線連接，另一端根據應供給至上述第2像素電路中之發光元件之電流進行電位移位；及恆定電位線，其於俯視時設置於上述第1保持電容與上述第2保持電容之間。 根據本發明之態樣，設置於第1保持電容與第2保持電容之間之恆定電位線作為屏蔽線發揮功能。因此，經由第1保持電容之第1資料線、經由第2保持電容之第2資料線相互不易受到電位變動之影響，故而可防止顯示品質之下降。 於上述態樣中，亦可設為如下構成：上述第1保持電容之一端及上述第2保持電容之一端係由第1導電層或第2導電層之其中一者形成，上述第1保持電容之另一端及上述第2保持電容之另一端係由上述第1導電層或上述第2導電層其中之另一者形成，且上述恆定電位線至少由上述第1導電層之配線及第2導電層之配線形成。 根據該構成，由構成第1保持電容及第2保持電容之第1導電層、第2導電層構成。恆定電位線亦由第1導電層、第2導電層構成。作為屏蔽線之功能提高。 於該構成中，較佳為上述恆定電位線中之上述第1導電層之配線及第2導電層之配線彼此電性連接之構成。根據該構成，剖面方向之屏蔽功能亦得以提高。 再者，恆定電位線中之第1導電層之配線及第2導電層之配線亦可彼此非電性連接。於設為非連接之情形時，恆定電位線中之第1導電層之配線及第2導電層之配線只要為彼此相同或不同之電位即可。 於上述態樣中，作為恆定電位線，亦可使用供給重設電位之配線。即，亦可設為如下構成：上述發光元件為二端子型元件，上述發光元件與上述驅動電晶體於不同之兩個電源電位之間電性串聯連接，上述發光元件之二端子中之上述驅動電晶體側之端子係於藉由該驅動電晶體供給電流後，被設為特定之重設電位，且對上述恆定電位線供給上述重設電位。 又，於上述態樣中，作為恆定電位線，亦可使用發光元件之電源線。即，亦可設為如下構成：上述發光元件與上述驅動電晶體於不同之兩個電源電位之間串聯連接，且對上述恆定電位線供給上述兩個電源電位中之一者。 再者，本發明除了光電裝置以外，亦可作為包含該光電裝置之電子機器進行定義。作為電子機器，典型而言可列舉頭戴式顯示器(HMD，Head Mount Display)或電子取景器(Electronic View Finder)等顯示裝置。
以下，參照圖式對用以實施本發明之形態進行說明。 圖1係表示本發明之實施形態之光電裝置10之構成的立體圖。 該光電裝置10係例如於HMD(Head Mount Display，頭戴式顯示器)等中顯示彩色圖像之微顯示器。關於光電裝置10之詳細情況將於下文中進行敍述，但其係於例如半導體矽基板上形成有複數個像素電路或驅動該像素電路之驅動電路等之有機EL(Electro Luminescence，電致發光)裝置，且於像素電路中使用作為發光元件之一例之OLED。 光電裝置10係收納於在顯示區域開口之框狀之盒體72中，並且連接有FPC(Flexible Printed Circuits，可撓性印刷電路)基板74之一端。於FPC基板74之另一端設置有複數個端子76，且與省略圖示之上位電路連接。於FPC基板上，半導體晶片之控制電路5藉由COF(Chip On Film，薄膜覆晶)技術而安裝，並且自該上位電路經由複數個端子76與同步信號同步地供給圖像(影像)資料。同步信號中包含垂直同步信號、或水平同步信號、點時脈信號。又，圖像資料係針對每個RGB(Red Green Blue，紅綠藍)以例如8位元規定應顯示之圖像之像素的灰階位準。 控制電路5兼具光電裝置10之電源電路與資料信號輸出電路之功能。即，控制電路5除了將按照同步信號所生成之各種控制信號或各種電位(電壓)供給至光電裝置10以外，亦將數位圖像資料轉換成類比資料信號，並供給至光電裝置10。 圖2係表示實施形態之光電裝置10之電性構成之圖。如該圖所示，光電裝置10大致劃分為掃描線驅動電路20、解多工器(demultiplexer)30、位準移位電路40、及顯示部100。 其中，於顯示部100中，與應顯示之圖像之像素相對應之像素電路110呈矩陣狀排列。詳細而言，於顯示部100中，m列之掃描線12於圖中沿橫向延伸而設置，又，以例如3行為單位而群組化之(3n)行之資料線14以於圖中沿縱向延伸，且與各掃描線12相互保持電性絕緣並且交叉之方式設置。而且，於對應於m列之掃描線12與(3n)行之資料線14之交叉之位置上設置有像素電路110。 此處，m、n均為自然數。於掃描線12及像素電路110之矩陣中，為了區別列(row)，而存在於圖中自上而下依序稱為1、2、3、…、(m-1)、m列之情形。同樣地，為了區別資料線14及像素電路110之矩陣之行(column)，而存在於圖中自左向右依序稱為1、2、3、…、(3n-1)、(3n)行之情形。又，為了使資料線14之組一般化而進行說明，若使用1以上n以下之整數j，則第(3j-2)行、第(3j-1)行及第(3j)行之資料線14屬於自左數第j組。 再者，對應於同一列之掃描線12與屬於同一組之3行資料線14之交叉的3個像素電路110分別與R(Red，紅色)、G(Green，綠色)、B(Blue，藍色)之像素對應。因此，於本實施形態中，像素電路110之矩陣排列成為縱m列×橫(3n)行，就顯示圖像之點陣(dot array)而言成為縱m列×橫n行。 方便起見，存在如下情形：例如於將與R相對應之第(3j-2)行之資料線14設為第1資料線時，將與G相對應之第(3j-1)行之資料線14稱為第2資料線。關於像素電路110，與R之資料線14(第1資料線)相對應者成為第1像素電路，與G之資料線14(第2資料線)相對應者成為第2像素電路。 另外，自控制電路5對光電裝置10供給有如下控制信號。詳細而言，對光電裝置10供給有：控制信號Ctr，其用以控制掃描線驅動電路20；控制信號Sel(1)、Sel(2)、Sel(3)，其等用以控制解多工器30中之選擇；控制信號/ Sel(1)、/Sel(2)、/Sel(3)，其等相對於控制信號Sel(1)、Sel(2)、Sel(3)具有邏輯反轉之關係；控制信號/Gini、Gref、Gcpl，其等用以控制位準移位電路40；及控制信號/ Gcpl，其相對於控制信號Gcpl具有邏輯反轉之關係。再者，控制信號Ctr實際上包含脈衝信號、或時脈信號、啟動信號(enable signal)等複數個信號。 又，於光電裝置10中，與解多工器30中之選擇時序相配合地自控制電路5經由與第1、2、…、n組相對應之共通端子78而供給有資料信號Vd(1)、Vd(2)、…、Vd(n)。 此處，於本實施形態中，於規定應顯示之像素之灰階之灰階位準於例如最暗之0位準至最亮之255位準之範圍內被指定時，資料信號Vd(1)~Vd(n)可於相當於0位準之電位Vmax至相當於255位準之電位Vmin之範圍內階段性地取得。此處，由於將控制對OLED之電流之電晶體設為P通道型，故而指定越亮之灰階位準，則資料信號越自電位Vmax下降。 又，於資料線14之各者設置有保持電容50。保持電容50之一端與資料線14連接，保持電容50之另一端與恆定電位之例如電位Vorst之饋電線16共通連接。作為保持電容50，既可使用寄生於資料線14之電容，亦可使用該寄生電容、與藉由以構成資料線14之配線以外之其他配線夾持絕緣體(介電體)而形成之電容元件之合成電容。此處，將保持電容50之電容設為Cdt。 掃描線驅動電路20係按照控制信號Ctr生成用以遍及訊框期間以1列為單位依序對掃描線12進行掃描之掃描信號者。此處，將供給至第1、2、3、…、(m-1)、m列之掃描線12之掃描信號分別記作Gwr(1)、Gwr(2)、Gwr(3)、…、Gwr(m-1)、Gwr(m)。 再者，掃描線驅動電路20係除了掃描信號Gwr(1)~Gwr(m)以外，亦於每列生成與該掃描信號同步之各種控制信號並供給至顯示部100，但於圖2中省略了圖示。又，所謂訊框期間係指光電裝置10顯示1個鏡頭(彗形像差(coma))之圖像所需之期間，例如若同步信號中所包含之垂直同步信號之頻率為120 Hz，則係相當於其1個週期之8.3毫秒之期間。 解多工器30係針對每行設置之傳輸閘極(transmission gate)34之集合體。與屬於第j組之(3j-2)行、(3j-1)行、(3j)行相對應之傳輸閘極34之輸入端相互連接於共通端子78，並且分時供給資料信號Vd(j)。 設置於第j組中之左端行即(3j-2)行之傳輸閘極34於控制信號Sel(1)為H(High，高)位準(控制信號/Sel(1)為L(Low，低)位準)時接通(導通)。同樣地，設置於第j組中之中央行即(3j-1)行之傳輸閘極34於控制信號Sel(2)為H位準(控制信號/Sel(2)為L位準)時接通，設置於第j組中之右端行即(3j)行之傳輸閘極34於控制信號Sel(3)為H位準時(控制信號/ Sel(3)為L位準時)接通。 位準移位電路40係沿著壓縮自各行之傳輸閘極34之輸出端輸出之資料信號之電位振幅的方向，使該資料信號之電位移位者。因此，位準移位電路40於每行中具有保持電容41、傳輸閘極42、N通道型電晶體43、保持電容44、及P通道型電晶體45之組。 於各行中解多工器30之傳輸閘極34之輸出端於位準移位電路40中分別與保持電容41之一端、及位準移位電路40中之傳輸閘極42之輸入端連接。保持電容41之另一端於各行中相互共通接地於固定電位即Gnd。 再者，關於電壓，如保持電容之兩端電壓、或閘極、源極間之電壓、OLED 150中之陽極、陰極間之電壓般只要事先未特別說明，則將電位Gnd設為零伏(zero volt)之基準。 各行之傳輸閘極42於控制信號Gcpl為H位準時(控制信號/ Gcpl為L位準時)接通。傳輸閘極42之輸出端經由保持電容44與資料線14連接。 此處，關於保持電容44之一端及另一端，方便起見，將一端設為資料線14之側，將另一端設為傳輸閘極42之側。此時，保持電容44之一端除了與資料線14連接以外，亦與電晶體45之汲極節點連接，另一方面，保持電容44之另一端亦與電晶體43之汲極節點連接。 為了方便說明，而於圖2中省略了標記，但將保持電容44之電容設為Cref1，將保持電容44之另一端設為節點h。又，於以行區分保持電容44之情形時，與R行相對應者成為第1保持電容，與G行相對應者成為第2保持電容。 再者，如圖2所示，饋電線16係以縱貫位準移位電路40之內部之方式延伸設置。 關於電晶體43，源極節點遍及各行與供給作為特定之基準電位之電位Vref之饋電線62共通連接，閘極節點遍及各行與供給控制信號Gref之控制線64共通連接。因此，節點h相對於饋電線62，藉由於控制信號Gref為H位準時電晶體45之接通而電性連接，另一方面，藉由於控制信號Gref為L位準時電晶體45之斷開而變為非電性連接。 又，關於電晶體45，源極節點遍及各行與供給作為初始電位之電位Vini之饋電線61共通連接，閘極節點遍及各行與供給控制信號/Gini之控制線63共通連接。因此，資料線14相對於饋電線61，藉由於控制信號/Gini為L位準時電晶體45之接通而電性連接，另一方面，藉由於控制信號/Gini為H位準時電晶體45之斷開而變為非電性連接。 於本實施形態中，方便起見，劃分為掃描線驅動電路20、解多工器30及位準移位電路40，但關於該等，可統一定義為驅動像素電路110之驅動電路。 參照圖3對像素電路110進行說明。關於各像素電路110，就電性方面而言為彼此相同之構成，故而於此處取位於第i列且第j組中之左端行之第(3j-2)行之i列(3j-2)行之像素電路110為例進行說明。 再者，圖3係僅表示像素電路110之等效電路，而並非反映實際之電路佈局之圖。又，i為通常表示像素電路110排列之列之情形時之記號，為1以上且m以下之整數。 如圖3所示，像素電路110包含P通道型電晶體121~125、保持電容140、及OLED 150。對該像素電路110供給掃描信號Gwr(i)、控制信號Gel(i)、Gcmp(i)、Gorst(i)。此處，掃描信號Gwr(i)、控制信號Gel(i)、Gcmp(i)、Gorst(i)係分別與第i列相對應而由掃描線驅動電路20供給者。其中，控制信號Gel(i)係經由控制線134而供給，同樣地，控制信號Gcmp(i)、Gorst(i)係分別經由控制線133、135而供給。 再者，由於掃描信號Gwr(i)、控制信號Gel(i)、Gcmp(i)、Gorst(i)係與第i列相對應而供給者，故而只要為第i列，則亦共通地供給至被著眼之(3j-2)行以外之其他行之像素電路。 另外，於i列(3j-2)行之像素電路110中之電晶體122之情形時，閘極節點與第i列之掃描線12連接，汲極或源極節點中之一者與第(3j-2)行之資料線14連接，另一者分別與電晶體121中之閘極節點、保持電容140之一端、及電晶體123之汲極節點連接。此處，關於電晶體121之閘極節點，為了與其他節點加以區別而記作g。 於電晶體121之情形時，源極節點與饋電線116連接，汲極節點分別與電晶體123之源極節點、及電晶體124之源極節點連接。此處，對饋電線116供給像素電路110中成為電源之高位側之電位Vel。 於電晶體123之情形時，閘極節點與第i列之控制線133連接並供給控制信號Gcmp(i)。 於電晶體124之情形時，閘極節點與第i列之控制線134連接並供給控制信號Gel(i)，汲極節點分別連接於電晶體125之源極節點與OLED 150之陽極Ad。 於電晶體125之情形時，閘極節點與第i列之控制線135連接並供給與第i列相對應之控制信號Gorst(i)，汲極節點連接於與第(3j-2)行相對應之饋電線16並保持為電位Vorst。 再者，於電晶體121~125中，存在藉由通道型之變更而變換電位關係之情形。於電位關係發生變化之情形時，亦可能存在作為汲極節點而說明之節點成為源極節點，作為源極節點而說明之節點成為汲極節點之情況。例如，亦可能存在電晶體121之源極節點及汲極節點之其中一者與饋電線116電性連接，其中另一者經由電晶體123與OLED 150之陽極Ad電性連接之情況。 保持電容140之另一端與饋電線116連接。因此，保持電容140保持電晶體121之源極、汲極間之電壓。此處，於將保持電容140之電容記作Cpix時，以保持電容50之電容Cdt、保持電容44之電容Cref1、及保持電容140之電容Cpix成為 Cdt、Cref1＞＞Cpix 之方式進行設定。 即，Cpix充分小於Cdt及Cref1。再者，Cref2為與Cref1相同之程度，或略小於Cref1之程度。又，作為保持電容140，既可使用寄生於電晶體121之閘極節點g之電容，亦可使用藉由於半導體矽基板中以彼此不同之導電層夾持絕緣層而形成之電容。 OLED 150之陽極Ad係針對每個像素電路110而個別地設置之像素電極。相對於此，OLED 150之陰極Ct係遍及所有像素電路110共通之共通電極118，且保持為像素電路110中成為電源之低位側之電位Vct。 因此，電晶體121之源極、汲極與OLED 150成為於電源之高位側之電位Vel與低位側之電位Vct之間經由電晶體124電性串聯連接之構成。 OLED 150係於上述半導體矽基板中以陽極Ad與具有透光性之陰極Ct夾持白色有機EL層而成之二端子型元件。而且，於OLED 150之出射側(陰極側)重疊有與RGB中之任一者相對應之彩色濾光片(color filter)。 於此種構造之OLED 150中，若電流自陽極Ad流至陰極Ct，則自陽極Ad注入之電洞與自陰極Ct注入之電子於有機EL層再結合而生成激子，從而產生白色光。此時產生之白色光成為穿透與半導體矽基板(陽極)為相反側之陰極，且經過彩色濾光片之著色而於觀察者側被視認之構造(頂部發光(top emission)構造)。 又，於本實施形態中，由於光電裝置10形成於半導體矽基板，故而關於電晶體121~125之基板電位，雖於圖3中被省略，但係設為電位Vel。 於此種構成中，若電性插入於資料信號之供給路徑之保持電容44之一端之電位及另一端之電位偏離於目標值，則顯示品質會下降。如上所述，若光電裝置10微細化，則因電容耦合而導致相鄰之行之電位之變動傳播，故而變得易於產生顯示品質之下降。 因此，於本實施形態中，設為如下構成：藉由利用恆定電位線屏蔽保持電容44中之一端與另一端，而不易受到相鄰之行之電位變動之影響。 於對該構成進行說明時，必需預先瞭解光電裝置10之製造步驟。因此，首先對光電裝置10之製造步驟進行簡單說明。 於光電裝置中，首先，例如於P型半導體矽基板中形成成為P通道型電晶體之基礎之島狀之N井區域後，介隔閘極絕緣膜使多晶矽膜等第1導電層圖案化而形成閘極等之第1配線。其後，藉由抗蝕劑保護形成有P通道型電晶體之區域之後，藉由將該抗蝕劑或閘極配線等作為掩膜之離子之注入等，而形成成為N通道型電晶體中之源極節點及汲極節點之N型擴散層。繼而，藉由抗蝕劑保護形成有N通道型電晶體之區域之後，藉由將該抗蝕劑或閘極配線等作為掩膜之離子之注入等，而形成成為P通道型電晶體中之源極節點或汲極節點之P型擴散層。 繼而，介隔第1層間絕緣膜使鋁或銅等導電層(第2導電層)圖案化，並設置下述各種配線作為第2配線。此時，第2配線與第1配線、或源極節點、汲極節點係經由使第1層間絕緣膜開孔之接觸孔(contact hole)而連接。 繼而，經由第2層間絕緣膜而同樣地使鋁或銅等導電層(第3導電層)圖案化，並設置各種配線作為第3配線。此時，第3配線與第2配線係經由使第2層間絕緣膜開孔之接觸孔而連接。 繼而，經由第3層間絕緣膜及遮光層形成矩形形狀之像素電極作為OLED 150之陽極Ad。由於之後之內容與本發明無直接關係，故而省略說明。 對藉由此種製造步驟如何構成顯示部100中之像素電路110、或周邊電路之位準移位電路40分別個別地進行說明。 再者，關於以下之圖4至圖9，為了說明構造而適當地變更縮尺，故而縱橫比未必如尺度所示般。 ＜像素電路＞ 圖4係自觀察側觀察頂部發光構造之像素電路110時之平面圖，表示有第1配線、第2配線及第3配線之各種配線。又，圖5係以電路置換圖4中之構造而表示之說明圖，於電路上與圖3相同。 如圖4所示，於像素電路110中，首先，設置電晶體121~125，並且藉由第1導電層之圖案化而形成閘極配線121g~125g作為第1配線。 電晶體121於俯視時成為於行方向(資料線14之延伸方向)上較長之矩形形狀，且包含介隔絕緣膜相對於N井形成之閘極配線121g、及2個P型擴散層(圖中以影線表示之區域)。於電晶體121中之2個擴散層中，圖中下側為源極節點，上側為汲極節點。 電晶體122、123於圖中配置於電晶體121之右側，且於俯視時成為於行方向上較長之矩形形狀。於電晶體122、123中形成有相互分離之閘極配線122g、123g，並且形成有3個P型擴散層。於該等3個擴散層中，圖中下側為電晶體122中之汲極或源極節點中之一者，中央為電晶體122中之汲極或源極節點中之另一者與電晶體123中之汲極節點之共通節點，上側為電晶體123中之源極節點。 電晶體124係如圖4所示般於俯視時成為於行方向上較長之矩形形狀，且配置於相對於電晶體122、123於行方向上對齊之位置。於電晶體124中形成有閘極配線124g，且形成有2個P型擴散層。於2個擴散層中，圖中下側為電晶體124中之源極節點，上側為汲極節點。 電晶體125於圖中配置於電晶體124之左側、且相對於電晶體121於行方向上對齊之位置。於電晶體125中形成有閘極配線125g，且形成有2個P型擴散層。於2個擴散層中，圖中下側為電晶體125中之汲極節點，上側為源極節點。 於對以此方式設置之電晶體121~125設置第1層間絕緣膜之後，使第2導電層圖案化，而設置以下所述之第2配線。即，設置掃描線12、配線81~86、饋電線116、配線116b、控制線133~135作為上述第2配線。其中，掃描線12、饋電線116、控制線133~135係分別於列方向上延伸而設置。 掃描線12通過閘極配線122g之上表面側(於紙面中為近前側)。掃描線12經由使第1層間絕緣膜開孔之接觸孔(通孔，圖中之□)12f而與閘極配線122g連接。控制線133通過閘極配線123g之上表面側，並且經由接觸孔133f而與閘極配線123g連接。 饋電線116於俯視時在電晶體121~123、與電晶體124、125之邊界處沿列方向延伸而設置。控制線134、135之任一者均通過閘極配線124g、125g之上表面側，並且，其中控制線134經由接觸孔134f而與閘極配線124g連接，控制線135經由接觸孔135f而與閘極配線125g連接。 配線81之一端連接於資料線14與電晶體122中之汲極或源極節點中之一者。 配線82之一端與電晶體122、123中之共通節點連接，另一方面，另一端經由接觸孔82f而與電晶體121中之閘極配線121g連接。配線82於閘極配線121g之上表面側範圍較廣，且構成保持電容140中之一對電極中之一者。 配線83之一端與電晶體121中之汲極節點連接，另一端與電晶體123中之源極節點連接。 配線84係用以將電晶體124中之源極節點與下述第2配線層之配線91連接之中繼電極。配線85之一端與電晶體125中之汲極節點連接。配線86與電晶體124中之汲極節點、電晶體125中之源極節點、及OLED 150(於圖4、圖5中省略圖示)中之陽極Ad連接。 配線116b係用以將電晶體121中之源極節點經由下述第2配線層之配線116a而與饋電線116連接之中繼配線。 於對此種第2配線設置第2層間絕緣膜之後，使第3導電層圖案化，設置圖中所示之資料線14、饋電線16、配線91、116a作為上述第3配線。 資料線14、饋電線16係分別於行方向上延伸而設置。資料線14於俯視時配置於電晶體122~124之右側，且經由使第2層間絕緣膜開孔之接觸孔14f而與配線81之另一端連接。藉此，資料線14經由配線81而與電晶體122中之汲極或源極節點中之一者連接。 饋電線16於俯視時配置於電晶體122、123、124、與電晶體121、125之間，且經由接觸孔16f而與配線85之另一端連接。藉此，饋電線16經由配線85而與電晶體125中之汲極節點連接。 另一方面，配線116a於俯視時設置於電晶體121之左側，且以跨越控制線133及掃描線12之狀態與饋電線116經由接觸孔116e而連接，且與配線116b經由接觸孔116f而連接。藉此，饋電線116經由配線116a、116b而與電晶體121中之源極節點連接。 又，配線116a係以於俯視時與配線82重疊之方式形成，且構成保持電容140中之一對電極中之另一者。藉此，保持電容140成為由配線82與配線116a夾持第2層間絕緣膜之構成。 配線91係以跨越饋電線116之狀態連接配線83、84彼此。藉此，電晶體121之汲極節點、電晶體123之汲極節點及電晶體124之源極節點相互連接。 如此，於像素電路110中，電晶體121~123、與電晶體124、125藉由電位Vel之饋電線116而隔開。又，於電晶體121之閘極節點g處，成為藉由配線116a屏蔽圖中之左側，並且藉由饋電線16屏蔽右側之構成。 ＜位準移位電路＞ 圖6係自觀察側觀察位準移位電路40中形成有電晶體43、45及保持電容44之區域時之平面圖，且表示有第1配線、第2配線及第3配線之各種配線。 再者，圖6中之各種配線分別係以與像素電路110共通之製程形成。圖7係以電路置換圖6中之構造而表示之說明圖。 又，圖8係圖6中之以P-p線斷開之局部剖面圖，圖9(a)係圖6中之以Q-q線斷開之局部剖面圖，圖9(b)係圖6中之以R-r線斷開之局部剖面圖。再者，以下主要說明圖6之平面圖，次要說明圖8、圖9之局部剖面圖。 於對圖6進行概略說明時，保持電容44係設置於資料線14之一端，並且於左側及右側分別延伸設置有饋電線16。 於圖中下側(解多工器30側)設置有電晶體43，於上側(顯示部100側)設置有電晶體45。電晶體43、45係與像素電路110中之電晶體121~125同樣地於俯視觀察時成為於行方向上較長之矩形形狀。又，藉由第1導電層之圖案化而形成閘極配線43g、45g、配線16g、61g、62g及電極44g作為第1配線。 尤其是如圖9(b)所示，電晶體43包含相對於P型半導體矽基板S(P井)介隔絕緣膜L0而形成之閘極配線43g、及2個N型擴散層。電晶體43中之2個擴散層中，於圖9(b)中右側(於圖6中為下側)為汲極節點，左側(於圖6中為上側)為源極節點。 電晶體45包含相對於N井介隔絕緣膜L0而形成之閘極配線45g、及2個P型擴散層。電晶體45中之2個擴散層中，右側為源極節點，左側為汲極節點。 另一方面，配線16g位於在行方向上形成有饋電線16之區域，且設置於列方向之饋電線61、62之間。配線62g位於列方向上形成有饋電線62之區域，且設置於各行中之電晶體43之源極節點之間。配線61g位於列方向上形成有饋電線61之區域，且設置於各行中之電晶體45之源極節點之間。 電極44g係成為保持電容44之另一端者，如圖所示般成為於行方向上較長之矩形形狀。 於對電晶體43、45設置第1層間絕緣膜L1之後，藉由第2導電層之圖案化而形成饋電線61、62、控制線63、64、配線43a、45a、49a、16a及電極44a作為第2配線。其中，饋電線61、62、控制線63、64係分別於列方向上延伸而設置。 饋電線62係設置於配線62g之上表面側，並且經由使第1層間絕緣膜L1開孔之接觸孔43e而與電晶體43之源極節點連接。又，饋電線62經由接觸孔62e而與配線62g連接。因此，饋電線62將配線62g作為下層而局部性地成為雙層構造。控制線64係以通過閘極配線43g之上表面側之方式設置，並且經由使第1層間絕緣膜開孔之接觸孔43f而與閘極配線43g連接。配線43a之一端經由接觸孔而與電晶體43之汲極節點連接。 另一方面，饋電線61係設置於配線61g之上表面側，並且經由接觸孔45e而與電晶體45之源極節點連接。又，饋電線61經由接觸孔61e而與配線61g連接。因此，饋電線61將配線61g作為下層而局部性地成為雙層構造。控制線63係以通過閘極配線45g之上表面側之方式設置，並且經由接觸孔45f而與閘極配線45g連接。配線45a之一端經由接觸孔而與電晶體45之源極節點連接。 配線49a係將成為保持電容44中之另一端之電極44g與下述配線48連接者，且與電極44a經由接觸孔49e而連接。 配線16a係設置於配線16g之上表面側，並且經由複數個接觸孔16e而與該配線16g連接。 電極44a係與電極44g重疊且成為保持電容44之一端者。在電極44g與電極44a之間，如圖9(a)所示般夾持有第1層間絕緣膜L1，故而，藉此形成保持電容44。 於對此種第2配線設置第2層間絕緣膜L2之後，藉由第3導電層之圖案化而設置資料線14、饋電線16及配線48作為第3配線。 資料線14經由使第2層間絕緣膜L2開孔之複數個接觸孔44f而與電極44a連接。又，資料線14經由接觸孔55而與配線45a之另一端連接。藉此，資料線14依序經由接觸孔55及配線45a而與電晶體45之汲極節點連接。 饋電線16經由複數個接觸孔16f而與配線16a連接。藉此，饋電線16藉由配線16g、16a而局部性地成為三層構造。因此，於保持電容44之左右兩側分別配置三層構造之饋電線16作為屏蔽配線。 配線48係自傳輸閘極42(參照圖2)之輸出端引導者，且經由接觸孔49f而與配線49a連接。因此，配線48藉由配線49a之中繼而與保持電容44之另一端即電極44g連接。又，配線48經由接觸孔53而與配線43a之另一端連接。藉此，配線48依序經由接觸孔43及配線43a而與電晶體43之汲極節點連接。 如此，於位準移位電路40中，相對於保持電容44，於圖6中觀察時分別於左右兩側設置有饋電線16，又，於上側設置有饋電線61，於下側設置有饋電線62。因此，保持電容44之四邊分別由恆定電位線屏蔽。 ＜第1實施形態之動作＞ 參照圖10對光電裝置10之動作進行說明。圖10係用以說明光電裝置10中之各部之動作之時序圖。 如該圖所示，掃描信號Gwr(1)~Gwr(m)依序切換成L位準，於1訊框期間內第1~m列之掃描線12以1水平掃描期間(H)為單位依序被掃描。 1水平掃描期間(H)內之動作遍及各列之像素電路110共通。因此，以下於對第i列進行水平掃描之掃描期間內，尤其著眼於i列(3j-2)行之像素電路110說明動作。 若對第i列之掃描期間進行大致劃分，則於圖10中被劃分為以(b)表示之初始化期間、以(c)表示之補償期間、及以(d)表示之寫入期間。而且，於(d)之寫入期間後，隔開間隔而成為以(a)表示之發光期間，經過1訊框期間後再次到達至第i列之掃描期間。因此，若按照時間順序而言，則成為(發光期間)→初始化期間→補償期間→寫入期間→(發光期間)之循環之重複。 再者，於圖10中，關於與相對於第i列而言1列前之第(i-1)列相對應之掃描信號Gwr(i-1)、控制信號Gel(i-1)、Gcmp(i-1)、Gorst(i-1)之各者，相較於與第i列相對應之掃描信號Gwr(i)、控制信號Gel(i)、Gcmp(i)、Gorst(i)，分別成為於時間上領先時間上相當於1水平掃描期間(H)之量之波形。 ＜發光期間＞ 為了方便說明，而自成為初始化期間之前提之發光期間進行說明。如圖10所示，於第i列之發光期間內，掃描信號Gwr(i)為H位準，又，於作為邏輯信號之控制信號Gel(i)、Gcmp(i)、Gorst(i)中，控制信號Gel(i)為L位準，控制信號Gcmp(i)、Gorst(i)為H位準。 因此，如圖11所示，於i列(3j-2)行之像素電路110中，電晶體124接通，另一方面，電晶體122、123、125斷開。因此，電晶體121作為將與閘極、源極間之電壓Vgs相應之電流Ids供給至OLED 150之驅動電晶體而發揮功能。如下所述，於本實施形態中，發光期間內之電壓Vgs係自電晶體121之閾值電壓與資料信號之電位相對應地進行位準移位所得之值。因此，於OLED 150中，與灰階位準相對應之電流以補償電晶體121之閾值電壓之狀態被供給。 再者，由於第i列之發光期間為對第i列以外進行水平掃描之期間，故而資料線14之電位適當變動。然而，由於在第i列之像素電路110中，電晶體122斷開，故而於此處未考慮資料線14之電位變動。又，於圖11中，以粗實線表示動作說明中較為重要之路徑(於以下之圖12~圖14中亦相同)。 ＜初始化期間＞ 若其次到達至第i列之掃描期間，則成為(b)之初始化期間。於初始化期間內，與發光期間相比，分別控制信號Gel(i)變為H位準，控制信號Gorst(i)變為L位準。 因此，如圖12所示，於i列(3j-2)行之像素電路110中，電晶體124斷開，電晶體125接通。藉此，供給至OLED 150之電流之路徑被阻斷，並且OLED 150之陽極Ad重設為電位Vorst。 OLED 150係如上所述般為由陽極Ad與陰極Ct夾持有機EL層而成之構成，故而於陽極Ad、陰極Ct之間，如圖中以虛線所示般電容Coled並聯地寄生。於在發光期間電流於OLED 150中流通時，該OLED 150之陽極、陰極間之兩端電壓由該電容Coled保持，但該保持電壓因電晶體125之接通而重設。因此，於本實施形態中，於在之後之發光期間內電流再次於OLED 150中流通時，變得不易受由該電容Coled保持之電壓之影響。 詳細而言，例如若為於自高亮度之顯示狀態轉換成低亮度之顯示狀態時不進行重設之構成，則保持亮度較高(大電流流通)時之高電壓，故而即便其次欲使小電流流通，亦會有過剩之電流流通，而無法成為低亮度之顯示狀態。相對於此，於本實施形態中，由於藉由電晶體125之接通而重設OLED 150之陽極Ad之電位，故而可提高低亮度側之再現性。 再者，於本實施形態中，電位Vorst係以該電位Vorst與共通電極118之電位Vct之差低於OLED 150之發光閾值電壓之方式進行設定。因此，於初始化期間(以下說明之補償期間及寫入期間)內，OLED 150為斷開(非發光)狀態。 另一方面，於初始化期間，控制信號/Gini變為L位準，控制信號Gref變為H位準，並且控制信號Gcpl變為L位準。因此，於位準移位電路40中，如圖12所示般電晶體45、43分別接通，並且傳輸閘極42斷開。因此，保持電容44之一端即資料線14與保持電容44之另一端即節點h分別初始化為電位Vini與電位Vref。 此處，電位Vini係以(Vel-Vini)變得大於電晶體121之閾值電壓｜Vth｜之方式進行設定。再者，由於電晶體121為P通道型，故而以源極節點之電位為基準之閾值電壓Vth為負。因此，為了避免於高低關係之說明中產生混亂，而對於閾值電壓以絕對值｜Vth｜表示，且以大小關係規定。 又，控制電路5遍及初始化期間及補償期間供給資料信號。即，控制電路5係就第j組而言將資料信號Vd(j)依序切換為與i列(3j-2)行、i列(3j-1)行、i列(3j)行之像素之灰階位準相對應之電位，另一方面，根據資料信號之電位之切換將控制信號Sel(1)、Sel(2)、Sel(3)依序互斥地設為H位準。藉此，於解多工器30中，於各組中傳輸閘極34分別按照左端行、中央行、右端行之順序接通。 此處，於初始化期間，於屬於第j組之左端行之傳輸閘極34藉由控制信號Sel(1)而接通之情形時，如圖12所示，將資料信號Vd(j)供給至保持電容41之一端，故而該資料信號由保持電容41保持。 ＜補償期間＞ 於第i列之掃描期間，其次成為(c)之補償期間。於補償期間內，與初始化期間相比，掃描信號Gwr(i)及控制信號Gcmp(i)成為L位準。另一方面，於補償期間內，於控制信號Gref維持於H位準之狀態下控制信號/Gini變為H位準。 因此，如圖13所示，於i列(3j-2)行之像素電路110中，電晶體122接通，閘極節點g與資料線14電性連接，另一方面，藉由電晶體123之接通而使電晶體121成為二極體連接。 因此，電流於饋電線116→電晶體121→電晶體123→電晶體122→第(3j-2)行之資料線14之路徑中流通，故而閘極節點g自電位Vini上升。然而，於上述路徑中流通之電流隨著閘極節點g接近於電位(Vel-｜Vth｜)而變得不易流通，故而資料線14及閘極節點g以電位(Vel-｜Vth｜)飽和直至補償期間結束為止。因此，保持電容140保持電晶體121之閾值電壓｜Vth｜直至補償期間結束為止。 另一方面，於位準移位電路40中，於控制信號Gref維持於H位準之狀態下控制信號/Gini變為H位準，故而於位準移位電路40中節點h固定為電位Vref。 於已於初始化期間屬於第j組之左端行之傳輸閘極34藉由控制信號Sel(1)而接通之情形時，於補償期間內該傳輸閘極34不接通。 又，若補償期間結束，則控制信號Gcmp(i)變為H位準，故而解除電晶體121之二極體連接。 再者，於補償期間結束後至下一個寫入期間開始期間控制信號Gref變為L位準，故而電晶體43變為斷開。因此，自第(3j-2)行之資料線14至i列(3j-2)行之像素電路110中之閘極節點g為止之路徑變為浮動狀態，但該路徑之電位藉由保持電容50、140維持為(Vel-｜Vth｜)。 ＜寫入期間＞ 於第i列之掃描期間，於補償期間後成為(c)之寫入期間。於寫入期間內，控制信號Gcmp(i)變為H位準，另一方面，於補償期間內，於控制信號Gref成為L位準之狀態下控制信號/Gini成為H位準(控制信號/Gcpl成為L位準)。 因此，如圖14所示，於位準移位電路40中，由於傳輸閘極42接通，故而由保持電容41保持之資料信號被供給至保持電容44之另一端即節點h。即，對節點h供給有與OLED 150之亮度相對應之電位之信號。因此，節點h自補償期間內之電位Vref移位。將此時之節點h之電位變化量設為ΔV，將變化後之電位設為(Vref＋ΔV)而表示。 另一方面，閘極節點g係經由資料線14而與保持電容44之一端連接，故而自補償期間內之電位(Vel-｜Vth｜)移位相當於使電容比k2乘以節點h之電位變化量ΔV所得之值。即，閘極節點g之電位成為自補償期間內之電位(Vel-｜Vth｜)移位相當於使電容比k2乘以節點h之電位變化量ΔV所得之值而獲得之值(Vel-｜Vth｜＋k2·ΔV)。若將其由電晶體121之電壓Vgs以絕對值之形式表現，則成為自閾值電壓｜Vth｜移位相當於閘極節點g之電位移位量所得之值(｜Vth｜-k2·ΔV)。 再者，所謂電容比k2係指由Cdt、Cref1、Cref2決定之電容比。嚴格來說，亦必需考慮保持電容140之電容Cpix，但由於電容Cpix係以充分小於電容Cdt、Cref1、Cref2之方式設定，故而將其忽視。 圖15係表示寫入期間內之資料信號之電位與閘極節點g之電位之關係之圖。自控制電路5供給之資料信號係如上所述般根據像素之灰階位準取得自最小值Vmin至最大值Vmax之電位範圍。於本實施形態中，該資料信號並未直接寫入閘極節點g，而如圖所示般進行位準移位後寫入至閘極節點g。 此時，閘極節點g之電位範圍ΔVgate被壓縮為使電容比k2乘以資料信號之電位範圍ΔVdata(=Vmax-Vmin)所得之值。 又，關於使閘極節點g之電位範圍ΔVgate相對於資料信號之電位範圍ΔVdata向哪個方向移位多少，可由電位Vp(=Vel-｜Vth｜)、Vref決定。其原因在於，資料信號之電位範圍ΔVdata係以電位Vref為基準而以電容比k2壓縮，並且其壓縮範圍以電位Vp為基準進行移位所得者成為閘極節點g之電位範圍ΔVgate。 如此，於第i列之寫入期間，於第i列之像素電路110之閘極節點g寫入有自補償期間內之電位(Vel-｜Vth｜)移位相當於使電容比k2乘以節點h之電位變化量ΔV之量所得之電位(Vel-｜Vth｜+k2·ΔV)。 結果，掃描信號Gwr(i)變為H位準，電晶體122斷開。藉此，寫入期間結束，且閘極節點g之電位確定為移位後之值。 ＜發光期間＞ 於本實施形態中，於第i列之寫入期間結束後，1水平掃描期間(H)經過後到達至發光期間。於該發光期間內，如上所述般控制信號Gel(i)變為L位準，故而於i列(3j-2)行之像素電路110中，電晶體124接通。由於閘極、源極間之電壓Vgs為(｜Vth｜-k2·ΔV)，故而於OLED 150中，如上述圖11所示般與灰階位準相對應之電流以補償電晶體121之閾值電壓之狀態被供給。 此種動作於第i列之掃描期間內，在第(3j-2)行之像素電路110以外之第i列之其他像素電路110中亦於時間上並列地執行。進而，此種第i列之動作實際上於1訊框期間內以第1、2、3、…、(m-1)、m列之順序執行，並且針對每個訊框重複。 根據本實施形態，由於閘極節點g之電位範圍ΔVgat相對於資料信號之電位範圍ΔVdata縮小，故而即便不以較細之精度標刻資料信號，亦可將反映灰階位準之電壓施加至電晶體121之閘極、源極間。因此，即便於在微細之像素電路110中於OLED 150中流通之微小電流相對於電晶體121之閘極、源極間之電壓Vgs之變化相對產生較大之變化之情形時，亦可精度良好地控制供給至OLED 150之電流。 於位準移位電路40中，於將資料信號經由保持電容44供給至資料線14時，以壓縮電位振幅之方式使資料信號進行位準移位。於該位準移位時，若保持電容44之一端(資料線14)或另一端(節點h)之電位經由耦合電容而受到其他要素之電位變動之影響，則變得無法將使資料信號之電位正確地位準移位後之電位供給至資料線14，結果，有降低顯示品質之虞。 相對於此，於本實施形態中，尤其是如圖6所示，供給電位Vorst之饋電線16係設為恆定電位線，且於俯視時分別設置於保持電容44之左右兩側。因此，保持電容44之兩端被屏蔽以避免受相鄰之行之電位之變動的影響，故而可抑制顯示品質之下降。 進而，屏蔽保持電容44之兩端之饋電線16之部分係尤其如圖8所示般成為積層有包含與該保持電容44之一端即電極44a相同之導電層之配線16a、及包含與該保持電容44之另一端即電極44g相同之導電層之配線16g之構造。因此，與藉由與構成保持電容44之導電層不同之單一層形成饋電線16之情形相比，減少剖面觀察時朝向傾斜方向之電容耦合，故而可進一步提高屏蔽功能。 此外，於本實施形態中，將配線16g、16a經由接觸孔16e、16f與饋電線16連接。由於該接觸孔16a、16f成為第1層間絕緣膜L1及第2層間絕緣膜L2中之一種電荷之防禦壁，故而可進一步提高屏蔽功能。 於本實施形態中，如圖6所示，不僅於保持電容44之左右兩側設置有饋電線16，而且分別於保持電容44之上側設置有饋電線61與配線61g之積層體，於下側設置有饋電線62與配線62g之積層體。 饋電線61包含與電極44a相同之導電層，配線61g包含與電極44g相同之導電層，並且饋電線61與配線61g經由接觸孔61e而連接。由於對控制線63供給有控制信號/Gini，故而電位以邏輯信號之L位準、H位準變化，但由於保持電容44由饋電線61與配線61g之積層體屏蔽，故而不易受到控制線63中之電位之變化之影響。 另一方面，饋電線62包含與電極44a相同之導電層，配線62g包含與電極44g相同之導電層，並且饋電線62與配線62g經由接觸孔62e而連接。由於對控制線64供給有控制信號Gref，故而電位以邏輯信號之L位準、H位準變化，但由於保持電容44由饋電線62與配線62g之積層體屏蔽，故而不易受到控制線64中之電位之變化之影響。 如此，於本實施形態中，於俯視觀察時保持電容44之四邊由饋電線16、61、62包圍，故而保持電容44之兩端電位有效地被屏蔽以避免受周邊之電位之變動之影響。因此，可抑制顯示品質之下降。 再者，關於保持電容44，於俯視觀察時成為於縱向上較長之形狀，故而利用饋電線16之屏蔽較饋電線61、62重要。 再者，於本實施形態中，作為設置於保持電容44之左右之恆定電位線，使用供給電位Vorst之饋電線16，但就較佳為對像素電路110供給恆定電位者之觀點而言，並不限定於饋電線16。例如，亦可使饋電線16於列方向上延伸，另一方面，取而代之將供給電源之高位側之電位Vel之饋電線116設置於保持電容44之左右側。又，亦可將與電源之低位側之電位Vct之共通電極118連接之饋電線設置於保持電容44之左右。 於實施形態中，例如設為如下構成，即，配線16a經由複數個接觸孔16e而與配線16g連接，饋電線16經由複數個接觸孔16f而與配線16a連接，但接觸孔之數量根據特定之設計規則而規定。因此，根據設計規則，於俯視時亦可為1個，且其開孔部分亦可設為於縱向上較長之矩形形狀。 關於配線16g、16a，形成為經由接觸孔16e、16f與饋電線16連接，而設為共通之電位Vorst之構成，但亦可不相互連接，而設為不同之電位。例如，如圖17所示，關於配線16g，亦可設為自配線61g分支之配線，且經由接觸孔62e供給電極44g之初始電位Vref，關於配線16a，亦可設為自上述饋電線61分支之配線且供給電極44a之初始電位Vini。 另一方面，根據本實施形態，藉由電晶體121供給至OLED 150之電流Ids抵消閾值電壓之影響。因此，根據本實施形態，即便電晶體121之閾值電壓於每個像素電路110中產生偏差，該偏差亦會得到補償，而對OLED 150供給與灰階位準相對應之電流，故而能夠抑制如損及顯示畫面之一致性之顯示不均之產生，結果，可實現高品質之顯示。 參照圖16對該抵消進行說明。如該圖所示，電晶體121為了控制供給至OLED 150之微小電流，而於弱反轉區域(次臨界區域)內動作。 圖中，A與B分別表示閾值電壓｜Vth｜較大之電晶體與閾值電壓｜Vth｜較小之電晶體。再者，於圖16中，閘極、源極間之電壓Vgs係以實線表示之特性與電位Vel之差。又，於圖16中，縱尺度之電流係由將自源極朝向汲極之方向設為正(上)之對數表示。 於補償期間內閘極節點g自電位Vini成為電位(Vel- ｜Vth｜)。因此，閾值電壓｜Vth｜較大之電晶體A之動作點自S移動至Aa，另一方面，閾值電壓｜Vth｜較小之電晶體B之動作點自S移動至Ba。 其次，於向2個電晶體所屬之像素電路110之資料信號之電位相同之情形、亦即指定相同之灰階位準之情形時，於寫入期間內，自動作點Aa、Ba之電位移位量均同樣為k2·ΔV。因此，對於電晶體A，動作點自Aa移動至Ab，對於電晶體B，動作點自Ba移動至Bb，關於電位移位後之動作點處之電流，電晶體A、B均為大致相同之Ids，較為一致。 藉此，根據本實施形態，即便電晶體121之閾值電壓於每個像素電路110中產生偏差，該偏差亦會得以補償。 又，根據本實施形態，將遍及初始化期間至補償期間自控制電路5供給之資料信號暫時保持於保持電容41後，於寫入期間內使其保持電位進行位準移位後將其供給至資料線14。因此，就控制電路5而言，只要並非於寫入期間，而係遍及初始化期間至補償期間之相對較長之期間供給資料信號即可，故而資料信號之供給動作可低速化。 ＜應用、變形例＞ 本發明並不限定於上述實施形態或應用例等實施形態等，例如可進行如下所述之各種變形。又，以下所述之變形之態樣亦可將任意選擇之一個或複數個適當組合。 ＜保持電容之電極＞ 於實施形態中，由第1導電層構成保持電容44之電極44g，由第2導電層構成電極44a，但例如亦可由第2導電層構成電極44g，由第3導電層構成電極44a。又，於實施形態中，俯視時將電極44g設為電極44a之下部電極，但亦可將電極44g設為電極44a之上部電極。 ＜控制電路＞ 於實施形態中，供給資料信號之控制電路5係設為與光電裝置10為不同個體，但關於控制電路5，亦可與掃描線驅動電路20或解多工器30、位準移位電路40一併於半導體矽基板上積體化。 ＜基板＞ 於實施形態中，設為將光電裝置10積體於半導體矽基板上之構成，但亦可設為積體於其他半導體基板上之構成。例如，亦可為SOI(Semiconductor On Insulator，絕緣半導體)基板。又，亦可應用多晶矽製程形成於玻璃基板等。 ＜控制信號Gcmp(i)＞ 於實施形態等中，就第i列而言，於寫入期間將控制信號Gcmp(i)設為H位準，但亦可設為L位準。即，亦可設為並行執行使電晶體123接通而產生之閾值補償與向節點閘極g之寫入之構成。 ＜解多工器＞ 於實施形態等中，設為以3行為單位使資料線14群組化，並且於各組中依序選擇資料線14而供給資料信號之構成，但關於構成組之資料線數，既可為「2」，或亦可為「4」以上。 又，亦可為不進行群組化，即不使用解多工器30而按照線順序一併對各行之資料線14供給資料信號之構成。 ＜電晶體之通道型＞ 於上述實施形態等中，以P通道型統一像素電路110中之電晶體121~125，但亦可以N通道型進行統一。又，亦可適當組合P通道型及N通道型。 ＜其他＞ 於實施形態等中，作為光電元件，已例示有作為發光元件之OLED，但只要為例如無機發光二極體或LED(Light Emitting Diode，發光二極體)等以與電流相對應之亮度發光者即可。 ＜電子機器＞ 其次，對應用有實施形態等或應用例之光電裝置10之電子機器進行說明。光電裝置10係面向像素為小尺寸且高精細之顯示用途。因此，作為電子機器，列舉頭戴式顯示器為例進行說明。 圖18係表示頭戴式顯示器之外觀之圖，圖19係表示其光學構成之圖。 首先，如圖18所示，頭戴式顯示器300就外觀而言，與通常之眼鏡同樣地包含眼鏡腿310、及鼻樑架320、透鏡301L、301R。又，如圖19所示，頭戴式顯示器300於鼻樑架320附近且透鏡301L、301R之裏側(圖中下側)設置有左眼用之光電裝置10L與右眼用之光電裝置10R。 光電裝置10L之圖像顯示面於圖19中以成為左側之方式配置。藉此，利用光電裝置10L之顯示圖像經由光學透鏡302L出射至圖中9時之方向。半反射鏡303L係將利用光電裝置10L之顯示圖像反射至6時之方向，另一方面，使自12時之方向入射之光穿透。 光電裝置10R之圖像顯示面以成為與光電裝置10L相反之右側之方式配置。藉此，利用光電裝置10R之顯示圖像經由光學透鏡302R出射至圖中3時之方向。半反射鏡303R係將利用光電裝置10R之顯示圖像反射至6時方向，另一方面，使自12時之方向入射之光穿透。 於該構成中，頭戴式顯示器300之穿戴者可以與外在樣子重合之透視(see-through)狀態觀察利用光電裝置10L、10R之顯示圖像。 又，於該頭戴式顯示器300中，若使伴隨有視差之兩眼圖像中之左眼用圖像顯示於光電裝置10L中，使右眼用圖像顯示於光電裝置10R中，則對於穿戴者而言，可使其感覺到所顯示之圖像仿佛具有深度或立體感般(3D顯示)。 再者，關於光電裝置10，除了頭戴式顯示器300以外，亦可應用於視訊攝影機或透鏡交換式之數位相機等中之電子式取景器。
5‧‧‧控制電路
10‧‧‧光電裝置
10L‧‧‧光電裝置
10R‧‧‧光電裝置
12‧‧‧掃描線
12f‧‧‧接觸孔
14‧‧‧資料線
14f‧‧‧接觸孔
16‧‧‧饋電線
16a‧‧‧配線
16e‧‧‧接觸孔
16f‧‧‧接觸孔
16g‧‧‧配線
20‧‧‧掃描線驅動電路
30‧‧‧解多工器
34‧‧‧傳輸閘極
40‧‧‧位準移位電路
41‧‧‧保持電容
42‧‧‧傳輸閘極
43‧‧‧N通道型電晶體
43a‧‧‧配線
43e‧‧‧接觸孔
43f‧‧‧接觸孔
43g‧‧‧閘極配線
44‧‧‧保持電容
44a‧‧‧電極
44f‧‧‧接觸孔
44g‧‧‧電極
45‧‧‧P通道型電晶體
45a‧‧‧配線
45e‧‧‧接觸孔
45f‧‧‧接觸孔
45g‧‧‧閘極配線
48‧‧‧配線
49a‧‧‧配線
49e‧‧‧接觸孔
49f‧‧‧接觸孔
50‧‧‧保持電容
53‧‧‧接觸孔
55‧‧‧接觸孔
61‧‧‧饋電線
61e‧‧‧接觸孔
61g‧‧‧配線
62‧‧‧饋電線
62e‧‧‧接觸孔
62g‧‧‧配線
63‧‧‧控制線
64‧‧‧控制線
72‧‧‧盒體
74‧‧‧FPC基板
76‧‧‧端子
78‧‧‧共通端子
81‧‧‧配線
82‧‧‧配線
82f‧‧‧接觸孔
83‧‧‧配線
84‧‧‧配線
85‧‧‧配線
86‧‧‧配線
91‧‧‧配線
100‧‧‧顯示部
110‧‧‧像素電路
116‧‧‧饋電線
116a‧‧‧配線
116b‧‧‧配線
116e‧‧‧接觸孔
116f‧‧‧接觸孔
118‧‧‧共通電極
121‧‧‧電晶體
121g‧‧‧閘極配線
122‧‧‧電晶體
122g‧‧‧閘極配線
123‧‧‧電晶體
123g‧‧‧閘極配線
124‧‧‧電晶體
124g‧‧‧閘極配線
125‧‧‧電晶體
125g‧‧‧閘極配線
133‧‧‧控制線
133f‧‧‧接觸孔
134‧‧‧控制線
134f‧‧‧接觸孔
135‧‧‧控制線
135f‧‧‧接觸孔
140‧‧‧保持電容
150‧‧‧OLED
300‧‧‧頭戴式顯示器
301L‧‧‧透鏡
301R‧‧‧透鏡
302L‧‧‧光學透鏡
302R‧‧‧光學透鏡
303L‧‧‧半反射鏡
303R‧‧‧半反射鏡
310‧‧‧眼鏡腿
320‧‧‧鼻樑架
(a)‧‧‧發光期間
(b)‧‧‧初始化期間
(c)‧‧‧補償期間
(d)‧‧‧寫入期間
h‧‧‧節點
g‧‧‧閘極節點
A‧‧‧電晶體
Aa‧‧‧動作點
Ab‧‧‧動作點
Ad‧‧‧陽極
B‧‧‧電晶體
Ba‧‧‧動作點
Ab‧‧‧動作點
Cpix‧‧‧電容
Cdt‧‧‧電容
Coled‧‧‧電容
Cref‧‧‧電容
Ct‧‧‧陰極
Ctr‧‧‧控制信號
Gcmp‧‧‧控制信號
Gcpl‧‧‧控制信號
Gel‧‧‧控制信號
Gini‧‧‧控制信號
Gorst‧‧‧控制信號
Gref‧‧‧控制信號
Gwr‧‧‧掃描信號
H‧‧‧1水平掃描期間
Ids‧‧‧電流
k2‧‧‧電容比
L0‧‧‧絕緣膜
L1‧‧‧第1層間絕緣膜
L2‧‧‧第2層間絕緣膜
S‧‧‧P型半導體矽基板
S‧‧‧動作點
Sel‧‧‧控制信號
Vini‧‧‧電位
Vct‧‧‧電位
Vd‧‧‧資料信號
Vel‧‧‧電位
Vmax‧‧‧電位最大值
Vmin‧‧‧電位最小值
Vorst‧‧‧電位
Vp‧‧‧電位
Vref‧‧‧電位
Vth‧‧‧閾值電壓
ΔVgate‧‧‧閘極節點之電位範圍
ΔV‧‧‧電位變化量
圖1係表示本發明之實施形態之光電裝置之構成的立體圖。 圖2係表示該光電裝置之電性構成之圖。 圖3係表示該光電裝置中之像素電路之圖。 圖4係表示該像素電路之構成之平面圖。 圖5係表示圖4中之等效電路之平面圖。 圖6係表示該光電裝置之位準移位電路之主要部分構成之平面圖。 圖7係表示圖6中之等效電路之平面圖。 圖8係圖6中之以P-p線斷開之局部剖面圖。 圖9(a)、(b)係圖6中之以Q-q線及R-r線斷開之局部剖面圖。 圖10係表示該光電裝置之動作之時序圖。 圖11係該光電裝置之動作說明圖。 圖12係該光電裝置之動作說明圖。 圖13係該光電裝置之動作說明圖。 圖14係該光電裝置之動作說明圖。 圖15係表示該光電裝置中之資料信號之振幅壓縮之圖。 圖16係表示該光電裝置中之電晶體之特性之圖。 圖17係表示應用形態之位準移位電路之主要部分構成之平面圖。 圖18係表示使用實施形態等之光電裝置之HMD之立體圖。 圖19係表示HMD之光學構成之圖。

Claims (13)

  1. 一種光電裝置，其之特徵在於包括：第1電容，其包括第1電極及第2電極；第2電容，其包括第3電極及第4電極；控制電路，其對上述第1電極供給第1資料信號，對上述第3電極供給第2資料信號；第1配線，其電性連接上述第2電極；第2配線，其電性連接上述第4電極；第1像素電路，其電性連接上述第1配線；第2像素電路，其電性連接上述第2配線；及恆定電位線，其於俯視時設置於上述第1電容與上述第2電容之間；其中上述第1電容與上述第1像素電路分離，且上述第2電容與上述第2像素電路分離。
  2. 如請求項1之光電裝置，其中上述第1電容之一端及上述第2電容之一端係由第1導電層或第2導電層之其中一者形成；上述第1電容之另一端及上述第2電容之另一端係由上述第1導電層或上述第2導電層之其中另一者形成；上述恆定電位線至少由上述第1導電層之配線及第2導電層之配線形成。
  3. 如請求項2之光電裝置，其中上述恆定電位線中之上述第1導電層之配線及第2導電層之配線彼此電性連接。
  4. 如請求項1至3中任一項之光電裝置，其中上述第1像素電路及第2像素電路之各者包含：發光元件；及驅動電晶體，其將與閘極、源極間之電壓相對應之電流供給至上述發光元件。
  5. 如請求項4之光電裝置，其中上述發光元件為二端子型元件；上述發光元件與上述驅動電晶體係於不同之兩個電源電位之間電性串聯連接；上述發光元件之二端子中之上述驅動電晶體側之端子係於藉由該驅動電晶體供給電流後被設為特定之重設電位；對上述恆定電位線供給上述重設電位。
  6. 如請求項4之光電裝置，其中上述發光元件與上述驅動電晶體係於不同之兩個電源電位之間串聯連接；且對上述恆定電位線供給上述兩個電源電位中之一者。
  7. 如請求項5之光電裝置，其中上述發光元件與上述驅動電晶體係於不同之兩個電源電位之間串聯連接；且對上述恆定電位線供給上述兩個電源電位中之一者。
  8. 如請求項1至3中任一項之光電裝置，其中上述第1電容係電性插入於上述控制電路與上述第1像素電路之間之第1路徑；上述第2電容係電性插入於上述控制電路與上述第2像素電路之間之第2路徑。
  9. 如請求項4之光電裝置，其中上述第1電容係電性插入於上述控制電路與上述第1像素電路之間之第1路徑；上述第2電容係電性插入於上述控制電路與上述第2像素電路之間之第2路徑。
  10. 如請求項5之光電裝置，其中上述第1電容係電性插入於上述控制電路與上述第1像素電路之間之第1路徑；上述第2電容係電性插入於上述控制電路與上述第2像素電路之間之第2路徑。
  11. 如請求項6之光電裝置，其中上述第1電容係電性插入於上述控制電路與上述第1像素電路之間之第1路徑；上述第2電容係電性插入於上述控制電路與上述第2像素電路之間之第2路徑。
  12. 如請求項7之光電裝置，其中上述第1電容係電性插入於上述控制電路與上述第1像素電路之間之第1路徑；上述第2電容係電性插入於上述控制電路與上述第2像素電路之間之第2路徑。
  13. 一種具備光電裝置之電子機器，其特徵在於：包括如請求項1至12中任一項之光電裝置。
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