JP6376258B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明のいくつかの態様は、例えば電気光学素子で画像を表示する際に表示品位の低下を防止する技術に関する。

近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、走査線とデータ線との交差に対応して画素回路が設けられる構成が一般的である。画素回路は、上記発光素子や駆動トランジスターなどを含み、表示すべき画像の画素に対応して設けられる。
このような構成において、画素の階調レベルに応じた電位のデータ信号が駆動トランジスターのゲートに印加されると、当該駆動トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。このとき、駆動トランジスターの閾値電圧などの特性が画素回路毎にばらついていると、表示画面の一様性を損なうような表示ムラが発生する。
このため、画素回路における駆動トランジスターの特性を補償する技術が提案されている（例えば特許文献１参照）。

特開２０１１−５３６３５号公報

ところで、電気光学装置の微細化が進むと、各種の配線や端子、電極などが接近するので、互いに容量結合しやすくなる。このため、ある電極において電位が変動すると、別の電極に電位に影響を及ぼすことになり、結果的に、表示品位を低下させる要因になる。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、電気光学装置が微細化されても、表示品位の低下を防止することが可能な電気光学装置および電子機器を提供することにある。

上記目的を達成するために本発明の態様に係る電気光学装置にあっては、複数のデータ線と、前記複数のデータ線のうち、第１データ線に対応して設けられた第１画素回路と、前記複数のデータ線のうち、第２データ線に対応して設けられた第２画素回路と、を有し、前記第１画素回路および第２画素回路の各々は、発光素子と、ゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、を含む電気光学装置であって、一端が前記第１データ線に接続され、他端が、前記第１画素回路における発光素子に供給すべき電流に応じて電位シフトする第１保持容量と、一端が前記第２データ線に接続され、他端が、前記第２画素回路における発光素子に供給すべき電流に応じて電位シフトする第２保持容量と、平面視で、前記第１保持容量と前記第２保持容量との間に設けられた定電位線と、を有することを特徴とする。
本発明の態様によれば、第１保持容量と第２保持容量との間に設けられた定電位線がシールド線として機能する。このため、第１保持容量を介した第１データ線、第２保持容量を介した第２データ線は、互いに電位変動の影響を受けにくくなるので、表示品位の低下を防止することができる。

上記態様において、前記第１保持容量の一端および前記第２保持容量の一端は、第１導電層または第２導電層のいずれか一方で形成され、前記第１保持容量の他端および前記第２保持容量の他端は、前記第１導電層または前記第２導電層のいずれか他方で形成され、前記定電位線は、少なくとも前記第１導電層の配線および第２導電層の配線とで形成される構成としても良い。
この構成によれば、第１保持容量および第２保持容量を構成する第１導電層、第２導電層によって構成される。定電位線についても、第１導電層、第２導電層によって構成される。シールド線としての機能が向上することになる。

この構成において、前記定電位線における前記第１導電層の配線および第２導電層の配線とは、互いに電気的に接続される構成が好ましい。この構成によれば断面方向のシールド機能についても向上することになる。
なお、定電位線における第１導電層の配線および第２導電層の配線とは、互いに電気的に非接続であっても良い。非接続とする場合、定電位線における第１導電層の配線および第２導電層の配線は、互いに同一または異なる電位であれば良い。

上記態様において定電位線としては、リセット電位が供給される配線を用いても良い。すなわち、前記発光素子は、二端子型素子であり、前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に電気的に直列に接続され、前記発光素子の二端子のうち、前記駆動トランジスター側の端子は、当該駆動トランジスターによって電流が供給された後に、所定のリセット電位にされ、前記定電位線には、前記リセット電位が供給される構成としても良い。
また、上記態様において定電位線としては、発光素子の電源線を用いても良い。すなわち、前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に直列に接続され、前記定電位線には、前記二つの電源電位の一方が供給される構成としても良い。
なお、本発明は、電気光学装置のほか、当該電気光学装置を有する電子機器として概念することが可能である。電子機器としては、典型的にはヘッドマウント・ディスプレイ（ＨＭＤ）や電子ビューファイダーなどの表示装置が挙げられる。

本発明の実施形態に係る電気光学装置の構成を示す斜視図である。 同電気光学装置の電気的な構成を示す図である。 同電気光学装置における画素回路を示す図である。 同画素回路の構成を示す平面図である。 図４における等価回路を示す平面図である。 同電気光学装置のレベルシフト回路の要部構成を示す平面図である。 図６における等価回路を示す平面図である。 図６におけるＰ−ｐ線で破断した部分断面図である。 図６におけるＱ−ｑ線およびＲ−ｒ線で破断した部分断面図である。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作説明図である。 同電気光学装置の動作説明図である。 同電気光学装置の動作説明図である。 同電気光学装置の動作説明図である。 同電気光学装置におけるデータ信号の振幅圧縮を示す図である。 同電気光学装置におけるトランジスターの特性を示す図である。 応用形態に係るレベルシフト回路の要部構成を示す平面図である。 実施形態等に係る電気光学装置を用いたＨＭＤを示す斜視図である。 ＨＭＤの光学構成を示す図である。

以下、本発明を実施するための形態について図面を参照して説明する。

図１は、本発明の実施形態に係る電気光学装置１０の構成を示す斜視図である。
この電気光学装置１０は、例えばＨＭＤ（Head Mount Display）などにおいてカラー画像を表示するマイクロ・ディスプレイである。電気光学装置１０の詳細については後述するが、複数の画素回路や当該画素回路を駆動する駆動回路などが例えば半導体シリコン基板に形成された有機ＥＬ装置であり、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。

電気光学装置１０は、表示領域で開口する枠状のケース７２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板７４の一端が接続されている。ＦＰＣ基板７４の他端には、複数の端子７６が設けられて、図示省略された上位回路に接続される。ＦＰＣ基板には、半導体チップの制御回路５が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、当該上位回路から複数の端子７６を介して画像（映像）データが同期信号に同期して供給される。同期信号には、垂直同期信号や、水平同期信号、ドットクロック信号が含まれる。また、画像データは、表示すべき画像の画素の階調レベルをＲＧＢ毎に例えば８ビットで規定する。
制御回路５は、電気光学装置１０の電源回路とデータ信号出力回路との機能を兼用する。すなわち、制御回路５は、同期信号にしたがって生成した各種の制御信号や各種電位（電圧）を電気光学装置１０に供給するほか、デジタルの画像データをアナログのデータ信号に変換して、電気光学装置１０に供給する。

図２は、実施形態に係る電気光学装置１０の電気的な構成を示す図である。この図に示されるように、電気光学装置１０は、走査線駆動回路２０と、デマルチプレクサ３０と、レベルシフト回路４０と、表示部１００とに大別される。
このうち、表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、ｍ行の走査線１２が図において横方向に延在して設けられ、また、例えば３列毎にグループ化された（３ｎ）列のデータ線１４が図において縦方向に延在し、かつ、各走査線１２と互いに電気的な絶縁を保ちつつ交差するように設けられている。そして、ｍ行の走査線１２と（３ｎ）列のデータ線１４との交差に対応する位置に画素回路１１０が設けられている。

ここで、ｍ、ｎは、いずれも自然数である。走査線１２および画素回路１１０のマトリクスのうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１４および画素回路１１０のマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｎ−１）、（３ｎ）列と呼ぶ場合がある。また、データ線１４のグループを一般化して説明するために、１以上ｎ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ−２）列目、（３ｊ−１）列目および（３ｊ）列目のデータ線１４が属している、ということになる。

なお、同一行の走査線１２と同一グループに属する３列のデータ線１４との交差に対応した３つの画素回路１１０は、それぞれＲ、Ｇ、Ｂの画素に対応している。このため、本実施形態において、画素回路１１０のマトリクス配列は縦ｍ行×横（３ｎ）列となり、表示画像のドット配列でみれば縦ｍ行×横ｎ列となる。
便宜的に、例えばＲに対応する（３ｊ−２）列目のデータ線１４を第１データ線としたときに、Ｇに対応する（３ｊ−１）列目のデータ線１４を第２データ線と呼ぶ場合がある。画素回路１１０については、Ｒのデータ線１４（第１データ線）に対応するものが第１画素回路となり、Ｇのデータ線１４（第２データ線）に対応するものが第２画素回路となる。

さて、電気光学装置１０には、次のような制御信号が制御回路５から供給される。詳細には、電気光学装置１０には、走査線駆動回路２０を制御するための制御信号Ｃtrと、デマルチプレクサ３０での選択を制御するための制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)と、これらの信号に対して論理反転の関係にある制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)と、レベルシフト回路４０を制御するための制御信号／Ｇini、Ｇref、Ｇcplと、制御信号Ｇcplの論理反転の関係にある制御信号／Ｇcplとが供給される。なお、制御信号Ｃtrには、実際にはパルス信号や、クロック信号、イネーブル信号など、複数の信号が含まれる。
また、電気光学装置１０には、デマルチプレクサ３０での選択タイミングに合わせてデータ信号Ｖd(1)、Ｖd(2)、…、Ｖd(n)が、制御回路５から１、２、…、ｎ番目のグループに対応した共通端子７８を介し供給される。

ここで、本実施形態において、表示すべき画素の階調を規定する階調レベルが、例えば最も暗い０レベルから最も明るい２５５レベルまでの範囲で指定されるとき、データ信号Ｖd(1)〜Ｖd(n)は、０レベルに相当する電位Ｖmaxから２５５レベルに相当する電位Ｖminまでの範囲で段階的に取り得る。ここで、ＯＬＥＤへの電流を制御するトランジスターをＰチャンネル型としているので、明るい階調レベルが指定されるほど、データ信号が電位Ｖmaxから低下する。

また、データ線１４の各々には保持容量５０が設けられる。保持容量５０の一端は、データ線１４に接続され、保持容量５０の他端は定電位の、例えば電位Ｖorstの給電線１６に共通接続されている。保持容量５０としては、データ線１４に寄生する容量を用いても良いし、この寄生容量と、データ線１４を構成する配線と別途の配線とで絶縁体（誘電体）を挟持することによって形成した容量素子との合成容量を用いて良い。ここで、保持容量５０の容量をＣdtとする。

走査線駆動回路２０は、フレームの期間にわたって走査線１２を１行毎に順番に走査するための走査信号を、制御信号Ｃtrにしたがって生成するものである。ここで、１、２、３、…、（ｍ−１）、ｍ行目の走査線１２に供給される走査信号を、それぞれＧwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)と表記している。
なお、走査線駆動回路２０は、走査信号Ｇwr(1)〜Ｇwr(m)のほかにも、当該走査信号に同期した各種の制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１０が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。

デマルチプレクサ３０は、列毎に設けられたトランスミッションゲート３４の集合体である。ｊ番目のグループに属する（３ｊ−２）列、（３ｊ−１）列、（３ｊ）列に対応したトランスミッションゲート３４の入力端は互いに共通端子７８に接続されるとともに、データ信号Ｖd(j)が時分割で供給される。
ｊ番目のグループにおいて左端列である（３ｊ−２）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(1)がＨレベルである（制御信号／Ｓel(1)がＬレベルである）ときにオン（導通）する。同様に、ｊ番目のグループにおいて中央列である（３ｊ−１）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(2)がＨレベルである（制御信号／Ｓel(2)がＬレベルである）ときにオンし、ｊ番目のグループにおいて右端列である（３ｊ）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(3)がＨレベルであるとき（制御信号／Ｓel(3)がＬレベルであるとき）にオンする。

レベルシフト回路４０は、各列のトランスミッションゲート３４の出力端から出力されるデータ信号の電位振幅を圧縮する方向に、当該データ信号の電位をシフトするものである。このため、レベルシフト回路４０は、保持容量４１とトランスミッションゲート４２とＮチャンネル型のトランジスター４３と保持容量４４とＰチャンネル型のトランジスター４５との組を列毎に有する。

各列においてデマルチプレクサ３０のトランスミッションゲート３４の出力端は、レベルシフト回路４０において、保持容量４１の一端と、レベルシフト回路４０におけるトランスミッションゲート４２の入力端とにそれぞれ接続される。保持容量４１の他端は、各列において互いに固定電位であるＧndに共通接地されている。
なお、電圧については、保持容量の両端電圧や、ゲート・ソース間の電圧、ＯＬＥＤ１５０におけるアノード・カソード間の電圧のように特に断らない限り、電位Ｇndをゼロボルトの基準とする。

各列のトランスミッションゲート４２は、制御信号ＧcplがＨレベルであるとき（制御信号／ＧcplがＬレベルであるとき）にオンする。トランスミッションゲート４２の出力端は、保持容量４４を介してデータ線１４に接続されている。
ここで、保持容量４４の一端および他端について、便宜的に一端をデータ線１４の側とし、他端をトランスミッションゲート４２の側とする。このとき、保持容量４４の一端は、データ線１４のほか、トランジスター４５のドレインノードにも接続される一方、保持容量４４の他端は、トランジスター４３のドレインノードにも接続されている。
説明の便宜上、図２では表記を省略するが、保持容量４４の容量をＣref1とし、保持容量４４の他端をノードｈとする。また、保持容量４４について列で区別する場合、Ｒの列に対応したものが第１保持容量となり、Ｇの列に対応したものが第２保持容量となる。
なお、図２に示されるように、給電線１６は、レベルシフト回路４０の内部を縦貫するように延設されている。

トランジスター４３については、ソースノードが、所定の基準電位として電位Ｖrefを給電する給電線６２に各列にわたって共通に接続され、ゲートノードが、制御信号Ｇrefが供給される制御線６４に各列にわたって共通に接続される。このため、ノードｈは、給電線６２に対して、制御信号ＧrefがＨレベルのときにトランジスター４５のオンによって電気的に接続される一方、制御信号ＧrefがＬレベルのときにトランジスター４５のオフによって電気的に非接続になる。

また、トランジスター４５については、ソースノードが、初期電位として電位Ｖiniを給電する給電線６１に各列にわたって共通に接続され、ゲートノードが、制御信号／Ｇiniが供給される制御線６３に各列にわたって共通に接続される。このため、データ線１４は、給電線６１に対して、制御信号／ＧiniがＬレベルのときにトランジスター４５のオンによって電気的に接続される一方、制御信号／ＧiniがＨレベルのときにトランジスター４５のオフによって電気的に非接続になる。

本実施形態では、便宜的に走査線駆動回路２０、デマルチプレクサ３０およびレベルシフト回路４０に分けているが、これらについては、画素回路１１０を駆動する駆動回路としてまとめて概念することが可能である。

図３を参照して画素回路１１０について説明する。各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｉ行目であって、ｊ番目のグループのうち左端列の（３ｊ−２）列目に位置するｉ行（３ｊ−２）列の画素回路１１０を例にとって説明する。
なお、図３は、画素回路１１０の等価回路を示すに留まり、実際の回路レイアウトを反映させた図ではない。また、ｉは、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。

図３に示されるように、画素回路１１０は、Ｐチャネル型のトランジスター１２１〜１２５と、保持容量１４０と、ＯＬＥＤ１５０と、を含む。この画素回路１１０には、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)が供給される。ここで、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)は、それぞれｉ行目に対応して走査線駆動回路２０によって供給されるものである。このうち、制御信号Ｇel(i)は制御線１３４を介して供給され、同様に、制御信号Ｇcmp(i)、Ｇorst(i)は、それぞれ制御線１３３、１３５を介して供給される。
なお、走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)は、ｉ行目に対応して供給されるので、ｉ行目であれば、着目している（３ｊ−２）列以外の他の列の画素回路にも共通に供給される。

さて、ｉ行（３ｊ−２）列の画素回路１１０におけるトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１２に接続され、ドレインまたはソースノードの一方が（３ｊ−２）列目のデータ線１４に接続され、他方がトランジスター１２１におけるゲートノードと、保持容量１４０の一端と、トランジスター１２３のドレインノードとにそれぞれ接続されている。ここで、トランジスター１２１のゲートノードについては、他のノードと区別するためにｇと表記する。
トランジスター１２１にあっては、ソースノードが給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードと、トランジスター１２４のソースノードとにそれぞれ接続されている。ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖelが給電される。
トランジスター１２３にあっては、ゲートノードがｉ行目の制御線１３３に接続されて制御信号Ｇcmp(i)が供給される。
トランジスター１２４にあっては、ゲートノードがｉ行目の制御線１３４に接続されて制御信号Ｇel(i)が供給され、ドレインノードがトランジスター１２５のソースノードとＯＬＥＤ１５０のアノードＡdとにそれぞれ接続されている。
トランジスター１２５にあっては、ゲートノードがｉ行目の制御線１３５に接続されてｉ行目に対応した制御信号Ｇorst(i)が供給され、ドレインノードが（３ｊ−２）列目に対応した給電線１６に接続されて電位Ｖorstに保たれている。

なお、トランジスター１２１〜１２５においては、チャネル型の変更などにより、電位関係が入れ替わる場合がある。電位関係が変わる場合に、ドレインノードとして説明したノードがソースノードとなり、ソースノードとして説明したノードがドレインノードとなることもあり得る。例えば、トランジスター１２１のソースノードおよびドレインノードのいずれか一方が給電線１１６に電気的に接続され、いずれか他方がトランジスター１２３を介してＯＬＥＤ１５０のアノードＡdに電気的に接続されることもあり得る。

保持容量１４０の他端は、給電線１１６に接続される。このため、保持容量１４０は、トランジスター１２１のソース・ドレイン間の電圧を保持することになる。ここで、保持容量１４０の容量をＣpixと表記したとき、保持容量５０の容量Ｃdtと、保持容量４４の容量Ｃref1と、保持容量１４０の容量Ｃpixとは、
Ｃdt、Ｃref1＞＞Ｃpix
となるように設定される。
すなわち、ＣpixはＣdtおよびＣref1よりも十分に小さい。なお、Ｃref2は、Ｃref1と同程度であるか、Ｃref1よりもやや小さい程度である。また、保持容量１４０としては、トランジスター１２１のゲートノードｇに寄生する容量を用いても良いし、半導体シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。

ＯＬＥＤ１５０のアノードＡdは、画素回路１１０毎に個別に設けられる画素電極である。これに対して、ＯＬＥＤ１５０のカソードＣtは、画素回路１１０のすべてにわたって共通の共通電極１１８であり、画素回路１１０において電源の低位側となる電位Ｖctに保たれている。
したがって、トランジスター１２１のソース・ドレインとＯＬＥＤ１５０とは、電源の高位側の電位Ｖelと低位側の電位Ｖctとの間において、トランジスター１２４を介して電気的に直列に接続された構成となる。

ＯＬＥＤ１５０は、上記半導体シリコン基板において、アノードＡdと光透過性を有するカソードＣtとで白色有機ＥＬ層を挟持した二端子型素子である。そして、ＯＬＥＤ１５０の出射側（カソード側）にはＲＧＢのいずれかに対応したカラーフィルターが重ねられる。
このような構造のＯＬＥＤ１５０において、アノードＡdからカソードＣtに電流が流れると、アノードＡdから注入された正孔とカソードＣtから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、半導体シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構造（トップエミッション構造）となっている。

また、本実施形態において電気光学装置１０は半導体シリコン基板に形成されるので、トランジスター１２１〜１２５の基板電位については、図３において省略されているが、電位Ｖelとしている。

このような構成において、データ信号の供給経路に電気的に介挿された保持容量４４の一端の電位および他端の電位が、目的とする値からずれてしまうと、表示品位が低下してしまう。上述したように、電気光学装置１０が微細化すると、容量結合によって隣り合う列の電位の変動が伝播するので、表示品位の低下が発生しやすくなる。
このため、本実施形態では、保持容量４４における一端と他端とを、定電位線によってシールドすることによって、隣り合う列の電位変動の影響を受けにくい構成としている。

この構成についての説明にあたっては、電気光学装置１０の製造工程が予備知識として必要である。そこでまず、電気光学装置１０の製造工程を簡易的に説明する。
電気光学装置では、はじめに、例えばＰ型の半導体シリコン基板においてＰチャネル型のトランジスターの基礎となる島状のＮウェル領域が形成された後、ゲート絶縁膜を介し、多結晶シリコン膜などの第１導電層がパターニングされてゲートなどの第１配線が形成される。この後、Ｐチャネル型のトランジスターが形成される領域をレジストによって保護した上で、当該レジストやゲート配線などをマスクとしたイオンの打ち込み等によって、Ｎチャネル型のトランジスターにおけるソースノードおよびドレインノードとなるＮ型拡散層が形成される。続いて、Ｎチャネル型のトランジスターが形成される領域をレジストによって保護した上で、当該レジストやゲート配線などをマスクとしたイオンの打ち込み等によって、Ｐチャネル型のトランジスターにおいてソースノードまたはドレインノードとなるＰ型拡散層が形成される。
続いて、第１層間絶縁膜を介して、アルミニウムや銅などの導電層（第２導電層）がパターニングされて、後述する各種の配線が第２配線として設けられる。このとき、第２配線は、第１配線や、ソースノード、ドレインノードとは、第１層間絶縁膜を開孔するコンタクトホールを介して接続される。
続いて、第２層間絶縁膜を介して、同じくアルミニウムや銅などの導電層（第３導電層）がパターニングされて、各種の配線が第３配線として設けられる。このとき、第３配線は、第２配線とは、第２層間絶縁膜を開孔するコンタクトホールを介して接続される。
そして、第３層間絶縁膜および遮光層を介して、矩形形状の画素電極が、ＯＬＥＤ１５０のアノードＡdとして形成される。以降については本発明とは直接関係しないので、説明を省略することにする。

このような製造工程によって、表示部１００における画素回路１１０や、周辺回路のレベルシフト回路４０がどのように構成されるかについて、それぞれ個別に説明する。
なお、以下の図４乃至図９については、構造を説明するために縮尺を適宜変更しているので、必ずしも縦横比はスケール通りではない。

＜画素回路＞
図４は、トップエミッション構造の画素回路１１０を観察側からみたときの平面図であり、第１配線、第２配線および第３配線による各種の配線を示している。また、図５は、図４における構造を回路で置き換えて示す説明図であり、回路的には図３と同一である。

図４に示されるように、画素回路１１０では、まず、トランジスター１２１〜１２５が設けられるとともに、第１導電層のパターニングによって、ゲート配線１２１ｇ〜１２５ｇが第１配線として形成される。
トランジスター１２１は、平面視で列方向（データ線１４の延在方向）に長手の矩形形状となっており、Ｎウェルに対して絶縁膜を介して形成されたゲート配線１２１ｇと、２つのＰ型拡散層（図においてハッチングで示した領域）とを有する。トランジスター１２１における２つの拡散層のうち、図において下側がソースノードであり、上側がドレインノードである。

トランジスター１２２、１２３は、図においてトランジスター１２１の右側に配置し、平面視で列方向に長手の矩形形状となっている。トランジスター１２２、１２３には、互いに分離したゲート配線１２２ｇ、１２３ｇが形成されるとともに、３つのＰ型拡散層が形成される。これらの３つの拡散層のうち、図において下側がトランジスター１２２におけるドレインまたはソースノードの一方であり、中央がトランジスター１２２におけるドレインまたはソースノードの他方と、トランジスター１２３におけるドレインノードとの共通ノードであり、上側がトランジスター１２３におけるソースノードである。

トランジスター１２４は、図４に示されるように、平面視で列方向に長手の矩形形状となっており、トランジスター１２２、１２３に対して列方向で揃った地点に配置されている。トランジスター１２４には、ゲート配線１２４ｇが形成されて、２つのＰ型拡散層が形成されている。２つの拡散層のうち、図において下側がトランジスター１２４におけるソースノードであり、上側がドレインノードである。
トランジスター１２５は、図においてトランジスター１２４の左側であって、トランジスター１２１に対して列方向で揃った地点に配置されている。トランジスター１２５には、ゲート配線１２５ｇが形成されて、２つのＰ型拡散層が形成されている。２つの拡散層のうち、図において下側がトランジスター１２５におけるドレインノードであり、上側がソースノードである。

このように設けられるトランジスター１２１〜１２５に対して、第１層間絶縁膜が設けられた後、第２導電層がパターニングされて、次に述べる第２配線が設けられている。すなわち、走査線１２、配線８１〜８６、給電線１１６、配線１１６ｂ、制御線１３３〜１３５が上記第２配線として設けられる。このうち、走査線１２、給電線１１６、制御線１３３〜１３５は、それぞれ行方向に延在して設けられる。
走査線１２は、ゲート配線１２２ｇの上面側（紙面において手前側）を通過する。走査線１２は、第１層間絶縁膜を開孔するコンタクトホール（ビア、図における□）１２ｆを介してゲート配線１２２ｇに接続される。制御線１３３は、ゲート配線１２３ｇの上面側を通過するとともに、コンタクトホール１３３ｆを介してゲート配線１２３ｇに接続される。
給電線１１６は、平面視でトランジスター１２１〜１２３と、トランジスター１２４、１２５との境界において、行方向に延在して設けられる。制御線１３４、１３５は、いずれもゲート配線１２４ｇ、１２５ｇの上面側を通過するとともに、このうち、制御線１３４がコンタクトホール１３４ｆを介してゲート配線１２４ｇに接続され、制御線１３５がコンタクトホール１３５ｆを介してゲート配線１２５ｇに接続される。

配線８１は、一端がデータ線１４とトランジスター１２２におけるドレインまたはソースノードの一方に接続される。
配線８２は、一端がトランジスター１２２、１２３における共通ノードに接続される一方、他端がトランジスター１２１におけるゲート配線１２１ｇに、コンタクトホール８２ｆを介して接続される。配線８２は、ゲート配線１２１ｇの上面側において幅広となっており、保持容量１４０における一対の電極のうち、一方を構成する。

配線８３は、一端がトランジスター１２１におけるドレインノードに接続され、他端がトランジスター１２３におけるソースノードに接続される。
配線８４は、トランジスター１２４におけるソースノードを、後述する第２配線層の配線９１に接続するための中継電極である。配線８５は、一端がトランジスター１２５におけるドレインノードに接続される。配線８６は、トランジスター１２４におけるドレインノードと、トランジスター１２５におけるソースノードと、ＯＬＥＤ１５０（図４、図５において図示省略）におけるアノードＡdとに接続される。
配線１１６ｂは、トランジスター１２１におけるソースノードを、後述する第２配線層の配線１１６ａを介して、給電線１１６に接続するための中継配線である。

このような第２配線に対し、第２層間絶縁膜が設けられた後、第３導電層がパターニングされて、図に示されるデータ線１４、給電線１６、配線９１、１１６ａが上記第３配線として設けられる。
データ線１４、給電線１６は、それぞれ列方向に延在して設けられる。データ線１４は、平面視でトランジスター１２２〜１２４の右側に配置され、第２層間絶縁膜を開孔するコンタクトホール１４ｆを介して、配線８１の他端に接続される。これにより、データ線１４は、配線８１を介して、トランジスター１２２におけるドレインまたはソースノードの一方に接続されることになる。
給電線１６は、平面視でトランジスター１２２、１２３、１２４と、トランジスター１２１、１２５との間に配置され、コンタクトホール１６ｆを介して配線８５の他端に接続される。これにより、給電線１６は、配線８５を介して、トランジスター１２５におけるドレインノードに接続されることになる。

一方、配線１１６ａは、平面視でトランジスター１２１の左側に設けられ、制御線１３３および走査線１２を跨いだ状態で、給電線１１６とはコンタクトホール１１６ｅを介して接続され、配線１１６ｂとはコンタクトホール１１６ｆを介して接続される。これにより、給電線１１６は、配線１１６ａ、１１６ｂを介して、トランジスター１２１におけるソースノードに接続されることになる。
また、配線１１６ａは、平面視で配線８２と重なるように形成されて、保持容量１４０における一対の電極のうち、他方を構成する。これにより、保持容量１４０は、配線８２と配線１１６ａとで第２層間絶縁膜を挟持した構成になる。
配線９１は、配線８３、８４同士を、給電線１１６を跨いだ状態で接続する。これにより、トランジスター１２１のドレインノード、トランジスター１２３のドレインノードおよびトランジスター１２４のソースノードは、互いに接続されることになる。

このように画素回路１１０において、トランジスター１２１〜１２３と、トランジスター１２４、１２５とは、電位Ｖelの給電線１１６によって隔てられる。また、トランジスター１２１のゲートノードｇにあっては、配線１１６ａによって図において左側がシールドされるとともに、給電線１６によって右側がシールドされた構成となる。

＜レベルシフト回路＞
図６は、レベルシフト回路４０のうち、トランジスター４３、４５および保持容量４４が形成される領域を観察側からみたときの平面図であり、第１配線、第２配線および第３配線による各種の配線を示している。
なお、図６における各種の配線は、それぞれ画素回路１１０と共通プロセスで形成される。図７は、図６における構造を回路で置き換えて示す説明図である。
また、図８は、図６におけるＰ−ｐ線で破断した部分断面図であり、図９（ａ）は、図６におけるＱ−ｑ線で破断した部分断面図であり、図９（ｂ）は、図６におけるＲ−ｒ線で破断した部分断面図である。なお、以降においては、図６の平面図を主として説明し、図８、図９の部分断面図については従として説明する。

図６について概略したとき、保持容量４４は、データ線１４の一端に設けられるとともに、左側および右側にそれぞれ給電線１６が延設されている。

図において下側（デマルチプレクサ３０側）にはトランジスター４３が設けられ、上側（表示部１００側）にはトランジスター４５が設けられる。トランジスター４３、４５は、画素回路１１０におけるトランジスター１２１〜１２５と同様に平面視でみて列方向に長手の矩形形状となっている。また、第１導電層のパターニングによって、第１配線としてゲート配線４３ｇ、４５ｇ、配線１６ｇ、６１ｇ、６２ｇおよび電極４４ｇが形成されている。

トランジスター４３は、特に図９（ｂ）に示されるように、Ｐ型の半導体シリコン基板Ｓ（Ｐウェル）に対して絶縁膜Ｌ０を介して形成されたゲート配線４３ｇと、２つのＮ型拡散層とを有する。トランジスター４３における２つの拡散層のうち、図９（ｂ）において右側（図６において下側）がドレインノードであり、左側（同、上側）がソースノードである。
トランジスター４５は、Ｎウェルに対して絶縁膜Ｌ０を介して形成されたゲート配線４５ｇと、２つのＰ型拡散層とを有する。トランジスター４５における２つの拡散層のうち、右側がソースノードであり、左側がドレインノードである。

一方、配線１６ｇは、給電線１６が列方向に形成される領域にあって、行方向の給電線６１、６２の間に設けられる。配線６２ｇは、行方向の給電線６２が形成される領域にあって、各列におけるトランジスター４３のソースノードの間に設けられる。配線６１ｇは、行方向の給電線６１が形成される領域にあって、各列におけるトランジスター４５のソースノードの間に設けられる。
電極４４ｇは、保持容量４４における他端となるものであり、図に示されるように列方向に長手の矩形形状となっている。

トランジスター４３、４５に対して、第１層間絶縁膜Ｌ１が設けられた後、第２導電層のパターニングによって、第２配線として給電線６１、６２、制御線６３、６４、配線４３ａ、４５ａ、４９ａ、１６ａおよび電極４４ａが形成されている。このうち、給電線６１、６２、制御線６３、６４がそれぞれ行方向に延在して設けられる。
給電線６２は、配線６２ｇの上面側に設けられるとともに、第１層間絶縁膜Ｌ１を開孔するコンタクトホール４３ｅを介して、トランジスター４３のソースノードに接続される。また、給電線６２は、コンタクトホール６２ｅを介して配線６２ｇに接続される。このため、給電線６２は、配線６２ｇを下層として部分的に二層構造になっている。制御線６４は、ゲート配線４３ｇの上面側を通過するように設けられるとともに、第１層間絶縁膜を開孔するコンタクトホール４３ｆを介してゲート配線４３ｇに接続される。配線４３ａの一端は、コンタクトホールを介してトランジスター４３のドレインノードに接続される。

一方、給電線６１は、配線６１ｇの上面側に設けられるとともに、コンタクトホール４４５ｅを介してトランジスター４５のソースノードに接続される。また、給電線６１は、コンタクトホール６１ｅを介して配線６１ｇに接続される。このため、給電線６１は、配線６１ｇを下層として部分的に二層構造になっている。制御線６３は、ゲート配線４５ｇの上面側を通過するように設けられるとともに、コンタクトホール４５ｆを介してゲート配線４５ｇに接続される。配線４５ａの一端は、コンタクトホールを介してトランジスター４５のソースノードに接続される。

配線４９ａは、保持容量４４において他端となる電極４４ｇを、後述する配線４８に中継するものであり、電極４４ａとはコンタクトホール４９ｅを介して接続されている。
配線１６ａは、配線１６ｇの上面側に設けられるとともに、複数のコンタクトホール１６ｅを介して当該配線１６ｇに接続される。
電極４４ａは、電極４４ｇに重ねられて、保持容量４４における一端となるものである。電極４４ｇと電極４４ａとの間には、図９（ａ）に示されるように、第１層間絶縁膜Ｌ１が挟持されているので、これにより保持容量４４が形成されることになる。

このような第２配線に対して第２層間絶縁膜Ｌ２が設けられた後、第３導電層のパターニングによって、第３配線としてデータ線１４、給電線１６および配線４８が設けられる。
データ線１４は、第２層間絶縁膜Ｌ２を開孔する複数のコンタクトホール４４ｆを介し電極４４ａに接続される。また、データ線１４は、コンタクトホール５５を介し配線４５ａの他端に接続される。これにより、データ線１４は、コンタクトホール５５および配線４５ａを順に介してトランジスター４５のドレインノードに接続されることになる。

給電線１６は、複数のコンタクトホール１６ｆを介して配線１６ａに接続される。これにより、給電線１６は、配線１６ｇ、１６ａによって部分的に三層構造となる。したがって、保持容量４４の左右両側には、それぞれ三層構造の給電線１６がシールド配線として配置されることになる。

配線４８は、トランスミッションゲート４２（図２参照）の出力端から引き回されたものであり、コンタクトホール４９ｆを介して配線４９ａに接続される。このため、配線４８は、配線４９ａの中継によって保持容量４４の他端である電極４４ｇに接続されることになる。また、配線４８は、コンタクトホール５３を介し配線４３ａの他端に接続される。これにより、配線４８は、コンタクトホール４３および配線４３ａを順に介してトランジスター４３のドレインノードに接続されることになる。

このようにレベルシフト回路４０では、保持容量４４に対して、図６でみれば左右両側に給電線１６が、また、上側に給電線６１が、下側に給電線６２が、それぞれ設けられる。このため、保持容量４４の四辺は、それぞれ定電位線によってシールドされることになる。

＜第１実施形態の動作＞
図１０を参照して電気光学装置１０の動作について説明する。図１０は、電気光学装置
１０における各部の動作を説明するためのタイミングチャートである。
この図に示されるように、走査信号Ｇwr(1)〜Ｇwr(m)が順次Ｌレベルに切り替えられて、１フレームの期間において１〜ｍ行目の走査線１２が１水平走査期間（Ｈ）毎に順番に走査される。
１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｉ行目が水平走査される走査期間において、特にｉ行（３ｊ−２）列の画素回路１１０について着目して動作を説明する。

ｉ行目の走査期間について大別すると、図１０において（ｂ）で示される初期化期間と、（ｃ）で示される補償期間と、（ｄ）で示される書込期間とに分けられる。そして、（ｄ）の書込期間の後、間をおいて（ａ）で示されるの発光期間となり、１フレームの期間経過後に再びｉ行目の走査期間に至る。このため、時間の順でいえば、（発光期間）→初期化期間→補償期間→書込期間→（発光期間）というサイクルの繰り返しとなる。
なお、図１０において、ｉ行目に対し１行前の（ｉ−１）行目に対応する走査信号Ｇwr(i-1)、制御信号Ｇel(i-1)、Ｇcmp(i-1)、Ｇorst(i-1)の各々については、ｉ行目に対応する走査信号Ｇwr(i)、制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)よりも、それぞれ時間的に１水平走査期間（Ｈ）だけ時間的に先行した波形となる。

＜発光期間＞
説明の便宜上、初期化期間の前提となる発光期間から説明する。図１０に示されるように、ｉ行目の発光期間では、走査信号Ｇwr(i)がＨレベルであり、また、論理信号である制御信号Ｇel(i)、Ｇcmp(i)、Ｇorst(i)のうち、制御信号Ｇel(i)がＬレベルであり、制御信号Ｇcmp(i)、Ｇorst(i)がＨレベルである。
このため、図１１に示されるようにｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする一方、トランジスター１２２、１２３、１２５がオフする。したがって、トランジスター１２１は、ゲート・ソース間の電圧Ｖgsに応じた電流ＩdsをＯＬＥＤ１５０に供給する駆動トランジスターとして機能する。後述するように、本実施形態において発光期間での電圧Ｖgsは、トランジスター１２１の閾値電圧から、データ信号の電位に応じてレベルシフトした値である。このため、ＯＬＥＤ１５０には、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。

なお、ｉ行目の発光期間は、ｉ行目以外が水平走査される期間であるから、データ線１４の電位は適宜変動する。ただし、ｉ行目の画素回路１１０においては、トランジスター１２２がオフしているので、ここでは、データ線１４の電位変動を考慮していない。また、図１１においては、動作説明で重要となる経路を太線で示している（以下の図１２〜図１４においても同様である）。

＜初期化期間＞
次にｉ行目の走査期間に至ると、（ｂ）の初期化期間となる。初期化期間では、発光期間と比較して、制御信号Ｇel(i)がＨレベルに、制御信号Ｇorst(i)がＬレベルに、それぞれ変化する。
このため、図１２に示されるように、ｉ行（３ｊ−２）列の画素回路１１０においてはトランジスター１２４がオフし、トランジスター１２５がオンする。これによってＯＬＥＤ１５０に供給される電流の経路が遮断されるとともに、ＯＬＥＤ１５０のアノードＡdが電位Ｖorstにリセットされる。
ＯＬＥＤ１５０は、上述したようにアノードＡdとカソードＣtとで有機ＥＬ層を挟持した構成であるので、アノードＡd・カソードＣtの間には、図において破線で示されるように容量Ｃoledが並列に寄生する。発光期間においてＯＬＥＤ１５０に電流が流れていたときに、当該ＯＬＥＤ１５０のアノード・カソード間の両端電圧が当該容量Ｃoledによって保持されるが、この保持電圧は、トランジスター１２５のオンによってリセットされる。このため、本実施形態では、後の発光期間においてＯＬＥＤ１５０に再び電流が流れるときに、当該容量Ｃoledで保持されている電圧の影響を受けにくくなる。

詳細には、例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高い（大電流が流れた）ときの高電圧が保持されてしまうので、次に、小電流を流そうとしても、過剰な電流が流れてしまって、低輝度の表示状態にさせることができなくなる。これに対して、本実施形態では、トランジスター１２５のオンによってＯＬＥＤ１５０のアノードＡdの電位がリセットされるので、低輝度側の再現性が高められることになる。
なお、本実施形態において、電位Ｖorstについては、当該電位Ｖorstと共通電極１１８の電位Ｖctとの差がＯＬＥＤ１５０の発光閾値電圧を下回るように設定される。このため、初期化期間（次に説明する補償期間および書込期間）において、ＯＬＥＤ１５０はオフ（非発光）状態である。

一方、初期化期間では、制御信号／ＧiniがＬレベルになり、制御信号ＧrefがＨレベルになるとともに、制御信号ＧcplがＬレベルになる。このため、レベルシフト回路４０においては、図１２に示されるようにトランジスター４５、４３がそれぞれオンするとともに、トランスミッションゲート４２がオフする。したがって、保持容量４４の一端であるデータ線１４は電位Ｖiniに、保持容量４４の他端であるノードｈは電位Ｖrefに、それぞれ初期化される。
ここで、電位Ｖiniについては、（Ｖel−Ｖini）がトランジスター１２１の閾値電圧｜Ｖth｜よりも大きくなるように設定される。なお、トランジスター１２１はＰチャネル型であるので、ソースノードの電位を基準とした閾値電圧Ｖthは負である。そこで、高低関係の説明で混乱が生じるのを避けるために、閾値電圧については、絶対値の｜Ｖth｜で表し、大小関係で規定することにする。

また、制御回路５は、初期化期間および補償期間にわたってデータ信号を供給する。すなわち、制御回路５は、ｊ番目のグループでいえばデータ信号Ｖd(j)を順番に、ｉ行（３ｊ−２）列、ｉ行（３ｊ−１）列、ｉ行（３ｊ）列の画素の階調レベルに応じた電位に切り替える一方、データ信号の電位の切り替えに合わせて制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を順番に排他的にＨレベルとする。これによって、デマルチプレクサ３０では、各グループにおいてトランスミッションゲート３４がそれぞれ左端列、中央列、右端列の順番でオンする。
ここで、初期化期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンする場合、図１２に示されるように、データ信号Ｖd(j)が保持容量４１の一端に供給されるので、当該データ信号は、保持容量４１によって保持される。

＜補償期間＞
ｉ行目の走査期間では、次に（ｃ）の補償期間となる。補償期間では初期化期間と比較して、走査信号Ｇwr(i)および制御信号Ｇcmp(i)がＬレベルとなる。一方、補償期間では、制御信号ＧrefがＨレベルに維持された状態で制御信号／ＧiniがＨレベルになる。
このため、図１３に示されるように、ｉ行（３ｊ−２）列の画素回路１１０ではトランジスター１２２がオンして、ゲートノードｇがデータ線１４に電気的に接続される一方、トランジスター１２３のオンによって、トランジスター１２１がダイオード接続となる。
したがって、電流が、給電線１１６→トランジスター１２１→トランジスター１２３→トランジスター１２２→（３ｊ−２）列目のデータ線１４という経路で流れるので、ゲートノードｇは、電位Ｖiniから上昇する。ただし、上記経路に流れる電流は、ゲートノードｇが電位（Ｖel−｜Ｖth｜）に近づくにつれて流れにくくなるので、補償期間の終了に至るまでに、データ線１４およびゲートノードｇは電位（Ｖel−｜Ｖth｜）で飽和する。したがって、保持容量１４０は、補償期間の終了に至るまでにトランジスター１２１の閾値電圧｜Ｖth｜を保持することになる。

一方、レベルシフト回路４０においては、制御信号ＧrefがＨレベルを維持した状態で制御信号／ＧiniがＨレベルになるので、レベルシフト回路４０においてノードｈは電位Ｖrefに固定される。

すでに初期化期間において、ｊ番目のグループに属する左端列のトランスミッションゲート３４が制御信号Ｓel(1)によってオンした場合には、補償期間において、当該トランスミッションゲート３４はオンすることはない。
また、補償期間が終了すると、制御信号Ｇcmp(i)がＨレベルになるので、トランジスター１２１のダイオード接続が解除される。

なお、補償期間が終了してから次の書込期間が開始するまでの間において制御信号ＧrefがＬレベルになるので、トランジスター４３がオフになる。このため、（３ｊ−２）列目のデータ線１４からｉ行（３ｊ−２）列の画素回路１１０におけるゲートノードｇに至るまでの経路は、フローティング状態になるものの、当該経路の電位は、保持容量５０、１４０によって（Ｖel−｜Ｖth｜）に維持される。

＜書込期間＞
ｉ行目の走査期間では、補償期間の後に（ｃ）の書込期間となる。書込期間では、制御信号Ｇcmp(i)がＨレベルになる一方、補償期間では、制御信号ＧrefがＬレベルとなった状態で制御信号／ＧiniがＨレベル（制御信号／ＧcplがＬレベルとなる）。
このため、図１４に示されるようにレベルシフト回路４０においては、トランスミッションゲート４２がオンするので、保持容量４１に保持されたデータ信号が保持容量４４の他端であるノードｈに供給される。すなわち、ノードｈには、ＯＬＥＤ１５０の輝度に応じた電位の信号が供給される。このため、ノードｈは、補償期間における電位Ｖrefからシフトする。このときのノードｈの電位変化分をΔＶとして、変化後の電位を（Ｖref＋ΔＶ）として表すことにする。

一方、ゲートノードｇは、保持容量４４の一端にデータ線１４を介して接続されているので、補償期間における電位（Ｖel−｜Ｖth｜）から、ノードｈの電位変化分ΔＶに容量比ｋ2を乗じた値だけシフトする。すなわち、ゲートノードｇの電位は、補償期間における電位（Ｖel−｜Ｖth｜）から、ノードｈの電位変化分ΔＶに容量比ｋ2を乗じた値だけシフトした値（Ｖel−｜Ｖth｜＋ｋ2・ΔＶ）となる。これをトランジスター１２１の電圧Ｖgsで絶対値で表現すると、閾値電圧｜Ｖth｜からゲートノードｇの電位シフト分だけシフトした値（｜Ｖth｜−ｋ2・ΔＶ）となる。
なお、容量比ｋ2とは、Ｃdt、Ｃref1、Ｃref2で定まるの容量比である。厳密にいえば、保持容量１４０の容量Ｃpixも考慮しなければならないが、容量Ｃpixは、容量Ｃdt、Ｃref1、Ｃref2と比較して十分に小さくなるように設定しているので、無視している。

図１５は、書込期間におけるデータ信号の電位とゲートノードｇの電位との関係を示す図である。制御回路５から供給されるデータ信号は、上述したように画素の階調レベルに応じて最小値Ｖminから最大値Ｖmaxまでの電位範囲を取り得る。本実施形態では、当該データ信号が直接ゲートノードｇに書き込まれるのではなく、図に示されるようにレベルシフトされて、ゲートノート゛ｇに書き込まれる。
このとき、ゲートノードｇの電位範囲ΔＶgateは、データ信号の電位範囲ΔＶdata（＝Ｖmax−Ｖmin）に容量比ｋ2を乗じた値に圧縮される。
また、ゲートノードｇの電位範囲ΔＶgateを、データ信号の電位範囲ΔＶdataに対してどの方向にどれだけシフトさせるかについては、電位Ｖp（＝Ｖel−｜Ｖth｜）、Ｖrefで定めることができる。これは、データ信号の電位範囲ΔＶdataが、電位Ｖrefを基準にして容量比ｋ2で圧縮されるとともに、その圧縮範囲が電位Ｖpを基準にシフトされたものが、ゲートノードｇの電位範囲ΔＶgateとなるためである。

このようにｉ行目の書込期間において、ｉ行目の画素回路１１０のゲートノードｇには、補償期間における電位（Ｖel−｜Ｖth｜）から、ノードｈの電位変化分ΔＶに容量比ｋ2を応じた分だけシフトした電位（Ｖel−｜Ｖth｜＋ｋ2・ΔＶ）が書き込まれる。
やがて走査信号Ｇwr(i)がＨレベルになり、トランジスター１２２がオフする。これによって書込期間が終了して、ゲートノードｇの電位は、シフトされた値に確定する。

＜発光期間＞
本実施形態では、ｉ行目の書込期間の終了後、１水平走査期間（Ｈ）経過後において発光期間に至る。この発光期間では、上述したように制御信号Ｇel(i)がＬレベルになるので、ｉ行（３ｊ−２）列の画素回路１１０においては、トランジスター１２４がオンする。ゲート・ソース間の電圧Ｖgsは、（｜Ｖth｜−ｋ2・ΔＶ）であるから、ＯＬＥＤ１５０には、先の図１１に示したように、階調レベルに応じた電流がトランジスター１２１の閾値電圧を補償した状態で供給されることになる。
このような動作は、ｉ行目の走査期間において、（３ｊ−２）列目の画素回路１１０以外のｉ行目の他の画素回路１１０においても時間的に並列して実行される。さらに、このようなｉ行目の動作は、実際には、１フレームの期間において１、２、３、…、（ｍ−１）、ｍ行目の順番で実行されるとともに、フレーム毎に繰り返される。

本実施形態によれば、ゲートノードｇにおける電位範囲ΔＶgateは、データ信号の電位範囲ΔＶdataに対し狭められるので、データ信号を細かい精度で刻まなくても、階調レベルを反映した電圧を、トランジスター１２１のゲート・ソース間に印加することができる。このため、微細な画素回路１１０においてトランジスター１２１のゲート・ソース間の電圧Ｖgsの変化に対しＯＬＥＤ１５０に流れる微小電流が相対的に大きく変化する場合であっても、ＯＬＥＤ１５０に供給する電流を精度良く制御することが可能になる。

レベルシフト回路４０では、データ信号が保持容量４４を介してデータ線１４に供給される際に、電位振幅が圧縮されるようにデータ信号がレベルシフトされる。このレベルシフトの際に、保持容量４４の一端（データ線１４）や他端（ノードｈ）の電位が、結合容量を介して他の要素の電位変動の影響を受けてしまうと、データ信号の電位を正確にレベルシフトした電位をデータ線１４に供給することができなくなり、結果的に、表示品位を低下させてしまう懸念がある。

これに対し、本実施形態では、特に図６に示されるように電位Ｖorstを給電する給電線１６が定電位線として、平面視で保持容量４４の左右両側にそれぞれ設けられる。このため、保持容量４４の両端は、隣り合う列の電位の変動からシールドされるので、表示品位の低下を抑えることができる。
さらに、保持容量４４の両端をシールドする給電線１６の部分は、特に図８で示されるように、当該保持容量４４の一端である電極４４ａと同一導電層からなる配線１６ａと、当該保持容量４４の他端である電極４４ｇと同一導電層からなる配線１６ｇとを積層した構造となっている。このため、保持容量４４を構成する導電層とは異なる単一層によって、給電線１６を形成した場合と比較して、断面視でみたときに、斜め方向に向かう容量カップリングが低減されるので、シールド機能をより向上させることができる。
くわえて、本実施形態では、配線１６ｇ、１６ａをコンタクトホール１６ｅ、１６ｆを介して給電線１６に接続されている。このコンタクトホール１６ａ、１６ｆは、第１層間絶縁膜Ｌ１および第２層間絶縁Ｌ２における一種の電荷の防御壁となるので、シールド機能をさらに向上させることができる。

本実施形態では、図６に示されるように、保持容量４４の左右両側のみならず、保持容量４４の上側には給電線６１と配線６１ｇとの積層体が、下側には給電線６２と配線６２ｇとの積層体が、それぞれ設けられる。
給電線６１は電極４４ａと同一導電層から構成され、配線６１ｇは電極４４ｇと同一導電層から構成されるとともに、給電線６１と配線６１ｇとはコンタクトホール６１ｅを介して接続されている。制御線６３には、制御信号／Ｇiniが供給されるので、論理信号のＬレベル、Ｈレベルで電位が変化するが、保持容量４４は、給電線６１と配線６１ｇとの積層体によってシールドされるので、制御線６３における電位の変化の影響を受けにくくなる。
一方、給電線６２は電極４４ａと同一導電層から構成され、配線６２ｇは電極４４ｇと同一導電層から構成されるとともに、給電線６２と配線６２ｇとはコンタクトホール６２ｅを介して接続されている。制御線６４には、制御信号Ｇrefが供給されるので、論理信号のＬレベル、Ｈレベルで電位が変化するが、保持容量４４は、給電線６２と配線６２ｇとの積層体によってシールドされるので、制御線６４における電位の変化の影響を受けにくくなる。

このように、本実施形態では、平面視でみたときに、保持容量４４の四辺が給電線１６、６１、６２によって囲まれているので、保持容量４４の両端電位が、周辺の電位の変動から有効にシールドされる。このため、表示品位の低下を抑えることができるのである。
なお、保持容量４４については、平面視でみたときに、縦方向に長手の形状になるので、給電線６１、６２よりも給電線１６によるシールドが重要となる。

なお、本実施形態では、保持容量４４の左右に設けられる定電位線として、電位Ｖorstを給電する給電線１６を用いたが、画素回路１１０に定電位を供給するものであることが好ましいという観点からすれば、給電線１６に限られない。例えば、給電線１６を行方向に延在する一方で、その替わりに、電源の高位側の電位Ｖelを給電する給電線１１６を、保持容量４４の左右に設けても良い。また、電源の低位側の電位Ｖctの共通電極１１８に接続される給電線を、保持容量４４の左右に設けても良い。

実施形態においては、例えば配線１６ａは、複数のコンタクトホール１６ｅを介して配線１６ｇに接続され、給電線１６は、複数のコンタクトホール１６ｆを介して配線１６ａに接続された構成としたが、コンタクトホールの数は、所定のデザインルールによって規定される。このため、デザインルールによっては、平面視したときに、１つであっても良いし、その開孔部分が縦方向に長手の矩形形状としても良い。

配線１６ｇ、１６ａについては、コンタクトホール１６ｅ、１６ｆを介して給電線１６に接続して、共通の電位Ｖorstとした構成にしたが、互いに接続することなく、異なる電位としても良い。例えば、図１７に示されるように、配線１６ｇについては、配線６１ｇから分岐させた配線として、電極４４ｇの初期電位Ｖrefを、コンタクトホール６２ｅを介して給電しても良いし、配線１６ａについては、上記給電線６１から分岐させた配線として電極４４ａの初期電位Ｖiniを給電しても良い。

一方、本実施形態によれば、トランジスター１２１によってＯＬＥＤ１５０に供給される電流Ｉdsは、閾値電圧の影響が相殺される。このため、本実施形態によれば、トランジスター１２１の閾値電圧が画素回路１１０毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流がＯＬＥＤ１５０に供給されるので、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。

この相殺について図１６を参照して説明する。この図に示されるように、トランジスター１２１は、ＯＬＥＤ１５０に供給する微小電流を制御するために、弱反転領域（サブスレッショルド領域）で動作する。
図において、Ａは閾値電圧｜Ｖth｜が大きいトランジスターを、Ｂは閾値電圧｜Ｖth｜が小さいトランジスターを、それぞれ示している。なお、図１６において、ゲート・ソース間の電圧Ｖgsは、実線で示される特性と電位Ｖelとの差である。また、図１６において、縦スケールの電流は、ソースからドレインに向かう方向を正（上）とした対数で示されている。
補償期間においてゲートノードｇは、電位Ｖiniから電位（Ｖel−｜Ｖth｜）となる。このため、閾値電圧｜Ｖth｜が大きいトランジスターＡは、動作点がＳからＡａに移動する一方、閾値電圧｜Ｖth｜が小さいトランジスターＢは、動作点がＳからＢａに移動する。
次に、２つのトランジスターが属する画素回路１１０へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Ａａ、Ｂａからの電位シフト量は、ともに同じｋ2・ΔＶである。このため、トランジスターＡについては動作点がＡａからＡｂに移動し、トランジスターＢについては動作点がＢａからＢｂに移動するが、電位シフト後の動作点における電流は、トランジスターＡ、Ｂともに、ほぼ同じＩdsで揃うことになる。
これにより、本実施形態によれば、トランジスター１２１の閾値電圧が画素回路１１０毎にばらついても、そのばらつきが補償されるのである。

また、本実施形態によれば、初期化期間から補償期間までにわたって制御回路５から供給されるデータ信号を、一旦、保持容量４１に保持させた後、書込期間にその保持電位をレベルシフトした上でデータ線１４に供給する。このため、制御回路５からみれば、データ信号を、書込期間ではなく、初期化期間から補償期間までの比較的長い期間にわたって供給すれば良いので、データ信号の供給動作について低速化することができる。

＜応用・変形例＞
本発明は、上述した実施形態や応用例などの実施形態等に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。

＜保持容量の電極＞
実施形態では、保持容量４４の電極４４ｇを第１導電層から構成し、電極４４ａを第２導電層から構成したが、例えば、電極４４ｇを第２導電層から構成し、電極４４ａを第３導電層から構成しても良い。また、実施形態では、電極４４ｇを断面視で電極４４ａの下部電極としたが、電極４４ｇを電極４４ａの上部電極としても良い。

＜制御回路＞
実施形態において、データ信号を供給する制御回路５については電気光学装置１０とは別体としたが、制御回路５についても、走査線駆動回路２０やデマルチプレクサ３０、レベルシフト回路４０とともに、半導体シリコン基板に集積化しても良い。

＜基板＞
実施形態においては、電気光学装置１０を半導体シリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。例えば、ＳＯＩ基板であっても良い。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。

＜制御信号Ｇcmp(i)＞
実施形態等において、ｉ行目でいえば、書込期間において制御信号Ｇcmp(i)をＨレベルとしたが、Ｌレベルとしても良い。すなわち、トランジスター１２３をオンさせることによる閾値補償とノードゲートｇへの書き込みとを並行して実行する構成としても良い。

＜デマルチプレクサ＞
実施形態等では、データ線１４を３列毎にグループ化するとともに、各グループにおいてデータ線１４を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数については「２」であっても良いし、「４」以上であっても良い。
また、グループ化せずに、すなわちデマルチプレクサ３０を用いないで各列のデータ線１４にデータ信号を一斉に線順次で供給する構成でも良い。

＜トランジスターのチャネル型＞
上述した実施形態等では、画素回路１１０におけるトランジスター１２１〜１２５をＰチャネル型で統一したが、Ｎチャネル型で統一しても良い。また、Ｐチャネル型およびＮチャネル型を適宜組み合わせても良い。

＜その他＞
実施形態等では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。

＜電子機器＞
次に、実施形態等や応用例に係る電気光学装置１０を適用した電子機器について説明する。電気光学装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。

図１８は、ヘッドマウント・ディスプレイの外観を示す図であり、図１９は、その光学的な構成を示す図である。
まず、図１８に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１９に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１０Ｌと右眼用の電気光学装置１０Ｒとが設けられる。
電気光学装置１０Ｌの画像表示面は、図１９において左側となるように配置している。これによって電気光学装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１０Ｒの画像表示面は、電気光学装置１０Ｌとは反対の右側となるように配置している。これによって電気光学装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウント・ディスプレイ３００の装着者は、電気光学装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１０Ｌに表示させ、右眼用画像を電気光学装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。

なお、電気光学装置１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

１０…電気光学装置、１２…走査線、１４…データ線、１６…給電線、２０…走査線駆動回路、３０…デマルチプレクサ、４０…レベルシフト回路、４１、４４、５０…保持容量、１００…表示部、１１０…画素回路、１１６…給電線、１１８…共通電極、１２１〜１２５…トランジスター、１４０…保持容量、１５０…ＯＬＥＤ、３００…ヘッドマウント・ディスプレイ。

Claims (8)

1. 第１電極と第２電極とを備えた第１容量と、
   第３電極と第４電極とを備えた第２容量と、
   前記第１電極に第１データ信号を供給し、前記第３電極に第２データ信号を供給する制御回路と、
   前記第２電極に電気的に接続された第１配線と、
   前記第４電極に電気的に接続された第２配線と、
   前記第１配線に電気的に接続された第１画素回路と、
   前記第２配線に電気的に接続された第２画素回路と、
   平面視で、前記第１容量と前記第２容量との間に設けられた定電位線と、を有し、
   前記第１容量は、前記第１画素回路と離間し、かつ、前記第２容量は、前記第２画素回路と離間している
   ことを特徴とする電気光学装置。
2. 前記第１容量の一端および前記第２容量の一端は、第１導電層または第２導電層のいずれか一方で形成され、
   前記第１容量の他端および前記第２容量の他端は、前記第１導電層または前記第２導電層のいずれか他方で形成され、
   前記定電位線は、少なくとも前記第１導電層の配線および第２導電層の配線とで形成される
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記定電位線における前記第１導電層の配線および第２導電層の配線とは、互いに電気的に接続される
   ことを特徴とする請求項２記載の電気光学装置。
4. 前記第１画素回路および前記第２画素回路の各々は、
   発光素子と、
   ゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、を含む
   ことを特徴とする請求項１乃至３の何れか一項に記載の電気光学装置。
5. 前記発光素子は、二端子型素子であり、
   前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に電気的に直列に接続され、
   前記発光素子の二端子のうち、前記駆動トランジスター側の端子は、当該駆動トランジスターによって電流が供給された後に、所定のリセット電位にされ、
   前記定電位線には、前記リセット電位が供給される
   ことを特徴とする請求項４に記載の電気光学装置。
6. 前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に直列に接続され、
   前記定電位線には、前記二つの電源電位の一方が供給される
   ことを特徴とする請求項４または５に記載の電気光学装置。
7. 前記第１容量は、前記制御回路と前記第１画素回路との間の第１経路に電気的に介挿され、
   前記第２容量は、前記制御回路と前記第２画素回路との間の第２経路に電気的に介挿されている
   ことを特徴とする請求項１乃至６のいずれかに記載の電気光学装置。
8. 請求項１乃至７のいずれかに記載の電気光学装置を備える
   ことを特徴とする電子機器。

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