TWI621269B - 場效電晶體結構及其製造方法 - Google Patents

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TWI621269B
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Abstract

於一些實施例中，一種場效電晶體結構包括本體結構、複數個介電結構、閘極結構，以及源極或汲極區域。閘極結構形成於本體結構上。源極或汲極區域嵌入在閘極結構旁的本體結構中並延伸至介電結構之外。源極或汲極區域含有與本體結構之晶格常數不同之常數之應力源材料。源極或汲極區域包括第一區域及第二區域。第一區域形成於該等介電結構之頂部的第一水平面上。第二區域包括向下錐形側壁並形成於第一水平面下並鄰接對應的該等介電結構。

Description

場效電晶體結構及其製造方法
本揭露大體上係有關於一種半導體結構及其製造方法，特別係有關於一種場效電晶體結構及其製造方法。
場效電晶體(FET)可透過施加至通道區域之機械應力增加在通道區的載子移動率而具有增強的驅動強度。在一些方法中，在一FET中，在一閘極兩側上之源極與汲極包括嵌入於一主體結構之應力源區域。一通道區域之材料與該嵌入應力源區域之材料之間的晶格不匹配導致施加至該通道區域之機械應力。該機械應力之大小取決於該嵌入應力源區域至該通道區域之接近性(proximity)、及該嵌入應力源區域之體積。然而，當在該FET的該本體中形成凹槽以供該應力源材料將要生長在其中時，該凹槽之外型取決於相鄰幾何形狀之一負載效應，其可於不同FET中不同，因此造成這些裝置性能缺乏一致性。
本揭露之一實施例提供一種場效電晶體(Field Effect Transistor，FET)結構。場效電晶體結構包括本體結構及複數個介電結構。場效電晶體結構更包閘極結構形成於本體結構上。場效電晶體結構更包括源極或汲極區域，其嵌入在閘極結構旁的本體結構中，並且鄰接並延伸至介電結構之外，其中源極或汲極區域含有與本體結構之晶格常數不同之常數之應力源材料。源極或汲極區域包括第一區 域，其形成於該等介電結構頂部的第一水平面上。源極或汲極區域更包括第二區域，其包括向下錐形側壁，並且形成於第一水平面下並鄰接對應的該等介電結構。
本揭露之又一實施例提供一種場效電晶體結構。場效電晶體結構包括本體結構以及形成於本體結構上之閘極結構。場效電晶體結構更包括源極或汲極區域，其嵌入在閘極結構旁的本體結構中，並且鄰接且延伸至本體結構之外，其中源極或汲極區域含有與本體結構之晶格常數不同之常數之應力源材料。源極或汲極區域包括第一區域，其包括一刻面。源極或汲極區域更包括第二區域，其包括在第一區域下的向下錐形側壁。
本揭露之另一實施例提供一種方法。該方法包括提供包括本體結構，鄰接本體結構的至少一介電結構，以及形成於本體結構上的閘極結構的半導體結構。該方法更包括形成於本體結構中的源極或汲極凹槽，以及定義源極或汲極凹槽的對應介電結構的向下錐形側壁。定義源極或汲極凹槽之側壁的介電結構係從至少一介電結構開始形成。於源極或汲極凹槽生長具有與本體結構之晶格常數不同之晶格常數之應力源材料以形成源極或汲極區域。源極及該汲極區域包括形成於該等介電結構的一頂部的一第一水平面上的第一區域，以及形成於第一水平面下以及鄰接該等介電結構的該等向下錐形側壁的第二區域。
10‧‧‧鰭場效電晶體結構
20‧‧‧金氧半場效電晶體結構
30‧‧‧半導體結構
112‧‧‧基板
112A‧‧‧表面
114‧‧‧介電隔離區域
114A‧‧‧頂部表面
122‧‧‧本體結構
132‧‧‧閘極結構
132'‧‧‧閘極結構
132A‧‧‧側壁
132B‧‧‧側壁
142‧‧‧源極/汲極區域
144‧‧‧源極/汲極區域
202‧‧‧操作
204‧‧‧操作
206‧‧‧操作
208‧‧‧操作
210‧‧‧操作
212‧‧‧基板
214‧‧‧本體結構
216‧‧‧介電隔離區域
222‧‧‧閘極結構
222A‧‧‧側壁
222B‧‧‧側壁
232‧‧‧間隔件
232A‧‧‧側壁
232B‧‧‧側壁
242‧‧‧源極/汲極區域
244‧‧‧源極/汲極區域
322‧‧‧本體結構
332‧‧‧犧牲閘極結構
332A‧‧‧閘極側壁
332B‧‧‧閘極側壁
352‧‧‧閘極結構
360‧‧‧鰭場效電晶體結構
362‧‧‧基板
364‧‧‧本體結構
366‧‧‧介電隔離區域
366A‧‧‧第一表面
367‧‧‧鰭間隔件
367A‧‧‧側壁
368B‧‧‧頂部
368‧‧‧鰭間隔件
368A‧‧‧向下錐形側壁
369‧‧‧源極或汲極凹槽
370‧‧‧源極或汲極區域
371‧‧‧源極或汲極區域
372‧‧‧閘極結構
372A‧‧‧犧牲閘極電極
372B‧‧‧硬遮罩
374‧‧‧閘極間隔件
460‧‧‧方法
462‧‧‧操作
464‧‧‧操作
466‧‧‧操作
542‧‧‧凹槽
544‧‧‧凹槽
544A‧‧‧壁部分
546‧‧‧凹槽
546A‧‧‧壁部分
560‧‧‧半導體結構
642‧‧‧摻雜區域
644‧‧‧摻雜區域
646‧‧‧摻雜區域
648‧‧‧摻雜區域
660‧‧‧鰭場效電晶體
662‧‧‧基板
664‧‧‧本體結構
666‧‧‧介電隔離區域
666A‧‧‧第一表面
666B‧‧‧向下錐形側壁
666C‧‧‧側壁
666D‧‧‧銳角
666E‧‧‧平面
668‧‧‧鰭間隔件
669‧‧‧源極或汲極凹槽
670‧‧‧源極或汲極區域
672‧‧‧閘極結構
674‧‧‧閘極間隔件
742‧‧‧凹槽延伸
744‧‧‧凹槽延伸
746‧‧‧凹槽延伸
748‧‧‧凹槽延伸
760‧‧‧半導體結構
842‧‧‧源極或汲極區域
844‧‧‧共用源極或汲極區域
952‧‧‧層間介電(ILD)層
1222‧‧‧通道區域
1322‧‧‧閘極介電層
1322'‧‧‧閘極電極
1324‧‧‧閘極電極
1324'‧‧‧閘極介電層
1344‧‧‧間隔件
1344A‧‧‧側壁
1344B‧‧‧側壁
1442‧‧‧區域
1444‧‧‧區域
1444A‧‧‧壁區段
1446‧‧‧區域
1446A‧‧‧面
2142‧‧‧通道區域
2222‧‧‧閘極介電層
2224‧‧‧閘極電極
2442‧‧‧區域
2442A‧‧‧壁部分
2444‧‧‧區域
2444A‧‧‧壁部分
2446‧‧‧區域
2842‧‧‧凹槽
2844‧‧‧凹槽
2942‧‧‧凹槽延伸
2944‧‧‧凹槽延伸
3322‧‧‧犧牲閘極電極
3324‧‧‧硬遮罩
3342‧‧‧密封層
3344‧‧‧間隔件
3344A‧‧‧側壁
3344B‧‧‧側壁
3344C‧‧‧表面
3346‧‧‧虛設間隔件
3544‧‧‧間隔件
3682‧‧‧介電結構
3684‧‧‧額外介電層
3702‧‧‧刻面區域
3702A‧‧‧刻面
3702B‧‧‧刻面
3704‧‧‧向下錐形區域
3704A‧‧‧向下錐形側壁
3706‧‧‧較小錐形區域
3714‧‧‧區域
3714A‧‧‧側壁
6702‧‧‧刻面區域
6704‧‧‧向下錐形區域
6704A‧‧‧側壁
6706‧‧‧較小錐形區域
8442‧‧‧區域
8444‧‧‧區域
8446‧‧‧區域
10332‧‧‧開口
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
F-F'‧‧‧線
Lg1‧‧‧長度
Lg2‧‧‧長度
Dv‧‧‧總垂直深度
DL1‧‧‧橫向深度
DL2‧‧‧橫向深度
Dv1‧‧‧垂直深度
Dv2‧‧‧垂直深度
Dv3‧‧‧垂直深度
Dv4‧‧‧垂直深度
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度
t4‧‧‧厚度
t5‧‧‧厚度
F1‧‧‧應力
F2‧‧‧應力
h1‧‧‧高度
θ1‧‧‧內角
θ2‧‧‧內角
θ3‧‧‧內角
α‧‧‧內角
β‧‧‧內角
當閱讀所附的附圖時，從以下詳細的描述可以最清楚的理解本揭露的各個方面。需要注意的是，根據本行業的標準作法，不是按比例繪製各個部件。事實上，各個部件的尺寸可以任意增大或減小以便進行清楚的討論。
圖1A係根據一些實施例之一具有含有磊晶生長應力源材料 之源極及汲極區域的鰭式場效電晶體(FinFET)結構之一示意立體圖。
圖1B及1C分別係根據一些實施例之沿著圖1A中一線A-A'及一線B-B'之示意橫截面圖。
圖2係根據一些實施例之一用於形成一具有含有磊晶生長應力源材料之源極及汲極區域的FET結構之一方法之一流程圖。
圖3A係根據一些實施例之具有一跨過一以一鰭實施之本體結構之犧牲閘極結構之一半導體結構之一示意立體圖。
圖3B及3C係根據一些實施例之沿著圖3A中一線C-C'及一線D-D'之示意橫截面圖。
圖4係圖解說明根據一些實施例之形成於閘極側壁上之間隔件之一示意橫截面圖。
圖5至圖8係圖解說明根據一些實施例之源極或汲極區域及共用源極或汲極區域之形成之示意橫截面圖。
圖9至11係圖解說明根據一些實施例之以閘極材料更換犧牲閘極材料之示意橫截面圖。
圖12係根據其他實施例之由參照圖2描述之操作206形成之一半導體結構之一示意橫截面圖。
圖13係根據其他實施例之於參照圖2描述之操作208期間之一半導體結構之一示意橫截面圖。
圖14係根據其他實施例之由參照圖2描述之操作208形成之一半導體結構之一示意橫截面圖。
圖15係根據一些實施例之一具有含有磊晶生長應力源材料之源極及汲極區域之金氧半場效電晶體(MOSFET)結構之一示意橫截面圖。
圖16至19係圖解說明根據一些實施例之一用於形成圖15中 該MOSFET結構之方法之每一操作之後之半導體結構之示意橫截面圖。
圖20係根據一些實施例之具有含有磊晶生長應力源材料之源極或汲極區域之鰭場效電晶體(FinFET)結構之示意立體圖。
圖21係根據一些實施例之沿著圖20中一線E-E'之用以圖解說明鰭間隔件之示意橫截面圖。
圖22係根據一些實施例之沿著圖20中一線E-E'之用以圖解說明在刻面區域下具有向下錐形區域的磊晶生長源極或汲極區域之示意橫截面圖。
圖23係沿著如圖20中一線E-E'的相同方向之用以說明在刻面下不具有向下錐形區域的磊晶生長源極或汲極區域之示意橫截面圖。
圖24係根據一些實施例之分別描述於參照圖20-22及圖26-28之用以形成鰭場效電晶體(FinFET)結構的方法之流程圖。
圖25A係根據一些實施例之圖24之操作462提供的半導體結構之示意立體圖。
圖25B係根據一些實施例之圖解說明形成於介電結構上的至少一額外介電層之示意立體圖。
圖25C係根據一些實施例之圖解說明含有向下錐形側壁之介電結構以及由向下錐形側壁定義的源極及汲極凹槽之示意立體圖。
圖26係根據一些實施例之具有含有磊晶生長應力源材料之源極或汲極區域之鰭場效電晶體(FinFET)結構之示意立體圖。
圖27係根據一些實施例之沿著圖26中一線F-F'之用以圖解說明介電隔離區域之示意橫截面圖。
圖28係根據一些實施例之沿著圖26中一線F-F'之用以圖解說明具有在刻面區域下的向下錐形區域的磊晶生長源極或汲極區域之 示意橫截面圖。
圖29A係根據一些實施例之操作462提供的半導體結構的示意立體圖。
圖29B係根據一些實施例之圖解說明在形成介電結構的向下錐形側壁之前形成在本體結構中的源極及汲極凹槽的示意立體圖。
圖29C係根據一些實施例之圖解說明移除在圖29B中鰭間隔件之示意立體圖。
圖29D係根據一些實施例之圖解說明由向下錐形側壁及向下錐形側壁定義的源極或汲極凹槽形成之介電結構之示意立體圖。
以下公開提供了許多用於本揭露不同特徵的不同實施例或實例。以下描述部件和配置的具體實例以簡化本揭露。當然，這些僅僅用於實例而不用於限制。例如，以下描述中，第一部件形成在第二部件上或之上可包括第一部件及第二部件被形成為直接結構的實施例，並且也可以包括可以在第一和第二部件之間形成附加部件使得第一和第二部件可以不直接接觸的實施例。另外，本揭露可以在多個實施例中重複參考標號和/或字母。這種重複是為了簡化和清晰的目的，其本身並不表示所討論的各個實施例和/或結構之間的關係。
此外，在這裡可以使用諸如「頂部」、「底部」、「上」、「下」、「前」、「後」、「左」、「右」等空間相對術語，用於說明圖中示出的一個元件或特徵相對於另一個元件或特徵的關係。除了圖中示出的方位之外，空間術語意在於包括裝置在使用或操作中的不同方位。裝置可以以其他方式定位(旋轉90度或位於其他方位)，這裡所用的空間相對說明可相應的解釋。需理解的是，當元件被指為「連接」或「耦接」至另一元件時，該元件可直接連接或耦接至另一元件，或該元件與另一元件之間可存在中間元件。
在閘極間隔件下具有橫向延伸部分之嵌入式源極或汲極區域
圖1A係根據一些實施例之一具有含有磊晶生長應力源材料之源極及汲極區域142及144的FinFET結構10之一示意性立體圖。圖1B及1C分別係根據一些實施例之沿著圖1A中一線A-A'及一線B-B'之示意性橫截面圖。圖1A圖解說明一基板112、一本體結構122、一閘極結構132及該源極及汲極區域142及144於該FinFET結構10中之相對定位。圖1B圖解說明該本體結構122沿著該閘極結構132之一寬度Wg1之橫截面。圖1C圖解說明該源極及汲極區域142及144及該本體結構122沿著該閘極結構132之一長度Lg1之橫截面。
參照圖1A，FinFET結構10包括一基板112、本體結構122、介電隔離區域114、具有間隔件1344之閘極結構132、及源極及汲極區域142及144。在一些實施例中，基板112係一呈晶體結構之整體半導體基板，例如一整體矽基板。基板112具有一頂部表面112A(標記於該頂部表面之水平面)。
在一些實施例中，本體結構122包括一從基板112之表面112A突起之鰭結構。參照圖1B，在一些實施例中，本體結構122沿著閘極結構132之寬度Wg1之橫截面具有一從表面112A至本體結構122之頂部的垂直外型。本體結構122之該垂直外型係例示性的。舉例而言，本體結構122沿著閘極結構132之寬度Wg1之橫截面可具有一從表面112A至介電隔離區域114之頂部表面114A之錐形外型，或一從表面112A至本體結構122之頂部之錐形外型。在一些實施例中，本體結構122與基板112具有相同材料，且舉例而言，具有矽晶體結構。
參照圖1A，在一些實施例中，介電隔離區域114形成於基板112之表面112A上且包圍本體結構122，介電隔離區域114之舉例如 淺溝槽隔離(STI)。介電隔離區域114具有頂部表面114A。參照圖1B，本體結構122在介電隔離區域114之頂部表面114A上方延伸。在一些實施例中，介電隔離區域114包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽(FSG)、及/或一合適的低介電常數材料。
參照圖1A，在一些實施例中，閘極結構132形成在介電隔離區域114之頂部表面114A且橫跨本體結構122之一部份。參照圖1B，沿著閘極結構132之寬度Wg1，閘極結構132橫跨本體結構122且環繞本體結構122。在一些實施例中，閘極結構132包括一保形地環繞本體結構122之閘極介電層1322，及一蓋在閘極介電層1322上之閘極電極1324。在一些實施例中，閘極介電層1322包括一高介電常數材料，例如HfO2、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、SrTiO，或其組合。在一些實施例中，閘極電極1324包括保形地形成在閘極介電層1322上之功函數金屬層，以調整閘極電極1324之一功函數，及一蓋在功函數金屬層上之填充金屬，以作為閘極電極1324之主要導電部分。功函數金屬層的例子包括TaC、TaN、TiN、TaAlN、TaSiN，或其組合。填充金屬的例子包括W、Al、Cu，或其組合。於閘極結構132中的層係例示性的。例如，閘極結構132具有其他層、其他層覆蓋範圍、不同層數目皆在本揭露的設想範圍內。
參照圖1A，在一些實施例中，在閘極結構132兩側之源極及汲極142及144包括磊晶生長之應力源材料。參照圖1C，閘極結構132具有橫過閘極結構132之閘極長度Lg1之相對的側壁132A及132B。間隔件1344係形成於閘極結構132之側壁132A及132B上。源極及汲極區域142及144配置於間隔件1344旁且具有嵌入於本體結構122中之區域(例如一區域1442及一區域1444)，及一在本體結構122之外之區域(例如區域1446)。在一些實施例中，區域1444在間隔件1344下橫向 地延伸，且區域1442位於區域1444下且延伸區域1444之垂直深度致使區域1442及區域1444具有一總垂直深度Dv。在一些實施例中，區域1444從區域1442橫向地突起。在一些實施例中，區域1444在間隔件1344下具有一壁區段1444A。該壁區段1444A從壁區段1444A之一底部至壁區段1444A之一頂部朝向本體結構122中與閘極側壁132B本質上對齊之一平面靠近。壁區段1444A之底部係與間隔件1344之一側壁1344B本質上對齊或接近對齊，且壁區段1444A之頂部係與間隔件1344之一側壁1344A本質上對齊或接近對齊。在圖1C圖解說明之實施例中，間隔件1344之側壁1344A與閘極側壁132B重合。在其他參照圖5所描述之實施例中，間隔件3344之側壁3344A不與閘極側壁332B重合。在一些實施例中，將在本體結構122中一與閘極側壁132B本質上對齊之平面視為是閘極結構132下一通道區域1222之一末端。在一些實施例中，壁區段1444A具有一圓形外型。在一些實施例中，區域1442具有一橢圓形外型。在一些實施例中，在本體結構122之外之區域1446具有刻面1446A(亦標示於圖1A)。在源極及汲極區域142及144的磊晶生長的開端，刻面可能並未完全建立。然而，隨著磊晶生長的進行，由於在不同表面平面上不同的磊晶生長速率，刻面逐漸形成。
在一些實施例中，生長在源極及汲極區域142及144中之應力源材料具有與本體結構122之晶格常數不同之一晶格常數。在一些實施例中，FinFET結構10(標示於圖1A)係一P型FET，且生長在源極及汲極區域142及144中之應力源材料具有比本體結構122之晶格常數大之一晶格常數以在本體結構122中之通道區域1222上施加一壓縮應力。在一些實施例中，本體結構122係由矽(Si)製成，且該應力源材料係矽鍺(SiGe)。在其他實施例中，FinFET結構10係一N型FET，且生長在源極及汲極區域142及144中之應力源材料具有比本體 結構122之晶格常數小之一晶格常數以在本體結構122中之通道區域1222上施加一拉伸應力。在一些實施例中，本體結構122係由Si製成，且應力源材料係磷化矽(Si：P)或碳化矽(Si：C)。
舉例而言，嵌入於本體結構122中之源極或汲極區域144與閘極側壁132B之間的一距離被界定為源極或汲極區域144至在閘極結構132下通道區域1222之一接近性。源極或汲極區域144至通道區域1222之接近性越高，施加至通道區域1222之機械應力越大，且載子移動率提高較多。藉由在間隔件1344下橫向地延伸形成區域1444，源極或汲極區域144至在閘極結構132下通道區域1222之接近性被改善。此外，施加至通道區域1222之機械應力取決於源極或汲極區域144之體積，此體積取決於區域1442及區域1444之總垂直深度Dv。藉由分別形成用於提高接近性效果及體積效果之不同區域1444及1442，得以分開優化形成區域1444及1442之程序。
圖2係根據一些實施例之一用於形成一具有含有磊晶生長應力源材料之源極及汲極區域的FET結構之一方法200之一流程圖。於操作202，提供一具有一閘極結構配置其上之本體結構。於操作204，形成一間隔件於閘極結構之一閘極側壁之上。於操作206，形成凹槽於本體結構中，凹槽在一在間隔件旁且在間隔件下橫向地延伸之。於操作208，形成一凹槽延伸於凹槽下以延伸凹槽之一垂直深度。於操作210，生長具有一與本體結構之晶格常數不同晶格常數之應力源材料於經延伸的凹槽中。
圖3至11係圖解說明根據一些實施例之在形成圖1A中FinFET結構10的一方法之每一操作後的半導體結構之示意圖。圖3至11所圖解說明之方法提供了參照圖2描述之方法之進一步細節。於操作202，提供一具有一閘極結構配置其上之本體結構。圖3A係根據一些實施例之具有一跨過一本體結構322之犧牲閘極結構332之一半導體 結構30之一示意立體圖，本體結構322係以一鰭實施。在一些實施例中，從一基板112之一表面112A突起之本體結構322係藉由於一整體半導體基板中蝕刻溝槽而形成。表面112A係位於該等溝槽之底部表面之一水平面。從基板112之表面112A延伸之本體結構322係位於該等溝槽之間。此外，該等溝槽如參照圖1A及1B所描述以介電材料填充以形成介電隔離區域114。在一些實施例中，介電隔離區域114進一步被蝕刻致使本體結構322延伸出介電隔離區域114之頂部表面114A。在其他實施例中，本體結構122延伸出介電隔離區域114之頂部表面114A之部分係經磊晶地生長。
圖3B及3C係根據一些實施例之沿著圖3A中一線C-C'及一線D-D，之示意橫截面圖。在一些實施例中，為了形成圖3A中跨過本體結構322之犧牲閘極結構332，一犧牲閘極層被覆蓋沈積於表面114A(圖3B所示)及本體結構322之暴露表面之一部分(圖3B及3C所示)上，該犧牲閘極層將被圖案化成於圖3B及3C圖解說明之一犧牲閘極3322。在其他實施例中，一犧牲閘極介電層(未顯示)係形成於犧牲閘極層及本體結構322之間以當犧牲閘極層正被圖案化以形成犧牲閘極電極3322時保護本體結構322。此外，一或多個硬遮罩層係形成於犧牲閘極層上，且一光阻層係形成於該一或多個硬遮罩層上。用於形成犧牲閘極結構332之該等層可用任何方法沈積，例如物理氣相沈積(PVD)、電漿增強化學氣相沉積(PECVD)、化學氣相沉積(CVD)、原子層沈積(ALD)或其他熟習該項技藝者認為合適之其他方法。光阻層以光刻技術圖案化成一光阻遮罩，其界定犧牲閘極結構332(標示於圖3A)所需要之一區域。犧牲閘極結構332之區域具有一閘極寬度Wg1(如圖3B所示)及一閘極長度Lg1(如圖3C所示)。光阻遮罩之圖案隨後被轉移至一或多個硬遮罩層以形成硬遮罩3324(如圖3B及3C所示)，其在圖案化犧牲閘極層期間將不會被顯著蝕刻 或侵蝕。此外，硬遮罩3324之圖案被轉移至犧牲閘極層以形成一犧牲閘極電極3322。將圖案從光阻遮罩轉移至下方的層係藉由使用合適的蝕刻氣體的非等向性蝕刻來執行。參照圖3C，犧牲閘極結構332具有橫跨閘極長度Lg1之垂直閘極側壁332A及332B。在一些實施例中，犧牲閘極電極3322係由多晶矽形成，且硬遮罩3324包括SiO2、Si3N4、或SiON。在其他實施例中，犧牲閘極電極3322係由Si3N4形成且硬遮罩3324包括SiO2或SiON。
圖4至圖11係沿著閘極長度Lg1(標示於圖3C)之橫截面圖。於操作204，一間隔件形成於閘極結構之一閘極側壁之上。圖4圖解說明根據一些實施例之間隔件3344形成於閘極側壁332A及332B之上。在一些實施例中，一密封層3342形成於閘極側壁上，閘極側壁包括閘極側壁332A及332B，密封層3342包圍犧牲閘極結構332(標示於圖3A)。密封層3342防止犧牲閘極結構332在後續處理中受到損壞或損失。在一些實施例中，密封層包括Si3N4。隨後，在一些實施例中，間隔件3344形成於密封層3342上。間隔件3344係用於控制源極及汲極區域142及144(標示於圖1C)至犧牲閘極結構332之偏移以獲得裝置性能且無生產上的問題。每一間隔件3344可包括一或多層。在一些實施例中，間隔件3344包括Si3N4、SiON、SiOCN、SiCN或SiO2。密封層3342及間隔件3344可用任何方法沈積，例如PVD、PECVD、CVD、ALD或其他熟習該項技藝者認為合適之其他方法。在其他如圖1所圖解說明之實施例中，密封層3342並未形成，且間隔件1344亦用於密封閘極結構132。
如圖8所圖解說明，在一些實施例中，犧牲閘極結構332與一相鄰閘極結構352具有一共用源極或汲極區域844。圖5至圖8圖解說明根據一些實施例之源極或汲極區域842及共用源極或汲極區域844之形成。因為共用源極或汲極區域844之形成取決於犧牲閘極結構332及 相鄰閘極結構352兩者，故共用源極或汲極區域844具有一對稱的外型。儘管如此，參照圖5至圖8描述之操作也適用於圖1中所圖解說明之FinFET結構10的形成。此外，如圖1所圖解說明之各自具有非對稱外型的源極及汲極區域之半導體結構，及如圖8所圖解說明之其中之一或兩者均具有對稱外型的源極及汲極區域之半導體結構皆在本揭露的設想範圍內。
於操作206，在間隔件旁且在間隔件下橫向地延伸之一凹槽形成於本體結構中。參照圖5，在一些實施例中，凹槽542及544在本體結構322中形成於間隔件3344旁。凹槽542及544在間隔件3344下橫向地延伸。在一些實施例中，凹槽544係形成於犧牲閘極結構332及相鄰閘極結構352之間，且也在閘極結構352之間隔件3544下橫向地延伸。
在一些實施例中，凹槽542及544係經由等向性蝕刻形成。在一些實施例中，濕蝕刻被用於執行等向性蝕刻。因為凹槽542及544在間隔件3344及3544下橫向延伸的部分是相似或對稱的，凹槽544在間隔件3344下橫向延伸的部分作為一例子以表徵凹槽542及544之外型。凹槽544在間隔件3344下具有一橫向深度DL1。在一些實施例中，橫向深度DL1係在一第一距離及一第二距離的範圍內。在本體結構322之頂部表面322A之一水平面上，該第一距離介於間隔件3344的一側壁3344A及一側壁3344B之間，該第二距離介於側壁3344A及閘極側壁332B之間。在一些實施例中，本體結構322上間隔件3344之一表面3344C被曝露。在一些如圖5所示之實施例中，橫向深度DL1延伸至間隔件3344之側壁3344A。在其他參照圖12描述之實施例中，橫向深度DL1進一步延伸超過側壁3344A且達到閘極側壁332B。在參照圖1C描述之實施例中，因為一密封層並未形成於閘極結構132及間隔件1344之間，該橫向深度延伸達到與閘極側壁132B重合之側壁1344A。
在一些實施例中，凹槽544具有在間隔件3344下之一壁部分544A。壁部分544A從壁部分544A之一底部至壁部分544A之一頂部朝向本體結構322中與閘極側壁332B本質上對齊之一平面靠近。壁部分544A之底部與間隔件3344之側壁3344B本質上係對齊或接近對齊，且壁部分544A之頂部與間隔件3344之側壁3344A本質上係對齊或接近對齊。在一些實施例中，在由凹槽544曝露之表面3344C下，壁部分544A沿著間隔件3344之表面3344C曝露之一方向朝向本體結構322中與閘極側壁332B本質上對齊之一平面靠近。間隔件3344之表面3344C曝露之方向係沿著凹槽544橫向蝕刻之方向。在一些實施例中，在本體結構322之頂部表面322A之水平面上，壁部分544A位於介於間隔件3344之表面3344C及閘極側壁332B之間之一區域。
於操作208，一凹槽延伸形成於凹槽下以延伸該凹槽之一垂直深度。參照圖6，在一些實施例中，為了延伸凹槽542及544之一垂直深度Dv1，速率控制摻雜區域642及644形成於本體結構322中。摻雜區域642及644形成於間隔件3344旁且分別在凹槽542及544之下。使用於形成摻雜區域642及644之一摻雜物係基於其增加本體結構322之蝕刻速率之能力而選擇。特定摻雜物之使用取決於本體結構322之材料及於一隨後蝕刻以產生凹槽延伸時使用之一蝕刻劑。在一些實施例中，該摻雜物係砷(As)、磷(P)或其他適合材料。在一些實施例中使用離子植入執行摻雜。在一些實施例中，砷之使用劑量在從1×1014到5×1015atoms/cm3之範圍。在一些實施例中，砷之使用劑量為3×1014atoms/cm3。在一些實施例中，砷以一2至10keV之離子能植入。
參照圖7，在一些實施例中，執行本體結構322之蝕刻以形成具有一垂直深度Dv2之凹槽延伸742及744致使包括凹槽542或544及凹槽延伸742或744之一經延伸的凹槽具有一總垂直深度Dv1+Dv2。在一些實施例中，在本體結構322形成凹槽延伸742及744之蝕刻係使用 與用於摻雜操作之摻雜劑互配之蝕刻劑以增加摻雜區域642及644之蝕刻速率。因此，摻雜區域642及644之垂直深度控制凹槽延伸742及744之垂直深度Dv2。在一些實施例中，蝕刻本體結構33以形成凹槽延伸742及744係使用例如電漿蝕刻之乾式化學蝕刻執行。在一些實施例中，凹槽延伸744具有一對稱及橢圓形之外型。換言之，凹槽延伸744之一垂直蝕刻速率係高於凹槽延伸744之一橫向蝕刻速率。凹槽延伸742具有一非對稱及橢圓形之外型。在一些實施例中，凹槽542或544橫向地從凹槽延伸742或744突起。
於操作210，具有一與本體結構之晶格常數不同之晶格常數之應力源材料生長於經延伸的凹槽中。該經延伸的凹槽包括凹槽542或544及圖7所示之凹槽延伸742或744。參照圖8，在一些實施例中，應力源材料係生長於經延伸的凹槽中且超過該經延伸的凹槽以形成源極及汲極區域842及844。在一些實施例中，應力源材料使用一選擇性磊晶沈積程序生長。在一些實施例中，源極或汲極區域844具有填充該經延伸的凹槽之區域8442及8444、及一延伸超過該經延伸的凹槽之區域8446。根據該經延伸的凹槽之外型，區域8444在間隔件3344之下橫向地延伸，且區域8442位於區域8444之下以延伸區域8444之垂直深度。該經延伸的凹槽之外型已經參照圖5描述。延伸超過該經延伸的凹槽之區域8446之外型，除了如參照圖5所描述之源自鄰近閘極352之對稱外型之外，其餘類似於參照圖1C描述之區域1446。應力源材料已經參照圖1A描述故在此省略。
源極或汲極區域844(如圖8所示)至閘極側壁332B之一接近性係由凹槽544(如圖5所示)之橫向深度DL1控制，且源極或汲極區域844之一體積係由凹槽延伸744(如圖7所示)之垂直深度Dv2所控制。藉由分開用於形成凹槽542或544及凹槽延伸742或744之操作，發生於本體結構322形成凹槽延伸742或744之乾蝕刻期間(舉例而言) 之負載效應不會影響本體結構322形成凹槽542或544之濕蝕刻期間(舉例而言)源極或汲極區域842或844已經建立之接近性。因此，源極或汲極區域842或844之接近性較為穩定且較不易受負載效應影響。此外，因為用於形成凹槽542或544之操作可以關於一橫向蝕刻速率被優化，且用於形成凹槽延伸742或744之操作可以關於一垂直蝕刻速率被優化，故用於形成凹槽542或544及凹槽延伸742或744之操作之優化可以被簡化。
圖9至11圖解說明根據一些實施例之犧牲閘極材料以閘極材料之更換。為簡單起見，相鄰閘極結構352之更換並未被圖解說明。參照圖9，在一些實施例中，形成一包圍犧牲閘極結構332且鄰接間隔件3344之層間介電(ILD)層952。在一些實施例中，ILD層952係覆蓋沈積於基板112(標示於圖3A)之表面112A上，且被平坦化直到ILD層952之一頂部表面與硬遮罩3324同平面。形成ILD層952的材料使犧牲閘極結構332可被移除而不影響源極或汲極區域842及844。
參照圖10，在一些實施例中，圖9所示之硬遮罩3324及犧牲閘極電極3322依序被移除。接著，若圖案化犧牲閘極介電層存在，也被移除。硬遮罩3324及犧牲閘極電極3322之移除曝露了下方的本體結構322且形成一開口10332，以供閘極結構132'形成於其中。
參照圖11，在一些實施例中，閘極結構132，係形成於開口10332中(如圖10所示)。在一些實施例中，一或多個閘極介電層，例如一閘極介電層1324'係保形地沈積於本體結構332曝露之表面上、及密封層3342上。在其他實施例中，閘極介電層(未顯示)係熱生長於本體結構332之曝露之表面上。參照圖1B所描述，閘極介電層1324'包括一高介電常數材料。閘極介電層1324'可藉由，舉例而言，CVD或ALD而形成。接著形成填充開口10322之剩餘部分之閘極電極1322'。在一些實施例中，閘極電極1322'包括功函數金屬層及填充金屬。在 一些實施例中，功函數金屬層係使用，舉例而言，CVD或ALD保形地沈積於閘極介電層1324'上。接著，填充金屬使用，舉例而言，CVD、ALD或噴濺蓋在功函數金屬層上。填充金屬被進一步平坦化直到閘極電極1322'之一頂部表面與ILD層952同平面。用於形成功函數金屬層及填充金屬之範例材料已經參照圖1B描述故在此省略。
參照圖1A至1C描述之實施例及參照圖3A至11描述之實施例係關於以更換閘極程序形成之閘極結構132及132'。然而，本揭露並不受限於使用更換閘極程序形成之閘極結構132及132'。在一些實施例中，與閘極結構132或132'具有相同外型之一閘極結構係藉由一非更換閘極程序形成且係在如圖5所示之凹槽542及544形成之前形成。一非更換閘極程序之一些實施例參照圖15至19描述。
圖12係根據其他實施例之由參照圖2描述之操作206形成之一半導體結構之一示意橫截面圖。圖12中之橫截面圖係沿著犧牲閘極結構332之閘極長度Lg1(標示於圖3C)。與參照圖5描述之實施例比較，凹槽546具有一延伸達到閘極側壁332B之橫向深度DL2而非延伸達到間隔件3344之側壁3344A之橫向深度DL1。在一些實施例中，除了凹槽546旁之間隔件3344之曝露表面3344C，在間隔件3344之表面3344C旁之密封層3342之一表面(未標示)亦被曝露。此外，凹槽546具有一壁部分546A，其從對應於間隔件3344之側壁3344B之壁部分546A之一部份至對應於閘極側壁332B之壁部分546A之一部份，朝向本體結構322中與閘極側壁332B本質上對齊之一平面靠近。在一些實施例中，在間隔件3344之表面3344C之下之壁部分546A及經由凹槽546曝露之密封層3342之表面沿著間隔件3344之表面3344C及密封層3342之表面曝露之一方向，朝向本體結構322中與閘極側壁332B本質上對齊之一平面靠近。
圖13係根據其他實施例之於參照圖2描述之操作208期間一 半導體結構之一示意橫截面圖。圖13中之橫截面圖係沿著犧牲閘極結構332之閘極長度Lg1(標示於圖3C)。與參照圖6描述之實施例比較，虛設間隔件3346在形成摻雜區域646及648之前係進一步形成於間隔件3344上。在一些實施例中，一耐火金屬矽化物層係形成於源極及汲極區域842及844(如圖8所示)上。一半導體薄膜層，例如一矽薄膜層可形成於源極及汲極區域842及844及矽化物層之間以(舉例而言)提供在一矽化層形成期間足夠使用或消耗的矽材料。藉由形成虛設間隔件3346，圖11所示之閘極結構132，可在形成矽化物層期間，屏蔽於可能的矽化物侵入，以最小化縮短閘極結構132'之可能性。在一些實施例中，虛設間隔件3346包括Si3N4、SiOCN、SiON、SiCN或SiO2。在一些實施例中，虛設間隔件3346可藉由任何例如PVD、PECVD、CVD、ALD方法或其他熟習該項技藝者認為合適之方法形成。在如圖13所圖示說明之實施例中，摻雜區域646及648形成於虛設間隔件3346旁。
圖14係根據其他實施例之由參照圖2描述之操作208形成之一半導體結構之一示意橫截面圖。圖14中之橫截面圖係沿著犧牲閘極結構332之閘極長度Lg1(標示於圖3C)。比較參照圖6及7描述之實施例及圖14之實施例，圖6及7描述之實施例形成摻雜區域642及644以提高例如形成凹槽延伸742及744之乾式化學蝕刻之蝕刻速率，而圖14之凹槽延伸746及748係使用反應性離子蝕刻形成。反應性離子蝕刻涉及在一將被蝕刻之表面上藉由入射離子、電子或光子來誘導化學反應。藉由反應性離子蝕刻形成之凹槽延伸746及748具有一矩形外型，其與藉由摻雜及乾式化學蝕刻形成之凹槽延伸742及744相比具有較高之非等向性。
圖15係根據一些實施例之一具有含有磊晶生長應力源材料之源極及汲極區域242及244之MOSFET結構20之一示意橫截面圖。MOSFET結構20包括一本體結構214、介電隔離區域216、具有間隔件 232之一閘極結構222、及源極及汲極區域242及244。
在一些實施例中，MOSFET結構20包括一P型FET。本體結構214係在一P型基板212中之一N井區域。在一些實施例中，基板212係一呈晶體結構之整體半導體基板，例如一整體矽基板。基板212以P型摻雜物摻雜以形成P型基板。基板212中一區域進一步以N型摻雜物(例如磷及砷)摻雜以形成N井區域。在其他實施例中，本體結構(未顯示)係一N型基板。在一些實施例中，MOSFET結構(未顯示)包括一N型FET，而本體結構係P型基板212。
在一些實施例中，閘極結構222形成於本體結構214上。閘極結構222包括一形成於本體結構214上之閘極介電層2222及一形成於閘極介電層2222上之閘極電極2224。在一些實施例中，閘極介電層2222包括一參照圖1A描述之高K介電材料。在一些實施例中，閘極電極2224包括一或多層參照圖1A描述之功函數金屬層，及閘極電極1324中之填充金屬。
在一些實施例中，介電隔離區域216係形成於本體結構214之一邊界的兩端以隔離MOSFET結構20。在一些實施例中，介電隔離區域216包括與參照圖1B描述之介電隔離區域114類似之材料。
在一些實施例中，含有磊晶生長應力源材料之源極及汲極區域242及244係配置於閘極結構222之兩側且鄰接介電隔離區域216。在一些實施例中，閘極結構222具有橫過閘極結構132之一閘極長度Lg2之相對側壁222A及222B。間隔件232係形成於閘極結構222之側壁222A及222B上。源極及汲極區域242及244配置於間隔件232旁且具有嵌入於本體結構214之區域，例如一區域2442及一區域2444，及超過本體結構214之一區域，例如一區域2446。圖15中區域2442、2444及2446類似於參照圖1C描述之區域1442、1444及1446。區域1446及區域2446之間的一個差別在於區域1446具有一橢圓形外型而區域2446具 有一鑽石形外型。鑽石形外型之一壁部分被區域2444之一壁部分2444A替換，鑽石形外型之該壁部分與鑽石形外型之一壁部分2442A形成一頂點。壁部分2444A在間隔件232之下且從壁部分2444A之一底部至壁部分2444A之一頂部朝向本體結構214中與閘極側壁222B本質上對齊之一平面靠近。壁部分2444A之底部係與間隔件232之一側壁232B本質上對齊或接近對齊，且壁部分2444A之頂部係與間隔件232之一側壁232A本質上對齊或接近對齊。因此，壁部分2444A至通道區域2142比與鑽石形外型之壁部分2442A形成頂點之替換壁部分具有一較高的接近性。形成源極及汲極區域242及244之應力源材料與參照圖1C描述之形成源極及汲極區域142及144之應力源材料類似，故在此省略。
圖16至19及圖15係圖解說明根據一些實施例之一用於形成圖15中該MOSFET結構20之方法之每一操作之後之半導體結構之示意橫截面圖。圖16至19及圖15所圖解說明之方法提供了參照圖2描述之方法之進一步細節。於操作202，提供具有一閘極結構配置其上之一本體結構。參照圖16，在一些實施例中，本體結構214係基板212中之一井區域。基板212以一例如P型之導電類型摻雜，而本體結構214以一例如N型之相反導電類型摻雜。溝槽形成於本體結構214之一邊界的兩端，且以一或多種介電材料填充以形成介電隔離區域216。與藉由一替換閘極程序形成之閘極結構132'(如圖11所示)比較，閘極結構222係藉由一非替換閘極程序形成。一閘極介電層係覆蓋沈積於基板212上且一或多個金屬層係沈積於閘極介電層上。在一些實施例中，閘極介電層及一或多個金屬層係使用CVD、ALD或熟習該項技藝者認為合適之其他沈積方法沈積。閘極介電層及一或多個金屬層之材料與參照圖1B描述之材料類似，故在此省略。為了使閘極介電層及一或多個金屬層圖案化成閘極介電層2222及閘極電極2224，一光阻層 沈積於一或多個金屬層上且圖案化成一光阻遮罩以界定閘極結構222所需區域。光阻遮罩之圖案化隨後轉移至下方的一或多個金屬層及閘極介電層。在一些實施例中，一硬遮罩係形成於一或多個金屬層上以促進由光阻層界定之圖案的轉移且保護閘極電極222不受隨後的處理操作影響。在一些實施例中，圖案從光阻遮罩至下方層之轉移係藉由非等向性蝕刻執行。形成之閘極結構222具有橫過閘極長度Lg2之垂直閘極側壁222A及222B。
於操作204，一間隔件係形成於一閘極結構之一閘極側壁之上。參照圖17，在一些實施例中，間隔件232係形成於閘極結構222之閘極側壁222A及222B上。每一間隔件232可包括一或多層。在一些實施例中，用於形成間隔件232之材料及方法與參照圖4描述之形成間隔件3344之材料及方法類似。
於操作206，在間隔件旁且在間隔件下橫向地延伸之一凹槽形成於本體結構中。參照圖18，在一些實施例中，凹槽2842及2844係形成於本體結構214中介於間隔件232及介電隔離區域216之間。凹槽2842及2844在間隔件232下橫向地延伸。凹槽2842及2844係類似於參照圖5描述之凹槽542及544形成。
於操作208，一凹槽延伸係形成於凹槽下以延伸凹槽之一垂直深度。參照圖19，在一些實施例中，凹槽2844之一垂直深度Dv3藉由具有一垂直深度Dv4之凹槽延伸2944延伸，因此一經延伸凹槽具有一總垂直深度Dv3+Dv4。在一些實施例中，凹槽延伸2944係藉由一乾蝕刻首先達到凹槽2844下之垂直深度Dv4，且隨後藉由一非等向性濕蝕刻形成鑽石形外型。非等向性濕蝕刻也被稱為方向依賴濕蝕刻，其沿著不同晶體方向具有不同蝕刻速率。在一些實施例中，形成凹槽延伸2942及2944致使凹槽2842及2844從凹槽延伸2942及2944橫向地突起。雖然參照圖7及14描述之FinFET結構之凹槽延伸744及748具有橢 圓形外型及矩形外型，且參照圖19描述之MOSFET結構之凹槽延伸2944具有鑽石形外型，橢圓形外型及矩形外型也適用於MOSFET結構，且鑽石形外型也適用於FinFET結構。
於操作210，具有一與本體結構之晶格常數不同晶格常數之應力源材料生長於經延伸的凹槽中。經延伸的凹槽包括如圖19所示之凹槽2842或2844及凹槽延伸2942或2944。參照圖15，在一些實施例中，應力源材料生長於經延伸凹槽中且超過經延伸的凹槽以形成源極及汲極區域242及244。用於生長應力源材料之方法及應力源材料類似於參照圖8及圖1C描述之方法及材料，故在此省略。
類似於參照圖3A至11描述之方法，源極或汲極區域242或244(如圖15所示)至閘極側壁222A或222B之一接近性及源極或汲極區域242或244之一體積係分開由用於形成凹槽2842或2844(如圖18所示)之操作及用於形成凹槽延伸2942或2944(如圖19所示)之操作所控制。因此，源極或汲極區域242或244至通道區域2142(如圖15所示)之接近性係穩定的。此外，用於形成凹槽2842或2844及凹槽延伸2942或2944之操作的優化可以分別針對一橫向蝕刻速率及一垂直蝕刻速率。
在刻面區域下具有向下錐形區域之嵌入式源極或汲極區域
圖20係根據一些實施例之具有含有磊晶生長應力源材料之源極或汲極區域370之鰭場效電晶體(FinFET)結構360之示意立體圖。在圖20中，鰭間隔件368具有定義源極或汲極凹槽369(如圖21所示)的向下錐形側壁368A，源極或汲極區域370將生長於源極或汲極凹槽369中。鰭場效電晶體結構360包括基板362、本體結構364、介電隔離區域366、閘極結構372、閘極間隔件374、鰭間隔件368以及源極或汲極區域370。基板362、本體結構364、介電隔離區域366、閘極結 構372及閘極間隔件374分別類似於參照圖1A、1B及1C描述的基板112、本體結構122、介電隔離區域114、閘極結構132及間隔件1344，故在此省略。
參照圖20，介電隔離區域366的頂部表面形成第一表面366A。介電隔離區域366的頂部表面類似描述於參照圖1A及1B的介電隔離區域114的頂部表面114A。第一表面366A本質上對齊閘極結構372的底部。
鰭間隔件368形成於第一表面366A上，並且在源極或汲極凹槽369(如圖21所示)形成於本體結構364之前鄰接本體結構364的部分側壁。舉例來說，在源極或汲極凹槽369形成於本體結構364以前(如圖25C所示)，在圖25B中，鰭間隔件368鄰接延伸至第一表面366A之外的本體結構364的部分側壁。圖21係根據一些實施例之沿著圖20中一線E-E'之用以圖解說明鰭間隔件368之示意橫截面圖。在圖21中，源極或汲極凹槽369形成於本體結構364中。鰭間隔件368的每一者沿著從鰭間隔件368的頂部368B至第一表面366A的方向逐漸增加厚度。舉例來說，鰭間隔件368在較靠近第一表面366A的水平面上具有厚度t2，其較厚於在遠離第一表面366A的水平面上的厚度t1。在形成源極或汲極凹槽369以前，由於鰭間隔件368的厚度不同，不同的應力施加至鰭間隔件368之間的本體結構364(如圖25B所示)。舉例來說，對應較厚的厚度t2的應力F2大於對應較薄的厚度t1的應力F1。當形成源極或汲極凹槽369時，移除倚靠在鰭間隔件368的側壁368A上的部分本體結構364。因此，由於不同的應力，例如F1及F2，施加在鰭間隔件368於第一表面366A及頂部368B之間(原文即有多出)的不同水平面上，因此側壁368A為向下錐形。在一些實施例中，在第一表面366A的水平面上，鰭間隔件368之每一者的厚度t3具有約0.1奈米(nm)至約200奈米(nm)的範圍。鰭間隔件368之每一者的高度h1 具有約0.1nm至約200nm的範圍。於此所使用的術語「約」代表可達大於或小於所陳述的數值或有所陳述的數值的1/10。在一些實施例中，用於形成鰭間隔件368的示範性材料包括Si3N4、SiON、SiOCN、SiCN或SiO2。
參照圖20，藉由在圖21之源極或汲極凹槽369中磊晶生長應力源材料來形成源極或汲極區域370。因此，源極或汲極區域370嵌入於閘極結構372旁的本體結構364中。此外，磊晶生長源極或汲極區域370延伸至鰭間隔件368之外。示範性的應力源材料已經提供於參照圖1A的說明。此外，對於p型鰭場效電晶體360來說，源極或汲極區域370摻雜了例如是硼的p型摻雜物。對於n型鰭場效電晶體360來說，源極或汲極區域370摻雜了例如是磷或砷的p型摻雜物。
圖22係根據一些實施例之沿著圖20中一線E-E'之用以圖解說明在刻面區域3702下具有向下錐形區域3704的磊晶生長源極或汲極區域370之示意橫截面圖。源極或汲極區域370包括刻面區域3702、向下錐形區域3704以及可更包括較緩錐形區域3706。在源極或汲極區域370的磊晶生長期間，由於在不同的表面平面上有不同的生長率，能夠形成刻面。舉例來說，具有(111)表面方位的表面(稱為(111)平面)上的生長率低於其他平面例如(110)以及(100)平面的生長率。因此，因不同平面的生長率的不同形成了刻面3702A及3702B，等等。假如在鰭間隔件368的頂部368B之外，源極或汲極區域370自由的生長，最後刻面3702A及3702B將具有(111)表面方位。刻面區域3702的形狀類似於菱形。刻面3702B具有相對於本質上平行第一表面366A之平面的內角α角度為54.7°。刻面3702A具有相對於本質上平行第一表面366A之平面的外角β角度為54.7°。
在刻面區域3702下，形成鄰接向下錐形側壁368A的向下錐形區域3704。向下錐形區域3704存在於鰭間隔件368的頂部368B及第 一表面366A間。如圖21所示，由於沿著鰭間隔件368的頂部368B至第一表面366A的方向逐漸增加厚度，鰭間隔件368的側壁368A為向下錐形。因此，生長在介於鰭間隔件368的向下錐形側壁368A之間的區域3704也具有向下錐形側壁3704A。在一些實施例中，該等側壁3704A的每一者具有相對於本質上平行第一表面366A的平面的內角θ1。內角θ1的角度在20度以上在60度以下。因向下錐形側壁368A，鰭間隔件368在鰭間隔件368的頂部368B的水平面上開口大以接收應力源材料，而因此擴張了刻面區域3702生長的基底。因此，增加源極或汲極區域370的體積。包含應力源材料的源極或汲極區域370的體積越大，從源極或汲極區域370施加至通道區域的機械應力的強度越大，以及因此通道區域的載子移動率具有增強的強度。
在一些實施例中，相較於區域3704，介於向下錐形區域3704以及剩餘本體結構364間之區域3706具有較緩的錐形側壁。在一些實施例中，區域3702、3704及3706沿著本質上平行閘極結構372的寬度Wg1(如圖1B所示)的方向分割源極或汲極區域370。在一些實施例中，沿著本質上平行閘極結構372的長度Lg1(如圖1C所示)，源極或閘極區域370被分為延伸至本體結構364(如圖25A所示)之外的區域(類似於圖1C的區域1446)、橫向延伸至閘極間隔件374(如圖25A所示)下之區域(類似於圖1C的區域1444)以及形成於閘極間隔件374之下並且延伸在閘極間隔件374下橫向延伸之區域的垂直深度之區域(類似於圖1C的區域1442)。
比較起來，圖23係沿著如圖20中一線E-E'的相同方向之用以說明在刻面下不具有向下錐形區域的磊晶生長源極或汲極區域371之示意橫截面圖。相較於圖22的鰭間隔件368，圖23中之鰭間隔件367的每一者在沿著從鰭間隔件367的頂部367B至第一表面366A的方向上具有本質上相同的厚度。舉例來說，在靠近表面366A的水平面的厚 度t4本質上相同於遠離第一表面366A的水平面的厚度t5。因為沿著鰭間隔件367的頂部367B至第一表面366A的方向之鰭間隔件367的厚度本質上是不變的，在鰭間隔件367的頂部367B及鰭間隔件367間的不同水平面上所施加的應力本質上相同。因此，當形成源極或汲極凹槽時，鰭間隔件367的側壁367A不是錐形。當源極或汲極區域371磊晶生長時，因為鰭間隔件367的側壁367A不是錐形，介於鰭間隔件367的頂部367B及第一表面366A間之區域3714的側壁3714A也不是錐形。側壁3714A的每一者具有相對於本質上平行第一表面366A的平面的內角θ2，其本質上為直角。此外，相較於圖22中之源極或汲極區域370，因為圖23中之鰭間隔件367沒有像形成圖22中鰭間隔件368的刻面區域的廣開口，源極或汲極區域371的體積小於圖22之源極或汲極區域370的體積。
圖24係根據一些實施例之分別描述於參照圖20-22及圖26-28之用以形成鰭場效電晶體(FinFET)結構360及660的方法之流程圖在操作462中，提供包括本體結構、鄰接本體結構之至少一介電結構以及形成於本體結構上之閘極結構的半導體結構。在操作464中，形成於本體結構中的源極或汲極凹槽以及形成對應定義源極或汲極凹槽之側壁的介電結構的向下錐形側壁。定義源極或汲極凹槽之側壁的介電結構係從至少一介電結構開始形成。在操作466中，具有與本體結構之晶格常數不同之常數之應力源材料生長於源極或汲極凹槽以形成源極或汲極區域。源極或汲極區域包括形成於介電結構之頂部的第一水平面上方的刻面區域，以及形成於第一水平面下並且鄰接對應介電結構之向下錐形側壁的向下錐形區域。
圖25A係根據一些實施例之圖24之操作462提供的半導體結構560之示意立體圖。在操作462中，提供包括本體結構364、鄰接本體結構364之介電結構3682以及形成於本體結構364上的閘極結構372 的半導體結構560。半導體結構560更包括基板362、介電隔離區域366以及閘極間隔件374。半導體結構560的基板362、介電隔離區域366、本體結構364以及閘極結構372之形成，除了如圖25A所示之本體結構364的兩個鰭以及如圖3A所示之本體結構322的一個鰭以外，分別類似於圖3A的基板112、介電隔離區域114、本體結構322以及犧牲閘極結構332之形成。閘極結構372包括犧牲閘極電極372A以及硬遮罩372B，其之形成類似參照圖3B及3C所描述的犧牲閘極電極3322以及犧牲閘極結構322的硬遮罩3324。閘極間隔件374之形成類似於參照圖4所描述的鰭間隔件3344。
相較於圖3A之半導體結構30，圖25A中之半導體結構560包括形成在介電隔離區域366之頂部表面的水平面上之第一表面366A上方的介電結構3682。在一些實施例中，介電結構3682鄰接延伸至第一表面366A之外以及位於閘極結構372旁的本體結構364之部分的側壁。用以形成介電結構3682的示範性材料已參照圖21提供。在一些實施例中，介電結構為鰭間隔件的第一層。為了形成鰭間隔件的第一層，介電層藉由例如，化學氣相沉積(CVD)法，覆蓋沈積於第一表面366A以及本體結構364之上。接著，非等向性蝕刻介電層以移除第一表面366A以及本體結構364之頂部表面上的介電層的部分。
圖25B係根據一些實施例之圖解說明形成於介電結構3682上的至少一額外介電層3684之示意立體圖。圖25C係根據一些實施例之圖解說明含有向下錐形側壁368A之介電結構368以及由向下錐形側壁368A定義的源極及汲極凹槽369之示意立體圖。參照圖25C，在操作464中，形成在本體結構364中的源極或汲極凹槽369以及定義源極或汲極凹槽369的對應介電結構368的向下錐形側壁368A。在一些實施例中，操作464包括如圖25B所示之操作4642，在操作4642中，於介電結構3682上形成至少一額外介電層3684，以及如圖25C所示之操 作4644，在操作4644中，形成在本體結構364中的源極或汲極凹槽369以及定義源極或汲極凹槽369的對應介電結構368的向下錐形側壁368A。
參照圖25B，在一些實施例中，在操作4642中，額外介電層3684為形成於鰭間隔件之第一層上的鰭間隔件的至少一第二層。為了形成鰭間隔件的第二層，介電層覆蓋沈積於第一表面366A、介電結構3682以及本體結構364的頂部表面之上。接著，非等向性蝕刻介電層以移除第一表面366A以及本體結構364的頂部表面之上的介電層的部分以形成介電層3684。因此，製造具有從介電結構368的頂部368B至第一表面366A逐漸增加厚度的介電結構368。
參照圖25C，在一些實施例中，在操作4644中，源極或汲極凹槽369形成於本體結構364中。如參照圖21所描述的，因為移除了倚靠在對應介電結構368的側壁368A上的本體結構364的部分(如圖25B所示)，介電結構368中不同的厚度使對應介電結構368的側壁368A為向下錐形。在一些實施例中，使用描述於參照圖2、5至7的操作206及208形成源極或汲極凹槽369。
在另一實施例中，在操作462中，至少一介電結構(未圖示)為覆蓋沈積第一表面366A以及本體結構364之上的第一介電層。在操作464中，至少一第二介電層(未圖式)覆蓋沈積於第一介電層上以及非等向性蝕刻第一介電層及至少一第二介電層以形成介電結構368。
參照圖20，在操作466中，含有與本體結構364之晶格常數不同之常數之應力源材料生長於源極或汲極凹槽369(如圖25C所示)中以形成源極或汲極區域370。參照圖22，源極或汲極區域370包括形成於在介電結構368之頂部368B的第一水平面上的刻面區域3702以及在第一水平面下並且鄰接對應介電結構368之向下錐形側壁368A 的向下錐形區域3704。在一些實施例中，應力源材料的生長類似參照圖8所描述的實施例。
圖26係根據一些實施例之具有含有磊晶生長應力源材料之源極或汲極區域670之鰭場效電晶體(FinFET)結構660之示意立體圖。相較於圖20中的FinFET結構360，FinFET結構660的介電隔離區域666具有定義源極或汲極凹槽669(如圖27所示)的向下錐形側壁666B，而源極或汲極區域670生長於源極或汲極凹槽669中。FinFET結構660包括基板662、本體結構664、介電隔離區域666、閘極結構672、閘極間隔件674以及源極或汲極區域670。基板662、本體結構664、閘極結構672及閘極間隔件674類似描述於參照圖20之基板362、本體結構364、閘極結構372以及閘極間隔件374，於此不再贅述。
參照圖26，介電隔離區域666的頂部表面形成第一表面666A。第一表面666A本質上對齊閘極結構672的底部，類似參照圖20所描述之第一表面366A。
於源極或汲極凹槽669(如圖27所示)形成於本體結構664之前，介電隔離區域666鄰接在第一表面666A下並且將被源極或汲極區域370取代之本體結構664的部分的側壁。介電隔離區域666在這個階段類似於圖25A中所說明的介電隔離區域366。圖27係根據一些實施例之沿著圖26中一線F-F'之用以圖解說明介電隔離區域666之示意橫截面圖。在圖27中，源極或汲極凹槽669形成於本體結構664中。此外，使由第一表面666A及鄰接本體結構664之介電隔離區域666B的側壁666C形成的介電隔離區域666的銳角666D(如圖29C所示)削減成斜面。因此，定義源極或汲極凹槽669的介電隔離區域666的側壁666C為向下錐形。用以形成介電隔離區域666的示範性材料類似描述於參照圖20的介電隔離區域366的材料，於此不再贅述。
參照圖26，藉由如圖27所示在源極或汲極凹槽669中磊晶 生長應力源材料來形成源極或汲極區域670。因此，源極或汲極區域670嵌入在閘極結構672旁的本體結構664中。此外，磊晶生長源極或汲極區域670延伸至第一表面666A之外。示範性的應力源材料以及源極或汲極區域670的摻雜已參照圖20提供。
圖28係根據一些實施例之沿著圖26中一線F-F'之用以圖解說明具有在刻面區域6702下的向下錐形區域6704的磊晶生長源極或汲極區域670之示意橫截面圖。源極或汲極區域670包括刻面區域6702、向下錐形區域6704以及可更包括一較緩錐形區域6706。因為磊晶生長於第一表面666A之上不受侷限並且如參照圖22所述之在不同的表面平面上有不同的生長率，因此形成具有類似菱形的刻面區域6702。
在刻面區域6702下，形成鄰接向下錐形側壁666B的向下錐形區域6704。向下錐形區域6704存在於第一表面666A及在第一表面666A下錐形側壁666B的底部水平面666E之間。區域6704因生長於介電隔離區域666的向下錐形側壁666B之間，故也具有向下錐形側壁6704A。在一些實施例中，側壁6704A之每一者具有相對於本質上平行第一表面666A之平面的內角θ3。內角θ3的角度大於90°並小於180°。介電隔離區域666因向下錐形側壁666B在第一表面666A之水平面上開口大以接收應力源材料，而因此擴展刻面區域6702所生長的基底。因此，增加源極或汲極區域670的體積。包含應力源材料的源極或汲極區域670的體積越大，從源極或汲極區域670施加於通道區域的機械應力的強度越大，而因此增進在通道區的載子移動率而具有增強的驅動強度。
在一些實施例中，相對於區域6704，介於向下錐形區域6704以及剩餘本體結構664間之區域6706具有較緩的錐形側壁。在一些實施例中，區域6702、6704及6706沿著本質上平行閘極結構672的寬度Wg1(如圖1B所示)的方向分割源極或汲極區域670。在一些實 施例中，沿著本質上平行閘極結構672的長度Lg1(如圖1C所示)，源極或閘極區域670被分為延伸至本體結構664(如圖29A所示)之外的區域(類似於圖1C的區域1446)、橫向延伸至閘極間隔件674(如圖29A所示)下之區域(類似於圖1C的區域1444)以及形成於閘極間隔件674之下並且延伸在閘極間隔件674下橫向延伸之區域的垂直深度之區域(類似於圖1C的區域1442)。
在圖24中，已提供參照圖26至28所描述之用以形成FinFET結構660的方法之流程圖。圖29A為於操作462中提供之半導體結構760的示意立體圖。在操作462中，提供包括本體結構664，鄰接本體結構664的介電結構666，以及形成於本體結構664上的閘極結構672的半導體結構760。相較於參照圖25A描述之用以提供半導體結構560的操作462，在操作462中用以提供半導體結構760的介電結構666為介電隔離區域。在圖29A中之半導體結構760類似圖25A之半導體結構560，於此不再贅述。
圖29B係根據一些實施例之圖解說明在形成介電結構666的向下錐形側壁666B(如圖26所示)之前形成在本體結構664中的源極及汲極凹槽669的示意立體圖。圖29C係根據一些實施例之圖解說明移除在圖29B中鰭間隔件668之示意立體圖。圖29D係根據一些實施例之圖解說明含有向下錐形側壁666B之介電結構666及由向下錐形側壁666B定義的源極或汲極凹槽669之示意立體圖。在操作464中，如圖29B所示，在本體結構664中形成源極或汲極凹槽669，以及如圖29D所示，形成定義源極或汲極凹槽669之側壁的對應介電結構666的向下錐形側壁666B。在一些實施例中，操作464包括如圖29B所示之操作4646，在操作4646中，在本體結構464中形成源極或汲極凹槽669，如圖29C所示之操作4648，在操作4648中，移除形成於第一表面666A上的鰭間隔件668(如圖29B所示)，以及如圖29D所示之操作4650，在 操作4650中，移除介電結構666的每一者的一部份以形成介電結構666的向下錐形側壁666B。
參照圖29B，在一些實施例中，在操作4646中，在本體結構664中形成源極或汲極凹槽669。源極或汲極凹槽669之形成類似於描述於參照圖25C中的操作4644，於此不再贅述。
參照圖29C，在一些實施例中，在操作4648中，移除形成於第一表面666A上之鰭間隔件668(如圖29B所示)。因此，暴露第一表面666A與鄰接本體結構664的介電結構666的側壁666C形成之介電結構666的銳角666D。
參照圖29D，在一些實施例中，在操作4650中，使介電結構666的銳角666D削減成斜面以形成定義源極或汲極凹槽669的介電結構666的向下錐形側壁666B。在一些實施例中，使銳角666D削減成斜面所使用的操作包括形成對應向下錐形區域6704(如圖28所示)之凹槽669部分的粗糙輪廓的主要蝕刻操作，以及形成具有所需角度θ3的輪廓以及對應較緩錐形區域6706(如圖28所示)的凹槽699部份的過蝕刻操作。在一些實施例中，主要蝕刻操作以及過蝕刻操作使用1至50毫托(m Torr)的壓力、100至1000瓦(W)的電力、從由HBr、Cl2、SF6、N2、CF4、CHF3、CH4、CH2F2、N2H2、O2、He、及Ar組成之群組選出的氣體化學以及10℃至65℃的溫度。
參照圖26，在操作466中，在源極或汲極凹槽669(如圖29D所示)中生長含有與本體結構664之晶格常數不同之一常數之應力源材料以形成源極或汲極區域670。參照圖27及28，源極或汲極區域670包括形成於在介電結構666之頂部(對應第一表面666A)的第一水平面上方的刻面區域6702以及形成於鄰接對應介電結構666的向下錐形側壁666B之第一水平面下的向下錐形區域6704。在源極或汲極凹槽669中應力源的生長類似於參照圖20所描述之在源極或汲極凹 槽369中之應力源材料的生長。由於移除了鰭間隔件668(如圖29B所示)，改善了因在鰭間隔件668之頂水平面的變異效應所引起在源極或汲極區域670的生長之非一致性。因此，提升了裝置效能的一致性。
一些實施例具有以下特徵及/或優點之一或組合。在一些實施例中，在FET結構中，形成嵌入在閘極結構旁的本體結構中，並且鄰接且延伸至該本體結構之外的源極或汲極區域。源極或汲極區域含有與本體結構之晶格常數不同之一常數之應力源材料。源極或汲極區域包括形成在介電結構之頂部的第一水平面上方的刻面區域，以及形成於第一水平面下並且鄰接對應介電結構的向下錐形區域。鄰接源極或汲極區域的向下錐形區域的介電結構也包括向下錐形側壁。介電結構因向下錐形側壁在第一水平面的開口大以接收應力源材料，而擴展刻面區域生長的基底。因此，增加了源極或汲極區域的體積。含有應力源材料的源極或汲極區域的體積越大，從源極或汲極區域施加至通道區域的機械應力的強度更高，在通道區的載子移動率而具有增強的驅動強度。此外，在一些實施例中，移除了鰭間隔件以及在介電隔離區域形成用以定義源極或汲極凹槽的向下錐形側壁。因此，改善了因在鰭間隔件668之頂水平面內的變異效應所引起在源極或汲極區域670的生長之非一致性。因此，提升了裝置效能的一致性。
在一些實施例中，場效電晶體(field effect transistor，FET)結構包括本體結構、介電結構、閘極結構及源極或汲極區域。源極或汲極區域嵌入閘極結構旁的本體結構中，並且鄰接且延伸至該本體結構之外。源極或汲極區域含有與本體結構之晶格常數不同之一常數之應力源材料。源極或汲極區域包括形成在介電結構之頂部的第一水平面上方的第一區域以及形成在第一水平面下並且鄰接對應介電結構的向下錐形側壁的第二區域。
在一些實施例中，場效電晶體(field effect transistor， FET)結構包括本體結構、形成於本體結構上之閘極結構以及源極或汲極區域。閘極結構形成於本體結構上方。源極或汲極區域嵌入閘極結構旁的本體結構中。源極或汲極區域含有與本體結構之晶格常數不同之一常數之應力源材料。源極或汲極區域包括包含了刻面的第一區域以及包含在第一區域下的向下錐形側壁的第二區域。
在一些實施例中，在一方法中，提供包括本體結構，鄰接本體結構的至少一介電結構，以及形成於本體結構上的閘極結構的一半導體結構。形成於本體結構中的源極或汲極凹槽，以及定義源極或汲極凹槽的對應介電結構的向下錐形側壁。定義源極或汲極凹槽之側壁的介電結構係從至少一介電結構開始形成。於源極或汲極凹槽生長具有與本體結構之晶格常數不同之晶格常數之應力源材料以形成源極或汲極區域。源極及該汲極區域包括形成於介電結構之頂部的第一水平面上方的第一區域，以及形成於第一水平面下以及鄰接介電結構的向下錐形側壁的第二區域。
前面概述了幾個實施例的特徵從而本領域技術人員可以更好的理解本揭露的精神。本領域技術人員應該意識到他們可以輕易的使用本揭露作為基礎以設計或修改用於實現相同目的及/或實現在這裡介紹的實施例的相同優點的其他過程和結構。本領域技術人員還應該意識到，這種等同構造並不偏離本揭露的精神與範圍，並且他們可以在這裡做出各種改變、替代和更改而不偏離本揭露的精神與範圍。

Claims (10)

  1. 一種場效電晶體(Field Effect Transistor，FET)結構，包括：一本體結構；複數個介電結構，具有向下錐形側壁，該等介電結構包括一第一介電結構及一第二介電結構，該第一介電結構具有一第一面以及該第二介電結構具有一第二面，該第一面與該第二面界定出一向下錐形凹槽，其中該向下錐形凹槽的一底部較該向下錐形凹槽的一頂部靠近該本體結構的底部，該底部的寬度小於該頂部的寬度；一閘極結構，形成於該本體結構上方；以及一源極或汲極區域，嵌入在該閘極結構旁的該本體結構中，並延伸至該等介電結構之外，其中該源極或汲極區域含有與該本體結構之晶格常數不同之一常數之應力源材料；以及該源極或汲極區域包括：一第一區域，形成於該等介電結構之頂部的一第一水平面上方；以及一第二區域，包括形成於該第一水平面下方並鄰接對應的該等介電結構的向下錐形側壁，其中該向下錐形凹槽容納該源極或汲極區域的該第二區域。
  2. 如請求項1之場效電晶體結構，其中該本體結構為一鰭結構；該閘極結構環繞該本體結構之一通道區域；一第一表面與該閘極結構的一底部位於同一水平面上；以及該等介電結構為形成於該第一表面上的鰭間隔件。
  3. 如請求項2之場效電晶體結構，其中該等鰭間隔件的每一者朝向該第一表面的較厚以及遠離該第一表面的較薄。
  4. 如請求項1之場效電晶體結構，其中該本體結構為鰭結構；該閘極結構環繞該本體結構之一通道區域；一第一表面與該閘極結構的一底部位於同一水平面上；以及該等介電結構為形成於該第一表面下的介電隔離區域。
  5. 如請求項1之場效電晶體結構，其中該閘極結構包括橫跨該本體結構的一閘極側壁；該場效電晶體結構更包括一閘極間隔件配置於該閘極側壁之上；該源極或汲極區域更包括：一第三區域，橫向延伸於該閘極間隔件下；以及一第四區域，形成於該第三區域下且延伸該第三區域之一垂直深度；以及該第一區域及該第二區域沿著本質上平行該閘極結構之寬的方向切割該源極或汲極區域，以及該第三區域及該第四區域沿著本質上平行該閘極結構之長的方向切割該源極或汲極區域。
  6. 一種場效電晶體(Field Effect Transistor，FET)結構，包括：一本體結構；複數個介電結構，具有向下錐形側壁，該等介電結構包括一第一介電結構及一第二介電結構，該第一介電結構具有一第一面以及該第二介電結構具有一第二面，該第一面與該第二面界定出一向下錐形凹槽，其中該向下錐形凹槽的一底部較該向下錐形凹槽的一頂部靠近該本體結構的底部，該底部的寬度小於該頂部的寬度；一閘極結構，形成於該本體結構上；以及一源極或汲極區域，嵌入該閘極結構旁的該本體結構中，並且鄰接且延伸至該本體結構之外，其中該源極或汲極區域含有 與該本體結構之晶格常數不同之一常數之應力源材料；以及該源極或汲極區域包括：一第一區域，包括刻面；以及一第二區域，包括在該第一區域下的向下錐形側壁，其中該向下錐形凹槽容納該源極或汲極區域的該第二區域。
  7. 如請求項6之場效電晶體結構，其中該本體結構為鰭結構；該閘極結構環繞該本體結構之一通道區域；一第一表面與該閘極結構的一底部位於同一水平面上；以及該場效電晶體結構更包括形成於該第一表面上，且環繞並鄰接該第二區域的的鰭間隔件。
  8. 如請求項7之場效電晶體結構，其中該等鰭間隔件的每一者朝向該第一表面的較厚以及遠離該第一表面的較薄。
  9. 如請求項6之場效電晶體結構，其中該本體結構為鰭結構；該閘極結構環繞該本體結構之一通道區域；一第一表面與該閘極結構的一底部位於同一水平面上；該場效電晶體結構更包括形成於該第一表面下，環繞及鄰接該第二區域的介電隔離區域。
  10. 如請求項9之場效電晶體結構，其中該源極或汲極區域不被形成於該第一表面上的鰭間隔件環繞。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier
US9627512B2 (en) * 2014-08-13 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with non-doped channel
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
CN105845546B (zh) * 2015-01-15 2019-11-05 联华电子股份有限公司 照光的外延制作工艺
US9899268B2 (en) 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
US10504721B2 (en) * 2015-04-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered-type tunneling field effect transistor
US9627410B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Metallized junction FinFET structures
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
US9620503B1 (en) * 2015-11-16 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
CN106952909B (zh) 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9935199B2 (en) 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US9825036B2 (en) 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
CN107346762A (zh) 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
KR102552949B1 (ko) * 2016-09-02 2023-07-06 삼성전자주식회사 반도체 장치
KR101887901B1 (ko) 2016-09-08 2018-08-13 현대오트론 주식회사 초음파 센서 구동 장치 및 초음파 센서 구동 방법
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10147787B1 (en) * 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
CN109599337A (zh) * 2017-09-30 2019-04-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10355105B2 (en) * 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same
CN109841524B (zh) * 2017-11-27 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109872972A (zh) * 2017-12-04 2019-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109980003B (zh) * 2017-12-27 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
CN110085519B (zh) * 2018-01-25 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10388745B1 (en) * 2018-03-22 2019-08-20 Varian Semiconductor Equipment Associates, Inc. Structure and method of forming transistor device having improved gate contact arrangement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) * 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
TW201114039A (en) * 2009-10-01 2011-04-16 Taiwan Semiconductor Mfg FinFETs and methods for forming the same
US20130089959A1 (en) * 2009-09-29 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the Shape of Source/Drain Regions in FinFETs
US20130217204A1 (en) * 2012-02-17 2013-08-22 Globalfoundries Inc. Methods for fabricating integrated circuits

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US7452766B2 (en) * 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof
KR100881818B1 (ko) * 2006-09-04 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20080237634A1 (en) 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
US7736957B2 (en) 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
US7994010B2 (en) 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
JP2009200225A (ja) 2008-02-21 2009-09-03 Panasonic Corp 半導体装置及びその製造方法
US7632727B2 (en) 2008-05-12 2009-12-15 Globalfoundries Inc. Method of forming stepped recesses for embedded strain elements in a semiconductor device
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8765556B2 (en) 2009-12-23 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating strained structure in semiconductor device
CN102918650B (zh) 2010-04-07 2017-03-22 株式会社半导体能源研究所 晶体管
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
CN102437183B (zh) * 2010-09-29 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
US8501570B2 (en) 2010-10-20 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing source/drain structures
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8835266B2 (en) 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8659089B2 (en) 2011-10-06 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen passivation of source and drain recesses
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8865560B2 (en) * 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8674447B2 (en) * 2012-04-27 2014-03-18 International Business Machines Corporation Transistor with improved sigma-shaped embedded stressor and method of formation
KR101908451B1 (ko) * 2012-06-04 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214395B2 (en) * 2013-03-13 2015-12-15 United Microelectronics Corp. Method of manufacturing semiconductor devices
CN103165435A (zh) 2013-03-14 2013-06-19 上海华力微电子有限公司 一种硅刻蚀工艺
US9076652B2 (en) * 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US9142673B2 (en) * 2013-07-31 2015-09-22 Globalfoundries Inc. Devices and methods of forming bulk FinFETS with lateral seg for source and drain on dielectrics
US20150170916A1 (en) * 2013-12-17 2015-06-18 United Microelectronics Corp. Semiconductor process for manufacturing epitaxial structures
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9123744B1 (en) * 2014-03-07 2015-09-01 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) * 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
TW200919726A (en) * 2007-10-16 2009-05-01 Taiwan Semiconductor Mfg Fin field-effect transistors
US20130089959A1 (en) * 2009-09-29 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the Shape of Source/Drain Regions in FinFETs
TW201114039A (en) * 2009-10-01 2011-04-16 Taiwan Semiconductor Mfg FinFETs and methods for forming the same
US20130217204A1 (en) * 2012-02-17 2013-08-22 Globalfoundries Inc. Methods for fabricating integrated circuits

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