TWI620048B - Semiconductor device - Google Patents

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TWI620048B
TWI620048B TW105124482A TW105124482A TWI620048B TW I620048 B TWI620048 B TW I620048B TW 105124482 A TW105124482 A TW 105124482A TW 105124482 A TW105124482 A TW 105124482A TW I620048 B TWI620048 B TW I620048B
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Abstract

本發明之實施形態提供一種謀求產品之性能及可靠性提升之半導體裝置。
實施形態之半導體裝置包括：第1電路20A，其基於第1電流而產生第1電壓；第2電路30A，其包含具有第1端子、第2端子、及第1閘極之第1導電型之第1電晶體P1A，且產生第2電壓作為上述第1端子與上述第2端子之間之電壓差；以及第3電路40A，其將上述第1電壓與上述第2電壓加以比較，基於該比較結果而產生調整上述第1電晶體之基板偏壓之第3電壓。

Description

半導體裝置 [相關申請]
本申請享有以日本專利申請2016-118894號(申請日：2016年6月15日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
實施形態係關於一種半導體裝置。
MOS(Metal Oxide Semiconductor，金氧半導體)電晶體之閾值電壓會隨著PVT(Process Voltage Temperature，工藝電壓溫度)之變動而有差異。存在因溫度之變動所致的閾值電壓之差異成為問題的情形。
本發明之實施形態提供一種謀求產品之性能及可靠性之提高的半導體裝置。
實施形態之半導體裝置包括：第1電路，其基於第1電流而產生第1電壓；第2電路，其包含具有第1端子、第2端子、及第1閘極之第1導電型之第1電晶體，且產生第2電壓作為上述第1端子與上述第2端子之間之電壓差；以及第3電路，其將上述第1電壓與上述第2電壓加以比較，基於該比較結果而產生調整上述第1電晶體之基板偏壓之第3電壓。
10‧‧‧記憶胞陣列
11‧‧‧輸入輸出電路
12‧‧‧邏輯控制電路
13‧‧‧待命/忙碌控制電路
14‧‧‧暫存器
15‧‧‧序列發生器
16‧‧‧電壓產生電路
16A、16B‧‧‧基板偏壓產生電路
17‧‧‧列解碼器
18‧‧‧感測放大器
20A、20B‧‧‧基準電壓產生電路
21A、21B、22A、22B、23A、23B‧‧‧電阻
30A、30B‧‧‧監控電壓產生電路
40A、40B‧‧‧放大電路
41A‧‧‧定電流源
41B‧‧‧定電流源
50A、50B‧‧‧箝位電路
60A‧‧‧定電流產生電路
60B‧‧‧定電流產生電路
61A‧‧‧放大電路
100‧‧‧半導體裝置
101A‧‧‧N型基板(N型井)
101B‧‧‧P型基板(P型井)
102A‧‧‧P型源極-汲極擴散層
102B‧‧‧N型源極-汲極擴散層
103A、103B‧‧‧閘極絕緣層
104A‧‧‧閘極電極
104B‧‧‧閘極電極
105A、105B‧‧‧氧化膜
106A‧‧‧N型半導體層
106B‧‧‧P型半導體層
ALE‧‧‧位址鎖存賦能信號
BL‧‧‧位元線
BLK‧‧‧塊
CLE‧‧‧指令鎖存賦能信號
DQ‧‧‧信號
DQS、/DQS‧‧‧資料選通信號
I‧‧‧電流
IREF‧‧‧定電流
MC‧‧‧記憶胞電晶體
n1A~n5A、n1B~n5B‧‧‧節點
N1A~N4A、N41A、N42A、N51A、N18、N1B~N4B‧‧‧NMOS電晶體
P1A、P2A、P3A、P10A、P18、 P41A、P42A、P51A、P1B~P5B‧‧‧PMOS電晶體
RE、/RE‧‧‧讀賦能信號
S1、S2‧‧‧選擇電晶體
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST‧‧‧NAND串
VDD‧‧‧電源電壓
VNN、VPP、Vpsrc‧‧‧電壓
VREFnw‧‧‧基準電壓
Vnwell、Vnwell'‧‧‧井電壓
Vref‧‧‧電壓
VREFpsrc‧‧‧基準電壓
VSS‧‧‧接地電壓
WL‧‧‧字元線
/CE‧‧‧晶片賦能信號
/RB‧‧‧信號
/WE‧‧‧寫賦能信號
/WP‧‧‧寫保護信號
圖1係表示第1實施形態之半導體裝置的圖。
圖2係表示第1實施形態之半導體裝置中之記憶胞陣列的圖。
圖3係表示第1實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖4係表示第1實施形態之半導體裝置中之定電流產生電路的圖。
圖5係表示第1實施形態之半導體裝置中之放大電路及箝位電路的圖。
圖6係表示第1實施形態之半導體裝置中之PMOS(P-channel Metal Oxide Semiconductor，P型金氧半導體)電晶體之第1例的剖視圖。
圖7係表示第1實施形態之半導體裝置中之PMOS電晶體之第2例的剖視圖。
圖8係表示比較例之半導體裝置中之PMOS電晶體之井電壓與溫度之關係的圖。
圖9係表示比較例之半導體裝置中之PMOS電晶體之閾值電壓與溫度之關係的圖。
圖10係表示第1實施形態之半導體裝置中之PMOS電晶體之井電壓與溫度之關係的圖。
圖11係表示第1實施形態之半導體裝置中之PMOS電晶體之閾值電壓與溫度之關係的圖。
圖12係表示第2實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖13係表示第2實施形態之半導體裝置中之定電流產生電路的圖。
圖14係表示第2實施形態之半導體裝置中之放大電路及箝位電路的圖。
圖15係表示第2實施形態之半導體裝置中之NMOS(N-channel Metal Oxide Semiconductor，N型金氧半導體)電晶體之第1例的剖視圖。
圖16係表示第2實施形態之半導體裝置中之NMOS電晶體之第2例的剖視圖。
圖17係表示第3實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖18係表示第4實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖19係表示第5實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖20係表示比較例之半導體裝置中之PMOS電晶體之井電壓與閾值電壓之關係的圖。
圖21係表示第5實施形態之半導體裝置中之IR設定值與PMOS電晶體之閾值電壓之關係的圖。
圖22係表示第6實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖23係表示第7實施形態之半導體裝置中之基板偏壓產生電路的圖。
圖24係表示第8實施形態之半導體裝置中之基板偏壓產生電路的圖。
以下參照附圖對本實施形態進行說明。於附圖中，對於相同部分標註相同的參照符號。
<第1實施形態>
以下使用圖1至圖11，對第1實施形態之半導體裝置(半導體記憶裝置)進行說明。以下，對半導體裝置為NAND(Not And，反及)閃速 記憶體之情況進行說明，但並不限於此。而且，於以下之說明中，「連接」不僅包含直接連接之情況，亦包含經由任意元件而連接之情況。而且，電晶體之一端(第1端子)表示源極端子或汲極端子的其中一者，電晶體之另一端(第2端子)表示源極或汲極之另外一者。而且，電晶體之閘極表示閘極端子。
[第1實施形態之構成例]
首先，對第1實施形態之半導體裝置100之構成例進行說明。
圖1係表示第1實施形態之半導體裝置100的圖。圖2係表示第1實施形態之半導體裝置100中之記憶胞陣列10的圖。
如圖1所示，半導體記憶裝置100包括記憶胞陣列10、輸入輸出電路11、邏輯控制電路12、待命/忙碌控制電路13、暫存器14、序列發生器15、電壓產生電路16、列解碼器17、及感測放大器18。
記憶胞陣列10包括複數個塊BLK(BLK0、BLK1、...)。更具體而言，如圖2所示，塊BLK0包含複數個NAND串ST。各NAND串ST包含例如n個(n為2以上的整數)記憶胞電晶體MC(MC0~MCn-1)、及選擇電晶體S1、S2。
記憶胞電晶體MC(以下，有時亦簡稱為記憶胞MC)包括具有控制閘極及電荷累積層之積層閘極，非揮發性地保持資料。記憶胞電晶體MC0~MCn-1之電流路徑係以串聯方式而形成。一端側之記憶胞電晶體MCn-1之一端連接於選擇電晶體S1之一端，另一端側之記憶胞電晶體MC0之一端連接於選擇電晶體S2之一端。
複數個選擇電晶體S1之閘極共通連接於選擇閘極線SGD。另一方面，複數個選擇電晶體S2之閘極共通連接於選擇閘極線SGS。而且，記憶胞電晶體MC0~MCn-1之閘極分別共通連接於字元線WL0~WLn-1各者。
而且，於記憶胞陣列10內呈矩陣狀配置之NAND串ST中位於同一 行(在塊BLK間排列)之NAND串ST的選擇電晶體S1之另一端共通連接於任一位元線BL(BL0~BLm-1，m為2以上的整數)。而且，選擇電晶體S2之另一端共通連接於源極線SL。源極線SL於例如複數個塊BLK內共通。
位於同一塊BLK內之記憶胞電晶體MC之資料例如被統括地刪除。與此相對地，資料之讀出及寫入係針對共通連接於任一塊BLK之任一字元線WL的複數個記憶胞電晶體MC，而統括地執行。將該資料單位稱為「頁」。
塊BLK1、BLK2之結構與塊BLK0相同，因此予以省略。
如圖1所示，輸入輸出電路11自半導體記憶裝置100之外部(控制器300)收發信號DQ(DQ0~DQ7)。信號DQ包括指令、位址、及資料等。輸入輸出電路11將來自外部之指令及位址傳輸至暫存器14。輸入輸出電路11將來自外部之寫入資料傳輸至感測放大器18，將來自感測放大器18之讀出資料傳輸至外部。而且，輸入輸出電路11自外部接收電壓Vref。電壓Vref為基準電壓，成為各動作中之電壓的基準。而且，輸入輸出電路11將資料選通信號DQS、/DQS與讀出資料一起發送至外部。讀出資料同步於信號DQS、/DQS而被讀出。
邏輯控制電路12自外部接收各種控制信號，而控制輸入輸出電路11及序列發生器15。作為該控制信號，例如使用晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE、及寫保護信號/WP。信號/CE使半導體記憶裝置100啟動。信號CLE及ALE分別向輸入輸出電路11通知信號DQ係指令及位址。信號/WE向輸入輸出電路11指示信號DQ之輸入。信號RE、/RE向輸入輸出電路11指示信號DQ之輸出。信號/WP例如於電源之接通及斷開時使半導體記憶裝置100成為保護狀態。而且，邏輯控制電路12將信號DQS、/DQS與寫入資料一起接收。寫入資料同步 於信號DQS、/DQS而被寫入。
待命/忙碌控制電路13將信號/RB傳輸至外部而向外部通知半導體記憶裝置100之狀態。信號/RB表示半導體記憶裝置100是待命狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)。
暫存器14保持指令及位址。暫存器14將位址傳輸至列解碼器17及感測放大器18，並且將指令傳輸至序列發生器15。而且，暫存器14保持用來控制基於指令而執行之序列的各種表格。
序列發生器15接收指令，並參照暫存器14之各種表格。繼而，序列發生器15按照各種表格中所示之資訊，而控制半導體記憶裝置100之整體。
電壓產生電路16按照序列發生器15之控制而產生資料之寫入、讀出、及刪除等動作所需之電壓。電壓產生電路16將所產生之電壓供給至列解碼器17及感測放大器18。電壓產生電路16包括基板偏壓產生電路16A。基板偏壓產生電路16A產生MOS電晶體之基板偏壓。關於基板偏壓產生電路16A之詳細內容，將使用圖3於下文敍述。
列解碼器17自暫存器14接收行位址，並基於行位址而選擇記憶胞陣列10內之字元線WL。繼而，列解碼器17向所選擇之字元線WL供給來自電壓產生電路16之電壓。
感測放大器18經由記憶胞陣列10內之位元線BL而讀出記憶胞MC之資料，或經由位元線BL而將資料寫入至記憶胞陣列10內之記憶胞MC。感測放大器18包含未圖示之資料鎖存器，資料鎖存器暫時記憶寫入資料及讀出資料。感測放大器18自暫存器14接收列位址，並基於列位址而將資料鎖存器之資料輸出至輸入輸出電路11。
圖3係表示第1實施形態之半導體裝置100中之基板偏壓產生電路16A的圖。
如圖3所示，基板偏壓產生電路16A包括基準電壓產生電路20A、監控電壓產生電路30A、放大電路40A、及箝位電路50A。
基準電壓產生電路20A包含NMOS電晶體N1A、N2A及電阻21A。NMOS電晶體N1A之一端電性連接於節點n4A。NMOS電晶體N1A之一端與閘極為二極體連接。向NMOS電晶體N1A之另一端供給接地電壓VSS(例如0V)。向電阻21A之一端供給電源電壓VDD，另一端電性連接於節點n1A。NMOS電晶體N2A之一端電性連接於節點n1A，向NMOS電晶體N2A之另一端供給電壓VSS。NMOS電晶體N2A之閘極電性連接於NMOS電晶體N1A之閘極。由NMOS電晶體N1A、N2A構成電流鏡電路。
監控電壓產生電路30A包含NMOS電晶體N3A及PMOS電晶體P1A。向PMOS電晶體P1A之一端供給電源電壓VDD。PMOS電晶體P1A之另一端與閘極為二極體連接，且電性連接於節點n2A。PMOS電晶體P1A之井(或者有時亦稱為背閘極)電性連接於節點n3A。NMOS電晶體N3A之一端電性連接於節點n2A，向NMOS電晶體N3A之另一端供給接地電壓VSS。NMOS電晶體N3A之閘極電性連接於NMOS電晶體N1A之閘極。
放大電路40A之第1輸入端子電性連接於節點n1A，放大電路40A之第2輸入端子電性連接於節點n2A。放大電路40A之輸出端子電性連接於箝位電路50A之輸入端子。箝位電路50A之輸出端子電性連接於節點n3A。節點n3A電性連接於監控電壓產生電路30A的PMOS電晶體P1A之基板。而且，節點n3A電性連接於感測放大器18等之PMOS電晶體P18之基板。關於放大電路40A及箝位電路50A之構成將於下文敍述。
圖4係表示第1實施形態之半導體裝置100中之定電流產生電路60A的圖。定電流產生電路60A向基準電壓產生電路20A供給定電流 IREF。
如圖4所示，定電流產生電路60A包含放大電路61A、NMOS電晶體N4A、PMOS電晶體P2A、P3A、及電阻22A。
向放大電路61A之第1輸入端子供給定電壓(帶隙基準電壓)Vbg，放大電路61A之第2輸入端子電性連接於NMOS電晶體N4A之一端。放大電路61A之輸出端子電性連接於NMOS電晶體N4A之閘極。向PMOS電晶體P2A之一端供給電源電壓VDD。PMOS電晶體P2A之另一端與閘極為二極體連接，且電性連接於NMOS電晶體N4A之另一端。電阻22A之一端電性連接於NMOS電晶體N4A之一端，向電阻22A之另一端供給接地電壓VSS。向PMOS電晶體P3A之一端供給電源電壓VDD。PMOS電晶體P3A之閘極電性連接於PMOS電晶體P2A之閘極。由PMOS電晶體P2A、P3A構成電流鏡電路。PMOS電晶體P3A之另一端電性連接於節點n4A。
圖5係表示第1實施形態之半導體裝置100中之放大電路40A及箝位電路50A的圖。
如圖5所示，放大電路40A包含NMOS電晶體N41A、N42A、PMOS電晶體P41A、P42A、及定電流源41A。
向PMOS電晶體P41A之一端供給電壓VPP(>VDD)，PMOS電晶體P41A之另一端電性連接於NMOS電晶體N41A之一端。而且，PMOS電晶體P41A之另一端與閘極為二極體連接。NMOS電晶體N41A之另一端電性連接於定電流源41A之輸入端子。NMOS電晶體N41A之閘極係放大電路40A之第1輸入端子，電性連接於節點n1A。定電流源41A之輸出端子電性連接於接地電位(接地電壓VSS)。
向PMOS電晶體P42A之一端供給電壓VPP，PMOS電晶體P42A之另一端電性連接於節點n5A。PMOS電晶體P42A之閘極電性連接於PMOS電晶體P41A之閘極。由PMOS電晶體P41A、P42A構成電流鏡電 路。NMOS電晶體N42A之一端電性連接於節點n5A，NMOS電晶體N42A之另一端電性連接於定電流源41A之輸入端子。NMOS電晶體N42A之閘極係放大電路40A之第2輸入端子，電性連接於節點n2A。PMOS電晶體P42A之另一端與NMOS電晶體N42A之一端的連接端子係放大電路40A之輸出端子。
箝位電路50A包含PMOS電晶體P51A及NMOS電晶體N51A。
向PMOS電晶體P51A之一端供給電壓VPP，PMOS電晶體P51A之另一端電性連接於NMOS電晶體N51A之一端。PMOS電晶體P51A之閘極係箝位電路50A之輸入端子，電性連接於放大電路40A之輸出端子(PMOS電晶體P42A之另一端與NMOS電晶體N42A之另一端的連接端子)。向NMOS電晶體N51A之另一端供給電源電壓VDD，向NMOS電晶體N51A之閘極供給信號REF。PMOS電晶體P51A之另一端與NMOS電晶體N51A之一端的連接端子係箝位電路50A之輸出端子，電性連接於節點n3A。
[第1實施形態之動作例]
其次，對第1實施形態之半導體裝置100中之基板偏壓產生電路16A之動作例進行說明。
首先，使用圖3，對基板偏壓產生電路16A之動作進行說明。
於第1實施形態中，基準電壓產生電路20A基於定電流I而產生基準電壓VREFnw(電壓VDD-IR)。監控電壓產生電路30A對作為複製之PMOS電晶體P1A之閾值電壓Vthp進行監控，而產生監控電壓VDD-Vthp。放大電路40A對基準電壓VREFnw與監控電壓VDD-Vthp加以比較，並基於該比較結果而以基準電壓VREFnw與監控電壓VDD-Vthp相等之方式產生井電壓Vnwell'。利用該井電壓Vnwell'(或井電壓Vnwell)，而調整PMOS電晶體P1A、P18之基板偏壓，其等之閾值電壓不管溫度如何皆固定。以下，更加詳細地進行說明。
如圖3所示，於基準電壓產生電路20A中之節點n4A，流通利用定電流產生電路60A而產生之定電流IREF。NMOS電晶體N1A、N2A構成電流鏡電路。故而，於包含電阻21A及NMOS電晶體N2A之路徑中，流通基於定電流IREF之定電流I。從而，對節點n1A施加自電源電壓VDD下降相當於電壓I×R(以下稱為IR(R為電阻21A之電阻值))的量之電壓VDD-IR。該電壓VDD-IR成為基準電壓VREFnw。
另一方面，NMOS電晶體N1A、N3A構成電流鏡電路。故而，於包含PMOS電晶體P1A及NMOS電晶體N3A之路徑中，流通基於定電流IREF之定電流。而且，PMOS電晶體P1A為二極體連接。故而，對節點n2A施加自電源電壓VDD下降相當於PMOS電晶體P1A之閾值電壓Vthp的量的監控電壓VDD-Vthp。
此處，若於包含PMOS電晶體P1A及NMOS電晶體N3A之路徑中流通大電流，則相對於電壓VDD之PMOS電晶體P1A之電壓下降會大於閾值電壓Vthp。針對此，藉由設置NMOS電晶體N3A，能夠將流通之電流抑制為固定。結果，能夠獲得相對於電源電壓VDD電壓下降相當於閾值電壓Vthp的量的監控電壓。
基準電壓VREFnw(電壓VDD-IR)被供給至放大電路40A之第1輸入端子，監控電壓VDD-Vthp被供給至放大電路40A之第2輸入端子。放大電路40A以電壓VDD-IR與監控電壓VDD-Vthp相等之方式，即以閾值電壓Vthp與電壓IR相等之方式，調整PMOS電晶體P1A之基板偏壓。更具體而言，放大電路40A產生電壓Vnwell'，並經由箝位電路50A而將電壓Vnwell'反饋至PMOS電晶體P1A之基板。此時，放大電路40A不依存於電源電壓VDD，而以閾值電壓Vthp與電壓IR相等之方式調整基板偏壓。藉此，就算於電源電壓不穩定之情形時，放大電路40A亦能夠以準確地修正閾值電壓Vthp之方式，調整基板偏壓。
箝位電路50A調整電壓Vnwell'之電壓範圍，而產生井電壓Vnwell。該井電壓Vnwell被供給至PMOS電晶體P1A之基板。電壓範圍成為VDD≦Vnwell≦VPP。
另外，如下所述，於PMOS電晶體P1A為SOI(Silicon On Insulator，絕緣矽片)MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)之情形時，無需箝位電路50A。於該情形時，利用放大電路50A而產生之電壓Vnwell'被供給至PMOS電晶體P1A之基板。
此處，所謂基板偏壓表示源極與井(基板)之間之電壓差。即，於第1實施形態中，基板偏壓係井電壓Vnwell與電源電壓VDD之電壓差。於基板偏壓效應中，若基板偏壓之絕對值變大則閾值電壓變大，若基板偏壓之絕對值變小則閾值電壓變小。
藉由將井電壓Vnwell施加於PMOS電晶體P1A之基板，PMOS電晶體P1A之閾值電壓Vthp變得與電壓IR相等。即，PMOS電晶體P1A之閾值電壓Vthp不管溫度如何皆固定。將以此方式產生之井電壓Vnwell施加於感測放大器18等的PMOS電晶體P18之基板。藉此，PMOS電晶體P18之閾值電壓不管溫度如何皆固定。
其次，使用圖5，更加具體地對放大電路40A及箝位電路50A之動作進行說明。
放大電路40A及箝位電路50A以監控電壓VDD-Vthp與基準電壓VREFnw相等之方式，調整閾值電壓Vthp。
更具體而言，如圖5所示，於監控電壓VDD-Vthp小於基準電壓VREFnw之情形時，NMOS電晶體N42A之接通狀態變小。故而，相比於經由NMOS電晶體N42A向接地電壓VSS之放電，經由PMOS電晶體P42A自電壓VPP之充電變得較大，節點n5A之電壓Vnwell'變大。如此，則PMOS電晶體P51A之接通狀態變小。結果，節點n3A之井電壓 Vnwell以如下方式得到調整，即相比於經由PMOS電晶體P51A自電壓VPP之充電，經由NMOS電晶體N51A向電源電壓VDD(<VPP)之放電變得較大，井電壓Vnwell變小。即，以基板偏壓變小之方式得到調整，閾值電壓Vthp變小。從而，監控電壓VDD-Vthp以與基準電壓VREFnw相等之方式變大。
另一方面，於監控電壓VDD-Vthp大於基準電壓VREFnw之情形時，成為與上述相反之動作。即，以井電壓Vnwell變大之方式(以基板偏壓變大之方式)得到調整，閾值電壓Vthp變大。從而，監控電壓VDD-Vthp以與基準電壓VREFnw相等之方式變小。
其次，使用圖4，對定電流產生電路60A之動作進行說明。
如圖4所示，放大電路61A對定電壓Vbg與電阻22A之一端之電壓加以比較，並將該比較結果輸出至NMOS電晶體N4A之閘極。藉此，於包含PMOS電晶體P2A、NMOS電晶體N4A、及電阻22A之路徑中流通定電流IREF。該定電流IREF係用Vbg/R1(R1為電阻22A之電阻值)表示。即，定電流IREF依存於電阻22A之電阻值，反映電阻22A之溫度特性所致的差異。PMOS電晶體P2A、P3A構成電流鏡電路。藉此，向節點n4A(基準電壓產生電路20A)供給定電流IREF。
此處，如圖3所示，於基準電壓產生電路20A之電阻21A中流通定電流I。定電流I係基於反映出電阻22A之溫度特性所致的差異之定電流IREF。而且，電阻21A之溫度特性與電阻22A之溫度特性實質上相同。故而，就算電阻21A之電阻值R根據溫度特性而有差異，因為定電流I反映出了該溫度特性，故而電壓IR會保持固定。
[第1實施形態之PMOS電晶體之構成]
其次，對第1實施形態之半導體裝置100中之PMOS電晶體P1A(P18)之構成進行說明。
圖6係表示第1實施形態之半導體裝置100中之PMOS電晶體P1A之 第1例的剖視圖。圖7係表示第1實施形態之半導體裝置100中之PMOS電晶體P1A之第2例的剖視圖。
如圖6所示，於第1例中，PMOS電晶體P1A具有塊體MOSFET結構。更具體而言，PMOS電晶體P1A包含N型基板(N型井)101A、P型源極-汲極擴散層102A、閘極絕緣層103A、及閘極電極104A。P型源極-汲極擴散層102A設置於N型基板(N型井)101A之表面。閘極絕緣層103A設置於N型基板101A上，且被P型源極-汲極擴散層102A夾著。閘極電極104A設置於閘極絕緣層103A上。
於如第1例般，PMOS電晶體P1A為塊體MOSFET結構之情形時，若對P型源極102A施加電源電壓VDD，對N型井101A施加小於電源電壓VDD之井電壓Vnwell，則PN接合成為順向偏壓。即，大電流會自P型源極102A向N型井101A流動。於第1實施形態中，為了防止PN接合之順向偏壓而設置箝位電路50A。箝位電路50A將井電壓Vnwell調整為VDD以上VPP以下。藉此，井電壓Vnwell變成源極電壓(VDD)以上，能夠防止PN接合之順向偏壓。
如圖7所示，於第2例中，PMOS電晶體P1A具有SOIMOSFET結構。即，與第1例不同，PMOS電晶體P1A包含氧化膜105A。氧化膜105A設置於N型基板101A與P型源極-汲極擴散層102A之間。而且，於氧化膜105A上設置N型半導體層106A，於氧化膜105A之表面設置P型源極-汲極擴散層102A。
於如第2例般，PMOS電晶體P1A為SOIMOSFET結構之情形時，在N型基板101A與P型源極-汲極擴散層102A之間設置氧化膜105A。即，P型源極102A與N型井101A不相接。故而，就算對P型源極102A施加電源電壓VDD，對N型井101A施加小於電源電壓VDD之井電壓Vnwell，PN接合之順向偏壓亦不會成為問題。故而，於第2例之結構中，亦可以不設置箝位電路50A。
[第1實施形態之效果]
圖8係表示比較例之半導體裝置中之PMOS電晶體之井電壓與溫度之關係的圖，圖9係表示比較例之半導體裝置中之PMOS電晶體之閾值電壓與溫度之關係的圖。而且，圖10係表示第1實施形態之半導體裝置100中之PMOS電晶體P1A(P18)之井電壓與溫度之關係的圖，圖11係表示第1實施形態之半導體裝置100中之PMOS電晶體P1A(P18)之閾值電壓與溫度之關係的圖。
於比較例中，如圖8所示，PMOS電晶體之井電壓Vnwell不管溫度如何皆固定。即，不調整PMOS電晶體之基板偏壓。另一方面，PMOS電晶體之閾值電壓Vthp具有溫度特性。故而，於不調整PMOS電晶體之基板偏壓之情形時，如圖9所示，PMOS電晶體之閾值電壓Vthp會隨著溫度之變動而有差異。更具體而言，於溫度較高之情形時PMOS電晶體之閾值電壓Vthp之絕對值變小，於溫度較低之情形時PMOS電晶體之閾值電壓Vthp之絕對值變大。
針對此，根據上述第1實施形態，基板偏壓產生電路16A對作為複製之PMOS電晶體P1A之閾值電壓Vthp之溫度特性所致的差異進行監控。繼而，基板偏壓16A以修正該閾值電壓Vthp之溫度特性所致的差異之方式，調整PMOS電晶體P1A之基板偏壓。
更具體而言，如圖10所示，基板偏壓產生電路16A於溫度較高之情形時增大PMOS電晶體P1A之井電壓Vnwell，於溫度較小之情形時減小PMOS電晶體之井電壓Vnwell。即，於溫度較高之情形時基板偏壓之絕對值變大，於溫度較小之情形時基板偏壓之絕對值變小。如此，基板偏壓產生電路16A藉由調整井電壓Vnwell，能夠如圖11所示，不管溫度如何皆使PMOS電晶體P1A之閾值電壓Vthp固定。繼而，基板偏壓產生電路16A將調整後之基板偏壓供給至感測放大器18等的PMOS電晶體P18。藉此，能夠使PMOS電晶體P18之閾值電壓固 定，能夠謀求產品之性能及可靠性之提高。
而且，根據上述第1實施形態，定電流產生電路60A包含電阻22A，產生定電流IREF。定電流IREF依存於電阻22A之電阻值，反映電阻22A之溫度特性所致的差異。另一方面，於基準電壓產生電路20A之電阻21A中流通定電流I。定電流I係基於反映出電阻22A之溫度特性所致的差異之定電流IREF。而且，電阻21A之溫度特性與電阻22A之溫度特性實質上相同。故而，就算電阻21A之電阻值R根據溫度特性而有差異，因為定電流I反映出了該溫度特性，因此電壓IR會保持固定。
另外，溫度例如係藉由設置於晶片內之溫度測定器而測定，對應於外部空氣溫度。
<第2實施形態>
以下使用圖12至圖16，對第2實施形態之半導體裝置進行說明。於上述第1實施形態中，基板偏壓產生電路16A藉由調整PMOS電晶體之基板偏壓而使PMOS電晶體之閾值電壓固定。與此相對地，於第2實施形態中，基板偏壓產生電路16B藉由調整NMOS電晶體之基板偏壓而使NMOS電晶體之閾值電壓固定。於第2實施形態中，對於與上述第1實施形態相同之方面省略說明，主要對不同之方面進行說明。
[第2實施形態之構成例]
首先，對第2實施形態之半導體裝置100之構成例進行說明。
圖12係表示第2實施形態之半導體裝置100中之基板偏壓產生電路16B的圖。
如圖12所示，基板偏壓產生電路16B包括基準電壓產生電路20B、監控電壓產生電路30B、放大電路40B、及箝位電路50B。
基準電壓產生電路20B包含PMOS電晶體P1B、P2B及電阻21B。向PMOS電晶體P1B之一端供給電源電壓VDD，PMOS電晶體P1B之另 一端電性連接於節點n4B。PMOS電晶體P1B之另一端與閘極為二極體連接。向PMOS電晶體P2B之一端供給電源電壓VDD，PMOS電晶體P2B之另一端電性連接於節點n1B。PMOS電晶體P2B之閘極電性連接於PMOS電晶體P1B之閘極。由PMOS電晶體P1B、P2B構成電流鏡電路。電阻21B之一端電性連接於節點n1B，向電阻21B之另一端供給接地電壓VSS。
監控電壓產生電路30B包含PMOS電晶體P3B及NMOS電晶體N1B。向PMOS電晶體P3B之一端供給電源電壓，另一端電性連接於節點n2B。PMOS電晶體P3B之閘極電性連接於PMOS電晶體P1B之閘極。NMOS電晶體N1B之一端與閘極為二極體連接，且其等電性連接於節點n2B。向NMOS電晶體N1B之另一端供給接地電壓VSS。
放大電路40B之第1輸入端子電性連接於節點n1B，放大電路40B之第2輸入端子電性連接於節點n2B。放大電路40B之輸出端子電性連接於箝位電路50B之輸入端子。箝位電路50B之輸出端子電性連接於節點n3B。節點n3B電性連接於監控電壓產生電路30B之NMOS電晶體N1B之基板。而且，節點n3B電性連接於感測放大器18等的NMOS電晶體N18之基板。
圖13係表示第2實施形態之半導體裝置100中之定電流產生電路60B的圖。定電流產生電路60B向基準電壓產生電路20B供給定電流IREF。
如圖13所示，定電流產生電路60B包含放大電路61B、NMOS電晶體N2B、N3B、N4B、PMOS電晶體P4B、P5B、及電阻22B。
向放大電路61B之第1輸入端子供給定電壓Vbg，放大電路61B之第2輸入端子電性連接於NMOS電晶體N2B之一端。放大電路61B之輸出端子電性連接於NMOS電晶體N2B之閘極。向PMOS電晶體P4B之一端供給電源電壓VDD。PMOS電晶體P4B之另一端與閘極為二極體連 接，且電性連接於NMOS電晶體N2B之另一端。電阻22B之一端電性連接於NMOS電晶體N2B之一端，向電阻22B之另一端供給接地電壓VSS。
向PMOS電晶體P5B之一端供給電源電壓VDD。PMOS電晶體P5B之閘極電性連接於PMOS電晶體P4B之閘極。由PMOS電晶體P4B、P5B構成電流鏡電路。PMOS電晶體P5B之另一端電性連接於NMOS電晶體N3B之一端。向NMOS電晶體N3B之另一端供給接地電壓VSS。NMOS電晶體N3B之一端與閘極為二極體連接。
NMOS電晶體N4B之一端電性連接於節點n4B，向NMOS電晶體N4B之另一端供給接地電壓VSS。NMOS電晶體N4B之閘極電性連接於NMOS電晶體N3B之閘極。由NMOS電晶體N3B、N4B構成電流鏡電路。
圖14係表示第2實施形態之半導體裝置100中之放大電路40B及箝位電路50B的圖。
如圖14所示，放大電路40B包含NMOS電晶體N41B、N42B、PMOS電晶體P41B、P42B、及定電流源41B。
向定電流源41B之輸入端子供給電源電壓VDD。PMOS電晶體P41B之一端電性連接於定電流源41B之輸出端子，PMOS電晶體P41B之另一端電性連接於NMOS電晶體N41B之一端。PMOS電晶體P41B之閘極係放大電路40B之第1輸入端子，電性連接於節點n1B。NMOS電晶體N41B之一端與閘極為二極體連接。向NMOS電晶體N41B之另一端供給電壓VNN(<VSS)。
PMOS電晶體P42B之一端電性連接於定電流源41B之輸出端子，PMOS電晶體P42B之另一端電性連接於節點n5B。PMOS電晶體P42B之閘極係放大電路40B之第2輸入端子，電性連接於節點n2B。NMOS電晶體N42B之一端電性連接於節點n5B，向NMOS電晶體N42B之另一 端供給電壓VNN。NMOS電晶體N42B之閘極電性連接於NMOS電晶體N41B之閘極。由NMOS電晶體N41B、N42B構成電流鏡電路。PMOS電晶體P42B之另一端與NMOS電晶體N42B之一端的連接端子(節點n5B)係放大電路40B之輸出端子。
箝位電路50B包含PMOS電晶體P51B及NMOS電晶體N51B。
向PMOS電晶體P51B之一端供給接地電壓VSS，PMOS電晶體P51B之另一端電性連接於NMOS電晶體N51B之一端。向NMOS電晶體N51B之另一端供給電壓VNN。NMOS電晶體N51B之閘極係箝位電路50B之輸入端子，電性連接於放大電路40B之輸出端子(PMOS電晶體P42B之另一端與NMOS電晶體N42B之另一端的連接端子)。PMOS電晶體P51B之另一端與NMOS電晶體N51B之一端的連接端子係箝位電路50B之輸出端子，電性連接於節點n3B。
[第2實施形態之動作例]
其次，對第2實施形態之半導體裝置100中之基板偏壓產生電路16B之動作例進行說明。
首先，使用圖12，對基板偏壓產生電路16B之動作進行說明。
於第2實施形態中，基準電壓產生電路20B基於定電流I而產生基準電壓VREFpw(電壓VSS+IR)。監控電壓產生電路30B對作為複製之NMOS電晶體N1B之閾值電壓Vthn進行監控，而產生監控電壓VSS+Vthn。放大電路40B對基準電壓VREFpw與監控電壓VSS+Vthn加以比較，並基於該比較結果而以基準電壓VREFpw與監控電壓VSS+Vthn相等之方式產生井電壓Vpwell'。利用該井電壓Vpwell'(或井電壓Vpwell)，而調整NMOS電晶體N1A、N18之基板偏壓，其等之閾值電壓不管溫度如何皆固定。以下，更加詳細地進行說明。
如圖12所示，於基準電壓產生電路20B中之節點n4B，流通利用定電流產生電路60B而產生之定電流IREF。PMOS電晶體P1B、P2B構 成電流鏡電路。故而，於包含電阻21B及PMOS電晶體P2B之路徑中，流通基於定電流IREF之定電流I。從而，對節點n1B施加自接地電壓VSS上升相當於電壓IR(R為電阻21B之電阻值)的量之電壓VSS+IR。該電壓VSS+IR成為基準電壓VREFpw。
另一方面，PMOS電晶體P1B、P3B構成電流鏡電路。故而，於包含PMOS電晶體P3B及NMOS電晶體N1B之路徑中，流通基於定電流IREF之定電流。而且，NMOS電晶體N1B為二極體連接。故而，對節點n2B施加自接地電壓VSS上升相當於NMOS電晶體N1B之閾值電壓Vthn的量的監控電壓VSS+Vthn。
此處，若於包含PMOS電晶體P3B及NMOS電晶體N1B之路徑中流通大電流，則相對於電壓VSS的NMOS電晶體N1B之電壓上升會大於閾值電壓Vthn。針對此，藉由設置PMOS電晶體P3B，能夠將流通之電流抑制為固定。結果，能夠獲得相對於接地電壓VSS電壓上升相當於閾值電壓Vthn的量的監控電壓。
基準電壓VREFpw(電壓VSS+IR)被供給至放大電路40B之第1輸入端子，電壓VSS+Vthn被供給至放大電路40B之第2輸入端子。放大電路40B以電壓VSS+IR與電壓VSS+Vthn相等之方式，即以閾值電壓Vthn與電壓IR相等之方式，調整NMOS電晶體N1B之基板偏壓。更具體而言，放大電路40B產生電壓Vpwell'，並經由箝位電路50B而將電壓Vpwell'反饋至NMOS電晶體N1B之基板。
箝位電路50B調整電壓Vpwell'之電壓範圍，而產生井電壓Vpwell。該井電壓Vpwell被供給至NMOS電晶體N1B之基板。電壓範圍成為VNN≦Vpwell≦VSS。
另外，如下所述，於NMOS電晶體N1B為SOIMOSFET之情形時，無需箝位電路50B。於該情形時，利用放大電路50B而產生之電壓Vpwell'被供給至NMOS電晶體N1B之基板。
於第2實施形態中，基板偏壓係井電壓Vpwell與接地電壓VSS之電壓差。
藉由將井電壓Vpwell施加於NMOS電晶體N1B之基板，NMOS電晶體N1B之閾值電壓Vthn變得與電壓IR相等。即，NMOS電晶體N1B之閾值電壓Vthn不管溫度如何皆固定。將以此方式產生之井電壓Vpwell施加於感測放大器18等的NMOS電晶體N18之基板。藉此，NMOS電晶體N18之閾值電壓不管溫度如何皆固定。
其次，使用圖14，更加具體地對放大電路40B及箝位電路50B之動作進行說明。
放大電路40B及箝位電路50B以監控電壓VSS+Vthn與基準電壓VREFpw相等之方式，調整閾值電壓Vthn。
更具體而言，如圖14所示，於監控電壓VSS+Vthn小於基準電壓VREFpw之情形時，PMOS電晶體P42B之接通狀態變大。故而，相比於經由NMOS電晶體N42B向電壓VNN之放電，經由PMOS電晶體P42B自電源電壓VDD之充電變得較大，節點n5B之電壓Vpwell'變大。如此，則NMOS電晶體N51B之接通狀態變大。結果，節點n3B之井電壓Vpwell係以如下方式得到調整，即相比於經由PMOS電晶體P51B自接地電壓VSS之充電，經由NMOS電晶體N51B向電壓VNN(<VSS)之放電變得較大，井電壓Vpwell變小。即，以基板偏壓變大之方式得到調整，閾值電壓Vthn變大。從而，監控電壓VSS+Vthn以與基準電壓VREFpw相等之方式變大。
另一方面，於監控電壓VSS+Vthn大於基準電壓VREFpw之情形時，成為與上述相反之動作。即，以井電壓Vpwell變大之方式(以基板偏壓變小之方式)得到調整，閾值電壓Vthn變小。從而，監控電壓VSS+Vthn以與基準電壓VREFpw相等之方式變小。
其次，使用圖13，對定電流產生電路60B之動作進行說明。
如圖13所示，放大電路61B對定電壓Vbg與電阻22B之一端之電壓加以比較，並將該比較結果輸出至NMOS電晶體N2B之閘極。藉此，於包含PMOS電晶體P4B、NMOS電晶體N2B、及電阻22B之路徑中流通定電流IREF。該定電流IREF係用Vbg/R1(R1為電阻22B之電阻值)表示。即，定電流IREF依存於電阻22B之電阻值，反映電阻22B之溫度特性所致的差異。PMOS電晶體P4B、P5B構成電流鏡電路。藉此，於包含PMOS電晶體P5B及NMOS電晶體N3B之路徑中流通定電流IREF。而且，NMOS電晶體N3B、N4B構成電流鏡電路。藉此，向節點n4B(基準電壓產生電路20B)供給定電流IREF。
[第2實施形態之NMOS電晶體之構成]
其次，對第2實施形態之半導體裝置100中之NMOS電晶體N1B(N18)之構成進行說明。
圖15係表示第2實施形態之半導體裝置100中之NMOS電晶體N1B之第1例的剖視圖。圖16係表示第2實施形態之半導體裝置100中之NMOS電晶體N1B之第2例的剖視圖。
如圖15所示，於第1例中，NMOS電晶體N1B具有塊體MOSFET結構。更具體而言，NMOS電晶體N1B包含P型基板(P型井)101B、N型源極-汲極擴散層102B、閘極絕緣層103B、及閘極電極104B。N型源極-汲極擴散層102B設置於P型基板101B之表面。閘極絕緣層103B設置於P型基板101B上，且被N型源極-汲極擴散層102B夾著。閘極電極104B設置於閘極絕緣層103B上。
於如第1例般，NMOS電晶體N1B為塊體MOSFET結構之情形時，若對N型源極102B施加接地電壓VSS，對P型井101B施加大於接地電壓VSS之井電壓Vpwell，則PN接合成為順向偏壓。即，大電流會自P型井101B向N型源極102B流動。於第2實施形態中，為了防止PN接合之順向偏壓而設置箝位電路50B。箝位電路50B將井電壓Vpwell調整 為VNN以上VSS以下。藉此，井電壓Vpwell變成源極電壓(VSS)以下，能夠防止PN接合之順向偏壓。
如圖16所示，於第2例中，NMOS電晶體N1B具有SOIMOSFET結構。即，與第1例不同，NMOS電晶體N1B包含氧化膜105B。氧化膜105B設置於P型基板101B與N型源極-汲極擴散層102B之間。而且，於氧化膜105B上設置P型半導體層106B，於氧化膜105B之表面設置N型源極-汲極擴散層102B。
於如第2例般，NMOS電晶體N1B為SOIMOSFET結構之情形時，在P型基板101B與N型源極-汲極擴散層102B之間設置氧化膜105B。即，N型源極102B與P型井101B不相接。故而，就算對N型源極102B施加接地電壓VSS，對P型井施加大於接地電壓VSS之電壓，PN接合之順向偏壓亦不會成為問題。故而，於第2例之結構中，亦可以不設置箝位電路50B。
[第2實施形態之效果]
根據上述第2實施形態，基板偏壓產生電路16B對作為複製之NMOS電晶體N1B之閾值電壓Vthn之溫度特性所致的差異進行監控。基板偏壓16B以修正該閾值電壓Vthn之溫度特性所致的差異之方式，調整NMOS電晶體N1B之基板偏壓。
更具體而言，基板偏壓產生電路16B於溫度較高之情形時減小NMOS電晶體N1B之井電壓Vpwell，於溫度較小之情形時增大NMOS電晶體N1B之井電壓Vpwell。即，於溫度較高之情形時基板偏壓之絕對值變大，於溫度較小之情形時基板偏壓之絕對值變小。
如此，基板偏壓產生電路16B藉由調整井電壓Vpwell，能夠不管溫度如何皆使NMOS電晶體N1A之閾值電壓Vthn固定。繼而，基板偏壓產生電路16B將調整後之基板偏壓供給至感測放大器18等的NMOS電晶體N18。藉此，能夠使NMOS電晶體N18之閾值電壓固定，能夠 謀求產品之性能及可靠性之提高。
<第3實施形態>
以下使用圖17，對第3實施形態之半導體裝置進行說明。第3實施形態係上述第1實施形態之變化例。於上述第1實施形態中，基板偏壓產生電路16A藉由調整PMOS電晶體P1A之井電壓而調整基板偏壓。與此相對地，於第3實施形態中，藉由調整PMOS電晶體之源極電壓而調整基板偏壓。於第3實施形態中，對於與上述第1實施形態相同之方面省略說明，主要對不同之方面進行說明。
[第3實施形態之構成例]
首先，對第3實施形態之半導體裝置100之構成例進行說明。
圖17係表示第3實施形態之半導體裝置100中之基板偏壓產生電路16A的圖。
如圖17所示，基板偏壓產生電路16A包括基準電壓產生電路20A、監控電壓產生電路30A、及放大電路40A。
基準電壓產生電路20A包含NMOS電晶體N1A、N2A及電阻21A。電阻21A之一端電性連接於節點n3A，電阻21A之另一端電性連接於節點n1A。
監控電壓產生電路30A包含NMOS電晶體N3A及PMOS電晶體P1A。PMOS電晶體P1A之一端(源極)電性連接於節點n3A。PMOS電晶體P1A之另一端與閘極電性連接，且其等電性連接於節點n2A。向PMOS電晶體之基板供給電源電壓VDD。
放大電路40A之第1輸入端子電性連接於節點n1A，放大電路40A之第2輸入端子電性連接於節點n2A。放大電路40A之輸出端子電性連接於節點n3A。節點n3A電性連接於監控電壓產生電路30A的PMOS電晶體P1A之一端(源極)。而且，節點n3A電性連接於感測放大器18等的PMOS電晶體P18之源極。向PMOS電晶體P18之基板供給電源電壓 VDD。
[第3實施形態之動作例]
其次，對第3實施形態之半導體裝置100中之基板偏壓產生電路16A之動作例進行說明。
使用圖17，對基板偏壓產生電路16A之動作進行說明。
於第3實施形態中，基準電壓產生電路20A基於定電流I而產生基準電壓VREFpsrc(電壓Vpsrc-IR)。監控電壓產生電路30A對作為複製之PMOS電晶體P1A之閾值電壓Vthp進行監控，而產生監控電壓Vpsrc-Vthp。放大電路40A對基準電壓VREFpsrc與監控電壓Vpsrc-Vthp加以比較，並基於該比較結果而以基準電壓VREFpsrc與監控電壓Vpsrc-Vthp相等之方式產生源極電壓Vpsrc。利用該源極電壓Vpsrc，而調整PMOS電晶體P1A、P18之基板偏壓，其等之閾值電壓不管溫度如何皆固定。以下，更加詳細地進行說明。
如圖17所示，於基準電壓產生電路20A的包含電阻21A及NMOS電晶體N2A之路徑中，流通基於定電流IREF之定電流I。藉此，對節點n1A施加自節點n3A之源極電壓Vpsrc下降相當於電壓IR(R為電阻21A之電阻值)的量之電壓Vpsrc-IR。該電壓Vpsrc-IR成為基準電壓VREFpsrc。
另一方面，NMOS電晶體N1A、N3A構成電流鏡電路。故而，於包含PMOS電晶體P1A及NMOS電晶體N3A之路徑中，流通基於定電流IREF之定電流。而且，PMOS電晶體P1A為二極體連接。故而，對節點n2A施加自節點n3A之源極電壓Vpsrc下降相當於PMOS電晶體P1A之閾值電壓Vthp的量的監控電壓Vpsrc-Vthp。
基準電壓VREFpsrc(電壓Vpsrc-IR)被供給至放大電路40A之第1輸入端子，監控電壓Vpsrc-Vthp被供給至放大電路40A之第2輸入端子。放大電路40A以電壓Vpsrc-IR與監控電壓Vpsrc-Vthp相等之方 式，即以閾值電壓Vthp與電壓IR相等之方式，調整PMOS電晶體P1A之基板偏壓。更具體而言，放大電路40A產生源極電壓Vpsrc，並將源極電壓Vpsrc反饋至PMOS電晶體P1A之源極。電壓範圍成為VSS≦Vpsrc≦VDD。
另外，有時為了使PMOS電晶體P1A動作，需要源極電壓Vpsrc為VSS+Vthp以上。故而，亦可以於放大電路40A與節點n3A之間，設置調整源極電壓Vpsrc之電壓範圍的箝位電路。
於第3實施形態中，基板偏壓係源極電壓Vpsrc與電源電壓VDD之電壓差。
藉由將源極電壓Vpsrc施加於PMOS電晶體P1A之源極，PMOS電晶體P1A之閾值電壓Vthp變得與電壓IR相等。即，PMOS電晶體P1A之閾值電壓Vthp不管溫度如何皆固定。將以此方式產生之源極電壓Vpsrc施加於感測放大器18等的PMOS電晶體P18之源極。藉此，PMOS電晶體P18之閾值電壓不管溫度如何皆固定。
[第3實施形態之效果]
根據上述第3實施形態，基板偏壓產生電路16A對作為複製之PMOS電晶體P1A之閾值電壓Vthp之溫度特性所致的差異進行監控。繼而，基板偏壓16A以修正該閾值電壓Vthp的差異之方式，調整PMOS電晶體P1A之源極電壓Vpsrc從而調整PMOS電晶體P1A之基板偏壓。藉此，能夠獲得與第1實施形態相同的效果。
<第4實施形態>
以下使用圖18，對第4實施形態之半導體裝置進行說明。第4實施形態係上述第2實施形態之變化例。於上述第2實施形態中，基板偏壓產生電路16B藉由調整NMOS電晶體N1B之井電壓而調整基板偏壓。與此相對地，於第4實施形態中，藉由調整NMOS電晶體之源極電壓而調整基板偏壓。於第4實施形態中，對於與上述第2實施形態相 同之方面省略說明，主要對不同之方面進行說明。
[第4實施形態之構成例]
首先，對第4實施形態之半導體裝置100之構成例進行說明。
圖18係表示第4實施形態之半導體裝置100中之基板偏壓產生電路16B的圖。
如圖18所示，基板偏壓產生電路16B包括基準電壓產生電路20B、監控電壓產生電路30B、及放大電路40B。
基準電壓產生電路20B包含PMOS電晶體P1B、P2B及電阻21B。電阻21B之一端電性連接於節點n1B，電阻21B之另一端電性連接於節點n3B。
監控電壓產生電路30B包含PMOS電晶體P3B及NMOS電晶體N1B。NMOS電晶體N1B之一端與閘極電性連接，且其等電性連接於節點n2B。NMOS電晶體N1B之另一端電性連接於節點n3B。向NMOS電晶體N1B之基板供給接地電壓VSS。
放大電路40B之第1輸入端子電性連接於節點n1B，放大電路40B之第2輸入端子電性連接於節點n2B。放大電路40B之輸出端子電性連接於節點n3B。節點n3B電性連接於監控電壓產生電路30B的NMOS電晶體N1B之另一端(源極)。而且，節點n3B電性連接於感測放大器18等的NMOS電晶體N18之源極。向NMOS電晶體N18之基板供給接地電壓VSS。
[第4實施形態之動作例]
其次，對第4實施形態之半導體裝置100中之基板偏壓產生電路16B之動作例進行說明。
使用圖18，對基板偏壓產生電路16B之動作進行說明。
於第4實施形態中，基準電壓產生電路20B基於定電流I而產生基準電壓VREFnsrc(電壓Vnsrc+IR)。監控電壓產生電路30B對成為複製 之NMOS電晶體N1B之閾值電壓Vthn進行監控，而產生監控電壓Vnsrc+Vthn。放大電路40B對基準電壓VREFnsrc與監控電壓Vnsrc+Vthn加以比較，並基於該比較結果而以基準電壓VREFnsrc與監控電壓Vnsrc+Vthn相等之方式產生源極電壓Vnsrc。利用該源極電壓Vnsrc，而調整NMOS電晶體N1B、N18之基板偏壓，其等之閾值電壓不管溫度如何皆固定。以下更加詳細地進行說明。
如圖18所示，於基準電壓產生電路20B的包含電阻21B及PMOS電晶體P2B之路徑中，流通基於定電流IREF之定電流I。藉此，對節點n1B施加自節點n3B之源極電壓Vnsrc上升相當於電壓IR(R為電阻21B之電阻值)的量之電壓Vnsrc+IR。該電壓Vnsrc+IR成為基準電壓VREFnsrc。
另一方面，PMOS電晶體P1B、P3B構成電流鏡電路。故而，於包含NMOS電晶體N1B及PMOS電晶體P3B之路徑中，流通基於定電流IREF之定電流。而且，NMOS電晶體N1B為二極體連接。故而，對節點n2B施加自節點n3B之源極電壓Vnsrc上升相當於NMOS電晶體N1B之閾值電壓Vthn的量之監控電壓Vnsrc+Vthn。
基準電壓VREFnsrc(電壓Vnsrc+IR)被供給至放大電路40B之第1輸入端子，監控電壓Vnsrc+Vthn被供給至放大電路40B之第2輸入端子。放大電路40B以電壓Vnsrc+IR與監控電壓Vnsrc+Vthn相等之方式，即以閾值電壓Vthn與電壓IR相等之方式，調整NMOS電晶體N1B之基板偏壓。更具體而言，放大電路40B產生源極電壓Vnsrc，並將源極電壓Vnsrc反饋至NMOS電晶體N1B之源極。電壓範圍成為VSS≦Vnsrc≦VDD。
另外，有時為了使NMOS電晶體N1B動作需要源極電壓Vnsrc為VDD-vthn以下。故而，亦可以於放大電路40A與節點n3A之間，設置調整源極電壓Vnsrc之電壓範圍的箝位電路。
於第4實施形態中，基板偏壓係源極電壓Vnsrc與接地電壓VSS之電壓差。
藉由將源極電壓Vnsrc施加於NMOS電晶體N1B之源極，NMOS電晶體N1B之閾值電壓Vthn變得與電壓IR相等。即，NMOS電晶體N1B之閾值電壓Vthn不管溫度如何皆固定。將以此方式產生之源極電壓Vnsrc施加於感測放大器18等的NMOS電晶體N18之源極。藉此，NMOS電晶體N18之閾值電壓不管溫度如何皆固定。
[第4實施形態之效果]
根據上述第4實施形態，基板偏壓產生電路16B對作為複製之NMOS電晶體N1B之閾值電壓Vthn之溫度特性所致的差異進行監控。繼而，基板偏壓16B以修正該閾值電壓Vthn的差異之方式，調整NMOS電晶體N1B之源極電壓Vnsrc從而調整NMOS電晶體N1B之基板偏壓。藉此，能夠獲得與第2實施形態相同的效果。
<第5實施形態>
以下使用圖19至圖21，對第5實施形態之半導體裝置進行說明。於上述第1實施形態中，基板偏壓產生電路16A藉由調整PMOS電晶體P1A之基板偏壓，而不管溫度如何皆使PMOS電晶體P1A之閾值電壓固定。與此相對地，於第5實施形態中，基板偏壓產生電路16A使PMOS電晶體P1A之閾值電壓Vthp2適當偏移。此時，基板偏壓產生電路16A不管溫度如何皆使閾值電壓Vthp2的偏移量(傾斜)固定。於第5實施形態中，對於與上述第1實施形態相同之方面省略說明，主要對不同之方面進行說明。
[第5實施形態之構成例]
首先，對第5實施形態之半導體裝置100之構成例進行說明。
圖19係表示第5實施形態之半導體裝置100中之基板偏壓產生電路16A的圖。
如圖19所示，基板偏壓產生電路16A包括基準電壓產生電路20A、監控電壓產生電路30A、放大電路40A、及箝位電路50A。
基準電壓產生電路20A包含NMOS電晶體N1A、N2A、PMOS電晶體P10A、及電阻23A。PMOS電晶體P10A之一端與基板電性連接，且被供給電源電壓VDD。PMOS電晶體P10A之另一端與閘極電性連接，且電性連接於電阻23A之一端。電阻23A之另一端電性連接於節點n1A。電阻23A之電阻值可變。電阻23A例如為可變電阻元件。或者，電阻23A例如包含複數個電阻，能夠藉由開關而適當切換電阻。
[第5實施形態之動作例]
其次，對第5實施形態之半導體裝置100中之基板偏壓產生電路16A之動作例進行說明。
使用圖19，對基板偏壓產生電路16A之動作進行說明。
於第5實施形態中，基準電壓產生電路20A基於定電流I而產生基準電壓VREFnw(VDD-(Vthp1+IR))。監控電壓產生電路30A對作為複製之PMOS電晶體P1A之閾值電壓Vthp2進行監控，產生監控電壓VDD-Vthp2。放大電路40A將基準電壓VREFnw與監控電壓VDD-Vthp2加以比較，基於該比較結果而以基準電壓VREFnw與監控電壓VDD-Vthp2相等之方式產生井電壓Vnwell'。利用該井電壓Vnwell'(或井電壓Vnwell)，調整PMOS電晶體P1A、P18之基板偏壓。
此時，藉由改變電阻23A之電阻值，而使閾值電壓Vthp2偏移。即，基準電壓產生電路20A一面改變電阻23A之電阻值，一面調整PMOS電晶體P1A之基板偏壓。藉此，基準電壓產生電路20A以閾值電壓thp1為基準，而不管溫度如何皆使閾值電壓Vthp2的偏移量固定。以下，更加詳細地對基板偏壓產生電路16A之動作進行說明。
如圖19所示，於基準電壓產生電路20A的節點n4A，流通由定電流產生電路60A產生之定電流IREF。NMOS電晶體N1A、N2A構成電 流鏡電路。故而，於包含NMOS電晶體N2A、電阻23A、及PMOS電晶體P10A之路徑中，流通基於定電流IREF之定電流I。從而，對節點n1A施加自電源電壓VDD下降相當於PMOS電晶體P10A之閾值電壓Vthp1及電壓IR的量之電壓VDD-(Vthp1+IR)。閾值電壓Vthp1具有與閾值電壓Vthp2相同之溫度特性，且為不施加基板偏壓之情形時的PMOS電晶體P10A之閾值電壓。該電壓VDD-(Vthp1+IR)成為基準電壓VREFnw。
另一方面，NMOS電晶體N1A、N3A構成電流鏡電路。故而，於包含PMOS電晶體P1A及NMOS電晶體N3A之路徑中，流通基於定電流IREF之定電流。而且，PMOS電晶體P1A為二極體連接。故而，對節點n2A施加自電源電壓VDD下降相當於PMOS電晶體P1A之閾值電壓Vthp2的量之監控電壓VDD-Vthp2。
基準電壓VREFnw(電壓VDD-(Vthp1+IR))被供給至放大電路40A之第1輸入端子，監控電壓VDD-Vthp2被供給至放大電路40A之第2輸入端子。放大電路40A以使電壓VDD-(Vthp1+IR)與電壓VDD-Vthp2相等之方式，即以閾值電壓Vthp2與電壓Vthp1+IR相等之方式，調整PMOS電晶體P1A之基板偏壓。更具體而言，放大電路40A產生電壓Vnwell'，並經由箝位電路50A而將電壓Vnwell'反饋至PMOS電晶體P1A之基板。
箝位電路50A調整電壓Vnwell'之電壓範圍，而產生井電壓Vnwell。該井電壓Vnwell被供給至PMOS電晶體P1A之基板。電壓範圍成為VDD≦Vnwell≦VPP。
藉由將井電壓Vnwell施加於PMOS電晶體P1A之基板，PMOS電晶體P1A之閾值電壓Vthp2變得與電壓Vthp1+IR相等。此處，閾值電壓Vthp2與閾值電壓Vthp1具有相同之溫度特性。另一方面，閾值電壓Vthp2藉由基板偏壓而調整，閾值電壓Vthp1不藉由基板偏壓而調整。 即，基板偏壓所致之閾值電壓Vthp2的偏移量對應於電壓IR的變化量，不管溫度如何皆固定。從而，閾值電壓Vthp2藉由改變電阻23A之電阻值R，而以閾值電壓Vthp1為基準發生偏移。
[第5實施形態之效果]
圖20係表示比較例之半導體裝置中之PMOS電晶體之井電壓與閾值電壓之關係的圖。圖21係表示第5實施形態之半導體裝置100中之IR設定值與PMOS電晶體P1A(P18)之閾值電壓Vthp2之關係的圖。
於比較例中，藉由調整井電壓Vnwell(基板偏壓)，PMOS電晶體之閾值電壓Vthp發生偏移。此時，如圖20所示，於低溫(LT)時與高溫(HT)時，相對於井電壓Vnwell的變化量之閾值電壓Vthp的偏移量(傾斜)不同。故而，於溫度不同之情形時，難以將PMOS電晶體之閾值電壓Vthp設定為所希望之閾值電壓。
與此相對地，於第5實施形態中，基板偏壓產生電路16A藉由調整井電壓(基板偏壓)，而使具有溫度特性的PMOS電晶體P1A之閾值電壓Vthp2以具有相同之溫度特性的PMOS電晶體P10A之閾值電壓Vthp1為基準發生偏移。此時，閾值電壓Vthp2的偏移量由電壓IR，即電阻23A之電阻值R所決定。故而，如圖21所示，閾值電壓Vthp2的偏移量(傾斜)不管溫度如何皆固定(電壓IR)。從而，基板偏壓產生電路16A就算在溫度不同之情形時，亦能夠輕易將PMOS電晶體P2A之閾值電壓Vthp2設定為所希望之閾值電壓。
<第6實施形態>
以下使用圖22，對第6實施形態之半導體裝置進行說明。於上述第2實施形態中，基板偏壓產生電路16B藉由調整NMOS電晶體N1A之基板偏壓，而不管溫度如何皆使NMOS電晶體N1A之閾值電壓固定。與此相對地，於第6實施形態中，基板偏壓產生電路16B使NMOS電晶體N1B之閾值電壓Vthn2適當偏移。此時，基板偏壓產生電路16B不管 溫度如何皆使閾值電壓Vthn2的偏移量(傾斜)固定。於第6實施形態中，對於與上述第2實施形態相同之方面省略說明，主要對不同之方面進行說明。
[第6實施形態之構成例]
首先，對第6實施形態之半導體裝置100之構成例進行說明。
圖22係表示第6實施形態之半導體裝置100中之基板偏壓產生電路16B的圖。
如圖22所示，基板偏壓產生電路16B包括基準電壓產生電路20B、監控電壓產生電路30B、放大電路40B、及箝位電路50B。
基準電壓產生電路20B包含PMOS電晶體P1B、P2B、NMOS電晶體N10B、及電阻23B。NMOS電晶體N10B之一端與基板電性連接，且被供給接地電壓VSS。NMOS電晶體N1OB之另一端與閘極電性連接，且電性連接於電阻23B之一端。電阻23B之另一端電性連接於節點n1B。電阻23B之電阻值可變。電阻23B例如為可變電阻元件。或者，電阻23B例如包含複數個電阻，能夠藉由開關而適當切換電阻。
[第6實施形態之動作例]
其次，對第6實施形態之半導體裝置100中之基板偏壓產生電路16B之動作例進行說明。
使用圖22，對基板偏壓產生電路16B之動作進行說明。
於第6實施形態中，基準電壓產生電路20B基於定電流I而產生基準電壓VREFpw(VSS+(Vthn1+IR))。監控電壓產生電路30B對作為複製之NMOS電晶體N1B之閾值電壓Vthn2進行監控，而產生監控電壓VSS+Vthn2。放大電路40B對基準電壓VREFpw與監控電壓VSS+Vthn2加以比較，並基於該比較結果而以基準電壓VREFpw與監控電壓VSS+Vthn2相等之方式產生井電壓Vpwell'。利用該井電壓Vpwell'(或井電壓Vpwell)，而調整NMOS電晶體N1B、N18之基板偏 壓。
此時，藉由改變電阻23B之電阻值，而使閾值電壓Vthn2偏移。即，基準電壓產生電路20B一面改變電阻23B之電阻值，一面調整NMOS電晶體N1B之基板偏壓。藉此，基準電壓產生電路20B以閾值電壓Vthn1為基準，而不管溫度如何皆使閾值電壓Vthn2的偏移量固定。以下，更加詳細地對基板偏壓產生電路16B之動作進行說明。
如圖22所示，於基準電壓產生電路20B的節點n4B，流通利用定電流產生電路60B而產生之定電流IREF。PMOS電晶體P1B、P2B構成電流鏡電路。故而，於包含PMOS電晶體P2B、電阻23B、及NMOS電晶體N10B之路徑中，流通基於定電流IREF之定電流I。從而，對節點n1B施加自接地電壓VSS上升相當於NMOS電晶體N10B之閾值電壓Vthn1及電壓IR的量之電壓VSS+(Vthn1+IR)。閾值電壓Vthn1具有與閾值電壓Vthn2相同之溫度特性，且為不施加基板偏壓之情形時的NMOS電晶體N10B之閾值電壓。該電壓VSS+(Vthn1+IR)成為基準電壓VREFpw。
另一方面，PMOS電晶體P1B、P3B構成電流鏡電路。故而，於包含NMOS電晶體N1B及PMOS電晶體P3B之路徑中，流通基於定電流IREF之定電流。而且，NMOS電晶體N1B為二極體連接。故而，對節點n2B施加自接地電壓VSS上升相當於NMOS電晶體N1B之閾值電壓Vthn2的量的監控電壓VSS+Vthn2。
基準電壓VREFpw(電壓VSS+(Vthn1+IR))被供給至放大電路40B之第1輸入端子，監控電壓VSS+Vthn2被供給至放大電路40B之第2輸入端子。放大電路40B以電壓VSS+(Vthn1+IR)與電壓VSS+Vthn2相等之方式，即以閾值電壓Vthn2與電壓Vthn1+IR相等之方式，調整NMOS電晶體N1B之基板偏壓。更具體而言，放大電路40B產生電壓Vpwell'，並經由箝位電路50B而將電壓Vpwell'反饋至NMOS 電晶體N1B之基板。
箝位電路50B調整電壓Vpwell'之電壓範圍，而產生井電壓Vpwell。該井電壓Vpwell被供給至NMOS電晶體N1B之基板。電壓範圍成為VNN≦Vpwell≦VSS。
藉由將井電壓Vpwell施加於NMOS電晶體N1B之基板，NMOS電晶體N1B之閾值電壓Vthn2變得與電壓Vthn1+IR相等。此處，閾值電壓Vthn2與閾值電壓Vthn1具有相同之溫度特性。另一方面，閾值電壓Vthn2藉由基板偏壓而調整，閾值電壓Vthn1不藉由基板偏壓而調整。即，基板偏壓所致之閾值電壓Vthn2的偏移量對應於電壓IR的變化量，不管溫度如何皆固定。從而，閾值電壓Vthn2藉由改變電阻23B之電阻值R，而以閾值電壓Vthn1為基準發生偏移。
[第6實施形態之效果]
根據上述第6實施形態，基板偏壓產生電路16B藉由調整井電壓(基板偏壓)，而使具有溫度特性的NMOS電晶體N1B之閾值電壓Vthn2以具有相同之溫度特性的NMOS電晶體N10B之閾值電壓Vthn1為基準發生偏移。此時，閾值電壓Vthn2的偏移量由電壓IR，即電阻23B之電阻值R所決定。故而，閾值電壓Vthn2的偏移量(傾向)不管溫度如何皆固定(電壓IR)。從而，基板偏壓產生電路16B就算在溫度不同之情形時，亦能夠輕易將NMOS電晶體N2B之閾值電壓Vthn2設定為所希望之閾值電壓。
<第7實施形態>
以下使用圖23，對第7實施形態之半導體裝置進行說明。第7實施形態係上述第5實施形態之變化例。於上述第5實施形態中，基板偏壓產生電路16A藉由調整PMOS電晶體P1A之井電壓而調整基板偏壓。與此相對地，於第7實施形態中，藉由調整PMOS電晶體P1A之源極電壓而調整基板偏壓。於第7實施形態中，對於與上述第5實施形態相同 之方面省略說明，主要對不同之方面進行說明。
[第7實施形態之構成例]
首先，對第7實施形態之半導體裝置100之構成例進行說明。
圖23係表示第7實施形態之半導體裝置100中之基板偏壓產生電路16A的圖。
如圖23所示，基板偏壓產生電路16A包括基準電壓產生電路20A、監控電壓產生電路30A、及放大電路40A。
基準電壓產生電路20A包含NMOS電晶體N1A、N2A、PMOS電晶體P10A、及電阻23A。PMOS電晶體P10A之一端與基板電性連接，且電性連接於節點n3A。PMOS電晶體P10A之另一端與閘極為二極體連接，且其等電性連接於電阻23A之一端。電阻23A之另一端電性連接於節點n1A。
監控電壓產生電路30A包含NMOS電晶體N3A及PMOS電晶體P1A。PMOS電晶體P1A之一端(源極)電性連接於節點n3A。PMOS電晶體P1A之另一端與閘極為二極體連接，且其等電性連接於節點n2A。向PMOS電晶體之基板供給電源電壓VDD。
放大電路40A之第1輸入端子電性連接於節點n1A，放大電路40A之第2輸入端子電性連接於節點n2A。放大電路40A之輸出端子電性連接於節點n3A。節點n3A電性連接於監控電壓產生電路30A的PMOS電晶體P1A之一端(源極)。而且，節點n3A電性連接於感測放大器18等的PMOS電晶體P18之源極。向PMOS電晶體P18之基板供給電源電壓VDD。
[第7實施形態之動作例]
其次，對第7實施形態之半導體裝置100中之基板偏壓產生電路16A之動作例進行說明。
使用圖23，對基板偏壓產生電路16A之動作進行說明。
於第7實施形態中，基準電壓產生電路20A基於定電流I而產生基準電壓VREFpsrc(Vpsrc-(Vthp1+IR))。監控電壓產生電路30A對成為複製之PMOS電晶體P1A之閾值電壓Vthp2進行監控，而產生監控電壓Vpsrc-Vthp2。放大電路40A對基準電壓VREFpsrc與監控電壓Vpsrc-Vthp2加以比較，並基於該比較結果而以基準電壓VREFpsrc與監控電壓Vpsrc-Vthp2相等之方式產生源極電壓Vpsrc。利用該源極電壓Vpsrc，而調整PMOS電晶體P1A、P18之基板偏壓。以下，更加詳細地對基板偏壓產生電路16A之動作進行說明。
如圖23所示，於基準電壓產生電路20A的包含NMOS電晶體N2A、電阻23A、及PMOS電晶體P10A之路徑中，流通基於定電流IREF之定電流I。藉此，對節點n1A施加自節點n3A之源極電壓Vpsrc下降相當於閾值電壓Vthp1及電壓IR的量之電壓Vpsrc-(Vthp1+IR)。該電壓Vpsrc-(Vthp1+IR)成為基準電壓VREFpsrc。
另一方面，NMOS電晶體N1A、N3A構成電流鏡電路。故而，於包含PMOS電晶體P1A及NMOS電晶體N3A之路徑中，流通基於定電流IREF之定電流。而且，PMOS電晶體P1A為二極體連接。故而，對節點n2A施加自節點n3A之源極電壓Vpsrc下降相當於PMOS電晶體P1A之閾值電壓Vthp2的量的監控電壓Vpsrc-Vthp2。
基準電壓VREFpsrc(電壓Vpsrc-(Vthp1+IR))被供給至放大電路40A之第1輸入端子，監控電壓Vpsrc-Vthp2被供給至放大電路40A之第2輸入端子。放大電路40A以電壓Vpsrc-(Vthp1+IR)與監控電壓Vpsrc-Vthp2相等之方式，即以閾值電壓Vthp2與電壓(Vthp1+IR)相等之方式，調整PMOS電晶體P1A之基板偏壓。更具體而言，放大電路40A產生源極電壓Vpsrc，並將源極電壓Vpsrc反饋至PMOS電晶體P1A之源極。電壓範圍成為VSS≦Vpsrc≦VDD。
另外，有時為了使PMOS電晶體P1A動作，需要源極電壓Vpsrc為 VSS+Vthp以上。故而，亦可以於放大電路40A與節點n3A之間，設置調整源極電壓Vpsrc之電壓範圍的箝位電路。
藉由將源極電壓Vpsrc施加於PMOS電晶體P1A之源極，PMOS電晶體P1A之閾值電壓Vthp2變得與電壓Vthp1+IR相等。
[第7實施形態之效果]
根據上述第7實施形態，基板偏壓產生電路16A藉由調整源極電壓(基板偏壓)，而使具有溫度特性的PMOS電晶體P1A之閾值電壓Vthp2以具有相同之溫度特性的PMOS電晶體P10A之閾值電壓Vthp1為基準發生偏移。此時，閾值電壓Vthp2的偏移量由電壓IR，即電阻23A之電阻值R所決定。藉此，能夠獲得與第5實施形態相同的效果。
<第8實施形態>
以下使用圖24，對第8實施形態之半導體裝置進行說明。第8實施形態係上述第6實施形態之變化例。於上述第6實施形態中，基板偏壓產生電路16B藉由調整NMOS電晶體N1B之井電壓而調整基板偏壓。與此相對地，於第8實施形態中，藉由調整NMOS電晶體N1B之源極電壓而調整基板偏壓。於第8實施形態中，對於與上述第6實施形態相同之方面省略說明，主要對不同之方面進行說明。
[第8實施形態之構成例]
首先，對第8實施形態之半導體裝置100之構成例進行說明。
圖24係表示第8實施形態之半導體裝置100中之基板偏壓產生電路16B的圖。
如圖24所示，基板偏壓產生電路16B包括基準電壓產生電路20B、監控電壓產生電路30B、及放大電路40B。
基準電壓產生電路20B包含PMOS電晶體P1B、P2B、NMOS電晶體N10B、及電阻23B。NMOS電晶體N10B之一端與基板電性連接，且電性連接於節點n3B。NMOS電晶體N10B之另一端與閘極為二極體連 接，且其等電性連接於電阻23B之一端。電阻23B之另一端電性連接於節點n1B。
監控電壓產生電路30B包含PMOS電晶體P3B及NMOS電晶體N1B。NMOS電晶體N1B之一端(源極)電性連接於節點n3B。NMOS電晶體N1B之另一端與閘極為二極體連接，且其等電性連接於節點n2B。向NMOS電晶體N1B之基板供給接地電壓VSS。
放大電路40B之第1輸入端子電性連接於節點n1B，放大電路40B之第2輸入端子電性連接於節點n2B。放大電路40B之輸出端子電性連接於節點n3B。節點n3B電性連接於監控電壓產生電路30B的NMOS電晶體N1B之一端(源極)。而且，節點n3B電性連接於感測放大器18等的NMOS電晶體N18之源極。向NMOS電晶體N18之基板供給接地電壓VSS。
[第8實施形態之動作例]
其次，對第8實施形態之半導體裝置100中之基板偏壓產生電路16B之動作例進行說明。
使用圖24，對基板偏壓產生電路16B之動作進行說明。
於第8實施形態中，基準電壓產生電路20B基於定電流I而產生基準電壓VREFnsrc(電壓Vnsrc+(Vthn1+IR))。監控電壓產生電路30B對成為複製之NMOS電晶體N1B之閾值電壓Vthn2進行監控，而產生監控電壓Vnsrc+Vthn2。放大電路40B對基準電壓VREFnsrc與監控電壓Vnsrc+Vthn2加以比較，並基於該比較結果而以基準電壓VREFnsrc與監控電壓Vnsrc+Vthn2相等之方式產生源極電壓Vnsrc。利用該源極電壓Vnsrc，而調整NMOS電晶體N1B、N18之基板偏壓。以下，更加詳細地對基板偏壓產生電路16B之動作進行說明。
如圖24所示，於基準電壓產生電路20B的包含PMOS電晶體P2B、電阻23B、及NMOS電晶體N10B之路徑中，流通基於定電流IREF之定 電流I。藉此，對節點n1B施加自節點n3B之源極電壓Vnsrc上升相當於閾值電壓Vthn1及電壓IR的量之電壓Vnsrc+(Vthn1+IR)。該電壓Vnsrc+(Vthn1+IR)成為基準電壓VREFnsrc。
另一方面，PMOS電晶體P1B、P3B構成電流鏡電路。故而，於包含NMOS電晶體N1B及PMOS電晶體P3B之路徑中，流通基於定電流IREF之定電流。而且，NMOS電晶體N1B為二極體連接。故而，對節點n2B施加自節點n3B之源極電壓VnsrG上升相當於NMOS電晶體N1B之閾值電壓Vthn2的量的監控電壓Vnsrc+Vthn2。
基準電壓VREFnsrc(電壓Vn5rc+(Vthn1+IR))被供給至放大電路40B之第1輸入端子，監控電壓Vnsrc+Vthn2被供給至放大電路40B之第2輸入端子。放大電路40B以電壓Vnsrc+(Vthn1+IR)與監控電壓Vnsrc+Vthn2相等之方式，即以閾值電壓Vthn2與電壓(Vthn1+IR)相等之方式，調整NMOS電晶體N1B之基板偏壓。更具體而言，放大電路40B產生源極電壓Vnsrc，並將源極電壓Vnsrc反饋至NMOS電晶體N1B之源極。電壓範圍成為VSS≦Vnsrc≦VDD。
另外，有時為了使NMOS電晶體N1B動作，需要源極電壓Vnsrc為VDD-Vthn以下。故而，亦可以於放大電路40A與節點n3A之間，設置調整源極電壓Vnsrc之電壓範圍的箝位電路。
藉由將源極電壓Vnsrc施加於NMOS電晶體N1B之源極，NMOS電晶體N1B之閾值電壓Vthn2變得與電壓Vthn1+IR相等。
[第8實施形態之效果]
根據上述第8實施形態，基板偏壓產生電路16A藉由調整源極電壓(基板偏壓)，而使具有溫度特性的NMOS電晶體N1A之閾值電壓Vthn2以具有相同之溫度特性的NMOS電晶體N10A之閾值電壓Vthn1為基準發生偏移。此時，閾值電壓Vthn2的偏移量由電壓IR，即電阻23A之電阻值R所決定。藉此，能夠獲得與第6實施形態相同的效果。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提出的，並非意圖限定發明之範圍。該等新穎的實施形態能以其他各種方式實施，且能夠在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於請求項中所記載之發明及其均等的範圍內。

Claims (9)

  1. 一種半導體裝置，其特徵在於包括：第1電路、第2電路及第3電路；且上述第1電路係基於第1電流而產生第1電壓，且對其所連接之上述第3電路供給上述第1電壓；上述第2電路係其包含具有第1端子、第2端子、及第1閘極之第1導電型之第1電晶體，且基於上述第1端子與上述第2端子之間之電壓差產生第2電壓，且對其所連接之上述第3電路供給上述第2電壓；上述第3電路係將上述第1電壓與上述第2電壓加以比較，基於該比較結果而產生調整上述第1電晶體之基板偏壓之第3電壓。
  2. 如請求項1之半導體裝置，其中上述第3電壓被供給至上述第1電晶體之井。
  3. 如請求項1之半導體裝置，其中上述第3電壓被供給至上述第1端子。
  4. 如請求項1之半導體裝置，其中上述第2電路進而包含與上述第1導電型不同之第2導電型之第2電晶體，該第2電晶體具有第3端子、第4端子、及第2閘極，且上述第3端子連接於上述第2端子及上述第1閘極。
  5. 如請求項1之半導體裝置，其中上述第1電路包含：與上述第1導電型不同之第2導電型之第3電晶體，其具有第5端子、第6端子、及第3閘極，上述第5端子連接於上述第3電路；以及電阻，其包含第7端子及第8端子，且上述第7端子連接於上述第5端子。
  6. 如請求項5之半導體裝置，其中上述第1電路進而包含上述第1導電型之第4電晶體，該第4電晶體具有第9端子、第10端子、及第4閘極，且上述第9端子及上述第4閘極連接於上述第8端子，上述第10端子與井連接。
  7. 如請求項1之半導體裝置，其中上述第3電路包含：上述第1導電型之第5電晶體，其具有第11端子、第12端子、及第5閘極，且上述第11端子與第5閘極連接；與上述第1導電型不同之第2導電型之第6電晶體，其具有第13端子、第14端子、及第6閘極，且上述第13端子連接於上述第11端子；上述第1導電型之第7電晶體，其具有第15端子、第16端子、及第7閘極，且上述第7閘極連接於上述第5閘極；以及第2導電型之第8電晶體，其具有第17端子、第18端子、及第8閘極，且上述第17端子連接於上述第15端子。
  8. 如請求項1之半導體裝置，其進而包括第5電路，其係基於上述第3電壓而產生第4電壓，且連接於上述第2電路。
  9. 如請求項8之半導體裝置，其中上述第3電路包含：上述第1導電型之第5電晶體，其具有第11端子、第12端子、及第5閘極，且上述第11端子與第5閘極連接；與上述第1導電型不同之第2導電型之第6電晶體，其具有第13端子、第14端子、及第6閘極，且上述第13端子連接於上述第11端子；上述第1導電型之第7電晶體，其具有第15端子、第16端子、及第7閘極，且上述第7閘極連接於上述第5閘極；以及第2導電型之第8電晶體，其具有第17端子、第18端子、及第8 閘極，且上述第17端子連接於上述第15端子；而且上述第5電路包含：上述第1導電型之第9電晶體，其具有第19端子、第20端子、及第9閘極，且第9閘極連接於上述15端子；以及上述第2導電型之第10電晶體，其具有第21端子、第22端子、及第10閘極，且第21端子連接於上述第19端子。
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