TWI616927B - 晶圓接合的表面封裝 - Google Patents

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威利 瑞奇曼第
葛蘭 葛雷斯
安拿 莫希
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Abstract

揭露與封裝層之晶圓接合之技術。提供第一半導體基板。接著於第一半導體基板之頂部上形成封裝層。封裝層係由封裝材料形成，封裝材料在其暴露至氧化劑時製造穩定的氧化物。第一接合層係形成於封裝層之頂部。其次，提供第二半導體基板。第二接合層係形成於第二接合層之頂部上。之後，藉由使第一接合層附接至第二接合層，第一半導體基板接合至第二半導體基板。

Description

晶圓接合的表面封裝
本發明之實施例大體上關於半導體晶圓接合程序。更特別地，本發明之實施例關於半導體晶圓接合程序之表面封裝層。
矽為普遍地用於裝配現代電子元件中半導體裝置之半導體材料，諸如平板電腦、行動電話、及膝上型/筆記型電腦。然而，本產業中技術進步已演進到一個點，其中矽作為裝配半導體裝置之基體材料的能力在提供現代顧客需要及期待方面變成不夠，諸如較低電力消耗及較高性能。結果，努力探索替代材料以發現適當的矽的取代或補充。研究已揭露鍺為最有希望之該等半導體材料之一。
102‧‧‧鍺基板
104‧‧‧基板
106‧‧‧薄氧化物層
108‧‧‧薄氧化鍺層
111、211‧‧‧鰭
112、213‧‧‧介面區
200‧‧‧異質接合基板堆疊
202、702‧‧‧第一基板
203、205、210、212‧‧‧頂部表面
204、704‧‧‧第二基板
206‧‧‧接合氧化物層
206A‧‧‧第一接合氧化物層
206B‧‧‧第二接合氧化物層
208‧‧‧封裝層
300‧‧‧第一接合基板
302、402‧‧‧羥基終端
400‧‧‧第二接合基板
502‧‧‧接合點
600‧‧‧非平面finFET電晶體
602‧‧‧填充金屬層
603‧‧‧功函數金屬層
604‧‧‧閘極介電層
606‧‧‧源極區
608‧‧‧汲極區
610‧‧‧通道區
700‧‧‧插入器
706‧‧‧球柵陣列
708‧‧‧金屬互連
710‧‧‧通孔
712‧‧‧穿越矽通孔
714‧‧‧嵌入裝置
800‧‧‧運算裝置
802‧‧‧積體電路晶粒
804‧‧‧中央處理單元
806‧‧‧晶粒上記憶體
808‧‧‧通訊晶片
810‧‧‧揮發性記憶體
812‧‧‧非揮發性記憶體
814‧‧‧圖形處理單元
816‧‧‧數位信號處理器
820‧‧‧晶片組
822‧‧‧天線
824‧‧‧觸控螢幕顯示器
826‧‧‧觸控螢幕控制器
828‧‧‧電池
828‧‧‧全球定位系統裝置
830‧‧‧羅盤
832‧‧‧動作感測器
834‧‧‧揚聲器
836‧‧‧相機
838‧‧‧使用者輸入裝置
840‧‧‧大量儲存裝置
842‧‧‧加密處理器
t1、t2、t3、t4、t5‧‧‧厚度
圖1A描繪具有第一基板及第二基板之傳統異質接合晶圓結構的截面圖。
圖1B描繪從傳統異質接合晶圓結構形成之傳統鰭的截面圖。
圖2A描繪依據本發明之實施例之具封裝層之異質接合晶圓結構的截面圖。
圖2B描繪依據本發明之實施例從具封裝層之異質接合晶圓結構形成之鰭的截面圖。
圖3A-3D描繪依據本發明之實施例之準備用於與第二基板接合的第一基板之方法的截面圖。
圖4A-4C描繪依據本發明之實施例之準備用於與第一基板接合的第二基板之方法的截面圖。
圖5A-5B描繪依據本發明之實施例接合第一基板與第二基板之方法的截面圖。
圖6A描繪依據本發明之實施例之包括具有藉由氧化物層而異質性附接至基板之封裝層之鰭之非平面finFFT裝置的等角視圖。
圖6B描繪依據本發明之實施例之包括具有藉由氧化物層而異質性附接至基板之封裝層之鰭之非平面finFFT裝置的截面圖。
圖7描繪實施本發明之一或多個實施例之插入器。
圖8描繪依據本發明之實施例建立之運算裝置。
【發明內容與實施方式】
文中所描述者為包括封裝層之接合基板堆疊及其裝配方法。在下列描述中，將使用熟悉本技藝之人士一般採用之用詞描述說明性的實施之各種面向以傳達他們工作的實質給其他熟悉本技藝之人士。然而，對於熟悉本技藝之人士將顯而易見的是可僅以若干所描述之面向實現本發明。為予說明，提出特定數量、材料及組態以便提供說明性的實施之徹底了解。然而，對於熟悉本技藝之人士將顯而易見的是可無特定細節而實現本發明。在其他狀況下，省略或簡化熟知部件以免混淆描繪實施。
將以最有助於了解本發明之方式依次描述各式作業最為多個個別作業，然而，描述之順序不應視為暗示該些作業為必須依照之順序。尤其，該些作業不需以所呈現之順序實施。
本發明之實施例指向結合封裝層用於接合第一基板至第二基板之方法。在本發明之一實施例中，提供第一基板。在實施例中，第一基板係以半導體材料形成，當半導體材料氧化時製造亞氧化物。在實施例中，半導體材料為鍺。封裝層接著形成於第一基板之頂部表面上。之後，第一接合氧化物層接著沉積於封裝層上。封裝層藉由禁止第一接合氧化物層接觸第一基板而防止第一基板之氧化。在實施例中，封裝層係以當氧化時製造穩定的氧化物之材料形成。在實施例中，材料為矽。提供第二基板，諸如矽基板。第二接合氧化物層係沉積於第二基板之頂部表面上。接著藉由使第一接合氧化物層附接至第二接合氧化 物層而將第二基板及第一基板接合在一起。封裝層防止第一基板於接合期間的氧化，因而藉由實質上最小化第一基板從第二基板剝離之可能性而於第一及第二基板之間製造堅固接合。
如圖1A中所示，晶圓接合之技術採用薄氧化物層106以附接鍺基板102與以諸如矽之不同半導體材料形成之另一基板104。當氧化物層106沉積於裸鍺上時，氧化可自然地發生於氧化物層106及鍺基板102間之介面，藉以形成薄氧化鍺層108。另一方面，當氧化物層106化學地接合半導體基板104至鍺基板102時，製造水分子作為化學接合之副產品。水分子進一步氧化鍺基板以及溶解從沉積處理形成之氧化鍺層。下游半導體程序亦導致鍺基板之進一步氧化。例如，如圖1B中所示，可藉由圖案化鍺基板102而形成鰭111。藉由形成鰭111，鍺基板102及氧化物層106間之暴露之介面區112可允許鍺基板102於下游半導體程序期間進一步氧化。氧化鍺層108為不穩定的氧化物層，造成鍺基板102及矽基板104間之不良黏附。另一方面，氧化鍺層108易於溶解於水中。同樣地，藉由從氧化物層106剝離，鍺基板102易於與矽基板104分離。
圖2A描繪依據本發明之實施例之具封裝層208之異質接合基板堆疊200的截面圖。在實施例中，第一基板202為缺乏穩定的氧化物相之半導體材料。即當半導體材料暴露於諸如氧(O2)及/或水(H2O)之氧化劑 時，半導體材料形成不穩定的氧化物材料。在實施例中，第一半導體材料為鍺。提供第二基板204。第二基板204可為用於半導體裝配之任何合適基板。在實施例中，第二基板204為塊單晶矽基板。
接合氧化物層206係置於第一基板202及第二基板204之間。在實施例中，接合氧化物層206係直接置於第二基板204及封裝層208之間。接合氧化物層206使封裝層208及第一基板202附接至第二基板204以形成異質結構，諸如異質接合基板堆疊200。異質接合基板堆疊200接著可用以形成半導體裝置或複數半導體裝置，諸如圖6中所描繪之非平面finFET裝置。接合氧化物層206可以可將基板接合在一起之任何合適材料形成。在實施例中，接合氧化物層206係以氧化矽(SiOx)形成。在特定實施例中，接合氧化物層206係以二氧化矽(SiO2)形成。接合氧化物層206可以藉由接合程序融合在一起之二個別接合氧化物層組成，諸如氧化物擴散接合程序。
封裝層208係直接置於第一基板202之頂部表面203上。封裝層208防止諸如鍺基板之第一基板202於氧化物材料沉積期間氧化。另一方面，封裝層208吸收氧化物擴散接合程序期間製造之水副產品。封裝層208亦可從下游半導體程序最小化第一基板202之氧化。例如，如圖2B中所示，可藉由圖案化第一基板202形成鰭211。藉由形成鰭211，接近鰭211邊緣之暴露之介面區213可易受影響而暴露至來自下游半導體程序之水。然 而，因為不穩定的氧化物不存在於第一基板202及封裝層208間之介面，鰭211不易剝落。基本上，封裝層208作為鈍化層以防止及/或最小化第一基板202在介面之氧化。防止及/或最小化第一基板之氧化允許第二基板204及第一基板202之間形成堅固接合。在實施例中，封裝層208係以當暴露至諸如O2及/或H2O之氧化劑時形成穩定的氧化物相之材料形成。封裝層可形成至具有足以防止第一基板202之氧化的厚度。在實施例中，封裝層208具有範圍從2至6nm之厚度。在特定實施例中，封裝層208具有約4nm之厚度。另一方面，在實施例中，封裝層208係以可異質外延生長於第一基板202上之材料形成。在實施例中，封裝層208係以當氧化時形成穩定的氧化物之材料形成。在實施例中，封裝層係以矽形成。在特定實施例中，封裝層208為磊晶矽。
圖3A-5B描繪依據本發明之實施例之形成異質接合基板堆疊200的方法。更具體地，圖3A-3D描繪依據本發明之實施例之形成與第二接合基板400接合之第一接合基板300之方法的截面圖。圖4A-4C描繪依據本發明之實施例之形成與第一接合基板300接合之第二接合基板400之方法的截面圖。圖5A-5B描繪依據本發明之實施例第一接合基板300與第二接合基板400接合之方法的截面圖。
現在參照圖3A-3D，描繪形成第一接合基板300之方法。在圖3A中，提供具頂部表面203之第一基 板202。在實施例中，第一基板202係以缺乏穩定的氧化物相之材料形成。即，當材料暴露至諸如O2及/或H2O之氧化劑時形成不穩定的氧化物材料。不穩定的氧化物材料可為亞氧化物材料，其小於理想化學計量。例如，理想化學計量氧化鍺(GeO2)可具有2：1之氧-鍺比。小於非理想化學計量氧化鍺(例如GeOx，其中x小於2)可具有小於2：1之氧-鍺比(即GeO1.5或GeO1.8)。不穩定的氧化物材料易受影響而與外部環境反應。第一基板202可以形成不穩定的氧化物之任何材料形成。在實施例中，第一基板202係以鍺形成。在實施例中，第一基板202係以形成不穩定的氧化物之其他材料形成，諸如但不侷限於砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化鋁鎵(AlGaAs)、及銦錫(InSb)。在實施例中，第一基板202係以塊鍺基板形成。在實施例中，第一基板202係以包括至少50% Ge之半導體材料形成。在特定實施例中，第一基板202係以包括至少90% Ge之半導體材料形成。在實施例中，第一基板202之至少頂部表面係以當暴露至氧化劑時形成不穩定的氧化物之材料形成。
其次，如圖3B中所示，封裝層208係形成於第一基板202之頂部表面203上。在實施例中，封裝層208係以具有穩定的氧化物相之材料形成。即，當暴露至諸如但不侷限於O2及/或H2O之氧化劑時未形成不穩定的氧化物之材料。在實施例中，封裝層208係以矽形成。在特定實施例中，封裝層208為磊晶矽。在實施例中，封裝 層208為磊晶矽及第一基板202為鍺。封裝層208可異質外延生長於第一基板202上，使得封裝層208被鎖入第一基板202之一或多個結晶取向。同樣地，封裝層208可與第一基板202之晶格結構整合。另一方面，封裝層208可沉積作為非晶形膜。封裝層208可以本技藝中熟知之任何合適程序形成，諸如但不侷限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、及分子束磊晶(MBE)。在實施例中，封裝層208具有厚度t1，足以鈍化第一基板202之頂部表面203，防止第一基板202發生氧化。另一方面，封裝層208之厚度f1足以吸收於晶圓接合程序期間製造之實質上所有水副產品，防止水接觸第一基板202之頂部表面203。在實施例中，封裝層208之厚度t1範圍從2nm至6nm。在特定實施例中，封裝層208之厚度t1約4nm。
如圖3C中所示，接著於封裝層208之頂部表面209上形成第一接合氧化物層206A，藉以形成第一接合基板300。第一接合氧化物層206A具有頂部表面210。第一接合氧化物層206A可以可化學地接合至另一材料的材料形成，諸如以下描述之圖4B中第二接合氧化物層206B。在實施例中，第一接合氧化物層206A係以氧化物材料形成。例如，在一實施例中，第一接合氧化物層206A為SiOx。在特定實施例中，接合氧化物層206A為SiO2。第一接合氧化物層206A經形成而具有厚度t2，足以當黏合至另一接合層時形成強力接合。厚度t2致能具 有可耐受典型晶圓處理力量以及後續半導體處理之接合強度的接合形成。在實施例中，接合強度範圍從2-3J/m2。另一方面，在實施例中，厚度t2夠薄而致能與其他裝置整合，諸如未形成於接合氧化物層206A上之鄰近裝置。同樣地，在實施例中，第一接合氧化物層206A之厚度t2範圍從25nm至75nm。在特定實施例中，第一接合氧化物層206A之厚度t2為50nm。第一接合氧化物層206A可藉由任何合適沉積處理形成，諸如化學氣相沉積(CVD)或物理氣相沉積(PVD)。另一方面，可藉由氧化形成第一接合氧化物層206A，其中消耗一部分封裝層208以形成氧化物材料。在實施例中，封裝層208之頂部被氧化為第一接合氧化物層206A。在該等實施例中，封裝層208最初形成為具有與最後封裝層厚度t1及最後第一氧化物層厚度t2總和相等之厚度t3，以補償氧化程序期間封裝材料之消耗及體積膨脹。
其次，在圖3D中，第一接合基板300準備用於接合。在實施例中，第一接合基板300之準備包括處理第一接合氧化物層206A之頂部表面210以最大化羥基(OH)終端302之群體數目。每一OH終端302為活性部位，其中可形成化學接合。最大化第一接合氧化物層206A之頂部表面210的OH終端302製造更多活性部位，其中可發生化學接合。同樣地，第一接合氧化物層206A可形成較強化學接合。在特定實施例中，第一接合氧化物層206A之頂部表面210係由電漿程序或溼式化學 處理活化。在實施例中，電漿程序為氧電漿程序，諸如室溫下O2灰分。另一方面，在實施例中，溼式化學處理為以包含鹽酸之化學混合物的RCA清潔。在實施例中，藉由暴露第一接合氧化物層206A之頂部表面210至諸如過氧化氫(H2O2)之化學溶液而實施最大化OH終端302。
在圖4A-4C中，描繪依據本發明之實施例之形成第二接合基板400的方法。在圖4A中，最初提供具頂部表面205之第二基板204。第二基板204可為用於半導體裝置裝配之任何合適基板。例如，在實施例中，第二基板204為塊單晶矽基板。在替代實施例中，第二基板204為藍寶石基板。
之後，在圖4B中，依據本發明之實施例，直接在第二基板204之頂部表面205上形成第二接合氧化物層206B，以形成第二接合基板400。在實施例中，第二接合氧化物層206B具有頂部表面212。第二接合氧化物層206B之頂部表面212亦為第二接合基板400之頂部表面212。第二接合氧化物層206B可以可與第一氧化物層206A化學地接合之任何合適氧化物層形成。在實施例中，第二接合氧化物層206B係以與第一接合氧化物層206A相同的材料形成。另一方面，第二接合氧化物層206B係以與第一接合氧化物層206A不同的材料形成。在實施例中，第二接合氧化物層206B係以SiOx形成。在特定實施例中，第二接合氧化物層206B係以SiO2形成。第二接合氧化物層206B具有厚度t4足以致能與第一接合氧 化物層206A之強化學接合，以耐受晶圓處理及後續半導體處理。在實施例中，第二接合氧化物層206B之厚度t4範圍從25nm至75nm。在特定實施例中，第二接合氧化物層206B之厚度t4為50nm。
其次，在圖4C中，第二接合基板400準備用於接合。類似於以上圖3D中所描述之第一接合氧化物層206A之頂部表面210，處理第二接合氧化物層206B之頂部表面212以最大化羥基(OH)終端402之群體數目。增加OH終端402之數量允許第二接合氧化物層206B製造與第一接合氧化物層206A之強化學接合。以下討論依據本發明之實施例之形成強化學接合的程序。
圖5A描繪第一接合基板300及第二接合基板400相互對齊進行接合。第一接合氧化物層206A上之OH終端302可指向第二接合氧化物層206B上之OH終端402。
之後，如圖5B中所描繪，第一接合基板300與第二接合基板400接合，藉以形成依據本發明之實施例之異質接合基板堆疊200。在實施例中，第一接合基板300之第一接合氧化物206A於接合點502與第二接合基板400之第二接合氧化物206B接合。同樣地，第一及第二接合氧化物206A及206B融合為單一接合氧化物層206。在實施例中，接合氧化物層206具有厚度t5，其形成足以牢固地接合第一基板202與第二基板204的黏附強度，使得異質接合基板堆疊200可耐受典型晶圓處理及後 續半導體處理。另一方面，接合氧化物層206夠薄以致能與諸如未於接合氧化物層206B之上形成之鄰近裝置之其他裝置的裝置整合。在特定實施例中，接合氧化物層206之厚度t5為第一接合氧化物層206A及第二接合氧化物層206B分別的厚度t2及t4之總和。例如，接合氧化物層206之厚度t5可範圍從50nm至150nm。在實施例中，接合氧化物層206之厚度t5為100nm。在實施例中，由接合氧化物層206製造之黏附強度為至少2J/m2。在特定實施例中，黏附強度範圍從2-3J/m2。
第一接合基板300可藉由諸如擴散氧化物接合之任何合適直接接合程序接合至第二接合基板400。在該等實施例中，最初藉由直接配置第一接合基板300之頂部表面210至第二接合基板400之頂部表面212上而實施接合。在實施例中，未施加壓力來維持二基板間之接觸。而是，凡得瓦力(即靜電力)製造最初弱接合足以暫時保持二基板到位。之後，可施加熱退火以化學地接合第一接合氧化物層206A至第二接合氧化物層206B而形成接合氧化物層206。在實施例中，以特定溫度實施熱退火達某時段足以藉由化學接合(例如經由共價接合鏈接陽離子)而完全融合第一接合氧化物層206A至第二接合氧化物層206B。在特定實施例中，於周圍壓力下以300-400℃溫度實施熱退火達1/2至1小時。
第一接合基板300之OH終端302於熱退火期間形成與第二接合基板400之OH終端402的化學接合， 並產生水作為在接合點502之化學反應的副產品。該些水分子可擴散進入鄰近接合點502之半導體材料，諸如第二基板204及封裝層208。因為封裝層208係以當暴露至氧化劑時製造穩定的氧化物之材料形成，即使水分子氧化一部分封裝層208，可維持與接合氧化物層206之強接合。在實施例中，封裝層208吸收水分子並防止其達到第一基板202。同樣地，水分子實質上不可能接觸第一基板202，且實質上無不穩定的氧化物層形成於第一基板202及封裝層208間之介面。因此，可獲得第一基板202及第二基板204間之堅固接合以形成異質接合基板堆疊200。
儘管第一及第二基板202及204描繪為裸基板，實施例不侷限於此。在實施例中，第一基板202包括先前形成於封裝層208對面之第一基板202的表面的複數裝置。因此，當第一基板202與第二基板204接合時，複數半導體裝置被轉移至第二基板204上。
另一方面，第一基板202及第二基板204可為個別晶圓。因此，本發明之實施例可用以執行二個別晶圓間之晶圓對晶圓接合。單一晶圓可包括以各種配置之由許多不同材料形成的頂部表面。同樣地，接合二個別晶圓可導致若干異質性接合區域及若干同質性接合區域。
其次，若有需要，可於第二基板204上形成一或多個半導體裝置。半導體裝置可為平面電晶體、非平面電晶體、或二者組合。非平面電晶體包括finFET電晶體，諸如雙閘極電晶體及三閘極電晶體。圖6A描繪形成 於基板204上之非平面finFET電晶體600的等角視圖。非平面finFET電晶體600包括藉由接合氧化物層206及封裝層208而附接至基板204之鰭211。鰭211可以諸如鍺之半導體材料形成。閘極堆疊可環繞鰭211之暴露表面並置於接合氧化物層206之頂部表面上。閘極堆疊可以至少二層形成，閘極介電層604及閘極電極層。一部分閘極介電層604可直接置於鰭211及閘極電極層之間。
閘極介電層604可包括一層或多層堆疊。一或多層可包括氧化矽、二氧化矽(SiO2)及/或高k介電材料。高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅之元素。可用於閘極介電層之高k材料的範例包括但不侷限於氧化鉿、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在若干實施例中，當使用高k材料時，可於閘極介電層上實施退火程序以提升其品質。
閘極電極層係形成於閘極介電層604上，並可包含至少一P型功函數金屬或N型功函數金屬，取決於電晶體為PMOS或NMOS電晶體。在若干實施中，閘極電極層可包含二或更多金屬層之堆疊，其中一或多個金屬層為功函數金屬層603及至少一金屬層為填充金屬層602。
對PMOS電晶體而言，可用於閘極電極之金 屬包括但不侷限於釕、鈀、鉑、鈷、鎳、及傳導金屬氧化物，例如氧化釕。P型金屬層將致能PMOS閘極電極之形成，具約4.9eV及約5.2eV間之功函數。對NMOS電晶體而言，可用於閘極電極之金屬包括但不侷限於鉿、鋯、鈦、鉭、鋁、該些金屬之合金、及該些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能NMOS閘極電極之形成，具約3.9eV及約4.2eV間之功函數。
如圖6A中所描繪，閘極電極可包含「U」形結構，其包括實質上平行於接合氧化物層206之表面的底部及實質上垂直於接合氧化物層206之頂部表面的二側壁部。在另一實施中，形成閘極電極之金屬層之至少一者可簡單地為平面層，其實質上平行於接合氧化物層206之頂部表面，且不包括實質上垂直於接合氧化物層206之頂部表面的側壁部。在本發明之進一步實施中，閘極電極可包含U形結構及平面、非U形結構的組合。例如，閘極電極可包含頂上一或多個平面、非U形層形成之一或多個U形金屬層。
在本發明之若干實施中，可於閘極堆疊之相對側形成一對側壁間隔件來托承閘極堆疊。側壁間隔件可從諸如氮化矽、氧化矽、碳化矽、摻雜碳之氮化矽、及氮氧化矽之材料形成。形成側壁間隔件之程序為本技藝中已知，且通常包括沉積及蝕刻程序步驟。在替代實施中，可使用複數間隔件對，例如二對、三對、或四對側壁間隔件 可形成於閘極堆疊之相對側。
如本技藝中所熟知，源極及汲極區606及608係形成於鄰近finFET電晶體600之閘極堆疊的鰭211內。如圖6B中所示，通道區610係置於鰭211內且介於源極及汲極區606及608之間。
圖6B描繪如圖6A中所示跨越沿鰭211之線之非平面finFET電晶體600的截面圖。非平面finFET電晶體600包括以閘極介電層604、P或N型功函數金屬層603、及填充金屬層602形成之閘極堆疊。閘極堆疊係直接置於鰭211上。鰭211可包括直接置於閘極堆疊之下之通道區610、及置於通道區610之相對側之源極及汲極區606及608。此外，鰭211包括封裝層208。依據本發明之實施例，封裝層208允許鰭211牢固地附接至接合氧化物層206以形成非平面finFET電晶體600。
圖7描繪插入器700，其包括依據本發明之實施例之一或多個接合結構。插入器700為插入基板，用以橋接第一基板702至第二基板704。第一基板702可為例如積體電路晶粒。積體電路晶粒可包括依據本發明之實施例之接合結構。第二基板704可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，插入器700之用途是延展連接至更寬間距，或改程連接至不同連接。例如，插入器700可耦接積體電路晶粒至球柵陣列(BGA)706，其後續可耦接至第二基板704。在若干實施例中，第一及第二基板702/704附接至插入器700之相對側。在 其他實施例中，第一及第二基板702/704係附接至插入器700之相同側。在進一步實施例中，三或更多個基板藉由插入器700互連。第一基板702及/或第二基板704可包括依據本發明之實施例之接合結構。
插入器700可以環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在進一步實施中，插入器可以替代的剛性或可撓材料形成，其可包括以上所描述用於半導體基板之相同材料，諸如矽、鍺及其他III-V族及IV族材料。
插入器可包括金屬互連708及通孔710，其包括但不侷限於穿越矽通孔(TSV)712。插入器700可進一步包括嵌入裝置714，包括被動及主動裝置。該等裝置包括但不侷限於電容器、退耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置亦可形成於插入器700上。
依據本發明之實施例，文中揭露之設備或程序可用於插入器700之裝配。
圖8描繪依據本發明之一實施例之運算裝置800。運算裝置800可包括若干組件。在一實施例中，該些組件附接至一或多個主機板。在替代實施例中，該些組件係裝配至單一單晶片系統(SoC)晶粒而非主機板上。運算裝置800中之組件包括但不侷限於積體電路晶粒802 及至少一通訊晶片808。在若干實施中，通訊晶片808裝配為積體電路晶粒802之一部分。積體電路晶粒802可包括CPU 804以及晶粒上記憶體806，通常用作快取記憶體，可由諸如嵌入DRAM(eDRAM)或自旋轉移力矩式記憶體(STTM或STTM-RAM)技術提供。
運算裝置800可包括其他組件，其可或不可實體且電耦接至主機板或裝配於SoC晶粒內。該些其他組件包括但不侷限於揮發性記憶體810(例如DRAM)、非揮發性記憶體812(例如ROM或快閃記憶體)、圖形處理單元814(GPU)、數位信號處理器816、加密處理器842(專用處理器，其執行硬體內密碼演算法)、晶片組820、天線822、顯示器或觸控螢幕顯示器824、觸控螢幕控制器826、電池828或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置828、羅盤830、動作協處理器或感測器832(其可包括加速計、陀螺儀、及羅盤)、揚聲器834、相機836、使用者輸入裝置838(諸如鍵盤、滑鼠、觸控筆、及觸控墊)、及大量儲存裝置840(諸如硬碟、光碟(CD)、數位影音光碟(DVD)等)。
通訊晶片808致能無線通訊，用於將資料轉移至運算裝置800及自運算裝置800轉移資料。「無線」用詞及其衍生字可用以描述可藉由使用調變電磁輻射經由非固態媒體而傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。該用詞並非暗示相關裝置不包含任何線 路，儘管在若干實施例中它們可能不包含任何線路。通訊晶片808可實施任何無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生，以及標定為3G、4G、5G及更先進之任何其他無線協定。運算裝置800可包括複數通訊晶片808。例如，第一通訊晶片808可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片808可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
運算裝置800之處理器804包括一或多裝置，其經形成而包括具形成於其中之封裝層的異質接合基板堆疊，其係依據本發明之實施而予形成。「處理器」用詞可指處理來自暫存器及/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中之任何裝置或部分裝置。
通訊晶片808亦可包括一或多裝置，經形成而包括具形成於其中之封裝層的異質接合基板堆疊，其係依據本發明之實施而予形成。
在進一步實施例中，運算裝置800內容納之另一組件可包含一或多裝置，經形成而包括具形成於其中之封裝層的異質接合基板堆疊，其係依據本發明之實施而予形成。
在各式實施例中，運算裝置800可為膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄像機。在進一步實施中，運算裝置800可為處理資料之任何其他電子裝置。
在實施例中，接合基板之方法包括提供第一半導體基板，於第一半導體基板之頂部上形成封裝層，封裝層係由封裝材料形成，封裝材料在其暴露至氧化劑時製造穩定的氧化物，於封裝層之頂部上形成第一接合層，第一接合層具有第一頂部表面，提供第二半導體基板，於第二半導體基板之頂部上形成第二接合層，第二接合層具有第二頂部表面，以及藉由接合第一頂部表面至第二頂部表面，而使第一半導體基板附接至第二半導體基板。
在實施例中，第一半導體基板包括第一半導體材料，當第一半導體材料暴露至氧化劑時製造不穩定的氧化物。在實施例中，第一半導體材料可包括鍺。另一方面，在實施例中，封裝材料包含矽。在實施例中，氧化劑為氧及水之至少一者。在實施例中，方法進一步包括第一頂部表面及第二頂部表面之表面處理。在實施例中，第一頂部表面及第二頂部表面之表面處理於第一頂部表面及第二頂部表面產生羥基終端。在實施例中，第一頂部表面及第二頂部表面之表面處理包括電漿程序。在實施例中，電 漿程序為周圍壓力下之O2灰分。
在實施例中，使第一半導體基板附接至第二半導體基板係藉由第一接合層及第二接合層之擴散接合實施。在實施例中，使第一半導體基板附接至第二半導體基板包括施加熱退火。在實施例中，熱退火係以300-400℃溫度實施達1/2至1小時。在實施例中，形成的第一接合層及第二接合層係由沉積處理形成。沉積處理可為CVD程序，其沉積氧化矽材料。在實施例中，形成第一接合層係由氧化實施。
在實施例中，接合的半導體結構包括第一半導體基板、第二半導體基板、置於第一半導體基板及第二半導體基板間之接合層，接合層使第一半導體基板附接至第二半導體基板、以及置於第一半導體基板及接合層間之封裝層。在實施例中，第一半導體基板包括鍺。在實施例中，第二半導體基板包括矽。在實施例中，封裝層包括矽。在實施例中，封裝層為磊晶矽。在實施例中，封裝層防止水副產品到達第一半導體基板。在實施例中，封裝層具有範圍從2至6nm的厚度。在實施例中，接合層以2至3J/m2之黏附強度接合第一表面至第二基板。在實施例中，接合層具有在50至150nm的範圍中之厚度。
在實施例中，電腦裝置包括主機板、安裝於主機板上之處理器、裝配於與處理器之相同的晶片上或安裝於主機板中之通訊晶片，其中處理器包括第一半導體基板、第二半導體基板、置於第一半導體基板及第二半導體 基板間之接合層，接合層使第一半導體基板附接至第二半導體基板、以及置於第一半導體基板及接合層間之封裝層。在實施例中，第一半導體基板包括鍺。在實施例中，第二半導體基板包括矽。在實施例中，封裝層包括矽。在實施例中，封裝層為磊晶矽。在實施例中，封裝層具有範圍從2至6nm的厚度。
本發明之說明性的實施的以上描述，包括在「發明摘要」中之描述，不希望窮舉或侷限本發明為揭露之精準形式。雖然文中為描繪之目的而描述本發明之特定實施及範例，如熟悉本技藝之人士將理解的，在本發明之範圍內可實施各式等效修改。
鑑於以上詳細描述，本發明可實施該些修改。下列申請專利範圍中使用之用詞不應視為侷限本發明為說明書及申請專利範圍中所揭露之特定實施。而是，本發明之範圍完全由下列申請專利範圍決定，其可依據建立之申請專利範圍解釋之理論來解釋。

Claims (25)

  1. 一種接合基板之方法，包含：提供第一半導體基板；於該第一半導體基板之頂部上形成封裝層，該封裝層係由封裝材料形成，該封裝材料在其暴露至氧化劑時製造穩定的氧化物；於該封裝層之頂部上形成第一接合層，該第一接合層具有第一頂部表面；提供第二半導體基板；於該第二半導體基板之頂部上形成第二接合層，該第二接合層具有第二頂部表面；以及藉由接合該第一頂部表面至該第二頂部表面，而使該第一半導體基板附接至該第二半導體基板，其中，該封裝層可沉積作為非晶形膜。
  2. 如申請專利範圍第1項之方法，其中，該第一半導體基板包含第一半導體材料，該第一半導體材料在其暴露至氧化劑時製造不穩定的氧化物。
  3. 如申請專利範圍第2項之方法，其中，該第一半導體材料包含鍺。
  4. 如申請專利範圍第2項之方法，其中，該氧化劑為氧及水之至少一者。
  5. 如申請專利範圍第1項之方法，其中，該封裝材料包含矽。
  6. 如申請專利範圍第1項之方法，進一步包含該第 一頂部表面及該第二頂部表面之表面處理。
  7. 如申請專利範圍第6項之方法，其中，該第一頂部表面及該第二頂部表面之表面處理於該第一頂部表面及該第二頂部表面產生羥基終端。
  8. 如申請專利範圍第1項之方法，其中，使該第一半導體基板附接至該第二半導體基板係由該第一接合層及該第二接合層之擴散接合實施。
  9. 如申請專利範圍第8項之方法，進一步包含施加熱退火。
  10. 如申請專利範圍第1項之方法，其中，形成該第一接合層及該第二接合層係由沉積處理形成。
  11. 如申請專利範圍第10項之方法，其中，該沉積處理為化學氣相沉積(CVD)處理，其沉積氧化矽材料。
  12. 如申請專利範圍第1項之方法，其中，形成該第一接合層係由氧化實施。
  13. 一種接合的半導體結構，包含：第一半導體基板；第二半導體基板；接合層，置於該第一半導體基板及該第二半導體基板之間，該接合層使該第一半導體基板附接至該第二半導體基板；以及封裝層，置於該第一半導體基板及該接合層之間，其中，該封裝層可沉積作為非晶形膜。
  14. 如申請專利範圍第13項之結構，其中，該第一 半導體基板包含鍺。
  15. 如申請專利範圍第13項之結構，其中，該第二半導體基板包含矽。
  16. 如申請專利範圍第13項之結構，其中，該封裝層包含矽。
  17. 如申請專利範圍第13項之結構，其中，該封裝層具有範圍從2至6nm的厚度。
  18. 如申請專利範圍第13項之結構，其中，該接合層以2至3J/m2之黏附強度接合該第一基板至該第二基板。
  19. 如申請專利範圍第13項之結構，其中，該接合層具有在50至150nm的範圍中之厚度。
  20. 一種電腦裝置，包含：主機板；處理器，安裝於該主機板上；以及通訊晶片，裝配於與該處理器之相同的晶片上，或安裝於該主機板上；其中，該處理器包含：第一半導體基板；第二半導體基板；接合層，置於該第一半導體基板及該第二半導體基板之間，該接合層使該第一半導體基板附接至該第二半導體基板；以及封裝層，置於該第一半導體基板及該接合層之間， 其中，該封裝層可沉積作為非晶形膜。
  21. 如申請專利範圍第20項之電腦裝置，其中，該第一半導體基板包含鍺。
  22. 如申請專利範圍第20項之電腦裝置，其中，該第二半導體基板包含矽。
  23. 如申請專利範圍第20項之電腦裝置，其中，該封裝層包含矽。
  24. 如申請專利範圍第23項之電腦裝置，其中，該封裝層為磊晶矽。
  25. 如申請專利範圍第20項之電腦裝置，其中，該封裝層具有範圍從2至6nm的厚度。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
TWI664755B (zh) 2016-03-23 2019-07-01 伊凡聖斯股份有限公司 使用熔合結合工序在ｃｍｏｓ基板上整合ａｉｎ超音波傳感器
CN108122823B (zh) * 2016-11-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 晶圆键合方法及晶圆键合结构
WO2020010056A1 (en) * 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
CN112368828A (zh) * 2018-07-03 2021-02-12 伊文萨思粘合技术公司 在微电子学中用于接合异种材料的技术
JP7205273B2 (ja) * 2019-02-12 2023-01-17 富士通株式会社 電子装置及び認証装置
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US20110215407A1 (en) * 2010-03-02 2011-09-08 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
TWI437662B (zh) * 2007-12-03 2014-05-11 Semiconductor Energy Lab Ｓｏｉ基板的製作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) * 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
JP2005302967A (ja) * 2004-04-09 2005-10-27 Sumco Corp Ｓｏｉウェーハの製造方法
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2896619B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite a proprietes electriques ameliorees
US8530998B2 (en) * 2007-10-31 2013-09-10 Corning Incorporated Substrate compositions and methods for forming semiconductor on insulator devices
US20090186190A1 (en) * 2008-01-17 2009-07-23 Shan Guan Silicon filter
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
KR101144840B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8502279B2 (en) * 2011-05-16 2013-08-06 Globalfoundries Singapore Pte. Ltd. Nano-electro-mechanical system (NEMS) structures with actuatable semiconductor fin on bulk substrates
JP2013110161A (ja) * 2011-11-17 2013-06-06 National Institute Of Advanced Industrial & Technology 素子形成用基板及びその製造方法
DE102011089569A1 (de) * 2011-12-22 2013-06-27 Robert Bosch Gmbh Verfahren zum Verbinden zweier Siliziumsubstrate und entsprechende Anordnung zweier Siliziumsubstrate
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
TWI437662B (zh) * 2007-12-03 2014-05-11 Semiconductor Energy Lab Ｓｏｉ基板的製作方法
US20110215407A1 (en) * 2010-03-02 2011-09-08 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
S. Wolf, "Silicon Processing for VLSI Era, Vol. II " p.70. (1990) *

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Publication number Publication date
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