KR102309334B1 - 반도체 디바이스들을 위해 희생 차단 층들을 이용하는 선택적 퇴적 - Google Patents

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스코트 비. 클렌데닝
라미 후라니
스즈야 에스. 랴오
파트리시오 이. 로메로
플로리안 그스트레인
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Abstract

반도체 구조체 상에 하이-K 게이트 유전체를 선택적으로 퇴적하는 방법들이 개시된다. 방법은 반도체 기판 위에 배치되는 반도체 구조체를 제공하는 것을 포함한다. 반도체 구조체는 분리 측벽 옆에 배치된다. 그 후 희생 차단 층이 반도체 구조체 상에는 아니고 분리 측벽 상에 선택적으로 퇴적된다. 그 후, 하이-K 게이트 유전체가 희생 차단 층 상에는 아니고, 반도체 구조체 상에 퇴적된다. 희생 차단 층의 특성들은 그것의 표면 상의 산화물 재료의 퇴적을 방지한다. 그 후 열 처리가 희생 차단 층을 제거하기 위해 수행됨으로써, 반도체 구조체 상에만 하이-K 게이트 유전체를 형성한다.

Description

반도체 디바이스들을 위해 희생 차단 층들을 이용하는 선택적 퇴적{SELECTIVE DEPOSITION UTILIZING SACRIFICIAL BLOCKING LAYERS FOR SEMICONDUCTOR DEVICES}
실시예들은 일반적으로 반도체 공정들, 및 보다 특정적으로, 반도체 디바이스들을 위해 희생 차단 층들을 이용하는 산화물 막들의 선택적 퇴적에 관한 것이다.
소형이고 고성능의 전자 디바이스들에 대한 계속 증가하는 요구가 증가된 성능을 갖는 소형의 반도체 디바이스들을 제조하기 위한 반도체 산업들을 지지하는 추진력이었다. 반도체 디바이스의 성능은 반도체 칩 상에 제조된 트랜지스터 디바이스들의 수에 상당히 의존한다. 예를 들어, 중앙 처리 장치의 성능은 그것의 논리 디바이스들의 수가 증가함에 따라 증가한다. 그러나, 트랜지스터 디바이스들의 수가 증가함에 따라, 트랜지스터에 의해 차지되는 실제 면적의 양도 또한 증가한다. 차지된 실제 면적의 양이 증가하면 칩의 전체 크기가 증가한다. 그러므로, 칩의 크기를 최소화하고 칩 상에 형성되는 트랜지스터 디바이스들의 수를 최대화하기 위해, 산업 선도자들은 각각의 트랜지스터 디바이스의 크기를 줄이기 위한 방법들을 개발하였다. 트랜지스터 디바이스 크기를 줄이면 가용한 실제 면적에 상당히 영향을 주지 않고 증가된 수의 트랜지스터 디바이스들이 단일 반도체 칩 상에 형성될 수 있다.
도 1은 종래의 기술들에 의해 형성된 하이-K 게이트 유전체의 단면도를 도시한다.
도 2는 본 발명의 실시예들에 따라, 희생 차단 층을 이용하는 방법에 의해 형성된 하이-K 게이트 유전체의 단면도를 도시한다.
도 3a-3e는 본 발명의 실시예에 따라, 분리 층 상에 희생 차단 층을 이용함으로써 하이-K 게이트 유전체를 형성하는 방법의 단면도 및 상면도들을 도시한다.
도 4a-4c는 본 발명의 실시예에 따라, 분리 층 상에 그리고 STI의 부분 상에 희생 차단 층을 이용함으로써 하이-K 게이트 유전체를 형성하는 방법을 도시한다.
도 5a는 본 발명의 실시예에 따라, 예시적인 희생 차단 층의 온전한 분자의 분자도를 도시한다.
도 5b-5d는 본 발명의 실시예에 따라, 분해된 희생 차단 층의 다양한 댕글링 분자들의 분자도들을 도시한다.
도 6은 본 발명의 실시예에 따라 형성된 비평면 finFET 트랜지스터의 단면도를 도시한다.
도 7은 본 발명의 실시예에 따라 형성된 게이트-올-어라운드 나노와이어 트랜지스터의 단면도를 도시한다.
도 8은 본 발명의 하나 이상의 실시예를 구현하는 인터포저를 도시한다.
도 9는 본 발명의 실시예에 따라 구축된 컴퓨팅 디바이스를 도시한다.
반도체 구조체들 상에 하이-K 게이트 유전체를 선택적으로 퇴적하기 위해 희생 차단 층들을 이용함으로써 반도체 디바이스를 형성하는 시스템들 및 방법들이 여기에 개시된다. 다음의 설명에서, 예시적 구현들의 다양한 양태들이 그들의 연구의 핵심을 본 기술 분야의 다른 통상의 기술자들에게 전달하기 위해 본 기술 분야의 통상의 기술자들에 의해 통상적으로 이용되는 용어들을 사용하여 설명될 것이다. 그러나, 본 발명이 설명된 양태들의 일부만으로 실시될 수 있다는 것은 본 기술 분야의 통상의 기술자들에게 분명할 것이다. 설명의 목적들을 위해, 특정한 수들, 재료들 및 구성들이 예시적 구현들의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명이 특정한 상세들 없이 실시될 수 있다는 것은 본 기술 분야의 통상의 기술자들에게 분명할 것이다. 다른 예들에서, 널리 공지된 특징들은 예시적 구현들을 불명하게 하지 않기 위해 생략되거나 간소화된다.
다양한 동작들이 본 발명을 이해하는 데 가장 도움이 되는 방식으로, 차례로, 다수의 분리된 동작들로서 설명될 것이지만, 설명의 순서가 이들 동작이 반드시 순서 의존이라는 것을 의미하는 것으로 해석되지 않아야 한다. 특히, 이들 동작은 제시의 순서로 수행될 필요는 없다.
트랜지스터 디바이스 크기를 최소화하는 기술들은 게이트 단부 캡 스케일링을 포함한다. 게이트 단부 캡 스케일링은 트랜지스터 디바이스의 채널 영역 옆의 점점 더 작은 개구들의 형성을 포함한다. 작은 개구들은 신뢰성 층들 및 일함수 금속들과 같은, 게이트 재료들로 채우기가 어렵다. 예를 들어, 비평면 finFET 트랜지스터를 위한 트랜지스터 게이트 핀과 분리 측벽 사이의 공간은 도 1에서 관찰되는 바와 같이, 하이-K 게이트 유전체의 퇴적 후에 신뢰성 층들 및 금속 채움 층들로 적절히 채우기에는 너무 작다.
도 1은 종래의 기술들에 의해 형성된 finFET 트랜지스터와 같은, 비평면 디바이스를 위한 전형적인 하이-K 게이트 유전체를 도시한다. 도시한 바와 같이, 핀(102)을 갖는 기판(100)이 제공된다. 핀(102)은 기판(100) 상에 형성된 얕은 트렌치 분리(STI)(104) 위에 연장한다. 분리 층(106)은 STI(104)의 상부 위에 배치되고 핀(102)으로부터 멀리 거리(111)에 위치한 분리 측벽들(107)을 갖는다. 윈도우(105)는 STI(104) 및 핀(102)의 영역들을 노출시키기 위해 분리 층(106) 내에 형성된다.
하이-K 게이트 유전체(108)는 핀(102)을 후속-형성된 게이트 전극과 전기적으로 분리시키기 위해 핀(102)의 노출된 영역들의 적어도 일부 상에 형성된다. 하이-K 게이트 유전체(108)를 형성하는 종래 기술들은 핀(102), STI(104), 및 분리 층(106)의 노출된 영역들의 적어도 일부 위에 하이-K 게이트 유전체(108)를 등각으로 퇴적하는 것을 포함한다. 핀(102)과 분리 측벽(107) 사이의 거리(111)는 하이-K 게이트 유전체(108)의 두께 T만큼 감소된다. 하이-K 게이트 유전체(108)는 핀(102)뿐만 아니라 분리 측벽(107) 상에 배치되기 때문에, 거리(111)는 하이-K 게이트 유전체(108)의 두께 T의 2배만큼 상당히 감소된다. 실시예들에서, 가용한 공간(109)이 핀(102)과 분리 측벽(107) 사이에 남는다.
거리(111)가 상당히 감소하면 공간(109) 내의 핀(102) 위에 게이트 전극을 형성하는 것이 더 어렵게 된다. 작은 가용한 공간(109)으로 인해, 일함수 재료 및 게이트 채움 재료와 같은, 게이트 재료가 가용한 공간(109) 내에 완전히 채워질 수 없다. 가용한 공간(109) 내의 결과적인 갭들 또는 공극들은 디바이스 성능을 저해한다. 부가적으로, 가용한 공간(109)은 너무 작아서 게이트 단부-캡 스케일링이 가능하지 않을 수 있다.
본 발명의 실시예에 따라, 반도체 디바이스를 형성하는 방법은 게이트 전극 재료의 퇴적을 위한 가용한 공간을 최대화하기 위해, 분리 측벽 상에는 아니고, 핀 상에 하이-K 게이트 유전체를 선택적으로 퇴적하는 것을 포함한다. 구체적으로, 방법은 하이-K 게이트 유전체의 퇴적이 분리 측벽 상에 형성하는 것을 방지하기 위해 희생 차단 층을 이용한다. 실시예에서, 희생 차단 층은 큰 분자 구조를 갖는 분자들로 이루어진, 옥타데실포스폰산(ODPA), 1-옥타데칸티올(ODT), 옥타데실트리클로로실란(ODTCS), 및 스테아르산(ODCA)과 같지만, 이들로 제한되지 않는 자기 조립 모노층(SAM)이다. 각각의 분자는 적어도 12개의 백본 원자로 형성된 테일을 포함할 수 있다. 특정한 실시예에서, 테일은 약 18개의 백본 원자로 형성된다. 하이-K 게이트 유전체는 다음에 반도체 구조체 상에 퇴적된다. SAM의 큰 분자 구조는 분리 층의 표면들 상의 하이-K 게이트 유전체의 퇴적을 방지할 수 있다. 그 다음에, SAM은 제거되어, 반도체 구조체 상에는 남고 분리 층 상에는 남지 않게 하이-K 게이트 유전체를 남겨 놓는다. 실시예에서, 하이-K 게이트 유전체는 10보다 큰 유전 상수를 갖는다.
본 발명의 실시예들은 분리 층 상에는 아니고 반도체 구조체 상에 하이-K 게이트 유전체를 선택적으로 퇴적한다. 반도체 구조체 상에 하이-K 게이트 유전체를 선택적으로 퇴적하면 반도체 구조체와 분리 측벽들 사이에 가용한 공간이 증가하고 반도체 디바이스의 전체 크기는 증가하지 않는다. 결과적으로, 확대된 가용한 공간은 게이트 단부-캡 스케일링뿐만 아니라 적절한 게이트 형성을 가능하게 할 수 있다. 예를 들어, 방법은 더 작은 게이트 단부 캡들의 형성을 가능하게 하여, 반도체 칩의 트랜지스터 밀도를 증가시킨다. 부가적으로, 방법은 또한 보다 작은 게이트 길이들, 즉, 소스 영역과 드레인 영역 사이의 거리를 갖는 트랜지스터들의 형성을 가능하게 한다. 보다 작은 게이트 길이들을 갖는 트랜지스터들을 형성하면 또한 반도체 칩의 밀도가 증가된다. 트랜지스터 밀도가 증가하면 디바이스 성능이 증가한다.
도 2는 본 발명의 실시예에 따라, 반도체 구조체(102) 상에만 형성된 하이-K 게이트 유전체(108)를 도시한다. 반도체 구조체(102)는 finFET 트랜지스터를 위한 핀일 수 있다. 실시예들에서, 하이-K 게이트 유전체(108)는 분리 측벽들(107)과 같이, 분리 층(106)의 노출된 표면들 상에는 배치되지 않는다. 하이-K 게이트 유전체(108)는 분리 측벽들(107) 상에 배치되지 않기 때문에, 가용한 공간(209)은 종래의 방법들에 의해 형성된 가용한 공간(109)보다 크다. 실시예에서, 가용한 공간(209)은 가용한 공간(109)보다 하이-K 게이트 유전체(108)의 하나의 두께 T만큼 크다. 예를 들어, 두께 T가 약 2㎚이면, 가용한 공간(209)은 가용한 공간(109)보다 약 2㎚ 크다. 실시예에서, 하이-K 게이트 유전체(108)의 단부들(210)은 여기서 더 논의되는 바와 같이, 그것의 형성 방법으로 인해 둥글거나 테이퍼될 수 있다.
도 3a-3e는 반도체 구조체 상에 하이-K 게이트 유전체를 선택적으로 퇴적함으로써 반도체 디바이스를 형성하는 방법을 도시한다. 여기에 개시된 실시예들은 트리-게이트 finFET 트랜지스터를 형성하는 방법을 예시한다. 실시예들이 finFET 트랜지스터들을 형성하는 방법을 예시하지만, 방법은 게이트 올-어라운드 트랜지스터들과 같은, 다른 비평면 트랜지스터들에 대해 역시 구현될 수 있다.
도 3a에 도시된 바와 같이, 기판(100)이 제공된다. 기판(100)은 임의의 적합한 반도체 기판일 수 있다. 예를 들어, 반도체 기판은 벌크 실리콘 또는 실리콘-온-절연체 서브구조를 사용하여 형성된 결정질 기판일 수 있다. 대안적으로, 반도체 기판은 게르마늄, 인듐 안티몬, 납 텔루르화물, 인듐 비소, 인듐 인화물, 갈륨 비소, 인듐 갈륨 비소, 갈륨 안티몬, 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들의 다른 화합물을 포함하지만, 이들로 제한되지 않는, 실리콘과 결합될 수 있거나 결합되지 않을 수 있는 대체 재료들을 사용하여 형성될 수 있다. 기판이 그로부터 형성될 수 있는 재료들의 몇가지 예들이 여기에 설명되지만, 반도체 디바이스가 구축될 수 있는 기초의 역할을 할 수 있는 임의의 재료는 본 발명의 취지 및 범위 내에 든다.
실시예에서, 핀(102)은 기판(100)으로부터 연장할 수 있다. 예를 들어, 핀(102)은 기판(100)으로부터 위로 수직으로 연장할 수 있다. 실시예들에서, 핀(102) 및 기판(100)은 하나의 모놀리식 구조를 형성한다. 따라서, 핀(102)은 기판(100)과 동일한 재료로 형성될 수 있다. 드라이 에칭 공정과 같은, 임의의 적합한 이방성 에칭 기술이 핀(102)을 형성하기 위해 사용될 수 있다. 예를 들어, 이방성 드라이 에칭 공정은 핀(102)을 형성하기 위해 기판(100)의 부분들을 제거할 수 있다.
STI(104)는 기판(100)의 상부 위에 그리고 핀(102)의 대향 측면들 상에 배치될 수 있다. STI(104)는 반도체 디바이스를 인접한 반도체 디바이스들과 전기적으로 분리시킬 수 있다. 실시예에서, STI(104)는 핀(102)의 하나 보다 많은 표면, 예를 들어, 상부 표면(306) 및 측벽들(308 및 310)의 부분들이 노출될 수 있도록 핀(102)의 상부 표면(306) 아래에 있는 상부 표면(312)을 갖는다. 임의의 적합한 절연 재료가 STI(104)를 형성하기 위해 사용될 수 있다. 예를 들어, STI(104)는 실리콘 산화물들, 실리콘 탄화물들, 실리콘 질화물들, 실리콘 산화질화물들, 실리콘 산화탄화물들, 및 실리콘 산화탄화질화물들의 다양한 화합물들로 형성될 수 있다. STI(104)는 산화물 재료의 초기 블랭킷 퇴적 이후의 평탄화 공정 및 핀(102)의 상부 표면(306) 아래에 STI를 리세스하는 에칭 공정에 의해 형성될 수 있다.
또한, 분리 층(106)은 기판(100) 위에 배치될 수 있다. 실시예에서, 분리 층(106)은 STI(104)의 상부 위에 배치된다. 분리 층(106)은 소스/드레인 영역들을 상위 레벨 라우팅 라인들과 전기적으로 분리시키기 위한, 반도체 디바이스 내의 제1 층간 유전체(ILDO)와 같은, 하위 레벨 분리 층일 수 있다. 윈도우(105)가 핀(102) 및 STI(104)의 적어도 일부를 노출시키기 위해 분리 층(106) 내에 형성될 수 있다. 실시예에서, STI(104)의 상부 표면(312)의 부분은 윈도우(105)에 의해 노출된다. 분리 층(106)은 핀(102)의 각각의 측벽들(308 및 310)로부터 멀리 측방향 거리(111)에 배치된 분리 측벽들(107)을 가질 수 있다. 거리(111)는 반도체 칩 상의 반도체 디바이스들의 수를 최대화하기 위한 설계 요건들에 기초하여 결정될 수 있다. 예를 들어, 거리(111)는 약 14㎚ 미만일 수 있다.
분리 층(106)은 핀(102)과 상이한 기능성을 갖는 재료로 형성될 수 있다. 실시예에서, 분리 층(106)은 실리콘 산화물들, 실리콘 탄화물들, 실리콘 질화물들, 실리콘 산화질화물들, 실리콘 산화탄화물들, 및 실리콘 산화탄화질화물들의 다양한 조성물들과 같은 절연 층으로 형성된다. 본 발명의 실시예들에 따라, 분리 층(106)은 금속 산화물, 예를 들어, 하프늄 산화물(HfO2)로 형성될 수 있다. 분리 층(106)은 또한 STI(104)와 화학적으로 상이한 재료로 형성될 수 있다. 특정한 실시예에서, 분리 층(106)은 금속 산화물로 형성되고 STI(104)는 실리콘 산화물로 형성된다.
실시예에서, 분리 층(106)이 퇴적될 수 있고 윈도우(105)가 교체 게이트 공정 중에 형성된다. 교체 게이트 공정은 일반적으로 희생 게이트가 게이트 전극을 위한 위치 홀더로서 사용되는 공정이다. 예를 들어, 예시적인 교체 게이트 공정에서, 폴리실리콘 게이트와 같은, 희생 게이트가 초기에 반도체 구조체(102) 상에 형성되고 소스/드레인 영역들이 예를 들어, 반도체 구조체(102) 내로 도펀트들을 주입함으로써, 게이트 전극의 대향 측면들 상에 형성된다. 그 다음에, 분리 층(106)이 분리 재료를 블랭킷 퇴적하고 후속하여 퇴적된 재료를 평탄화함으로써 희생 게이트 주위에 형성될 수 있다. 분리 재료는 화학 증착(CVD)과 같은, 임의의 적합한 퇴적 공정에 의해 퇴적될 수 있다. 평탄화 공정은 희생 게이트를 노출시키기 위해 화학-기계적 평탄화 공정(CMP)에 의해 수행될 수 있다. 희생 게이트는 다음에 웨트 에칭 공정과 같은, 에칭 공정에 의해 윈도우(105)를 형성하기 위해 제거될 수 있다.
본 발명의 실시예들에서, 윈도우(105)는 희생 게이트가 한번 위치한 캐비티이다. 윈도우(105)는 게이트 전극이 후속하여 형성될 수 있는 위치를 정할 수 있다. 실시예에서, 분리 층(106)은 분리 측벽(107)에서 분리 층(106) 내에 매립된 게이트 스페이서들(305)을 더 포함한다. 게이트 스페이서들(305)은 교체 게이트 공정의 아티팩트일 수 있다. 예를 들어, 희생 게이트가 형성된 후에, 게이트 스페이서들(305)이 희생 게이트 주위에 형성될 수 있다. 소스/드레인 영역들은 그 다음에 주입 마스크로서 게이트 스페이서들(305)을 사용하여 주입될 수 있다. 그러므로, 분리 층이 게이트 스페이서들(305) 주위에 퇴적되고 희생 게이트가 제거된 후에, 게이트 스페이서들(305)이 분리 층(106) 내에 남을 수 있다.
도 3b는 도 3a의 상면도를 도시한다. 윈도우(105)는 하이-K 게이트 유전체 및 게이트 전극이 나중에 형성하게 되는 영역들을 노출시킬 수 있다. 예를 들어, 윈도우(105)는 핀(102)의 채널 영역(313) 및 채널 영역(313)에 인접한 STI(104)의 영역들을 노출시킬 수 있다. 따라서, 소스/드레인 영역들(307 및 309)은 분리 층(106)에 의해 덮여진 핀(102)의 부분들일 수 있다. 소스/드레인 영역들(307 및 309)은 채널 영역(313)에 전기적으로 결합될 수 있다. 그러므로, 게이트 전극이 윈도우(105) 내에 형성될 때, 게이트 전극은 트랜지스터가 온으로 될 때 소스/드레인 영역들(307 및 309) 사이에 전류를 도통시키기 위한 반전 층을 형성하기 위해 채널 영역(313) 위에 배치될 수 있다. 분리 측벽들(107)은 핀(102)의 측벽들(308 및 310)로부터 거리(111)에 설정되는 윈도우(105)의 측방향 측벽들일 수 있다. 하이-K 게이트 유전체, 일함수 금속, 및 채움 금속은 여기서 더 논의되는 바와 같이, 윈도우(105) 내에 배치될 수 있다.
다음에 도 3c에서, 희생 차단 층(302)이 본 발명의 실시예들에 따라, 노출된 산화물 표면들 위에 선택적으로 퇴적된다. 희생 차단 층(302)은 노출된 산화물 표면들 상의 산화물 재료의 퇴적을 방지하는 보호 층일 수 있다. 실시예에서, 희생 차단 층(302)은 자기 조립 모노층(SAM)이다. SAM은 노출된 산화물 표면들 상의 정렬된 영역들 내로 구성된 분자 어셈블리일 수 있다. SAM의 각각의 분자는 헤드 그룹 및 테일을 포함할 수 있고, 여기서 헤드 그룹은 분자를 산화물 표면에 앵커하고 테일은 산화물 재료가 산화물 표면 상에 퇴적하는 것을 방지한다. 이러한 분자들의 분자 구조가 도 5a와 관련하여 더 논의될 것이다. 실시예들에서, 희생 차단 층(302)은 산화물 표면들에 우선적으로 앵커하는 헤드 그룹을 포함하는 분자로 형성된다. 예를 들어, 희생 차단 층(302)은 옥타데실포스폰산(ODPA), 1-옥타데칸티올(ODT), 옥타데실트리클로로실란(ODTCS), 또는 스테아르산(ODCA)과 같지만, 이들로 제한되지 않는 분자들로 형성될 수 있다. 이들 분자는 포스폰산들, 티올들, 카르복실산, 아민들, 아미노-실란들, 클로로-실란들, 또는 알콕시-실란들로부터 형성될 수 있다. 실시예에서, 희생 차단 층(302)은 HfO2로 형성된 분리 층(106)에 우선적으로 부착하는 ODPA로 형성된다.
본 발명의 실시예들에 따라, 희생 차단 층(302)을 형성하는 분자들은 큰 분자 크기를 갖는다. 구체적으로, 분자의 테일은 적어도 12개의 백본 원자, 예컨대 12개의 탄소로 형성된다. 특정한 실시예에서, 분자의 테일은 약 18개의 백본 원자로 형성된다. SAM의 큰 분자 크기는 그것의 표면 상의 산화물 재료들의 퇴적을 방지할 수 있다.
희생 차단 층(302)은 용액상 공정 또는 증기상 에피택시에 의해 퇴적될 수 있다. 예를 들어, 희생 차단 층(302)은 산 농도, 용액 온도, 패시베이션 시간의 균형과 같은, 적절한 처리 환경 하에서 용액상 공정에 의해 퇴적될 수 있다. 실시예에서, 균형을 이룬 처리 환경은 1 내지 5mM의 농도, 실온에서 100℃까지의 용액 온도, 및/또는 1 내지 24시간의 패시베이션 시간으로의 ODPA, ODT, ODTCS, 또는 ODCA를 포함한다.
실시예에서, 희생 차단 층(302)은 분리 층(106), 분리 측벽들(107), 및 STI(104)의 상부 표면(312) 상에 배치된다. 희생 차단 층(302)은 분리 층(106)과 STI(104)가 동일한 재료들로 형성되는지에 관계없이, 분리 층(106)과 STI(104) 둘 다 위에 형성될 수 있다. 예를 들어, 희생 차단 층(302)은 분리 층(106)과 STI(104)가 동일한 산화물 재료로 형성될 때 분리 층(106)과 STI(104) 둘 다 위에 형성될 수 있다. 부가적으로, 희생 차단 층(302)은 분리 층(106)과 STI(104)가 상이한 산화물 재료들로 형성되더라도 분리 층(106)과 STI(104) 둘 다 위에 형성될 수 있다. 그러나, 대안적으로, 희생 차단 층(302)은 아래에 더 논의되는 바와 같이, 분리 층(106)이 STI(104)와 상이한 산화물 재료로 형성되는 예들에서 STI(104) 상에 형성되지 않을 수 있다.
희생 차단 층(302)은 희생 차단 층(302)을 형성하는 분자들의 분자 크기에 따라 약 1-2㎚의 두께를 가질 수 있다. 실시예들에서, 희생 차단 층(302)은 독특한 구조의 단부(314)를 가질 수 있다. 예를 들어, 단부들(314)은 STI(104)의 상부 표면(312)에 수직이 아닌 표면을 가질 수 있다. 실시예에서, 독특한 단부들(314)은 굽거나 테이퍼된 프로필을 가진다. 예를 들어, 희생 차단 층(302)은 희생 차단 층(302)의 가장 먼 단부들로 갈수록 점차적으로 더 얇아질 수 있다. 실시예에서, 희생 차단 층(302)의 외부 표면은 희생 차단 층(302)의 점차적 얇아짐을 초래하기 위해 STI(104)를 향해 기울어진다. 산화물 표면들 상의 선택적 퇴적과 관련된 구조적 불일치들뿐만 아니라, 핀(102)과 STI(104)의 모서리에서의 구조적 제한은 희생 차단 층(302)이 독특한 구조의 단부(314)를 갖게 할 수 있다. 그러나, 다른 실시예들에서, 단부들(314)은 독특한 구조를 갖지 않고, 수직의 평탄한 단부(314)를 갖는다.
희생 차단 층(302)이 형성되고 나서, 하이-K 게이트 유전체(108)가 다음에 도 3d에 도시된 바와 같이 퇴적될 수 있다. 하이-K 게이트 유전체(108)는 CVD 또는 원자 층 퇴적(ALD)과 같은 임의의 적합한 퇴적 공정에 의해 퇴적될 수 있다. 실시예에서, 하이-K 게이트 유전체(108)는 성장 공정과 반대로 퇴적 공정에 의해 형성되므로, 핀(102)과 같은 하부 구조는 하이-K 게이트 유전체(108)가 형성될 때 소모되지 않을 수 있다. 핀(102)은 하이-K 게이트 유전체(108)의 퇴적 이후에 실질적으로 온전히 남을 수 있다. 희생 차단 층(302)이 SAM으로 형성되는 실시예들에서, 희생 차단 층(302)은 고온에 민감할 수 있다. 예를 들어, 희생 차단 층(302)은 소정의 온도(즉, 분해 온도)에 노출될 때 열적으로 분해할 수 있다. 따라서, 하이-K 게이트 유전체(108)는 하이-K 게이트 유전체(108)를 희생 차단 층(302)의 분해 온도보다 낮은 온도에서 퇴적하는 저온 퇴적 공정에 의해 퇴적될 수 있다. 실시예에서, 분해 온도는 200℃ 내지 400℃이다. 그러므로, 이러한 실시예에서, 하이-K 게이트 유전체(108)는 200℃보다 낮은 온도에서 퇴적된다. 그러나, 일부 예들에서, 하이-K 게이트 유전체(108)는 분해 온도 범위 내의 온도에서 퇴적될 수 있다. 희생 차단 층(302)이 브레이크 다운하는 속도는 분해 온도에 따라 다를 수 있다. 보다 높은 분해 온도는 보다 낮은 분해 온도의 것에 비해 보다 높은 속도의 분해를 야기할 수 있다. 그러므로, 보다 낮은 분해 온도에서 하이-K 게이트 유전체(108)를 퇴적하는 것은 희생 차단 층(302)을 상당히 브레이크 다운하지 않고 여전히 실제적으로 실시가능할 수 있다. 예를 들어, 하이-K 게이트 유전체(108)는 희생 차단 층(302)의 분자 분해가 제한되고 차단 능력들이 유지되도록 250℃보다 낮은 온도에서 퇴적될 수 있다.
특정한 실시예에서, 하이-K 게이트 유전체(108)는 저온 ALD 공정에 의해 퇴적된다. 저온 ALD 공정은 250℃ 미만의 산화물 퇴적 온도에서 수행될 수 있다. 저온 ALD 공정의 한 예는 하프늄 테트라(메틸아민)과 같은 금속 함유 전구체를 공정 챔버 내로 유입시키는 것을 포함한다. 전구체는 원하는 표면과 반응할 수 있는데, 예를 들어, 핀(102)의 표면 내로 흡수하여, 단일 원자 모노층을 형성한다. 전구체는 단일 원자 모노층이 형성되고 나서는 더 이상 반응하지 않을 수 있다. 그 다음에, 챔버는 불활성 기체로 퍼지될 수 있고, 물과 같은 상호-반응 전구체가 다음에 유입될 수 있다. 상호-반응물은 새로운 표면-흡수된 종들을 형성하기 위해 표면-흡수된 금속 함유 전구체와 반응할 수 있다. 예를 들어, 물이 디메틸아민을 방출하고 핀(102)의 표면 상에 하이드록실-말단 하프늄 분자들을 형성하기 위해 하프늄 아민기들과 반응할 수 있다. 지르코늄-아미드 또는 티타늄-아미드와 같은 임의의 적합한 상호-반응물이 사용될 수 있다. 부가적으로, 시클로펜타디엔일 모이어티들 또는 금속 알콕사이드들을 갖는 유기금속 변형물들이 또한 사용될 수 있다.
다음에, 챔버는 퍼지될 수 있고 금속 함유 전구체가 다시 유입될 수 있고, 이 때 또 하나의 단일 원자 모노층을 형성하기 위해 새롭게 형성된 표면-흡수된 종들과 반응한다. 이 공정은 원하는 수의 모노층들이 원하는 두께를 갖는 하이-K 게이트 유전체(108)를 형성하도록 달성될 때까지, 가스상 반응들을 방지하기 위해 펄스들 사이의 가스간 퍼지들로, 금속 함유 전구체와 상호-반응물의 펄스들을 교대시킴으로써 계속될 수 있다. 하이-K 게이트 유전체(108)는 설계되는 대로 디바이스 동작을 위해 충분한 임의의 적합한 두께까지 형성될 수 있다. 예를 들어, 하이-K 게이트 유전체(108)는 1 내지 2㎚ 두께일 수 있다. 이들 공정 각각은 희생 차단 층(302)을 실질적으로 유지하는 온도에서 수행될 수 있다. 실시예에서, 각각의 공정은 250℃보다 낮은 온도에서 수행될 수 있다. 따라서, 희생 차단 층(302)은 하이-K 게이트 유전체(108)의 퇴적 이후에 실질적으로 온전히 남을 수 있다.
실시예들에서, 하이-K 게이트 유전체(108)는 하이-K 유전체 재료의 하나의 층 또는 층들의 스택을 포함할 수 있다. 하이-K 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에서 사용될 수 있는 하이-K 유전체 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 지르코늄 산화물 및 납 아연 니오브산염을 포함하지만, 이들로 제한되지 않는다. 실시예에서, 하이-K 게이트 유전체(108)는 낮은(예를 들어, 약 250℃) 공정 온도들 하에서 형성될 수 있는 하이-K 유전체로 형성된다. 예를 들어, 하이-K 게이트 유전체(108)는 하프늄 산화물 또는 지르코늄 산화물로 형성될 수 있다. 일부 실시예들에서, 어닐링 공정이 하이-K 유전체 재료가 사용될 때 그것의 품질을 개선시키기 위해 게이트 유전체 층 상에서 수행될 수 있다. 하이-K 게이트 유전체는 8보다 큰 유전 상수를 갖는 재료로 형성될 수 있다.
하이-K 게이트 유전체(108)의 퇴적 중에, 희생 차단 층(302)은 분리 층(106) 및 STI(104)의 표면들과 같은, 덮여진 산화물 표면들 상에의 하이-K 게이트 유전체(108)의 퇴적을 방지한다. 희생 차단 층(302)을 형성하는 분자들의 크기는 하이-K 게이트 유전체(108)가 희생 차단 층(302) 상에 형성하는 것을 방지할 수 있다. 따라서, 하이-K 게이트 유전체(108)는 희생 차단 층(302) 상에는 아니고, 핀(102)의 상부 표면(306) 및 측벽들(308 및 310)의 부분들 상에 선택적으로 형성될 수 있다.
도 3d에 도시된 바와 같이, 하이-K 게이트 유전체(108)는 희생 차단 층(302)의 독특한 단부들(314)과 접촉할 수 있다. 하이-K 게이트 유전체(108)가 독특한 단부들(314) 바로 위에 형성되지 않지만, 독특한 단부들(314)의 프로필은 하이-K 게이트 유전체(108)의 단부들(210)의 결과적인 프로필에 영향을 줄 수 있다. 예를 들어, 단부들(210)은 굽거나 테이퍼될 수 있다. 굽거나 테이퍼된 단부들(210)은 희생 차단 층(302)의 독특한 단부들(314)에 대해 형성함으로써 발생될 수 있다. 하이-K 게이트 유전체(108)가 표면들(308 및 310) 상에 형성함에 따라, 하이-K 게이트 유전체(108)는 독특한 단부들(314)에 접촉할 수 있다. 형성 중에 독특한 단부들(314)에 접촉하는 것은 하이-K 게이트 유전체(108)의 단부들(210)이 측벽들(308 및 310)에 수직이 아닌 대응하는 독특한 프로필을 갖게 한다. 대안적으로, 희생 차단 층(302)의 단부들(314)이 독특한 프로필(예를 들어, 분리 측벽(107)에 수직)을 갖지 않는 실시예들에서, 하이-K 게이트 유전체(108)의 대응하는 단부들(210)도 역시 독특한 프로필을 갖지 않는다. 예를 들어, 하이-K 게이트 유전체(108)의 단부들(210)은 측벽들(308 및 310)에 수직일 수 있다.
도 3e에서 관찰되는 바와 같이, 하이-K 게이트 유전체(108)의 퇴적 이후에, 희생 차단 층(302)이 제거된다. 실시예에서, 희생 차단 층(302)은 열 처리에 의해 제거된다. 예를 들어, 희생 차단 층(302)은 희생 차단 층(302)의 분해 온도에의 노출로부터 열적으로 분해될 수 있다. 분해 온도는 200℃보다 높은 온도들을 포함할 수 있다. 실시예에서, 희생 차단 층(302)은 200 내지 400℃의 온도에서 열적으로 분해한다. 열적 분해는 희생 차단 층(302)을 형성하는 분자들의 결합이 깨져서, 희생 차단 층(302)이 허물어지고 그들이 부착된 산화물 표면들로부터 분리하게 할 때이다. 대안적으로, 희생 차단 층(302)은 화학 처리에 의해 제거될 수 있다. 예를 들어, 희생 차단 층(302)은 기타 층에 비해 희생 차단 층(302)을 우선적으로 제거하는 화학 처리에 의해 제거될 수 있다. 즉, 화학 처리는 희생 차단 층(302)을 실질적으로 제거할 수 있고 기타 재료 및/또는 층을 실질적으로 제거하지 않을 수 있다. 실시예들에서, 화학 처리는 테트라메틸암모늄 수산화물(TMAH)을 포함하는 염기 용액의 처리를 포함한다. 실시예에서, 염기 용액은 2% 내지 3% TMAH를 포함한다. 특정한 실시예에서, 염기 용액은 약 2.38% TMAH를 포함한다.
실시예에서, 희생 차단 층(302)이 이전에 형성된 표면들 상에 분자 파편 층(311)이 남을 수 있다. 분자 파편 층(311)은 특정한 원자들을 포함하는 댕글링 결합으로 형성될 수 있다. 실시예에서, 분자 파편 층(311)은 인 원자들을 포함한다. 실시예에서, 분자 파편 층(311)은 탄소 원자들을 포함한다. 또한, 실시예에서, 분자 파편 층(311)은 원래 분리 층(106)의 부분이 아닌 산소 원자들을 포함한다. 더 또한, 실시예에서, 분자 파편 층(311)은 질소, 황, 실리콘, 및/또는 염소를 포함한다. 분자 파편 층(311)의 구조가 도 5b-5d와 관련하여 여기서 더 논의된다.
실시예들에서, 하이-K 게이트 유전체(108)는 희생 차단 층이 열적으로 분해하는 온도보다 높은 온도들에 견딜 수 있다. 결과적으로, 하이-K 게이트 유전체(108)는 열 처리 후에 핀(102)의 표면들(306, 308, 및 310) 상에 남을 수 있다.
하이-K 게이트 유전체(108)의 단부들(210)은 독특한 프로필을 가질 수 있다. 예를 들어, 단부들(210)은 측벽들(308 및 310)에 수직이 아닌 표면일 수 있다. 실시예에서, 단부들(210)은 굽거나 테이퍼된다. 예를 들어, 하이-K 게이트 유전체(108)는 하이-K 게이트 유전체(108)의 가장 먼 단부들로 갈수록 점차적으로 더 얇아질 수 있다. 실시예에서, 하이-K 게이트 유전체(108)의 외부 표면은 하이-K 게이트 유전체(108))의 점차적 얇아짐을 초래하기 위해 핀(102)을 향해 기울어진다. 단부들(210)은 핀(102)과 STI(104) 사이의 모서리에 또는 그에 근접하여 형성될 수 있다. 따라서, 단부들(210)은 STI(104) 바로 위에 배치될 수 있지만, STI(104)와 물리적으로 분리될 수 있다.
하이-K 게이트 유전체(108)는 분리 측벽(107) 상에는 형성되지 않기 때문에, 하이-K 게이트 유전체(108)와 분리 측벽(107) 사이의 공간(209)은 핀(102)과 분리 측벽(107) 사이의 공간(111) 미만인 단지 하나의 하이-K 게이트 유전체 두께 T이다. 따라서, 공간(209)은 종래의 방법들의 것으로부터, 하나의 두께 T, 예를 들어, 약 2㎚만큼 증가될 수 있다. 추가 공간은 여기서 더 논의되는 바와 같이, 게이트 단부 캡 스케일링을 가능하게 할 뿐만 아니라 후속 공정들이 일함수 금속들 및 금속 채움 재료로 공간(209)를 보다 쉽게 채우게 할 수 있다. 추가 공간은 또한 게이트 길이의 감소가 트랜지스터 크기를 최소화하고 트랜지스터 밀도를 증가시키게 할 수 있다. 게이트 길이는 페이지의 평면에 수직인 차원일 수 있고, 즉, 게이트 길이는 페이지 안과 밖으로 연장하는 방향으로 뻗는다.
도 3c-3e가 핀(102) 상에만 형성되는 하이-K 게이트 유전체(108)를 도시하지만, 실시예들은 이것으로 제한되지 않는다. 예를 들어, 하이-K 게이트 유전체(108)는 또한 도 4a-4c에 도시된 실시예에서 예시된 바와 같이 STI(104)의 상부 표면들(312) 상에 형성될 수 있다.
도 4a-4c는 하이-K 게이트 유전체(108)가 핀(102) 상에 뿐만 아니라, STI(104)의 부분들 상에 형성되는 예시적인 실시예를 도시한다. 도 4a-4c는 도 3a로부터 반도체 디바이스를 형성하는 방법을 계속한다. 재료들 및 공정 기술들에 관한 방법의 특정한 상세들은 도 3c-3e와 관련하여 여기서 이미 논의된 대응하는 설명들을 참조할 수 있다.
도 4a는 도 3a에 도시된 구조 상에 퇴적된 희생 차단 층(302)을 도시한다. 분리 층(106) 및 STI(104) 상에 희생 차단 층(302)을 형성하는 것 대신에, 희생 차단 층(302)은 분리 층(106) 상에만 선택적으로 퇴적될 수 있다. 따라서, 희생 차단 층(302)은 분리 층(106) 상에는 형성될 수 있지만 STI(104) 상에는 형성되지 않는다. 이것은 희생 차단 층(302)이 분리 층(106) 상에만 선택적으로 퇴적되도록 분리 층(106)의 것과 상이한 재료로 STI(104)가 형성될 때 일어날 수 있다. 따라서, 희생 차단 층(302)은 분리 층(106)과 STI(104) 사이의 모서리들에 배치된 독특한 단부(314)를 가질 수 있다.
도 4b에 도시한 바와 같이, 하이-K 게이트 유전체(108)는 다음에 STI(104)의 상부 표면들(312) 뿐만 아니라, 핀(102)의 표면들(306, 308, 및 310) 상에 퇴적된다. 하이-K 게이트 유전체(108)는 희생 차단 층(302)이 상부 표면(312) 위에 형성되지 않기 때문에 상부 표면(312) 상에 형성된다. 이와 같이, 하이-K 게이트 유전체(108)는 상부 표면(312) 상에 형성되는 것으로부터 차단되지 않는다.
그 다음에, 도 4c에서, 희생 차단 층(302)은 열 처리에 의해 열적으로 분해된다. 열 처리는 상부 표면들(304) 및 분리 측벽들(107)과 같은, 분리 층(106)의 표면들로부터 희생 차단 층(302)을 제거할 수 있다. 실시예들에서, 하이-K 게이트 유전체(108)의 부분들은 STI(104)의 부분들 상에 배치될 수 있다. 실시예에서, 결과적인 하이-K 게이트 유전체(108)는 분리 층(106)과 STI(104) 사이의 모서리에 형성된 단부들(210)을 갖는다. 특정한 실시예에서, 단부들(210)은 분리 측벽들(107)과 인접하다. 단부들(210)은 독특한 단부들(314)의 프로필들에 대응하는 독특한 프로필을 가질 수 있고, 또는 STI(104)의 상부 표면(312)에 수직인 정상 프로필들을 가질 수 있다. 실시예에서, 하이-K 게이트 유전체(108)는 분리 층(106)의 분리 측벽(107)과 접촉하지 않는다. 희생 차단 층(302)은 하이-K 게이트 유전체(108)가 분리 층(106)에 접촉하게 되는 것을 방지한다.
여기서 이미 언급된 바와 같이, 희생 차단 층(302)을 열적으로 분해하는 것은 그것의 분자 구조를 형성하는 결합들을 깨트린다. 분자 파편 층(311)은 희생 차단 층(302)이 이전에 부착된 표면들 상에 남을 수 있다. 실시예들에서, 분자는 도 5a-5d와 관련하여 여기서 논의되는, 분자 내의 상이한 위치들에서 깨질 수 있다.
도 5a-5d는 SAM으로서 형성된 희생 차단 층(302)의 분자도들을 도시한다. 구체적으로, 도 5a는 SAM의 단일의 완전히 온전한 분자를 도시하고, 도 5b-5d는 열적 분해 이후에 분리 층(106)의 표면(예를 들어, 측벽(107)) 상에 남을 수 있는, 분자 파편 층(311)을 형성하는 댕글링 결합들의 다양한 배열들을 도시한다. 도 5a-5d가 측벽(107) 상의 댕글링 결합들을 도시하지만, 희생 차단 층(302)이 이전에 부착된 어느 표면 상에 남는 댕글링 결합들이 역시 여기서 상상된다. 예를 들어, 표면은 분리 층(106)의 상부 표면(304) 또는 STI(104)의 상부 표면(312)일 수 있다.
도 5a에서 관찰되는 바와 같이, 온전한 분자(500)는 분리 층(106)에 앵커된다. 분리 층(106)의 측벽(107)이 예시의 펀의성을 위해 아래에서 위로 향하게 그려진 것이라는 것을 알 것이다. 본 기술 분야의 통상의 기술자는 분자(500)가 그것의 실제 위치에서 관찰될 때 분자(500)는 분리 측벽(107)으로부터 측방향으로 연장할 수 있다는 것을 이해할 것이다. 부가적으로, 도 5a-5d가 분리 측벽(107) 상의 분자(500)를 도시하지만, 분자가 상부 표면(304)과 같은, 분리 층(106)의 기타 표면 상에 앵커되는 실시예들이 여기서 또한 고려된다.
실시예들에서, 분자(500)는 헤드 그룹(502) 및 테일(504)을 포함한다. 헤드 그룹(502)은 분리 측벽(107)에 앵커한다. 실시예에서, 분리 층(106) 및 분리 측벽(107)은 HfO2와 같은, 금속 산화물로 형성된다. 따라서, 헤드 그룹(502)은 금속 산화물에 부착할 수 있는 임의의 적합한 원자 구조로 형성될 수 있다. 실시예에서, 헤드 그룹(502)은 분리 층(106)으로부터 나온 산소 원자들(O)에 부착된 인 원자(P)로 형성된다. O 원자들은 분리 층(106) 내의 (도시하지 않은) 금속 원자들에 부착될 수 있다. 따라서, 헤드 그룹(502)을 형성하는 주 결합은 금속-산화물-인(M-O-P) 결합을 포함할 수 있다. 실시예에서, P 원자는 O 원자들을 테일 그룹(504)에 연결시킨다. 도 5a가 M-O-P를 포함하는 주 결합으로 형성된 헤드 그룹(502)을 도시하지만, 기타 적합한 주 결합이 테일(504)을 분리 측벽(107)에 우선적으로 부착하기 위해 사용될 수 있다. 예를 들어, 헤드 그룹(502)이 P 대신에 N을 포함하도록 질소(N)-기반 헤드 그룹이 사용될 수 있다. 부가적으로, ODTCS가 희생 차단 층(302)을 형성하기 위해 사용되는 실시예들에서, 헤드 그룹은 P 대신에 실리콘(Si) 및/또는 염소(Cl)를 포함할 수 있다.
일반적으로, 분자(500)의 크기는 테일(504)의 크기에 상당히 의존한다. 예를 들어, 보다 긴 테일을 갖는 분자는 보다 짧은 테일을 갖는 분자보다 크다. 도 5a에 도시된 바와 같이, 테일(504)은 앵커링 표면으로부터 멀리 연장하는 N개의 원자들로 형성된 긴 테일일 수 있다. 예를 들어, 테일(504)은 분리 측벽(107)으로부터 멀리 연장하는 적어도 12개의 백본 원자로 형성될 수 있다. 실시예에서, 테일(504)은 약 18개의 백본 원자로 형성된다. 테일은 큰 분자를 형성하기 위해 또 하나의 동일한 원자와 결합할 수 있는 임의의 적합한 원자로 형성될 수 있다. 예를 들어, 테일(504)은 탄소 원자들로 형성될 수 있다. 분자(500)의 큰 크기는 분리 측벽(107) 상의 산화물 재료들의 퇴적을 방지한다.
열적 분해 이후에, 온전한 분자(500)를 형성하는 결합들은 분자 파편 층(311)과 같은, 잉여 층을 형성하기 위해 분자(500) 내의 상이한 위치들에서 깨질 수 있다. 도 5b의 예시적인 실시예에서 예시된 바와 같이, 분자(500)는 테일(504) 내의 결합에서 깨질 수 있고, 그럼으로써, 3개의 수소 원자에 결합된 탄소 원자를 포함하는 메틸기, 또는 2개의 수소 원자에 결합된 탄소 원자(도시 안됨)를 포함하는 메틸렌기와 같은, 댕글링 분자를 야기한다. 따라서, 탄소 원자들은 분리 측벽(107)의 표면들 상에 배치될 수 있다. 대안적으로, 열적 분해는 도 5c에 도시된 바와 같이, 헤드 그룹(502)과 테일(504) 사이의 P-C 결합을 깨트릴 수 있다. 이러한 예들에서, 분리 측벽(107)은 댕글링 인 원자 P 또는 P를 포함하는 분자를 가질 수 있다. 여기서 위에 언급된 바와 같이, 희생 차단 층(302)이 P를 포함하지 않는 다른 적합한 분자들로 형성된 실시예들은 대신에 N, S, Si, 및 Cl과 같은 원자들을 포함할 수 있다. 도 5d에 도시된 대안적 실시예에서, 헤드 그룹(502) 내의 O-P 결합들은 열적 분해 이후에 깨질 수 있다. 결과적으로, 분리 측벽(107)은 하이드록실(OH)과 같은, 산소(O)를 포함하는 댕글링 분자를 포함할 수 있다. 실시예들에서, 여기에 논의된 댕글링 분자들의 임의의 조합이 분리 층(106)의 표면 상에 배치될 수 있다. 예를 들어, 메틸기, 인을 포함하는 분자, 및/또는 하이드록실이 열적 분해 이후에 분자 파편 층(311) 내에 배치될 수 있다.
희생 차단 층(302)을 열적 분해한 후에, 후속하는 게이트 층들이 도 6에 도시한 것과 같은 트리-게이트 finFET 트랜지스터(600)와 같은, 반도체 디바이스를 형성하기 위해 윈도우(105) 내에 및 공간(209) 내에 퇴적될 수 있다. 예를 들어, 일함수 금속 층(602) 및 금속 채움 층(604)을 포함하는 게이트 전극 층이 윈도우(105) 내로 퇴적될 수 있다. 일함수 금속(602)은 하이-K 게이트 유전체(108) 상에 그리고 STI(104) 및 분리 층(106)의 노출된 영역들 상에 등각으로 퇴적될 수 있다. 금속 채움 층(604)은 일함수 금속(602)의 층 위에 후속하여 퇴적될 수 있다. 실시예에서, 일함수 금속(602)은 분리 측벽(107) 바로 위에 배치된다. 일부 실시예들에서, 분자 파편 층(311)은 일함수 금속(602)과 분리 측벽(107) 사이에 배치될 수 있다. 따라서, 일함수 금속(602)은 분자 파편 층(311) 바로 위에 배치될 수 있다. 금속들(602 및 604)은 스퍼터링 또는 ALD와 같지만, 이들로 제한되지 않는 임의의 적합한 방법에 의해 퇴적될 수 있다. 그 다음에, 트랜지스터(600)의 상부는 평탄화 공정, 예를 들어, 화학-기계적 평탄화(CMP)에 의해 분리 층(106)의 상부 표면(304)까지 평탄화될 수 있다.
일함수 금속 층(602)은 트랜지스터가 PMOS 또는 NMOS 트랜지스터인지에 따라, P형 일함수 금속 또는 N형 일함수 금속일 수 있다. PMOS 트랜지스터에 대해, 게이트 전극용으로 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하지만, 이들로 제한되지 않는다. P형 금속 층은 약 4.9eV와 약 5.2eV 사이인 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 한다. NMOS 트랜지스터에 대해, 게이트 전극용으로 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속들의 합금들, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물과 같은, 이들 금속의 탄화물들을 포함하지만, 이들로 제한되지 않는다. N형 금속 층은 약 3.9eV와 약 4.2eV 사이인 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 한다. 금속 채움 층(604)은 텅스텐과 같은, 임의의 적합한 도전성 재료일 수 있다.
하이-K 게이트 유전체(108)가 분리 측벽들(107) 상에 형성하는 것을 방지하면 공간(209)이 도 1과 관련하여 여기서 위에 언급된 것과 같은 종래의 방법들에 의해 형성된 공간들(109)보다 크게 될 수 있다. 분자 파편 층(311)이 일부 실시예들에서 공간(209) 내에 배치될 수 있지만, 그것의 두께는 무시할 수 있고 공간(209)을 상당히 감소시키지 않을 수 있다. 공간(209)을 확대하면 금속들(602 및 604)이 윈도우(604)를, 특히 윈도우(105)의 높은 애스펙트 비 부분들(605) 내에 보다 쉽게 채울 수 있다. 예를 들어, 공간들(209)은 퇴적 재료가 그 안에서 이동할 수 있는 보다 많은 측방향 공간이 STI(104)의 상부 표면(312) 상에 형성하게 한다. 따라서, 핀치-오프 및 공극 형성의 가능성이 상당히 줄어들 수 있다. 공간(209)을 확대하면 또한 게이트 단부 캡 스케일링이 가능해진다. 여분의 공간은 상이한 치수들로 형성될 게이트 단부 캡을 위한 공간을 제공한다.
트리-게이트 finFET 트랜지스터들 외에, 여기에 개시된 방법들은 도 7에 도시된 것과 같은 게이트-올-어라운드 나노와이어 트랜지스터들(700)과 같은, 다른 비평면 디바이스들에 적용가능할 수 있다. 나노와이어 트랜지스터들(700)은 기판(100) 위에 배치되고, 기판(100)과 물리적으로 분리된 반도체 구조체(702)를 포함할 수 있다. 반도체 구조체(702)는 상부 표면(704), 하부 표면(708), 및 측벽들(706 및 710)을 갖는 나노와이어일 수 있다. 하이-K 게이트 유전체(108)는 반도체 구조체(702)의 상부 표면들(704, 706, 708, 및 710) 상에 배치될 수 있다. 실시예들에서, 하이-K 게이트 유전체(108)는 분리 측벽들(107) 상에 배치되지 않는다. 일함수 금속(602)은 기판(100)의 노출된 표면들 및 분리 측벽(107) 상에 뿐만 아니라 하이-K 게이트 유전체(108)의 노출된 표면들 주위에 배치될 수 있다. 실시예에서, 일함수 금속(602)은 분리 측벽(107) 바로 위에 배치된다. 일부 실시예들에서, 분자 파편 층(311)은 일함수 금속(602)과 분리 측벽(107) 사이에 배치될 수 있다. 따라서, 일함수 금속(602)은 분자 파편 층(311) 바로 위에 배치될 수 있다. 금속 채움 재료(604)는 일함수 금속(602) 상에 형성되어 윈도우(105) 내의 나머지 영역을 채울 수 있다. 따라서, 채널 영역들은 반도체 구조체(702)의 표면들(704, 706, 708, 및 710)에 근접하여 형성될 수 있다. 실시예들에서, 반도체 구조체(702) 주위의 여분의 공간은 게이트 전극이 전체 반도체 구조체(702) 주위에 적절히 형성하게 한다.
도 8은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(800)를 도시한다. 인터포저(800)는 제1 기판(802)을 제2 기판(804)에 브리지하는 데 사용되는 중간 기판이다. 제1 기판(802)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(804)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 하나의 집적 회로 다이일 수 있다. 일반적으로, 인터포저(800)의 목적은 접속을 보다 폭넓은 피치로 분산하고 또는 접속을 상이한 접속으로 경로 재지정하는 것이다. 예를 들어, 인터포저(800)는 집적 회로 다이를 제2 기판(804)에 후속하여 결합될 수 있는 볼 그리드 어레이(BGA)(806)에 결합시킬 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 동일한 측면들에 부착된다. 그리고 또 다른 실시예들에서 3개 이상의 기판이 인터포저(800)에 의해 상호접속된다.
인터포저(800)는 에폭시 수지, 광섬유-보강 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 다른 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들과 같은, 반도체 기판에서 사용하기 위해 위에 설명된 동일한 재료들을 포함할 수 있는 대안적 강성 또는 가요성 재료들로 형성될 수 있다,
인터포저는 관통-실리콘 비아들(TSV들)(812)을 포함하지만 이들로 제한되지 않는, 금속 상호접속들(808) 및 비아들(810)을 포함할 수 있다. 인터포저(800)는 수동과 능동 디바이스들 둘 다를 포함하는, 매립된 디바이스들(814)을 더 포함할 수 있다. 이러한 디바이스들은 캐패시터들, 디커플링 캐패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드를, 변압기들, 센서들, 및 정전 방전(ESD) 디바이스들을 포함하지만, 이들로 제한되지 않는다. 무선-주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(800) 상에 형성될 수 있다.
본 발명의 실시예들에 따라, 여기에 개시된 장치들 또는 공정들이 인터포저(800)의 제조에서 사용될 수 있다.
도 9는 본 발명의 한 실시예에 따른 컴퓨팅 디바이스(900)를 도시한다. 컴퓨팅 디바이스(900)는 많은 소자들을 포함할 수 있다. 한 실시예에서, 이들 소자는 하나 이상의 마더보드에 부착된다. 대안적 실시예에서, 이들 소자는 마더보드라기 보다는 단일의 시스템-온-칩(SoC) 상으로 제조된다. 컴퓨팅 디바이스(900) 내의 소자들은 집적 회로 다이(902) 및 적어도 하나의 통신 칩(908)을 포함하지만, 이들로 제한되지 않는다. 일부 구현들에서 통신 칩(908)은 집적 회로 다이(902)의 일부로서 제조된다. 집적 회로 다이(902)는 매립된 DRAM(eDRAM) 또는 스핀-트랜스퍼 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 보통 사용되는, 온-다이 메모리(906)뿐만 아니라 CPU(904)를 포함할 수 있다.
컴퓨팅 디바이스(900)는 마더보드에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있고 또는 SoC 다이 내에 제조된 다른 소자들을 포함할 수 있다. 이들 다른 소자는 휘발성 메모리(910)(예를 들어, DRAM), 비휘발성 메모리(912)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 장치(914)(GPU), 디지털 신호 프로세서(916), 암호화 프로세서(942)(하드웨어 내에 암호화 알고리즘들을 실행하는 특수화된 프로세서), 칩셋(920), 안테나(922), 디스플레이 또는 터치스크린 디스플레이(924), 터치스크린 제어기(926), 배터리(928) 또는 다른 전원, 전력 증폭기(도시 안됨), 전지구 위치파악 시스템(GPS) 디바이스(928), 나침반(930), 모션 코프로세서 또는 센서들(932)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(934), 카메라(936), (키보드, 마우스, 스타일러스, 및 터치패드와 같은) 사용자 입력 디바이스(938), 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스(940)를 포함하지만, 이들로 제한되지 않는다.
통신 칩(908)은 데이터의 컴퓨팅 디바이스(900)로 및 컴퓨팅 디바이스(900)로부터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 관련된 디바이스들이 어떤 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수도 있다. 통신 칩(908)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정된 기타 무선 프로토콜들을 포함하지만 이들로 제한되지 않는 임의 수의 무선 표준들 또는 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(908)을 포함할 수 있다. 예를 들어, 제1 통신 칩(908)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용될 수 있고 제2 통신 칩(908)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 본 발명의 실시예들에 따라, 희생 차단 층들을 이용함으로써 형성된, 비평면 트랜지스터 또는 게이트-올-어라운드 나노와이어 트랜지스터와 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 전자적 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자적 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하는 임의의 디바이스 또는 디바이스의 부분을 참조할 수 있다.
통신 칩(908)은 또한 본 발명의 실시예들에 따라, 희생 차단 층들을 이용함으로써 형성된, 비평면 트랜지스터 또는 게이트-올-어라운드 나노와이어 트랜지스터와 같은 하나 이상의 디바이스를 포함할 수 있다.
다른 실시예들에서, 컴퓨팅 디바이스(900) 내에 하우징된 다른 소자들은 본 발명의 실시예들에 따라, 희생 차단 층들을 이용함으로써 형성된, 비평면 트랜지스터 또는 게이트-올-어라운드 나노와이어 트랜지스터와 같은 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(900)는 랩탑 컴퓨터, 노트북 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 기타 전자 디바이스일 수 있다.
요약서에서 설명된 것을 포함하는, 본 발명의 예시된 구현들의 상기 설명은 본 발명을 개시된 정확한 형태들로 한정하거나 제한하려는 것이 아니다. 본 발명의 특정한 구현들 및 본 발명을 위한 예들이 여기에 예시의 목적들을 위해 설명되었지만, 관련 기술 분야의 통상의 기술자가 인식하는 바와 같이, 다양한 등가적 수정들이 본 발명의 범위 내에서 가능하다.
실시예에서, 반도체 디바이스는 반도체 기판 위에 배치된 반도체 구조체, 반도체 구조체 옆에, 반도체 기판 위에 배치된 분리 측벽, 반도체 구조체의 하나 보다 많은 측면 상에 직접 배치되고 분리 측벽 상에는 배치되지 않는 하이-K 유전체 층을 포함한다. 반도체 디바이스는 하이-K 유전체 층 상에 그리고 분리 측벽의 부분 상에 배치된 게이트 전극을 더 포함할 수 있다. 부가적으로, 반도체 디바이스는 게이트 전극과 분리 층 사이에 배치된 분자 파편 층을 더 포함할 수 있다.
분자 파편 층은 인, 탄소, 산소, 질소, 황, 실리콘, 또는 염소 원자 중 적어도 하나로 형성된 댕글링 결합을 포함할 수 있다. 실시예에서, 반도체 구조체는 반도체 기판으로부터 위로 연장하는 핀이다. 하나 보다 많은 측면은 핀의 상부 표면 및 핀의 각각의 측벽의 부분을 포함할 수 있다. 반도체 디바이스는 반도체 기판의 상부 상에 직접 배치된 얕은 트렌치 분리(STI)를 더 포함할 수 있다. 실시예에서, 하이-K 유전체 층은 STI 바로 위에 배치된 테이퍼되거나 둥근 단부들을 포함하고, 하이-K 유전체 층은 STI와 접촉하지 않는다. 하이-K 유전체 층은 또한 STI 상에 배치될 수 있다. 실시예에서, 하이-K 유전체 층은 분리 측벽에 인접하여 배치된 테이퍼되거나 둥근 단부들을 포함하고, 하이-K 유전체 층은 분리 측벽과 접촉하지 않는다. 반도체 구조체는 반도체 기판 위에 배치된 별도의 구조체일 수 있다. 실시예에서, 하나보다 많은 측면은 별도의 구조체의 상부, 하부, 및 측면 표면들을 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은 반도체 기판 위에 배치되는 반도체 구조체를 제공하는 단계 - 반도체 구조체는 분리 측벽 옆에 배치됨 -; 반도체 구조체를 노출하는, 적어도 분리 측벽 상에 희생 차단 층을 퇴적하는 단계; 반도체 구조체 상에 하이-K 유전체 층을 퇴적하는 단계; 및 희생 차단 층을 제거하는 단계를 포함한다.
희생 차단 층은 자기 조립 모노층(SAM)일 수 있다. 실시예에서, SAM은 분리 측벽들 상의 하이-K 유전체 층의 형성을 차단할 수 있는 분자들로 형성된다. 분자들은 옥타데실포스폰산(ODPA), 1-옥타데칸티올(ODT), 옥타데실트리클로로실란(ODTCS), 및 스테아르산(ODCA)으로 이루어진 그룹으로부터 선택된 분자들일 수 있다. 희생 차단 층을 제거하는 단계는 열 처리 또는 화학 처리를 포함할 수 있다. 열 처리는 유전체 층의 퇴적 온도보다 높은 분해 온도에서 수행될 수 있다. 실시예에서, 분해 온도는 200 내지 400℃이다. 화학 처리는 테트라메틸암모늄 수산화물(TMAH)을 포함하는 염기 용액에의 노출을 포함할 수 있다. 실시예에서, 희생 차단 층을 제거함으로써 분자 파편 층이 적어도 분리 층 상에 배치되게 야기한다. 분자 파편 층은 인, 탄소, 질소, 황, 실리콘, 및 염소로 이루어진 그룹으로 선택된 원자를 포함할 수 있다. 하이-K 유전체 층을 퇴적하는 단계는 산화물 퇴적 온도에서 수행될 수 있고, 산화물 퇴적 온도는 희생 차단 층의 분해 온도 미만일 수 있다. 실시예에서, 희생 차단 층은 1 내지 2㎚ 두께이다.
실시예에서, 컴퓨팅 디바이스는 마더보드; 마더보드 상에 장착된 프로세서; 및 프로세서와 같은 칩 상에 제조되거나 또는 마더보드 상에 장착된 통신 칩을 포함한다. 프로세서는 반도체 기판 위에 배치된 반도체 구조체, 반도체 기판의 상부 상에 직접 배치된 얕은 트렌치 분리(STI), 반도체 구조체 옆에, STI 상에 배치된 분리 측벽, 및 반도체 구조체의 하나 보다 많은 측면 상에 직접 배치되고 분리 측벽 상에는 배치되지 않는 하이-K 유전체 층을 포함할 수 있다.
반도체 구조체는 반도체 기판으로부터 위로 연장하는 핀이다. 실시예에서, 컴퓨팅 디바이스는 반도체 기판의 상부 상에 직접 배치된 얕은 트렌치 분리(STI)를 더 포함한다. 하이-K 유전체 층은 STI 바로 위에 배치된 테이퍼되거나 둥근 단부들을 포함할 수 있고, 하이-K 유전체 층은 STI와 접촉하지 않는다. 실시예에서, 컴퓨팅 디바이스는 하이-K 유전체 층 상에 그리고 분리 측벽의 부분 상에 배치된 게이트 전극을 더 포함할 수 있다. 컴퓨팅 디바이스는 게이트 전극과 분리 층 사이에 배치된 분자 파편 층을 포함할 수 있다.
상기 상세한 설명에 비추어서 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구범위에서 사용된 용어들은 본 발명을 명세서 및 청구범위에 개시된 특정한 구현들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는 청구범위 해석의 확립된 원칙들에 따라 해석될, 다음의 청구범위에 의해 전적으로 결정된다.

Claims (28)

  1. 반도체 디바이스로서,
    반도체 기판 위에 배치된 반도체 구조체;
    상기 반도체 구조체 옆에, 상기 반도체 기판 위에 배치된 분리 측벽을 포함하는 분리 구조 - 상기 분리 구조는 상부 표면(top surface)을 가짐 -;
    상기 반도체 구조체의 하나 보다 많은 측면 상에 직접 배치되고 상기 분리 측벽을 따라 배치되지 않는 하이-K 유전체 층;
    상기 하이-K 유전체 층 상에 그리고 상기 분리 측벽을 따라 배치된 게이트 전극; 및
    상기 게이트 전극과 상기 분리 측벽 사이에 배치된 분자 파편 층 - 상기 분자 파편 층은 상기 분리 측벽 상에 직접 위치하고, 상기 분리 구조의 상기 상부 표면 상에 직접 위치함 -
    을 포함하는 반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 반도체 기판의 상부 상에 직접 배치된 얕은 트렌치 분리(STI)를 더 포함하는 반도체 디바이스.
  8. 삭제
  9. 제7항에 있어서, 상기 하이-K 유전체 층은 상기 STI 상에도 배치되는 반도체 디바이스.
  10. 제7항에 있어서, 상기 분자 파편 층은 상기 STI상에도 배치되는 반도체 디바이스.
  11. 제10항에 있어서, 상기 분자 파편 층은 상기 게이트 전극 및 상기 STI 사이에 더 배치되는 반도체 디바이스.
  12. 제1항에 있어서, 상기 하이-K 유전체 층은 금속을 포함하는 반도체 디바이스.
  13. 제1항에 있어서, 상기 반도체 구조체는 상기 반도체 기판으로부터 위로 연장하는 핀인 반도체 디바이스.
  14. 제13항에 있어서, 상기 하나 보다 많은 측면은 상기 핀의 상부 표면 및 상기 핀의 각각의 측벽의 일부를 포함하는 반도체 디바이스.
  15. 제1항에 있어서, 상기 반도체 구조체는 상기 반도체 기판 위에 배치된 나노와이어인 반도체 디바이스.
  16. 제15항에 있어서, 상기 하나 보다 많은 측면은 상기 나노와이어의 상부 표면, 상기 나노와이어의 측벽 표면 및 상기 나노와이어의 하부 표면을 포함하고, 상기 하부 표면은 상기 상부 표면과 대향하며, 상기 측벽 표면은 상기 상부 표면과 상기 하부 표면 사이에 있는 반도체 디바이스.
  17. 제1항에 있어서, 상기 분리 측벽은 게이트 스페이서를 포함하는 반도체 디바이스.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 소자 - 상기 소자는 집적회로 구조체를 포함함 - 를 포함하고, 상기 집적회로 구조체는
    반도체 기판 위에 배치된 반도체 구조체;
    상기 반도체 구조체 옆에 그리고 상기 반도체 기판 위에 배치된 분리 측벽을 포함하는 분리 구조 - 상기 분리 구조는 상부 표면(top surface)을 가짐 -;
    상기 반도체 구조체의 하나 보다 많은 측면 상에 직접 배치되고 상기 분리 측벽을 따라 배치되지 않는 하이-K 유전체 층;
    상기 하이-K 유전체 층 상에 그리고 상기 분리 측벽을 따라 배치된 게이트 전극; 및
    상기 게이트 전극과 상기 분리 측벽 사이에 배치된 분자 파편 층 - 상기 분자 파편 층은 상기 분리 측벽 상에 직접 위치하고, 상기 분리 구조의 상기 상부 표면 상에 직접 위치함 -
    을 포함하는 컴퓨팅 디바이스.
  22. 제21항에 있어서, 상기 보드에 결합된 메모리를 더 포함하는 컴퓨팅 디바이스.
  23. 제21항에 있어서, 상기 보드에 결합된 통신 칩을 더 포함하는 컴퓨팅 디바이스.
  24. 제21항에 있어서, 상기 보드에 결합된 카메라를 더 포함하는 컴퓨팅 디바이스.
  25. 제21항에 있어서, 상기 보드에 결합된 배터리를 더 포함하는 컴퓨팅 디바이스.
  26. 제21항에 있어서, 상기 보드에 결합된 안테나를 더 포함하는 컴퓨팅 디바이스.
  27. 제21항에 있어서, 상기 소자는 패키지된 집적 회로 다이인 컴퓨팅 디바이스.
  28. 제21항에 있어서, 상기 소자는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 이루어진 그룹으로 선택된 컴퓨팅 디바이스.
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