TW201635548A - 具有不對稱外形之鰭部結構的裝置及形成方法 - Google Patents

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Abstract

實施例包含微電子裝置，其包括：基板，包括突起部份以及非突起部份，其中，介電材料係設置成相鄰於突起部份；磊晶的子鰭部結構，係設置於突起部份上，其中，磊晶的子鰭部結構的底部部份包括不對稱的外形；以及，磊晶的鰭部裝置結構，係設置於子鰭部結構上。文中說明其它實施例。

Description

具有不對稱外形之鰭部結構的裝置及形成方法
本發明係有關具有不對稱外形之鰭部結構的裝置及形成方法。
在微電子裝置應用中，舉例而言，例如銦鋁磷化物等磊晶材料集成於例如矽基板等基板上是高度需要的。高品質的磊晶材料強化例如系統晶片(SoC)、高電壓及RF裝置等應用、以及互補金屬氧化物矽(CMOS)應用之性能。此集成涉及導因於二種材料之間的晶格特性失配之製造挑戰。
100‧‧‧微電子裝置
102‧‧‧基板
104‧‧‧鰭部
105‧‧‧側壁
105’‧‧‧第二側壁
106‧‧‧介電材料
106’‧‧‧介電材料
107‧‧‧上表面
108‧‧‧移除處理
109‧‧‧高度
109’‧‧‧高度
110‧‧‧各向等性蝕刻處理
111‧‧‧鰭部部份
112‧‧‧不對稱移除處理
113‧‧‧磊晶材料
114‧‧‧磊晶製程
115‧‧‧溝槽
116‧‧‧高度
117‧‧‧第一側
117’‧‧‧第二側
118‧‧‧上表面
119‧‧‧第一高度
119’‧‧‧第二高度
121‧‧‧第一角度
122‧‧‧第二角度
126‧‧‧表面
127‧‧‧寬度
130‧‧‧子鰭部
131‧‧‧側壁
131’‧‧‧側壁
132‧‧‧鰭部裝置結構
133‧‧‧高度
200‧‧‧多閘極裝置
202‧‧‧基板
203‧‧‧突起部份
206‧‧‧隔離材料
213‧‧‧磊晶材料
230‧‧‧子鰭部
231‧‧‧鰭部裝置表面
232‧‧‧鰭部裝置結構
236‧‧‧閘極氧化物
238‧‧‧閘極材料
239‧‧‧通道區
240‧‧‧源極/汲極區
241‧‧‧環繞式閘極結構
400‧‧‧中介器
402‧‧‧第一基板
404‧‧‧第二基板
406‧‧‧球柵陣列
408‧‧‧金屬互連
410‧‧‧通孔
412‧‧‧矽穿孔
414‧‧‧嵌入裝置
500‧‧‧計算裝置
雖然說明書以特別指出及明確地主張某些實施例之申請專利範圍作總結，但是，配合附圖來閱讀下述實施例的說明，將可更容易確認這些實施例的優點，其中：圖1a-1i代表根據各式各樣實施例之結構的剖面視圖。
圖2a-2c代表根據實施例的結構之剖面視圖。
圖3代表根據實施例的方法之流程圖。
圖4是實施一或更多個實施例之中介器。
圖5是根據實施例所建立的計算裝置。
【發明內容及實施方式】
在下述詳細說明中，參考以圖示方式來顯示實施方法及結構之具體實施例的附圖。以充份的細節來說明這些實施例，以使習於此技藝者能夠實施該等實施例。要瞭解到，各式各樣的實施例雖然不同但不一定是相互排斥的。舉例而言，在不悖離實施例之精神及範圍之下，與一個實施例有關之文中所述的特定特點、結構、或特徵可以在其它實施例內被實施。此外，要瞭解到，在不悖離實施例的標的之精神及範圍之下，在各揭示的實施例內的各個元件的位置或配置可以做修改。在附圖中，在多個圖式中，類似的數字意指相同的或類似的功能。
逐次地，以最有助於瞭解文中的實施例之方式，將各種的操作說明成多個分開的操作，但是，說明的順序不應被解釋成意指這些操作一定是順序相依的。特別是，這些操作無需依呈現的順序來執行。
實施例的實施可以在例如半導體基板等基板上被形成或執行。在一個實施例中，半導體基板可為使用塊體矽或矽在絕緣體上子結構形成的結晶基板。在其它實施中，可以使用替代材料以形成半導體基板，替代材料可以與矽相 結合或不結合，包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銦鎵砷化物、銻化鎵、或III-V族或IV族材料的其它組合。雖然文中說明可以形成基板的材料之一些實例，但是，可以用作為建立半導體裝置的基礎之任何材料都落在文中的實施例之精神及範圍之內。
說明形成及利用微電子結構的方法及相關結構，例如形成於基板上的磊晶鰭部結構。這些方法/結構包含形成設置於基板的突起部上之磊晶子鰭部結構，其中，突起部包括基板的突起部之單側(111)小面。(111)小面沿著子鰭部長度而配置。子鰭部的底部部份之不對稱性將磊晶鰭部生長限制於單一生長前緣，因而減少缺陷。
圖1a-1i繪示形成微電子結構的實施例之剖面視圖，舉例而言，微電子結構可為例如設置於基板上的磊晶鰭部結構。在實施例中，微電子裝置100可包括基板102(圖1a)。舉例而言，在實施例中，基板102可包括矽基板，且可為p型摻雜有例如硼等p型材料/元素。舉例而言，在另一實施例中，基板102可包括例如電晶體及被動元件等電路元件。在實施例中，基板102可包括CMOS基板102的一部份，並且可包括p型金屬氧化物半導體(PMOS)及n型金屬氧化物半導體(NMOS)電晶體。在實施例中，微電子裝置100可包括三閘極電晶體、環繞式閘極(GAA)電晶體、或是任何其它型式的多閘極電晶體之一部份。在實施例中，微電子裝置100可包括化合物(包含III-V族材料)電晶體的一部份。
鰭部104，其在一個實施例中可包括矽，可被設置於基板102上。在其它實施例中，根據特定應用，鰭部可包括任何其它型式的適當材料。在實施例中，鰭部104可以被定向成其係正交地配置於基板102上。在實施例中，鰭部104可包括與基板102相同的材料，以及，在其它實施例中，鰭部104可包括與基板102不同的材料。在實施例中，至少一鰭部104可以被形成於基板102上，其中，鰭部104可包含從基板102的第一表面104延伸出以及終止於上表面107的相對立側壁105。在某些實施例中，上表面107可包括彎曲外形，以及，在其它實施例中，其可包括其它形狀，例如更長方形的外形。為了簡明起見，僅有二個鰭部104被繪示於圖1a中；但是，須瞭解到，可以製造任何適當數目的鰭部104。
在實施例中，例如介電材料106等隔離材料可被形成於鰭部104上(圖1b)。介電材料106可包括例如二氧化矽等材料，以及，在某些情況中可包括淺溝槽隔離(STI)材料，其中，介電材料106緊靠相對立的鰭部側壁105。在實施例中，介電材料106可包括例如摻雜碳的氧化物(CDO)、矽氮化物、矽氧氮化物、矽碳化物、例如全氟環丁烷或聚四氟乙烯等有機聚合物、氟矽酸鹽玻璃(FSG)、及/或例如矽倍半氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽等等材料。在實施例中，介電材料106可包括多層不同的材料。在實施例中，介電材料106可包括化學汽相沈積(CVD)的沈積材料。
在實施例中，可藉由使用例如化學機械拋光(CMP)處理等移除處理108(圖1c)以移除一部份的隔離材料106。在實施例中，可藉由使用氧化物拋光移除處理來移除一部份的介電材料106。舉例而言，在其它實施例中，可以使用其它移除處理，例如各種濕式及/或乾式蝕刻處理。在實施例中，在移除處理108之後，可使鰭部104的頂部107曝露出。導因於鰭部外形107，在氧化物移除處理108之後，會造成不對稱的氧化物形態，其中，相鄰於鰭部104的第一側壁105之介電材料106的高度109比在鰭部104的第二側壁105’的高度109’更矮。
在實施例中，可執行各向等性蝕刻處理110，其中，一部份的鰭部104可被移除(圖1d)。由於蝕刻處理110是各向等性的，所以，在實施例中，在各向等性處理110期間沒有特定的鰭部104的材料之結晶平面(小面)是較佳的/被曝露出，並且，在執行各向等性蝕刻處理110之後，各向等性餘留的鰭部部份111的外形包括彎曲的外形。在實施例中，各向等性蝕刻處理包括矽蝕刻，以及可包括例如使用氯或SF6電漿化學之電漿乾式蝕刻處理等此類處理，或者，可以使用例如硝酸/HF溶液等濕式蝕刻劑。在實施例中，與各向等性餘留的鰭部部份111相接觸之相鄰的介電材料區106、106’在形態上保持不對稱，亦即，第一介電材料106的高度109比相鄰的介電材料區106’的高度109’還矮。
在實施例中，可執行不對稱移除處理112，其中，可 使餘留的鰭部部份103的(111)小面曝露出(圖1e)。在實施例中，舉例而言，可以使用例如氫氧化四鉀銨(TMAH)蝕刻劑及/或包括氫氧化銨的蝕刻劑等濕式蝕刻，以移除一部份的鰭部結構104，但是，也可以根據特定應用而使用其它乾式及/或濕式蝕刻。不對稱的餘留鰭部部份103可包括傾斜的、不對稱的外形、以及包括曝露之單側主要(111)小面。在實施例中，不對稱的餘留鰭部份103包括基板102的突起部份，其中，突起部份的上表面118可包括鰭部104材料的單側(111)小面。在實施例中，上表面118之單側(111)小面可包括單側矽(111)小面。在實施例中，上表面118的單側(111)小面在通道電流方向上沿著鰭部裝置結構長度而設置，於下將更詳述說明。在實施例中，突起部係相鄰於介電材料106的一部份。
在實施例中，可藉由移除一部份的鰭部104結構而形成開口115。在實施例中，開口115的介電質106、106’側壁可包括不相等的高度116、116’。在實施例中，開口/溝槽115的底部包括基板102的突起部份103之上表面118，以及，包括單側(111)小面。在實施例中，溝槽開口115可包括深寬比捕獲(ART)溝槽115，其中，溝槽開口的深度對溝槽115開口的寬度之比例可包括至少約2：1。在其它實施例中，舉例而言，比例可包括1.5、1.7、1.9、2.1、2.3、2.5、2.7。
在實施例中，基板102的突起部份103可包括第一側 117及第二側117’。(請參見圖1f，為了簡明起見，僅顯示基板102的突起部份103)。在實施例中，第一及第二側117、117’可包括不同的高度119、119’，其中，第一高度119比第二高度119’更矮。在其它實施例中，第一及第二高度119、119’可包括實質上類似的高度。在實施例中，突起的基板103可包括相對於基板102之第一角度121以及相對於基板102之第二角度123，其中，在某些實施例中，第一角度121可包括約120度至約130度，以及，第二角度123可包括約85度至約95度。
在實施例中，可將介電材料106予以平坦化(未顯示)，以及，磊晶材料113可被形成於開口115中(圖1g)。在實施例中，磊晶材料113可包括III-V族磊晶材料113，並且，可利用任何適當的磊晶製程114而在溝槽開口115內形成磊晶材料113。在實施例中，磊晶材料113可包括任何包含來自週期表之III、IV及/或V族的元素之材料、及其組合。在實施例中，可使用任何適當的磊晶製程來生長磊晶材料113，以及，在某些實施例中，磊晶材料113可包括在約4nm與約80nm之間的寬度127。
在實施例中，磊晶材料113可包括III-V族材料，例如氮化鎵、銦鎵氮化物、磷化銦、砷化鎵、銦鋁磷化物、銦鎵砷化物、砷化鎵、砷化銦及銦鎵氮化物、鍺、及矽鍺中的至少其中之一、以及其組合。在實施例中，磊晶材料113可包括多層形成於彼此之上的磊晶材料，其可包括多 個異質磊晶層，其中，不同層的晶格常數可彼此不同。在實施例中，磊晶材料113可包括多層晶格失配的磊晶材料。在實施例中，磊晶材料113可開始生長於基板102的不對稱突起部份103的(111)表面上。在實施例中，由於突起部份103包括鰭部材料的單側(111)小面，所以，磊晶材料113可從單一生長前緣開始生長。從單一生長前緣開始的生長由於避免多個生長前緣(例如，當如某些習知結構中般在溝槽開口的底部使用V形時所發生的)而為有利的，而大幅降低缺陷的形成。
在某些實施例中，舉例而言，可以使用例如CMP處理等移除處理125來移除設置在隔離材料106的表面126上方之磊晶材料113之額外部份，以變成為與隔離/介電材料106的表面126一樣平坦(圖1h)。
在實施例中，可使用例如CMP處理等移除處理128以使一部份的介電材料106凹入，其中，磊晶材料113的曝露部份形成/包括至少一鰭部裝置結構132(圖1i)。在實施例中，鰭部裝置結構132可延伸於介電材料106的表面126之上方，並且，可包括高度133。在實施例中，鰭部裝置結構132高度125包括在約4nm至約80nm之間。舉例而言，在實施例中，鰭部裝置結構132的一部份包括例如多閘極裝置的通道區等多閘極裝置的一部份，以及，在後續處理期間與源極/汲極區相耦接。
在實施例中，磊晶材料113包括設置在介電材料106的一部份之內的第一部份130，其中，第一部份130係設 置在基板102的突起部份103上。第一部份130可包括子鰭部部份130。在實施例中，子鰭部130可包括不等高度的側壁131、131’。在實施例中，子鰭部131可比子鰭部131’更長。在實施例中，子鰭部結構130的底部部份可包括不對稱的外形，其中，子鰭部130的底部部份(係直接設置在基板102的突起部份103上)因為子鰭部130的側壁131、131’之不相等的高度而傾斜。在實施例中，子鰭部130的長度對子鰭部130的寬度之比例包括至少約2：1。鰭部裝置結構132可包括磊晶材料113的第二部份132。在實施例中，鰭部裝置結構132係直接設置於子鰭部結構130上，其中，子鰭部結構係設置於隔離材料106的表面126之下。
在實施例中，例如金屬氧化物半導體場效電晶體(MOSFET或簡稱MOS電晶體)等多個電晶體可以被製造於基板102上，並且，一般可包括磊晶材料113，且可包含鰭部裝置結構132。在實施例的各種實施中，MOS電晶體是平面電晶體、非平面電晶體或二者的組合。非平面電晶體包含例如雙閘極電晶體及三閘極電晶體等的FinFET電晶體、以及例如奈米帶及奈米線電晶體等纏繞或環繞式閘極(GAA)電晶體。可以使用非平面及/或平面電晶體來實施文中的實施例。
包括磊晶材料/鰭部裝置結構的各MOS電晶體可包含由閘極介電層及閘極電極層等至少二層所形成的閘極堆疊。閘極介電層可包含一層或多層的堆疊。該一或更多層 可包含氧化矽、二氧化矽(SiO2)及/或高k介電材料。高k介電材料可包含例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等元素。在閘極介電層中可使用的高k材料的實例包含但不限於鉿氧化物、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、及鉛鋅氧化鈮酸鹽。在某些實施例中，當使用高k材料時，對閘極介電層執行退火處理以增進其品質。
閘極電極層係形成於閘極介電層上並且取決於電晶體要成為PMOS或NMOS電晶體而由至少一P型功函數金屬或N型功函數金屬所組成。在某些實施中，閘極電極層可由二或更多個金屬層的堆疊組成，其中，一或更多個金屬層是功函數金屬層且至少一金屬層是填充金屬層。
對於PMOS電晶體，可被使用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳及例如釕氧化物等導電金屬氧化物。P型金屬層將能夠形成功函數在約4.9eV與約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可被使用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及例如鉿碳化物、鋯碳化物、鈦碳化物、鉭碳化物、及鋁碳化物等這些金屬的碳化物。N型金屬層將能夠形成功函數在約3.9eV與約4.2eV之間的NMOS閘極電極。
在某些實施中，閘極電極可由「U」形結構組成，而 「U」形結構包含實質上平行於基板的表面之底部部份以及實質上垂直於基板的上表面之二個側壁部份。在另外的實施中，形成閘極電極的至少一金屬層可單純地為實質上平行於基板的上表面以及未包含實質上垂直於基板的上表面之側壁部份的平坦層。在實施例的另外實施中，閘極電極可由U形結構及平坦的非U形結構之組合組成。舉例而言，閘極電極可由一或更多個形成於一或更多平坦的、非U形層之下的U形金屬層組成。
在實施例的某些實施中，一對的側壁間隔器可以被形成於圍住閘極堆疊的相對立側上。該等側壁間隔器可以由例如矽氮化物、矽氧化物、矽碳化物、摻雜碳的矽氮化物、及矽氧氮化物所形成。用以形成側壁間隔器的製程是熟知的技藝且大致上包含沈積及蝕刻處理步驟。在替代的實施中，可以使用多個間隔器對，舉例而言，二對、或四對側壁間隔器可以被形成於閘極堆的相對立側上。
如同此技藝中所熟知般，源極和汲極區係形成於基板內，與各MOS電晶體的閘極堆疊相鄰。大致上使用佈植/擴散處理或是蝕刻/沈積處理來形成源極與汲極區。在前述處理中，例如硼、鋁、銻、磷、或砷等摻雜物可以被離子佈植至基板中以形成源極和汲極區。使摻雜物活化及使它們進一步擴散至基板中的退火處理典型上依循離子佈植處理。在稍後的處理中，可首先蝕刻基板以便在源極與汲極區的位置處形成凹部。
接著可實施磊晶沈積處理，以用以製造源極和汲極區 的材料來填充凹部。在某些實施中，可使用例如矽鍺或矽碳化物等矽合金來製造源極和汲極區。在某些實施中，可以用例如硼、砷、或磷等摻雜物來原位地摻雜磊晶沈積的矽合金。在另外的實施例中，可使用例如鍺或III-V族材料或合金等一或更多個替代的半導體材料來形成源極和汲極區。且在另外的實施例中，可以使用一或更多層的金屬及/或金屬合金來形成源極和汲極區。
一或更多個層間介電質(ILD)被沈積於MOS電晶體之上。可使用例如低k介電材料等在積體電路結構中具可應用性之已知的介電材料來形成ILD層。可使用的介電材料的實例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、矽氮化物、例如全氟環丁烷或聚四氟乙烯等有機聚合物、氟矽酸鹽玻璃(FSG)、及例如矽倍半氧烷、矽氧烷、或有機矽酸鹽玻璃等有機矽酸鹽等等材料。ILD層可包含毛細孔或氣隙以進一步降低它們的介電常數。
圖2a描述例如三閘極或其它型式的多閘極裝置200等包含文中的實施例之裝置結構之微電子裝置200的一剖份之剖面圖。在實施例中，磊晶材料213包括第一部份230，第一部份230可包括設置於基板202的突起部份203(舉例而言，類似於圖1f的突起部份)上的子鰭部230。在實施例中，第一部份230包括不同高度之側壁231、231’。突起部份230包括沿著磊晶材料213的第二部份232之長度而延伸的單側(111)小面，其中，第二 部分232可包括鰭部裝置結構232。在實施例中，鰭部裝置結構232的一部份可包括多閘極裝置的通道區之一部份，其中，單側(111)小面可沿著通道電流的方向來予以配置。
閘極氧化物236可以被設置於鰭部裝置結構232上及隔離材料206的表面226上。閘極氧化物236可包括例如二氧化矽材料等的氧化物材料。在實施例中，閘極氧化物材料包括高k介電材料，其中，介電材料包括大於二氧化矽之介電常數的介電常數。
舉例而言，高k介電材料可包含鉿氧化物(HfO2)、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、二氧化鋯(ZrO2)、鋯矽氧化物、二氧化鈦(TiO2)、五氧化二鉭(Ta2O5)、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、及鉛鋅氧化鈮酸鹽。
在實施例中，閘極材料238可以被設置於閘極氧化物236上。在實施例中，舉例而言，閘極材料包含例如鈦、鎢、鉭、鋁、及其合金、以及具有例如鉺、鏑等稀土元素或是例如鉑等高貴金屬的合金、以及例如氮化鉭及氮化鈦等氮化物的材料。在實施例中，鰭部裝置結構232可包括具有閘極氧化物236及設置於其上的閘極材料238之通道區的一部份。
圖2b描述多閘極電晶體200的一部份，其中，源極/汲極區240與鰭部裝置結構232的通道區239相耦接。在 實施例中，用於源極及/或汲極的材料可包含例如矽、摻雜碳的矽、及用於NMOS之摻雜磷的矽、摻雜硼的矽鍺、SiXGe1-X、摻雜硼的鍺、摻雜硼的鍺錫、GeXSn1-X、以及用於PMOS應用的p摻雜的III-V族化合物。在實施例中，閘極氧化物236係設置於鰭裝置結構232之通道區239上，以及，閘極材料238係設置於閘極氧化物236上。基板203的突起部份之單側(111)小面(未顯示)係沿著通道239方向來予以配置。
圖2c描述環繞式閘極結構241，舉例而言，其可包括奈米帶及/或奈米線結構。閘極氧化物236可被設置成環繞(在所有側上)鰭部裝置結構232，以及設置在隔離材料206上。磊晶材料213的第一部份可以被設置於鰭裝置結構232之下，以及設置於基板202上且相鄰於隔離材料206。在實施例中，可包括子鰭部部份230之第一部份230包括高度不相等的側壁231、231’。基板202的突起部份203包括沿著鰭部裝置結構232的長度而延伸之單側(111)小面。在實施例中，鰭部裝置結構232的一部份可包括多閘極裝置的通道區的一部份。
圖3描述根據實施例之在基板上形成磊晶鰭結構的方法之流程圖。方塊302包含設置基板，基板包括突起部份及非突起部份，其中，介電材料係設置成相鄰於突起部份。方塊304包含提供設置在突起部份上的磊晶子鰭結構，其中，磊晶子鰭結構的底部部份包括不對稱的外形。方塊306包含提供設置於子鰭部結構上的磊晶鰭部裝置結 構。方塊308包含在鰭部裝置結構上形成閘極氧化物。方塊310包含形成設置於閘極氧化物上的閘極材料。
在實施例中，文中實施例之鰭部裝置結構可以與任何適當型式的封裝結構相耦接，該封裝結構能夠在例如晶粒等微電子裝置與封裝結構耦接的下一層組件(例如，電路板)之間提供電通訊。在另一實施例中，文中的裝置可以與封裝組件結構相耦接，該封裝組件結構可包括任何型式之能夠在晶粒與上積體電路(IC)封裝組件之間提供電通訊的封裝組件結構，上積體電路(IC)封裝組件與在其中的裝置相耦接。
舉例而言，文中之實施例的裝置可包括例如用於處理器晶粒中的邏輯元件等電路元件。文中的裝置可以包含金屬化層及絕緣材料、以及耦接金屬層/互連至外部裝置/層之導電接點/凸塊。舉例而言，文中之不同圖中所示的裝置可包括矽邏輯晶粒或記憶體晶粒的部份、或是任何型式的適當微電子裝置/晶粒。在某些實施例中，取決於特定應用，裝置又可包括彼此堆疊的多個晶粒。在某些情況中，文中的裝置的晶粒可被設於/附接於/嵌入於封裝結構的前側、背側或前及背側的某些組合上或之中。在實施例中，晶粒被部份地或全部地嵌入於封裝組件結構中。
文中包含之裝置結構的各式各樣實施例可被使用於要求積體電晶體之SOC產品，例如智慧型手機、筆記型電腦、平板電腦、及其它電子行動裝置。說明例如包含具有不對稱底部外形的鰭部結構之多閘極電晶體裝置等裝置的 製造。藉由減少磊晶生長期間源自隔離材料側壁的缺陷數目，以增進III-V材料的磊晶品質。實現能夠在矽晶圓上製造非矽CMOS。
圖4繪示包括文中包含的一或更多個實施例之中介器400。中介器400是中介基板，被用來橋接第一基板402至第二基板404。舉例而言，第一基板402可為積體電路晶粒，其中，晶粒可包括例如文中的實施例之鰭部裝置結構等裝置結構。舉例而言，第二基板404可為記憶體模組、電腦主機板、或是另一積體電路晶粒，其中，第二基板404可結合例如文中的實施例之鰭部裝置結構等裝置結構。一般而言，中介器400的目的在於將連接散佈至更寬的間距及/或重新安排連接至不同連接的路徑。舉例而言，中介器400可將積體電路晶粒耦接至球柵陣列(BGA)406，球柵陣列406接著可被耦接至第二基板404。在某些實施例中，第一及第二基板402/404附接至中介器400的相對側。在其它實施例中，第一及第二基板402/404附接至中介器400的相同側。且在另外的實施例中，三或更多個基板藉由中介器400而互連。
中介器400可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。在另外的實施中，中介器可以由替代的剛性或可撓材料所形成，其可包含上述用於半導體基板中的相同材料，例如矽、鍺、及其它III-V和IV族材料。
中介器可包含金屬互連408及通孔(via)410，通孔 410包含但不侷限於矽穿孔(TSV)412。中介器400又可包含嵌入裝置414，嵌入裝置414包含被動及主動裝置兩者。這些裝置包含但不限於電容器、去耦接電容器、電阻器、電感器、熔絲(fuse)、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置可也可以被形成於中介器400上。
圖5繪示包含文中所述的裝置結構實施例之計算裝置500。計算裝置500可包含多個組件。在實施例中，這些組件附接至一或更多個主機板。在替代實施例中，這些組件被製作於系統晶片(SOC)晶粒上而不是主機板上。計算裝置500中的組件包含但不限於積體電路晶粒502及至少一通訊晶片508。在某些實施中，通訊晶片508被製作成為積體電路晶粒502的一部份。積體電路晶粒502可包含CPU 504以及晶粒上記憶體506，晶粒上記憶體506常常被用作為快取記憶體，其可藉由例如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)等技術來予以提供。
計算裝置500可包含可以或不可以被實體地及電性地耦接至主機板或被製作於SoC晶粒內的其它組件。這些其它組件包含但不限於依電性記憶體510(例如，DRAM)、非依電性記憶體512(例如，ROM或快閃記憶體)、圖形處理單元514(GPU)、數位訊號處理器516、密碼處理器542(在硬體內執行密碼演繹法之特別 化處理器)、晶片組520、天線522、顯示器或觸控螢幕顯示器524、觸控螢幕顯示控制器526、電池528或其它電源、功率放大器(未顯示)、全球定位系統(GPS)裝置529、羅盤530、動作副處理器或感測器532(包含加速度計、陀螺儀、及羅盤)、揚聲器534、相機536、使用者輸入裝置538(例如，鍵盤、滑鼠、探針筆、及觸控墊)及大量儲存裝置540(例如，硬碟機、光碟(CD)、數位影音光碟(DVD)、等等)。
通訊晶片508能夠對計算裝置500進行資料傳輸的無線通訊。「無線」一詞及其衍生詞可以被用來說明經由使用經過非固態媒體之經調變的電磁輻射來傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名詞並非意指相關的裝置未含有任何電線，但是，在某些實施例中它們未含有任何電線。通訊晶片508可以實施多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置500可包含多個通訊晶片508。舉例而言，第一通訊晶片508可專用於例如Wi-Fi及藍芽等較短程無線通訊，而第二通訊晶片508可專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。
根據文中的實施例，計算裝置500的處理器504包含根據文中的實施例形成之例如電晶體或金屬互連等的一或更多個裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片508也可包含根據文中的實施例所形成之例如電晶體裝置結構及封裝組件結構等的一或更多個裝置。在另外的實施例中，裝納於計算裝置500之內的另一組件可含有根據文中的實施例所形成之例如電晶體裝置結構及相關封裝組件結構。
在各式各樣的實施例中，計算裝置500可為膝上型電腦、筆記型網路電腦、筆記型電腦、超薄筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置500可為處理資料的任何其它電子裝置。
所示實施例之上述說明，包括發明摘要中所述的說明，並非是無所不包的或是要將實施例限定於揭示的精準形式。雖然於此基於說明之目的而舉例說明實施例的特定實施，但是，如同習於此技藝者將瞭解般，在本發明的範圍內，各式各樣的均等修改是可能的。
考慮上述詳細說明，對可對實施例作出這些修改。在 下述申請專利範圍中使用的專有名詞不應被解釋為將實施例侷限於說明書及後附申請專利範圍中揭示的特定實施。相反地，實施例的範圍完全由根據已建立的申請專利範圍解釋理論而建構之後附的申請專利範圍來予以決定。
雖然上述說明指明實施例的方法中可使用之某些步驟及材料，但是，習於此技藝者將瞭解可以作很多修改及替代。因此，所有這些修改、替代、取代及添加應被視為落在後附的申請專利範圍所界定的實施例之精神及範圍之內。此外，文中提供的圖式僅顯示與實施例的實施有關舉例說明的微電子裝置及相關封裝結構的一些部份。因此，實施例不侷限於文中所述的結構。
100‧‧‧微電子裝置
102‧‧‧基板
104‧‧‧鰭部
105‧‧‧側壁
107‧‧‧上表面

Claims (20)

  1. 一種微電子裝置結構，包含：基板，包含突起部份以及非突起部份，其中，介電材料係設置成相鄰於該突起部份，以及，其中，該突起部份的上表面包含該突起部份材料之單側(111)小面；子鰭部結構，係設置於該突起部份的該上表面上，其中，該子鰭部結構的底部部份包含不對稱的外形；鰭部裝置結構，係設置於該子鰭部結構上；閘極氧化物，係設置於該鰭部裝置結構的一部份上；以及閘極材料，係設置於該閘極氧化物上。
  2. 如申請專利範圍第1項之結構，其中，該子鰭部結構包含第一側及第二側，其中，該第一及第二側具有不相等的長度。
  3. 如申請專利範圍第1項之結構，其中，該鰭部裝置結構及該子鰭部結構包括選自由III族元素、IV族元素、及V族元素組成的群組中之磊晶材料。
  4. 如申請專利範圍第1項之結構，其中，該微電子裝置包含選自由多閘極電晶體及環繞式閘極電晶體組成的群組中之裝置。
  5. 如申請專利範圍第1項之結構，其中，該子鰭部結構的該底部部份包括該基板的該突起部份之(111)矽平面。
  6. 如申請專利範圍第1項之結構，其中，該單側 (111)小面係沿著該鰭部裝置結構的長度而配置。
  7. 如申請專利範圍第1項之結構，其中，該基板的該突起部份包含不對稱的外形。
  8. 如申請專利範圍第1項之結構，其中，該鰭部裝置結構延伸於該介電材料的表面之上。
  9. 一種電子系統，包含：機板；微電子裝置，係附接至該機板，其中，該微電子裝置包含至少一電晶體，該至少一電晶體包含：基板，包含突起部份以及非突起部份，其中，介電材料係設置成相鄰於該突起部份；磊晶的子鰭部結構，係設置於該突起部份上，其中，該磊晶的子鰭部結構的底部部份包含不對稱的外形；以及磊晶的鰭部裝置結構，係設置於該子鰭部結構上。
  10. 如申請專利範圍第9項之系統，又包含：其中，該磊晶材料包含選自由氮化鎵、砷化鎵、磷化銦、銦鋁磷化物、銦鎵砷化物、砷化鎵、砷化銦及銦鎵氮化物組成的群組中之材料。
  11. 如申請專利範圍第9項之系統，又包含：其中，該基板的該突起部份包含第一角度及第二角度。
  12. 如申請專利範圍第9項之系統，其中，該鰭部裝置結構的一部份包含電晶體結構的通道區，且其中，源極/汲極區與該通道區相耦接。
  13. 如申請專利範圍第9項之系統，又包含：其中， 該突起部份的上表面包含該突起部份材料的單側(111)小面。
  14. 如申請專利範圍第9項之系統，又包含：其中，該子鰭部的長度對該子鰭部的寬度之比例係大於約2：1。
  15. 如申請專利範圍第9項之系統，又包含：其中，該子鰭部包含第一側壁，該第一側壁包含第一高度，以及，第二側壁包含第二高度，其中，該第一高度比該第二高度更長。
  16. 一種微電子裝置的形成方法，包含：提供基板，該基板包含突起部份以及非突起部份，其中，介電材料係設置成相鄰於該突起部份；提供磊晶的子鰭部結構，該磊晶的子鰭部結構係設置於該突起部份上，其中，該磊晶的子鰭部結構的底部部份包含不對稱的外形；設置磊晶的鰭部裝置結構，係設置於該子鰭部結構上；在該鰭部裝置結構上形成閘極氧化物；以及形成設置於該閘極氧化物上的閘極材料。
  17. 如申請專利範圍第16項之方法，又包含：其中，該子鰭部結構包含第一側及第二側，其中，該第一及第二側具有不相等的長度。
  18. 如申請專利範圍第16項之方法，又包含：其中，該子鰭部的長度對該子鰭部的寬度之比例係大於約2：1。
  19. 如申請專利範圍第16項之方法，又包含：其中， 該子鰭部結構及該鰭部裝置結構包含選自由氮化鎵、磷化銦、銦鋁磷化物、及銦鎵氮化物組成的群組中之磊晶材料。
  20. 如申請專利範圍第16項之方法，又包含：其中，該子鰭部結構的底部部份是不對稱的，並且係設置於該基板的該突起部份之(111)小面上。
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