TWI664755B - 使用熔合結合工序在ｃｍｏｓ基板上整合ａｉｎ超音波傳感器 - Google Patents
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Abstract
本文提供了一種方法，包含將在操作基板上的第一氧化物層結合到在互補式金屬氧化物半導體(“CMOS”)上的第二氧化物層，其中該熔合結合形成統一氧化物層，該統一氧化物層包含膜片，該膜片上覆在該CMOS上的空腔。該操作基板被移除離開該統一氧化物層。壓電膜堆疊沉積在該統一氧化物層上方。通孔形成在該壓電膜堆疊和該統一氧化物層中。電接觸層被沉積，其中，該電接觸層將該壓電膜堆疊電連接到在該CMOS上的電極。
Description
本發明的實施方式是在半導體裝置的領域中，特別是在CMOS基板上整合AIN超音波傳感器。
本申請案主張2016年3月23日所提出之名稱為「使用熔合結合工序在CMOS基板上整合AIN超音波傳感器」之美國臨時申請案第62/312,439號的優先權，該案係以全文引用的方式併入本文中。
壓電材料在機械能和電能之間轉換能量。當機械變形時(例如，在機械應力下)，壓電材料產生電能。另一方面，壓電材料可對電能有反應而機械地變形。例如，壓電材料可對電能有反應而振動，從而用作超音波傳感器，以產生聲波。壓電材料可用於微機電系統
(“MEMS”)裝置中，例如在指紋辨識中。
本文提供了一種方法，包含將在操作基板上的第一氧化物層結合到在互補式金屬氧化物半導體(“CMOS”)上的第二氧化物層，其中該熔合結合形成統一氧化物層，該統一氧化物層包含隔膜，該隔膜上覆在該CMOS上的空腔。該操作基板被移除離開該統一氧化物層。壓電膜堆疊被沉積在該統一氧化物層上方。通孔形成在該壓電膜堆疊和該統一氧化物層中。電接觸層被沉積，其中，該電接觸層將該壓電膜堆疊電連接到在該CMOS上的電極。藉由閱讀以下詳細描述，這些和其它特徵和優點將是顯見的。
100‧‧‧CMOS
102‧‧‧CMOS基板
104‧‧‧第一金屬電極
106‧‧‧第二金屬電極
108‧‧‧第一熔合結合氧化物
110‧‧‧空腔
112‧‧‧載體基板
114‧‧‧第二熔合結合氧化物
216‧‧‧統一氧化物層
218‧‧‧薄膜
220‧‧‧壓電膜堆疊
222‧‧‧種子層
224‧‧‧第一金屬層
226‧‧‧壓電層
228‧‧‧第二金屬層
430‧‧‧頂表面
532‧‧‧第一電接觸通孔
534‧‧‧第二電接觸通孔
636‧‧‧電接觸層
700‧‧‧CMOS
702‧‧‧CMOS基板
704‧‧‧第一金屬電極
706‧‧‧第二金屬電極
708‧‧‧第一熔合結合氧化物
710‧‧‧空腔
712‧‧‧載體基板
714‧‧‧第二熔合結合氧化物
720‧‧‧壓電膜堆疊
722‧‧‧種子層
724‧‧‧第一金屬層
726‧‧‧壓電層
728‧‧‧第二金屬層
816‧‧‧統一氧化物層
818‧‧‧薄膜
930‧‧‧頂表面
1032‧‧‧第一電接觸通孔
1034‧‧‧第二電接觸通孔
1136‧‧‧電接觸層
1200‧‧‧示例性流程圖
1202‧‧‧方塊
1204‧‧‧方塊
1206‧‧‧方塊
1208‧‧‧方塊
1210‧‧‧方塊
1300‧‧‧示例性流程圖
1302‧‧‧方塊
1304‧‧‧方塊
1306‧‧‧方塊
1308‧‧‧方塊
1310‧‧‧方塊
1312‧‧‧方塊
1314‧‧‧方塊
圖1示出根據本實施方式的一個方面，在製造的早期階段在CMOS上整合的pMUT。
圖2示出根據本實施方式的一個方面，在熔合結合和移除載體基板之後，在CMOS上的整合的pMUT。
圖3示出根據本實施方式的一個方面，在沉積和圖案化壓電膜堆疊之後，在CMOS上的整合的pMUT。
圖4示出根據本實施方式的一個方面，在間
隙填充氧化物已經被沉積並且平坦化之後，在CMOS上的整合的pMUT。
圖5示出根據本實施方式的一個方面，在形成第一電接觸通孔和第二電接觸通孔之後，在CMOS上的整合的pMUT。
圖6示出根據本實施方式的一個方面，在電接觸層的沉積和圖案化之後，在CMOS上的整合的pMUT。
圖7示出根據本實施方式的一個方面，在製造的早期階段在CMOS上另一整合的pMUT。
圖8示出根據本實施方式的一個方面，在熔合結合和移除載體基板之後，在CMOS上的整合的pMUT。
圖9示出根據本實施方式的一個方面，在壓電膜堆疊的圖案化和沉積間隙填充氧化物之後，在CMOS上的整合的pMUT。
圖10示出根據本實施方式的一個方面，在形成第一電接觸通孔和第二電接觸通孔之後，在CMOS上的整合的pMUT。
圖11示出根據本實施方式的一個方面，在電接觸層的沉積和圖案化之後，在CMOS上的整合的pMUT。
圖12示出根據本實施方式的一個方面，用於在CMOS上整合的pMUT的示例性流程圖。
圖13示出根據本實施方式的一個方面，用於在CMOS上另一整合的pMUT的示例性流程圖。
在更詳細地描述各種實施方式之前，應當理解，實施方式不是限制性的，因為這些實施方式中的元件可以變化。同樣的應瞭解到，本文描述及/或說明之特定實施方式具有元件，其可自特定實施方式不加思索地分離，且選擇性地與數個其它實施方式的任一者結合或代替本文中所述之數個其它實施方式的任一者中的元件。
還應當理解，本文使用的用語是為了描述某些概念的目的，並且用語不旨在是限制性的。除非另有定義，本文使用的所有技術和科學用語具有與實施方式相關的領域中通常理解的相同的含義。
除非另有說明，序數(例如，第一、第二、第三等)用於區分或識別在一組元件或步驟中的不同元件或步驟，並且不對其實施方式的該元件或該步驟給予序列或數字限制。例如，「第一」、「第二」、和「第三」元件或步驟不一定以該順序出現，並且其實施方式不一定限於三個元件或步驟。還應當理解，除非另有說明，為方便使用，任何標記如「左」、「右」、「前」、「後」、「頂」、「中」、「底」、「旁」、「向前」、「向後」、「上覆」、「下覆」、「上」、「下」、或其他類似用語，諸如「較上的」、「較下的」、「之上」、「之
下」、「下方」、「之間」、「上方」、「垂直」、「水平」、「近側的」、「遠側的」等，並不意味著，例如，任何特定的固定位置、方位、或方向。相反，這樣的標記用於反映，例如，相對位置、方位、或方向。還應該理解，除非上下文清楚地另外指明外，單數形式的「一」、「一個」和「該」包含複數形式。
諸如「上方」、「上覆」、「之上」、「下方」等之類的用語被理解為指可能直接接觸或可能在其間具有其他元件的元件。例如，兩層可以是上覆接觸，其中一層在另一層上方，並且兩層實體接觸。在另一個實施例中，兩個層可以被一或更多層隔開，其中第一層在第二層上方，並且一或更多中間層位於第一層和第二層之間，使得第一層和第二層不實體接觸。
壓電式超音波傳感器已被小型化，以形成MEMS裝置，稱為壓電式微加工超音波傳感器(“pMUT”)。可使用共晶結合方法將MEMS pMUT晶圓結合到CMOS晶圓，然而，這樣的工序可能是昂貴的。此外，CMOS和MEMS pMUT晶圓的整合受到晶圓結合工序的對準準確度公差的限制。因此，出現了降低CMOS和MEMS pMUT晶圓整合的成本以及改善對準公差的需求。本文描述的實施方式藉由使用熔合結合工序將pMUT直接整合在CMOS基板上來滿足這種需求。
現在參考圖1，根據本實施方式的一個方面，示出在製造的早期階段在CMOS 100上整合的pMUT。
CMOS基板102已經在CMOS基板102上形成有第一金屬電極104和第二金屬電極106。在CMOS基板102、第一金屬電極104和第二金屬電極106上方沉積第一熔合結合氧化物108。空腔110形成在位於第一金屬電極104上方的第一熔合結合氧化物108中。在各種實施方式中，可以在一或更多第一金屬電極104上方形成一或更多空腔110。在這個製造階段，第二金屬電極106保持被第一熔合結合氧化物108覆蓋。應當理解，CMOS基板102包含許多CMOS結構，包括但不限於積體電路(或多個)，電晶體(或多個)，基板(或多個)，電連接體(或多個)，金屬電極(或多個)，熔合結合氧化物等。
載體基板112(例如，操作基板)包含第二熔合結合氧化物114。第二熔合結合氧化物114可以是與第一熔合結合氧化物108相同的材料或不同的材料。在各種實施方式中，載體基板112(例如，操作基板)和第二熔合結合氧化物114不含有任何金屬，並且在載體基板112或第二熔合結合氧化物114中沒有形成特徵(例如，無圖案化)。
現在參考圖2，根據本實施方式的一個方面，示出在熔合結合和移除載體基板112之後，在CMOS 100上的整合的pMUT。第一熔合結合氧化物108和第二熔合結合氧化物114已經熔合結合在一起，以形成統一氧化物層216。統一氧化物層216封閉空腔110，從而在空腔110和第一金屬電極104的部分上方形成薄膜218(例
如，隔膜)。在熔合結合和形成統一氧化物層216之後，載體基板112被移除(例如，透過研磨、蝕刻等)離開在CMOS基板102上方的統一氧化物層216。
現在參考圖3，根據本實施方式的一個方面，示出在沉積和圖案化壓電膜堆疊220之後，在CMOS 100上的整合的pMUT。壓電膜堆疊220包含上覆統一氧化物層216的種子層222(例如，氮化鋁)、上覆種子層222的第一金屬層224(例如，鉬)、上覆第一金屬層224的壓電層226(例如，氮化鋁)、和上覆壓電層226的第二金屬層228(例如，鉬)。在各種實施方式中，壓電膜堆疊220包含氮化鋁、鋯鈦酸鉛、氧化鋅、聚偏二氟乙烯、及/或鈮酸鋰。
在層沉積之後，圖案化和形成壓電膜堆疊220，導致壓電膜堆疊220的至少部分保留在第一金屬電極104上方。在各種實施方式中，在圖案化之後，壓電膜堆疊220不會上覆第二金屬電極106。因此，壓電膜堆疊220在空腔110、薄膜218(例如，隔膜)、和統一氧化物層216(例如，第一熔合結合氧化物108和第二熔合結合氧化物114熔合結合在一起)上方。
現在參考圖4，根據本實施方式的一個方面，示出在間隙填充氧化物已經被沉積並且平坦化之後，在CMOS 100上的整合的pMUT。額外的氧化物(例如，間隙填充氧化物)已經被添加到統一氧化物層216中並且平坦化。在各種實施方式中，在圖案化壓電膜堆疊220之後
沉積間隙填充氧化物。結果，統一氧化物層216圍繞壓電膜堆疊220，使壓電膜堆疊220的頂表面430暴露且無統一氧化物層216。
現在參考圖5，根據本實施方式的一個方面，示出在形成第一電接觸通孔532和第二電接觸通孔534之後，在CMOS 100上的整合的pMUT。在各種實施方式中，第一電接觸通孔532形成(例如，蝕刻)到壓電膜堆疊220中。此外，第二電接觸通孔534形成(例如，蝕刻)到統一氧化物層216中，下至第二金屬電極106。
現在參考圖6，根據本實施方式的一個方面，示出在電接觸層636的沉積和圖案化之後，在CMOS 100上的整合的pMUT。電接觸層636沉積在統一氧化物層216和壓電膜堆疊220上方。電接觸層636填充第一電接觸通孔532和第二電接觸通孔534，從而將壓電膜堆疊220電連接到在CMOS基板102上的第二金屬電極106。在各種實施方式中，電接觸層636和壓電膜堆疊220被圖案化。這種圖案化界定從壓電膜堆疊220到一或更多電極(例如，第一金屬電極104、第二金屬電極106、及/或其它金屬電極)的電連接體的輪廓。作為上述熔合結合和層沉積的結果，壓電膜堆疊220的頂部和底部電極電連接到在CMOS基板102上的電極而無共晶結合。
作為上述在CMOS上製造的整合的pMUT的結果，可以避免昂貴的共晶結合工序(例如，Al-Ge共晶結合)。此外，藉由移除較長時間的共晶結合工序可以提
升工序產出量。上述熔合結合工序藉由降低成本和提升工序產出量來解決這些問題。
此外，上述熔合結合工序使用氧化矽。結果，藉由移除在共晶結合中使用的絕緣體基板上的矽(silicon on insulator substrate)或絕緣體基板上的多晶矽(polysilicon on insulator substrate)的使用，來降低成本。
再者，上述熔合結合工序不依賴於晶圓到晶圓結合工序的準確度。取代在圖案化之前將晶圓結合在一起，從而提升了在已界定輪廓的特徵之間的對準準確度。
現在參考圖7，根據本實施方式的一個方面，示出在製造的早期階段在CMOS 700上整合的pMUT。CMOS基板702已經形成有第一金屬電極704、第二金屬電極706、和第一熔合結合氧化物708。空腔710形成在第一熔合結合氧化物708中。空腔710形成在第一金屬電極704上方。在各種實施方式中，可以在一或更多第一金屬電極704上方形成一或更多空腔710。在這個製造階段，第二金屬電極706保持被熔合結合氧化物708覆蓋。應當理解，CMOS基板702包含許多CMOS結構，包括但不限於積體電路(或多個)、電晶體(或多個)、基板(或多個)、電連接體(或多個)、金屬電極(或多個)、熔合結合氧化物等。
在載體基板712(例如，操作基板)上形成停止氧化物層738。在停止氧化物層738上形成壓電膜堆疊
720，並且包含在停止氧化物層738上的種子層722(例如，氮化鋁)、在種子層722上的第一金屬層724(例如，鉬)、在第一金屬層724上的壓電層726(例如，氮化鋁)、以及壓電層226上的第二金屬層728(例如，鉬)。在各種實施方式中，壓電膜堆疊720包含氮化鋁、鋯鈦酸鉛、氧化鋅、聚偏二氟乙烯、及/或鈮酸鋰。
在壓電膜堆疊720的第二金屬層728上形成第二熔合結合氧化物714。第二熔合結合氧化物714可以是與第一熔合結合氧化物708相同的材料或不同的材料。在各種實施方式中，在載體基板712或第二熔合結合氧化物714中均未形成特徵。
現在參考圖8，根據本實施方式的一個方面，示出在熔合結合和移除載體基板712之後，在CMOS 700上的整合的pMUT。第一熔合結合氧化物708和第二熔合結合氧化物714已經熔合結合在一起，以形成統一氧化物層816。統一氧化物層816封閉空腔710，並在空腔710和第一金屬電極704的部分上方形成薄膜818(例如，隔膜)。在熔合結合和形成統一氧化物層816之後，移除載體基板712和停止氧化物層738(例如，透過研磨、蝕刻等)。
該移除離開壓電膜堆疊720，該壓電膜堆疊720包含第一金屬層724、壓電層726、和第二金屬層728。第一金屬層724在壓電層726上方。壓電層726在第二金屬層728上方。第二金屬層728在統一氧化物層
816上方(例如，第一熔合結合氧化物708和第二熔合結合氧化物714熔合結合在一起)。
現在參見圖9，根據本實施方式的一個方面，示出在壓電膜堆疊720圖案化和沉積間隙填充氧化物之後，在CMOS 700上的整合的pMUT。壓電膜堆疊720被圖案化並形成(例如，透過蝕刻)，導致壓電膜堆疊720的至少部分保留在第一金屬電極704、空腔710、薄膜818(例如，隔膜)、以及統一氧化物層816(例如，第一熔合結合氧化物708和第二熔合結合氧化物714熔合結合在一起)上方。在各種實施方式中，在圖案化之後，壓電膜堆疊720不會上覆第二金屬電極706。
在壓電膜堆疊720的圖案化之後，額外的氧化物(例如，間隙填充氧化物)已被沉積並添加到統一氧化物層816中並且平坦化。在各種實施方式中，在沉積和圖案化壓電膜堆疊720之後沉積間隙填充氧化物。結果，統一氧化物層816圍繞壓電膜堆疊720，使壓電膜堆疊720的頂表面930暴露且無統一氧化物層816。
現在參考圖10，根據本實施方式的一個方面，示出在形成第一電接觸通孔1032和第二電接觸通孔1034之後，在CMOS 700上的整合的pMUT。在各種實施方式中，第一電接觸通孔1032形成(例如，蝕刻)到壓電膜堆疊720中。此外，第二電接觸通孔1034形成(例如，蝕刻)到統一氧化物層816中，下至第二金屬電極706。
現在參考圖11，根據本實施方式的一個方面，示出在電接觸層1136的沉積和圖案化之後，在CMOS 700上的整合的pMUT。電接觸層1136沉積在統一氧化物層816和壓電膜堆疊720上方。電接觸層1136填充第一電接觸通孔1032和第二電接觸通孔1034，從而將壓電膜堆疊720電連接到在CMOS基板702上的第二金屬電極706。在各種實施方式中，電接觸層1136和壓電膜堆疊720被圖案化。這種圖案化界定從壓電膜堆疊720到一或更多電極(例如，第一金屬電極704、第二金屬電極706、及/或其它金屬電極)的電連接體的輪廓。作為上述熔合結合和層沉積的結果，壓電膜堆疊720的頂部和底部電極電連接到在CMOS基板702上的電極而無共晶結合。
作為上述在CMOS上製造的整合的pMUT的結果，可以避免昂貴的共晶結合工序(例如，Al-Ge共晶結合)。此外，藉由移除較長時間的共晶結合工序可以提升工序產出量。上述熔合結合工序藉由降低成本和提升工序產出量來解決這些問題。
此外，上述熔合結合工序使用氧化矽。結果，藉由移除在共晶結合中使用的絕緣體基板上的矽或絕緣體基板上的多晶矽的使用來降低成本。
再者，上述熔合結合工序不依賴於晶圓到晶圓結合工序的準確度。取代在圖案化之前將晶圓結合在一起，從而提升了在已界定輪廓的特徵之間的對準準確度。
圖12示出根據本實施方式的一個方面，用於
在CMOS上整合的pMUT的示例性流程圖1200。在方塊1202中，在操作基板上的第一氧化物層熔合結合到在CMOS上的第二氧化物層，其中該熔合結合形成統一氧化物層，該統一氧化物層包含隔膜，該隔膜上覆在CMOS上的空腔。例如，在圖1和圖2中，在載體基板上的第二熔合結合氧化物熔合結合到第一熔合結合氧化物。熔合結合形成統一氧化物層，其封閉空腔，從而在CMOS上在空腔上方形成薄膜(例如，隔膜)。
在某些實施方式中，操作基板和第一氧化物層未包含任何金屬。例如，在圖1中，載體基板(例如，操作基板)和第二熔合結合氧化物不含有任何金屬。在各種實施方式中，在第二氧化物層的任何圖案化之前發生熔合結合。例如，在圖1中，在載體基板或第二熔合結合氧化物中均未形成特徵(例如，沒有圖案化)。
在方塊1204中，該操作基板被移除離開該統一氧化物層。例如，在圖2中，載體基板被移除(例如，透過研磨、蝕刻等)離開在CMOS基板上方的統一氧化物層。
在方塊1206中，壓電膜堆疊沉積在該統一氧化物層上方。例如，在圖3中，壓電膜堆疊沉積在統一氧化物層上方。在某些實施方式中，壓電膜堆疊包含沉積在統一氧化物層上方的種子層、沉積在種子層上方的第一金屬層、沉積在第一金屬層上方的壓電層、和沉積在壓電層上方的第二金屬層。在各種實施方式中，該種子層和該壓
電層包含氮化鋁。在進一步實施方式中，該第一金屬層和該第二金屬層包含鉬。
在某些實施方式中，在統一氧化物層上方沉積壓電膜堆疊之後沉積間隙填充氧化物。例如，在圖4中，在沉積和圖案化壓電膜堆疊之後，額外的氧化物(例如，間隙填充氧化物)已被添加到統一氧化物層中並且平坦化。
在方塊1208中，通孔形成在壓電膜堆疊和統一氧化物層中。例如，在圖5中，第一電接觸通孔形成(例如，蝕刻)到壓電膜堆疊中。此外，第二電接觸通孔形成(例如，蝕刻)到統一氧化物層中，下至第二金屬電極。
在方塊1210中，電接觸層被沉積，其中，該電接觸層將該壓電膜堆疊電連接到在該CMOS上的電極。例如，在圖6中，電接觸層填充第一電接觸通孔和第二電接觸通孔，從而將壓電膜堆疊電連接到在CMOS上的第二金屬電極。
圖13示出根據本實施方式的一個方面，用於在CMOS上整合的pMUT的示例性流程圖1300。在方塊1302中，停止氧化物層形成在操作基板上方。例如，在圖7中，停止氧化物層形成在載體基板(例如，操作基板)上。
在方塊1304中，壓電膜堆疊形成在該停止氧化物層上方。例如，在圖7中，壓電膜堆疊被形成在停止
氧化物層上方，並且包含沉積在停止氧化物層上方的種子層、沉積在種子層上方的第一金屬層、沉積在第一金屬層上方的壓電層、以及沉積在壓電層上方的第二金屬層。在各種實施方式中，壓電膜堆疊包含氮化鋁、鋯鈦酸鉛、氧化鋅、聚偏二氟乙烯、及/或鈮酸鋰。
在方塊1306中，在CMOS上的第一氧化物層熔合結合到在壓電膜堆疊上的第二氧化物層，其中熔合結合形成統一氧化物層，該統一氧化物層包含隔膜，該隔膜上覆在CMOS上的空腔。例如，在圖8中，在CMOS上的第一熔合結合氧化物和在壓電膜堆疊上的第二熔合結合氧化物已熔合結合在一起，以形成統一氧化物層。統一氧化物層封閉空腔並在空腔上方形成薄膜(例如，隔膜)。
在方塊1308中，從壓電膜堆疊移除操作基板和停止氧化物層。例如，在圖8中，移除載體基板和停止氧化物層(例如，透過研磨、蝕刻等)。
在方塊1310中，該壓電膜堆疊被圖案化。例如，在圖9中，壓電膜堆疊被圖案化並形成(例如，透過蝕刻)。在某些實施方式中，在圖案化壓電膜堆疊之後，間隙填充氧化物被沉積並平坦化。例如，在圖9中，在壓電膜堆疊的圖案化之後，額外的氧化物(例如，間隙填充氧化物)已被沉積並添加到統一氧化物層中並且平坦化。在各種實施方式中，在沉積和圖案化壓電膜堆疊之後沉積間隙填充氧化物。
在某些實施方式中，熔合結合發生在壓電膜
堆疊的圖案化之前。例如，在圖8和圖9中，第一熔合結合氧化物和第二熔合結合氧化物已經熔合結合在一起，以形成統一氧化物層。此後，壓電膜堆疊被圖案化並形成(例如，透過蝕刻)，導致壓電膜堆疊的至少部分保留在統一氧化物層(例如，第一熔合結合氧化物和第二熔合結合氧化物熔合結合在一起)上方。
在方塊1312中，通孔形成在壓電膜堆疊和統一氧化物層中。例如，在圖10中，第一電接觸通孔形成(例如，蝕刻)到壓電膜堆疊中。此外，第二電接觸通孔形成(例如，蝕刻)到統一氧化物層中，下至第二金屬電極。
在方塊1314中，電接觸層被沉積，其中電接觸層將壓電膜堆疊的頂部和底部電極電連接到CMOS上的電極。例如，在圖11中，電接觸層填充第一電接觸通孔和第二電接觸通孔，從而將壓電膜堆疊的頂部和底部電極電連接到CMOS基板上的金屬電極。
在某些實施方式中，壓電膜堆疊電連接到CMOS而未共晶結合。例如，在圖11中，電接觸層將壓電膜堆疊的頂部和底部電極電連接到在CMOS基板上的金屬電極。作為上述熔合結合和層沉積的結果，頂部和底部電極壓電膜堆疊電連接到在CMOS基板上的電極而無共晶結合。
雖然已經藉由特定實施例的手段描述及/或說明本實施方式，並且雖然已經相當詳細地描述了這些實施
方式及/或實施例，本案申請人並未意圖限制或以任何方式限制實施方式的範圍於這些細節。實施方式的額外的適應及/或修改可以不加思索地出現，並且在其更廣泛的方面，實施方式可含蓋這些適應及/或修改。因此，在不脫離本文所描述的概念的範圍的情況下，偏差可從前述實施方式及/或實施例做出。上述實施和其他實施係在所附之申請專利範圍的範圍內。
Claims (14)
- 一種用於製造半導體設備的方法，包括：將在互補式金屬氧化物半導體(CMOS)上的第一氧化物層熔合結合到在操作基板上的第二氧化物層，其中，該熔合結合形成統一氧化物層，該統一氧化物層包含隔膜，該隔膜上覆在該CMOS上的空腔；將該操作基板移除離開該統一氧化物層；在該統一氧化物層上方沉積壓電膜堆疊；在該壓電膜堆疊和該統一氧化物層中形成通孔；以及沉積電接觸層，其中，該電接觸層將該壓電膜堆疊電連接到在該CMOS上的電極。
- 如申請專利範圍第1項之方法，其中，沉積該壓電膜堆疊包含：在該統一氧化物層上方沉積種子層；在該種子層上方沉積第一金屬層；在該第一金屬層上方沉積壓電層；以及在該壓電層上方沉積第二金屬層。
- 如申請專利範圍第2項之方法，其中，該種子層和該壓電層包含氮化鋁，以及該第一金屬層和該第二金屬層包含鉬。
- 如申請專利範圍第1項之方法，進一步包括在該在該統一氧化物層上方沉積該壓電膜堆疊之後沉積間隙填充氧化物。
- 如申請專利範圍第4項之方法，進一步包括平坦化該間隙填充氧化物。
- 如申請專利範圍第1項之方法，其中，該操作基板和該第二氧化物層未包含任何金屬。
- 如申請專利範圍第1項之方法，其中，在該第二氧化物層的任何圖案化之前發生該熔合結合。
- 一種用於製造半導體設備的方法，包括：在操作基板上方形成停止氧化物層；在該停止氧化物層上方形成壓電膜堆疊；將在互補式金屬氧化物半導體(CMOS)上的第一氧化物層熔合結合到在該壓電膜堆疊上的第二氧化物層，其中，該熔合結合形成統一氧化物層，該統一氧化物層包含隔膜，該隔膜上覆在該CMOS上的空腔；從該壓電膜堆疊移除該操作基板和該停止氧化物層；圖案化該壓電膜堆疊；在該壓電膜堆疊和該統一氧化物層中形成通孔；以及沉積電接觸層，其中，該電接觸層將該壓電膜堆疊電連接到在該CMOS上的電極。
- 如申請專利範圍第8項之方法，其中，沉積該壓電膜堆疊包含：在該停止氧化物層上方沉積種子層；在該種子層上方沉積第一金屬層；在該第一金屬層上方沉積壓電層；以及在該壓電層上方沉積第二金屬層。
- 如申請專利範圍第8項之方法，其中，該壓電膜堆疊包含氮化鋁、鋯鈦酸鉛、氧化鋅、聚偏二氟乙烯、或鈮酸鋰。
- 如申請專利範圍第8項之方法，進一步包括在該圖案化該壓電膜堆疊之後沉積間隙填充氧化物。
- 如申請專利範圍第11項之方法，進一步包括平坦化該間隙填充氧化物。
- 如申請專利範圍第8項之方法，其中，在該壓電膜堆疊的該圖案化之前發生該熔合結合。
- 如申請專利範圍第8項之方法，其中，該壓電膜堆疊電連接到該CMOS而無共晶結合。
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