CN108886089B - 使用融合结合法在CMOS基材上集成AlN超声换能器 - Google Patents
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Abstract
本文提供了一种方法，该方法包括将处理基材上的第一氧化物层结合至互补金属氧化物半导体(“CMOS”)上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体。将处理基材去除，留下统一氧化物层。将压电膜堆叠体沉积在统一氧化物层上。在压电膜堆叠体和统一氧化物层中形成通孔。使得电接触层沉积，其中，电接触层将压电膜堆叠体电连接至CMOS上的电极。
Description
相关申请的交叉引用
本申请要求2016年3月23日提交的标题为“AlN PMUT传感器模块集成方法”的美国临时专利申请系列号62/312,439的优先权权益，通过引用将其全文纳入本文。
技术领域
本申请涉及在CMOS基材上集成AlN超声换能器。
背景技术
压电材料使得能量在机械能和电能之间转换。压电材料在机械变形(例如，在机械压力下)时产生电能。另一方面，压电材料可以响应电能而发生机械变形。例如，压电材料可以响应电能而振动，由此用作超声换能器，从而产生声波。压电材料可以在微机电系统(“MEMS”)装置中使用，例如，指纹识别。
发明内容
本文提供了一种方法，该方法包括将处理基材上的第一氧化物层结合至互补金属氧化物半导体(“CMOS”)上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体。将处理基材去除，留下统一氧化物层。将压电膜堆叠体沉积在统一氧化物层上。在压电膜堆叠体和统一氧化物层中形成通孔。沉积电接触层，其中，电接触层将压电膜堆叠体电连接至CMOS上的电极。通过阅读以下详细描述，这些和其它特征以及优势将变得显而易见。
附图说明
图1显示了根据本发明实施方式一个方面在制造早期时在CMOS上的集成pMUT。
图2显示了根据本发明实施方式一个方面在熔融粘结并去除载体基材之后在CMOS上的集成pMUT。
图3显示了根据本发明实施方式一个方面在压电膜堆叠体沉积并图案化之后在CMOS上的集成pMUT。
图4显示了根据本发明实施方式一个方面在间隙填充氧化物沉积并平坦化之后在CMOS上的集成pMUT。
图5显示了根据本发明实施方式一个方面在第一电接触通孔和第二电接触通孔形成之后在CMOS上的集成pMUT。
图6显示了根据本发明实施方式一个方面在电接触层沉积并图案化之后在CMOS上的集成pMUT。
图7显示了根据本发明实施方式一个方面在制造早期时在CMOS上的另一集成pMUT。
图8显示了根据本发明实施方式一个方面在熔融粘结并去除载体基材之后在CMOS上的集成pMUT。
图9显示了根据本发明实施方式一个方面在压电膜堆叠体图案化和间隙填充氧化物的沉积之后在CMOS上的集成pMUT。
图10显示了根据本发明实施方式一个方面在第一电接触通孔和第二电接触通孔形成之后在CMOS上的集成pMUT。
图11显示了根据本发明实施方式一个方面在电接触层沉积并图案化之后在CMOS上的集成pMUT。
图12显示了根据本发明实施方式一个方面的在CMOS上的pMUT集成的示例性流程图。
图13显示了根据本发明实施方式一个方面的CMOS上的另一pMUT集成的示例性流程图。
实施方式
在更详细描述多种实施方式前，应当理解因为在该实施方式中的元件可以改变，所述实施方式是没有限制的。同样应当理解，本文中描述和/或说明的具体实施方式具有这样的元件：该元件可以易于从具体实施方式中分离，并且可以任选地与数个其它实施方式组合或替代本文中所述数个其它实施方式的任意一个中的元件。
还应理解，本文所使用的术语是为了描述某些概念的目的，并且术语并不旨在限制。除非另外定义，本文使用的所有技术和科学术语具有与实施方式所属领域中通常所理解的相同意思。
除非另有说明，序数(例如，第一、第二、第三等)用于区分或识别在一组元件或步骤中的不同元件或步骤，而并不提供其实施方式的元件或步骤的顺序或数量限制。例如，“第一”、“第二”和“第三”元件或步骤并不需要一定以该顺序出现，并且其实施方式不需要一定限于三个元件或步骤。还应理解，除非另有说明，否则，任何标记例如“左”、“右”、“前”、“后”、“顶部”、“中间”、“底部”、“旁边”、“向前”、“反向”、“在……之上(overlying)”、“在……之下”、“上”、“下”或其它类似术语(诸如“上部”、“下部”、“在……上方”、“在……下方”、“在……下面”、“在……下”、“在……之间”、“在……上面”、“垂直”、“水平/横向”、“近端”、“远端”等)是为了方便而进行使用，并非意在暗示，例如，任何具体的固定位置、取向或方向。相反，这些标识用于反映，例如，相对位置、取向或方向。还应当理解，单数形式的“一个”、“一种”和“所述”包括复数含义，除非上下文另有明确说明。
术语例如“在……上”、“在……之上”、“在……上方”、“在……下面”等应理解为是指可以直接接触或者可能在其间具有其它元件的元件。例如，两层可以处于上覆盖接触，其中一层在另一层之上，并且两层进行物理接触。在另一示例中，两层可以由一层或多层分隔开，其中第一层在第二层上方，并且一个或多个中间层在第一层和第二层之间，使得第一层和第二层不会物理接触。
压电超声换能器已经进行小型化，以形成MEMS装置，其是指压电微机超声换能器(“pMUT”)。MEMS pMUT晶片可以共晶结合至CMOS晶片，然而，该方法可能是昂贵的。此外，CMOS和MEMS pMUT晶片的集成受限于结构之间对准精确度公差。因此，需要需要降低CMOS和MEMS pMUT晶片集成的成本，以及改进对准公差。本文所述的实施方式通过使用熔融结合法将pMUT直接集成在CMOS基材上来解决该需求。
现在参见图1，显示了根据本发明实施方式一个方面在制造早期时在CMOS 100上的集成pMUT。CMOS基材102形成有在CMOS基材102上的第一金属电极104和第二金属电极106。将第一熔融结合氧化物层108沉积在CMOS基材102、第一金属电极104和第二金属电极106上。腔体110形成在第一熔融结合氧化物108中，位于第一金属电极104上方。在各种实施方式中，一个或多个腔体110可以形成在一个或多个第一金属电极104上。在该制造阶段，第二金属电极106保持被第一熔融结合氧化物108覆盖。应理解，CMOS基材102包括多个CMOS结构，包括但不限于：一个或多个集成电路、一个或多个晶体管、一个或多个基材、一个或多个电连接、一个或多个金属电极、熔融结合氧化物等。
载体基材112(例如，处理基材)包括第二熔融结合氧化物114。第二熔融结合氧化物114可以是与第一熔融结合氧化物108相同或不同的材料。在各种实施方式中，载体基材112(例如，处理基材)和第二熔融结合氧化物114不含任何金属，并且在载体基材112或第二熔融结合氧化物114中不形成特征件(例如，没有图案化)。
参见图2，显示了根据本发明实施方式一个方面在熔融粘结并去除载体基材112之后在CMOS 100上的集成pMUT。将第一熔融结合氧化物108和第二熔融结合氧化物114熔融结合在一起以形成统一氧化物层216。统一氧化物层216包封了腔体110，由此在腔体110和一部分第一金属电极104上形成了薄膜218(例如，隔膜)。在熔融结合和形成统一氧化物层216后，去除(例如，通过碾磨、蚀刻等)载体基材112，留下在CMOS基材102上的统一氧化物层216。
参见图3，显示了根据本发明实施方式一个方面在压电膜堆叠体220沉积并图案化之后在CMOS 100上的集成pMUT。压电膜堆叠体220包括覆盖统一氧化物层216的晶种层222(例如，氮化铝)、覆盖晶种层222的第一金属层224(例如，钼)、覆盖第一金属层224的压电层226(例如，氮化铝)、以及覆盖压电层226的第二金属层228(例如，钼)。在各种实施方式中，压电膜堆叠体220包含氮化铝、锆钛酸铅、氧化锌、聚偏二氟乙烯和/或铌酸锂。
在层沉积后，压电膜堆叠体220图案化并形成，导致压电膜堆叠体220的至少一部分保留在第一金属电极104上。在各种实施方式中，压电膜堆叠体220在图案化后不再覆盖于第二金属电极106之上。由此，压电膜堆叠体220在腔体110、薄膜218(例如，隔膜)、和统一氧化物层216(例如，第一熔融结合氧化物108和第二熔融结合氧化物114熔融结合在一起)上。
参见图4，显示了根据本发明实施方式一个方面在间隙填充氧化物沉积并平坦化之后在CMOS 100上的集成pMUT。将额外的氧化物(例如，间隙填充氧化物)添加至统一氧化物层216并平坦化。在各种实施方式中，在压电膜堆叠体220图案化后，使得间隙填充氧化物进行沉积。结果，统一氧化物层216围绕压电膜堆叠体220，使压电膜堆叠体220的顶部表面430曝露并且不含统一氧化物层216。
参见图5，显示了根据本发明实施方式一个方面在第一电接触通孔532和第二电接触通孔534形成之后在CMOS 100上的集成pMUT。在各种实施方式中，第一电接触通孔532形成(例如蚀刻)于压电膜堆叠体220中。此外，第二电接触通孔534形成(例如蚀刻)于统一氧化物层216中，并向下延伸直至第二金属电极106。
参见图6，显示了根据本发明实施方式一个方面在电接触层636沉积并图案化之后在CMOS 100上的集成pMUT。将电接触层636沉积在统一氧化物层216和压电膜堆叠体220上。电接触层636填充了第一电接触通孔532和第二电接触通孔534，由此将压电膜堆叠体220电连接至CMOS基材102上的第二金属电极106。在各种实施方式中，将电接触层636和压电膜堆叠体220图案化。该图案化限定了从压电膜堆叠体220至一个或多个电极(例如，第一金属电极104、第二金属电极106和/或其它金属电极)的电连接。由于如上所述的熔融结合和层沉积，将压电膜堆叠体220电连接至CMOS基材102而无需共晶结合。
由于如上所述在CMOS上的集成pMUT的制造，可以避免昂贵的共晶结合法(例如，Al-Ge共晶结合)。此外，通过去除相对冗长的共晶结合法可以改进生产量。如上所述的熔融结合法通过降低费用并改进生产量解决了这些问题。
此外，如上所述的熔融结合法使用氧化硅。因此，通过消除在绝缘体上使用硅或在共晶结合中所用的绝缘体基材上使用多晶硅，降低了成本。
此外，如上所述的熔融结合法并不依赖于晶片与晶片结合工艺的精确度。相反，晶片在图案化之前结合在一起，导致所限定特征之间的对准精确度提高。
现在参见图7，显示了根据本发明实施方式一个方面在制造早期时在CMOS 700上的集成pMUT。CMOS基材702形成有第一金属电极704、第二金属电极706和第一熔融结合氧化物708。腔体710形成于第一熔融结合氧化物708中。腔体710形成于第一金属电极704之上。在各种实施方式中，一个或多个腔体710可以形成在一个或多个第一金属电极704上。在该制造阶段，第二金属电极706保持被熔融结合氧化物708覆盖。应理解，CMOS基材702包括多个CMOS结构，包括但不限于：一个或多个集成电路、一个或多个晶体管、一个或多个基材、一个或多个电连接、一个或多个金属电极、熔融结合氧化物等。
停止氧化物层738形成于载体基材712(例如，处理基材)上。压电膜堆叠体720形成于停止氧化物层738上，并且包括在停止氧化物层738上的晶种层722(例如，氮化铝)、在晶种层722上的第一金属层724(例如，钼)、在第一金属层724上的压电层726(例如，氮化铝)、以及在压电层226上的第二金属层728(例如，钼)。在各种实施方式中，压电膜堆叠体720包含氮化铝、锆钛酸铅、氧化锌、聚偏二氟乙烯和/或铌酸锂。
第二熔融结合氧化物714形成于压电膜层压体720的第二金属层728上。第二熔融结合氧化物714可以是与第一熔融结合氧化物708相同或不同的材料。在各种实施方式中，在载体基材712或第二熔融结合氧化物714中不形成特征件。
参见图8，显示了根据本发明实施方式一个方面在熔融粘结并去除载体基材712之后在CMOS 700上的集成pMUT。将第一熔融结合氧化物708和第二熔融结合氧化物714熔融结合在一起以形成统一氧化物层816。统一氧化物层816包封了腔体710，并在腔体710和一部分第一金属电极704上形成了薄膜818(例如，隔膜)。在熔融结合和形成统一氧化物层816后，去除(例如，通过碾磨、蚀刻等)载体基材712和停止氧化物层738。
该去除留下了包括第一金属层724、压电层726和第二金属层728的压电膜堆叠体720。第一金属层724在压电层726上。压电层726在第二金属层728上。第二金属层728在统一氧化物层816(例如，第一熔融结合氧化物708和第二熔融结合氧化物714熔融结合在一起)上。
参见图9，显示了根据本发明实施方式一个方面在压电膜堆叠体720图案化和间隙填充氧化物沉积之后在CMOS 700上的集成pMUT。使得压电膜堆叠体720图案化并成形(例如，通过蚀刻)，导致至少一部分压电膜堆叠体720保留在第一金属电极704、腔体710、薄膜818(例如，隔膜)、和统一氧化物层816(例如，第一熔融结合氧化物708和第二熔融结合氧化物714熔融结合在一起)上。在各种实施方式中，压电膜堆叠体720在图案化后不再覆盖于第二金属电极706之上。
在压电膜堆叠体720图案化之后，使得额外的氧化物(例如，间隙填充氧化物)沉积，并将其加入统一氧化物层816并平坦化。在各种实施方式中，在使得压电膜堆叠体720沉积并图案化后，使得间隙填充氧化物进行沉积。结果，统一氧化物层816围绕压电膜堆叠体720，使压电膜堆叠体720的顶部表面930曝露并且没有统一氧化物层816。
参见图10，显示了根据本发明实施方式一个方面在第一电接触通孔1032和第二电接触通孔1034形成之后在CMOS 700上的集成pMUT。在各种实施方式中，第一电接触通孔1032形成(例如蚀刻)于压电膜堆叠体720中。此外，第二电接触通孔1034形成(例如蚀刻)于统一氧化物层816中，向下延伸直至第二金属电极706。
参见图11，显示了根据本发明实施方式一个方面在电接触层1136沉积并图案化之后在CMOS 700上的集成pMUT。将电接触层1136沉积在统一氧化物层816和压电膜堆叠体720上。电接触层1136填充了第一电接触通孔1032和第二电接触通孔1034，由此将压电膜堆叠体720电连接至CMOS基材702上的第二金属电极706。在各种实施方式中，将电接触层1136和压电膜堆叠体720图案化。该图案化限定了从压电膜堆叠体720至一个或多个电极(例如，第一金属电极704、第二金属电极706和/或其它金属电极)的电连接。由于如上所述的熔融结合和层沉积，压电膜堆叠体720与CMOS基材702电连接而无需共晶结合。
由于如上所述CMOS上的集成pMUT的制造，可以避免昂贵的共晶结合法(例如，Al-Ge共晶结合)。此外，通过去除相对冗长的共晶结合法可以改进生产量。如上所述的熔融结合法通过降低费用并改进生产量解决了这些问题。
此外，如上所述的熔融结合法使用氧化硅。因此，通过去除在绝缘体上使用硅或在共晶结合中所用的绝缘体基材上使用多晶硅，降低了成本。
此外，如上所述的熔融结合法并不依赖于晶片与晶片结合工艺的精确度。相反，晶片在图案化之前结合在一起，导致所限定特征之间的对准精确度提高。
图12显示了根据本发明实施方式一个方面的用于在CMOS上集成pMUT的示例性流程图1200。在框1202处，将处理基材上的第一氧化物层熔融结合至CMOS上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体。例如，在图1和2中，将载体基材上的第二熔融结合氧化物熔融结合至第一熔融结合氧化物。熔融结合形成了统一氧化物层，该统一氧化物层包封腔体110，由此在CMOS上的腔体100上形成了薄膜(例如，隔膜)。
在一些实施方式中，处理基材和第一氧化物层不包含任意金属。例如，在图1中，载体基材(例如，处理基材)和第二熔融结合氧化物不包含任意金属。在各种实施方式中，熔融结合在第二氧化物层的任意图案化之前发生。例如，在图1中，在载体基材或第二熔融结合氧化物中不形成特征件(例如，没有图案化)。
在框1204处，将处理基材去除，留下统一氧化物层。例如，在图2中，去除载体基材(例如，通过碾磨、蚀刻等)，留下在CMOS基材上的统一氧化物层。
在框1206处，将压电膜堆叠体沉积在统一氧化物层上。例如，在图3中，将压电膜堆叠体沉积在统一氧化物层上。在一些实施方式中，压电膜堆叠体包括沉积在统一氧化物层上的晶种层、沉积在晶种层上的第一金属层、沉积在第一金属层上的压电层、以及沉积在压电层上的第二金属层。在各种实施方式中，晶种层和压电层包含氮化铝。在其它实施方式中，第一金属层和第二金属层包含钼。
在一些实施方式中，间隙填充氧化物在将压电膜堆叠体沉积在统一氧化物层上之后进行沉积。例如，在图4中，在压电膜堆叠体沉积并图案化之后，将额外的氧化物(例如，间隙填充氧化物)添加至统一氧化物层，并平坦化。
在框1208处，在压电膜堆叠体和统一氧化物层中形成通孔。例如，在图5中，第一电接触通孔形成(例如蚀刻)于压电膜堆叠体中。此外，第二电接触通孔形成(例如蚀刻)于统一氧化物层中，直至第二金属电极。
在框1210处，使得电接触层沉积，其中，电接触层将压电膜堆叠体电连接至CMOS上的电极。例如，在图6中，电接触层填充了第一电接触通孔和第二电接触通孔，由此将压电膜堆叠体电连接至CMOS上的第二金属电极。
图13显示了根据本发明实施方式一个方面的用于在CMOS上集成pMUT的示例性流程图1300。在框1302处，在处理基材上形成停止氧化物层。例如，在图7中，停止氧化物层形成于载体基材(例如，处理基材)上。
在框1304处，在停止氧化物层上形成压电膜堆叠体。例如，在图7中，压电膜堆叠体形成于停止氧化物层上，并且包括沉积在停止氧化物层上的晶种层、沉积在晶种层上的第一金属层、沉积在第一金属层上的压电层、以及沉积在压电层上的第二金属层。在各种实施方式中，压电膜堆叠体包含氮化铝、锆钛酸铅、氧化锌、聚偏二氟乙烯和/或铌酸锂。
在框1306中，将CMOS上的第一氧化物层熔融结合至压电膜堆叠体上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体。例如，在图8中，将CMOS上的第一熔融结合氧化物和压电膜堆叠体上的第二熔融结合氧化物熔融结合在一起以形成统一氧化物层。该统一氧化物层包封了腔体110，并在腔体100上形成了薄膜(例如，隔膜)。
在框1308处，从压电膜堆叠体去除处理基材和停止氧化物层。例如，在图8中，去除(例如，通过碾磨、蚀刻等)载体基材和停止氧化物层。
在框1310处，使得压电膜堆叠体图案化。例如，在图9中，使得压电膜堆叠体图案化并成形(例如，通过蚀刻)。在一些实施方式中，间隙填充氧化物在压电膜堆叠体图案化后进行沉积并平坦化。例如，在图9中，在压电膜堆叠体图案化之后，使得额外的氧化物(例如，间隙填充氧化物)沉积，并将其添加至统一氧化物层并平坦化。在各种实施方式中，在使得压电膜堆叠体沉积并图案化后，使得间隙填充氧化物进行沉积。
在一些实施方式中，熔融结合在压电膜堆叠体的图案化之前发生。例如，在图8和图9中，将第一熔融结合氧化物和第二熔融结合氧化物熔融结合在一起以形成统一氧化物层。随后，使得压电膜堆叠体图案化并形成(例如，通过蚀刻)，导致至少一部分压电膜堆叠体保留在统一氧化物层(例如，第一熔融结合氧化物和第二熔融结合氧化物熔融结合在一起)上。
在框1312处，在压电膜堆叠体和统一氧化物层中形成通孔。例如，在图10中，第一电接触通孔形成(例如蚀刻)于压电膜堆叠体中。此外，第二电接触通孔形成(例如蚀刻)于统一氧化物层中，向下延伸直至第二金属电极。
在框1314处，使得电接触层沉积，其中，电接触层将压电膜堆叠体电连接至CMOS上的电极。例如，在图11中，电接触层填充了第一电接触通孔和第二电接触通孔，由此将压电膜堆叠体电连接至CMOS基材上的第二金属电极。
在一些实施方式中，将压电膜堆叠体电连接至CMOS而无需共晶结合。例如，在图11中，电接触层将压电膜堆叠体电连接至CMOS基材上的第二金属电极。由于如上所述的熔融结合和层沉积，将压电膜堆叠体电连接至CMOS基材而无需共晶结合。
虽然通过具体实施例的方式解释并/或说明了实施方式，并且相当详尽地解释这些实施方式和/或实施例，但申请人并非意在将实施方式的范围约束或以任何方式限制到这些细节。实施方式的额外调整和/或修改可以是显而易见的，并且，在其更宽的方面中，实施方式可以包括这些调整和/或修改。因此，在不背离本文中所述范围和精神的情况下，可以偏离上述实施方式和/或实施例。如上所述实施方式和其它实施方式在所附权利要求的范围内。
Claims (20)
1.一种模块集成的方法，所述方法包括：
将互补金属氧化物半导体(CMOS)上的第一氧化物层熔融结合至处理基材上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体；
将所述处理基材去除，留下所述统一氧化物层；
将压电膜堆叠体沉积在所述统一氧化物层上；
在所述压电膜堆叠体和所述统一氧化物层中形成通孔；以及
沉积电接触层，其中，所述电接触层将所述压电膜堆叠体电连接至所述CMOS上的电极。
2.如权利要求1所述的方法，其特征在于，使得压电膜堆叠体进行沉积包括：
将晶种层沉积在统一氧化物层上；
将第一金属层沉积在晶种层上；
将压电层沉积在第一金属层上；以及
将第二金属层沉积在压电层上。
3.如权利要求2所述的方法，其特征在于，
晶种层和压电层包含氮化铝；并且
第一金属层和第二金属层包含钼。
4.如权利要求1所述的方法，所述方法还包括：间隙填充氧化物在将压电膜堆叠体沉积在统一氧化物层上之后进行沉积。
5.如权利要求4所述的方法，所述方法还包括：使得间隙填充氧化物平坦化。
6.如权利要求1所述的方法，其特征在于，处理基材和第二氧化物层不包含任意金属。
7.如权利要求1所述的方法，其特征在于，熔融结合在第二氧化物层的任意图案化之前发生。
8.一种模块集成的方法，所述方法包括：
在处理基材上形成停止氧化物层；
在停止氧化物层上形成压电膜堆叠体；
将互补金属氧化物半导体(CMOS)上的第一氧化物层熔融结合至压电膜堆叠体上的第二氧化物层，其中熔融结合形成了包括隔膜的统一氧化物层，该隔膜覆盖了CMOS上的腔体；
从压电膜堆叠体去除处理基材和停止氧化物层；
使得压电膜堆叠体图案化；
在压电膜堆叠体和统一氧化物层中形成通孔；以及
沉积电接触层，其中，电接触层将压电膜堆叠体电连接至CMOS上的电极。
9.如权利要求8所述的方法，其特征在于，使得压电膜堆叠体进行沉积包括：
将晶种层沉积在停止氧化物层上；
将第一金属层沉积在晶种层上；
将压电层沉积在第一金属层上；以及
将第二金属层沉积在压电层上。
10.如权利要求8所述的方法，其特征在于，压电膜堆叠体包含氮化铝、锆钛酸铅、氧化锌、聚偏二氟乙烯、或铌酸锂。
11.如权利要求8所述的方法，所述方法还包括：间隙填充氧化物在使得压电膜层叠体图案化之后进行沉积。
12.如权利要求11所述的方法，所述方法还包括：使得间隙填充氧化物平坦化。
13.如权利要求8所述的方法，其特征在于，熔融结合在压电膜堆叠体的图案化之前发生。
14.如权利要求8所述的方法，其特征在于，将压电膜堆叠体电连接至CMOS而无需共晶结合。
15.一种用于模块集成的设备，所述设备包括：
互补金属氧化物半导体(CMOS)基材；
CMOS基材上的电极；
CMOS基材之上的第一氧化物层；
与第一氧化物层熔融结合的第二氧化物层，其中，第一氧化物层和第二氧化物层限定了腔体和隔膜；
在第二氧化物层、腔体和隔膜之上的压电膜堆叠体；以及
将电极电连接至压电膜堆叠体的电接触层。
16.如权利要求15所述的设备，其特征在于，压电膜堆叠体包括：
在第二氧化物层之上的第一金属层；
在第一金属层之上的压电层；以及
在压电层之上的第二金属层。
17.如权利要求16所述的设备，所述设备还包括：在第一金属层和第二氧化物层之间的晶种层。
18.如权利要求16所述的设备，其特征在于，
压电层包含氮化铝；并且
第一金属层和第二金属层包含钼。
19.如权利要求15所述的设备，其特征在于，压电膜堆叠体包含氮化铝、锆钛酸铅、氧化锌、聚偏二氟乙烯、或铌酸锂。
20.如权利要求15所述的设备，其特征在于，将压电膜堆叠体电连接至CMOS而无需共晶结合。
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