TWI556364B - 晶片封裝結構及其製作方法 - Google Patents

晶片封裝結構及其製作方法 Download PDF

Info

Publication number
TWI556364B
TWI556364B TW103112581A TW103112581A TWI556364B TW I556364 B TWI556364 B TW I556364B TW 103112581 A TW103112581 A TW 103112581A TW 103112581 A TW103112581 A TW 103112581A TW I556364 B TWI556364 B TW I556364B
Authority
TW
Taiwan
Prior art keywords
pads
metal layer
wafer holder
package structure
wafer
Prior art date
Application number
TW103112581A
Other languages
English (en)
Other versions
TW201539673A (zh
Inventor
潘玉堂
周世文
Original Assignee
南茂科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南茂科技股份有限公司 filed Critical 南茂科技股份有限公司
Priority to TW103112581A priority Critical patent/TWI556364B/zh
Priority to CN201410325274.8A priority patent/CN104979300B/zh
Priority to US14/490,683 priority patent/US9437529B2/en
Publication of TW201539673A publication Critical patent/TW201539673A/zh
Priority to US15/186,558 priority patent/US9735092B2/en
Application granted granted Critical
Publication of TWI556364B publication Critical patent/TWI556364B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4875—Connection or disconnection of other leads to or from bases or plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

晶片封裝結構及其製作方法
本發明是有關於一種半導體封裝結構及其製作方法，且特別是有關於一種晶片封裝結構及其製作方法。
就打線接合技術(wire bonding technology)而言，以往對於較低腳數的IC封裝，主要採用的都是以導線架為主體的封裝。在經過晶圓切割、黏晶(die bonding)、打線接合、封膠(molding)與剪切成型(trimming/forming)等主要步驟後，傳統以導線架為主體的晶片封裝體即可大致完成。
在現今電子產品追求輕薄短小的趨勢下，晶片的尺寸亦需朝向小型化的方向發展。在晶片尺寸變小的狀況下，晶片與原有導線架之內引腳之間的距離則會隨之增長，相對而言，用以電性連接晶片與導線架之內引腳之間的打線導線的長度需要隨之增長。然而，當打線導線之長度加長及其弧度加大時，打線導線易因坍塌而造成電性短路，且容易在封膠時被灌入的膠體扯斷而造 成電性斷路，如此，皆會降低晶片封裝結構之良率。然而，若要重新開模以製作出適用於小型化晶片之導線架，則會增加整體之製作成本。
此外，隨著積體電路之密集度的增加，晶片越來越複雜而多功化，使得晶片運作時產生之熱能不斷提升。一般而言，晶片直接透過晶片座進行散熱的散熱效果最佳。然而，傳統導線架的晶片座與引腳需要完全電性隔絕，所以晶片座與引腳之間通常會間隔一定的間距，因而侷限了晶片座的尺寸，使晶片座的散熱面積無法有效地增加，進而使晶片的熱能無法有效地散逸，降低晶片封裝結構的散熱效率。
本發明提供一種晶片封裝結構及其製作方法，其可縮短打線的距離以及增加散熱的效率。
本發明的一種晶片封裝結構，包括一導線架、一晶片以及一封裝膠體。導線架包括一第一圖案化金屬層、一第二圖案化金屬層以及一絕緣層。第一圖案化金屬層包括一晶片座以及多個焊墊。晶片座包括多個第一凹口。第一凹口位於晶片座的一周緣。焊墊分別設置於第一凹口內，且各焊墊與晶片座之間存在一第一溝槽。第二圖案化金屬層連接第一圖案化金屬層且包括一散熱塊以及多個接墊。散熱塊與晶片座熱耦接。散熱塊包括多個第二凹口。第二凹口位於散熱塊的一周緣。接墊分別設置於第二凹口內 並分別電性連接相應的焊墊，且各接墊與散熱塊之間存在一第二溝槽。絕緣層設置於焊墊與接墊之間。晶片設置於晶片座上並電性連接焊墊。封裝膠體覆蓋第一圖案化金屬層以及晶片。
本發明的晶片封裝結構的製作方法包括下列步驟：提供一基板。基板包括一第一金屬層、一第二金屬層以及一絕緣層。絕緣層分佈於第一金屬層以及第二金屬層之間。形成一第一溝槽於第一金屬層上，以形成一第一圖案化金屬層。第一圖案化金屬層包括一晶片座以及多個焊墊，各焊墊與晶片座之間存在第一溝槽。晶片座包括多個第一凹口。第一凹口位於晶片座的一周緣。焊墊分別位於第一凹口內。形成一第二溝槽於第二金屬層上，以形成一第二圖案化金屬層。第二圖案化金屬層包括一散熱塊以及多個接墊，各接墊與散熱塊之間存在第二溝槽。散熱塊包括多個第二凹口。第二凹口位於散熱塊的一周緣。接墊分別位於第二凹口內，且散熱塊與晶片座熱耦接。形成多個導電柱。導電柱分別貫穿焊墊以及絕緣層而與相應的接墊連接，以分別電性連接焊墊與接墊。設置一晶片於晶片座上並電性連接晶片與焊墊。形成封裝膠體。封裝膠體覆蓋第一圖案化金屬層以及晶片。
在本發明的一實施例中，上述的晶片封裝結構更包括多個導電柱。導電柱分別貫穿焊墊以及絕緣層而分別與相應的接墊連接，以電性連接焊墊與接墊。
在本發明的一實施例中，上述的散熱塊的尺寸不小於晶片座的尺寸。
在本發明的一實施例中，上述的各焊墊至晶片之一側邊的最短水平距離小於相應的接墊至該側邊於散熱塊上的正投影的最短水平距離。
在本發明的一實施例中，上述的晶片座包括一第一主體部以及多個第一延伸部。晶片設置於第一主體部。第一延伸部往遠離第一主體部的方向延伸以與第一主體部共同定義出第一凹口。各第一延伸部分別延伸至相鄰的焊墊之間，且各第一延伸部的至少一邊緣與相鄰的焊墊的至少一邊緣切齊。
在本發明的一實施例中，上述的散熱塊包括一第二主體部以及多個第二延伸部。第二延伸部往遠離第二主體部的方向延伸以與第二主體部共同定義出第二凹口。各第二延伸部分別延伸至相鄰的接墊之間，且各第二延伸部的至少一邊緣與相鄰的接墊的至少一邊緣切齊。
在本發明的一實施例中，上述的晶片封裝結構更包括一連接凸塊，位於第一圖案化金屬層與第二圖案化金屬層之間並連接晶片座與散熱塊，以熱耦接晶片座與散熱塊。
在本發明的一實施例中，上述的絕緣層環繞連接凸塊設置，且分佈於焊墊與接墊之間。
在本發明的一實施例中，上述的絕緣層分佈於晶片座與散熱塊之間以及焊墊與接墊之間。
在本發明的一實施例中，上述的晶片封裝結構更包括多個導熱柱，貫穿晶片座以及絕緣層而與散熱塊連接，以熱耦接晶 片座與散熱塊。
在本發明的一實施例中，上述的提供基板的步驟包括：形成一連接凸塊於第一金屬層或第二金屬層上。形成一絕緣層於第一金屬層或第二金屬層上。壓合第一金屬層以及第二金屬層，以使晶片座透過連接凸塊與散熱塊熱耦接，且絕緣層分佈於焊墊與接墊之間。
在本發明的一實施例中，上述的提供基板的步驟包括：壓合第一金屬層、絕緣層以及第二金屬層，以使絕緣層分佈於晶片座與散熱塊之間以及焊墊與接墊之間。
在本發明的一實施例中，上述的晶片封裝結構的製作方法更包括下列步驟：形成多個導熱柱。導熱柱貫穿晶片座以及絕緣層而與散熱塊連接，以熱耦接晶片座與散熱塊。
基於上述，本發明的晶片封裝結構是透過形成第一溝槽於基板的第一金屬層上而分隔出晶片座以及焊墊，並形成第二溝槽於基板的第二金屬層上而分隔出散熱塊以及接墊。如此，本發明的焊墊可依實際產品需求而延伸至晶片的周圍，因而可縮短打線的距離，如此，不僅可節省材料成本，亦可提高打線及後續製程的良率。此外，接墊的尺寸不需與相應之焊墊的尺寸相同，接墊的尺寸可視產品需求而適度縮小，以擴大散熱塊的尺寸，進而增加散熱塊的散熱面積。
此外，依本發明的製作方法所形成的晶片座會延伸至相鄰焊墊之間，且散熱塊會延伸至相鄰接墊之間，不僅增加了散熱 區域的面積，並縮短了散熱區域與電性連接區之間的距離，進而降低晶片封裝結構的熱阻抗。再者，由於本發明的第一圖案化金屬層與第二圖案化金屬層之間已以絕緣層隔絕，於封膠製程時，封裝膠體不會經由第一溝槽與第二溝槽而溢流至第二圖案化金屬層的底面，因此在封膠製程中無須貼附膠帶於第二圖案化金屬層的底面，進而可降低生產成本以及簡化封裝製程。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、10a‧‧‧晶片封裝結構
100、100a‧‧‧導線架
105‧‧‧基板
110‧‧‧第一圖案化金屬層
110a‧‧‧第一金屬層
112‧‧‧晶片座
112a‧‧‧第一凹口
112b‧‧‧第一主體部
112c‧‧‧第一延伸部
114‧‧‧焊墊
115‧‧‧連接凸塊
116‧‧‧第一溝槽
120‧‧‧第二圖案化金屬層
120a‧‧‧第二金屬層
122‧‧‧散熱塊
122a‧‧‧第二凹口
122b‧‧‧第二主體部
122c‧‧‧第二延伸部
124‧‧‧接墊
126‧‧‧第二溝槽
130‧‧‧絕緣層
200‧‧‧晶片
210‧‧‧側邊
300‧‧‧封裝膠體
400‧‧‧導電柱
500‧‧‧導熱柱
600‧‧‧焊線
D1、D2‧‧‧最短水平距離
圖1A至圖1F是依照本發明的一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。
圖2是依照本發明的一實施例的一種晶片封裝結構的立體示意圖。
圖3是圖2的晶片封裝結構的另一角度的立體示意圖。
圖4A至圖4D是依照本發明的另一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。
圖1A至圖1F是依照本發明的一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。本實施例的晶片封裝結構的 製作方法可包括下列步驟。首先，提供如圖1C所示的基板105，基板105包括一第一金屬層110a、一第二金屬層120a以及一絕緣層130，其中，絕緣層130位於第一金屬層110a以及第二金屬層120a之間。詳細而言，基板105的製作流程可參照圖1A至圖1C，首先提供如圖1A所示的第一金屬層110a，接著，再如圖1B所示形成一連接凸塊115於第一金屬層110a上，之後，再如圖1C所示形成絕緣層130於第一金屬層110a或第二金屬層120a上，在本實施例中，形成絕緣層130的方式可例如是塗佈或貼附等。接著，再如圖1C所示壓合第一金屬層110a以及第二金屬層120a，以使第一金屬層110a得以透過連接凸塊115而與第二金屬層120a熱耦接，並使絕緣層130分佈於第一金屬層110a以及第二金屬層120a之間，並環繞連接凸塊115。
當然，在本發明的其他實施例中，連接凸塊115亦可是形成於第二金屬層120a上，再形成絕緣層130並將第一金屬層110a與第二金屬層120a壓合而形成基板105。本發明並不限制基板105的製作流程，只要連接凸塊115位在第一金屬層110a與第二金屬層120a之間以將兩者熱耦接，且絕緣層130環繞連接凸塊115而分佈於第一金屬層110a與第二金屬層120a之間，即為本發明所欲保護的範圍。
圖2是依照本發明的一實施例的一種晶片封裝結構的立體示意圖。請參照圖1D以及圖2，接著，形成一第一溝槽116於第一金屬層110a上，以形成如圖1D以及圖2所示的第一圖案化 金屬層110，第一圖案化金屬層110包括一晶片座112以及多個焊墊114，而各焊墊114與晶片座112之間存在上述的第一溝槽116。換句話說，第一圖案化金屬層110以第一溝槽116分隔出晶片座112及焊墊114。晶片座112如圖2所示包括多個第一凹口112a。第一凹口112a位於晶片座112的一周緣，而焊墊114則分別位於第一凹口112a內。
具體來說，晶片座112如圖2所示包括一第一主體部112b以及多個第一延伸部112c。第一主體部112b用以設置一晶片(例如為圖1F所示的晶片200)，而第一延伸部112c則往遠離第一主體部112b的方向延伸以與第一主體部112b共同定義出第一凹口112a。各第一延伸部112c如圖2所示分別延伸至相鄰的焊墊114之間，且各第一延伸部112c的至少一邊緣與相鄰的焊墊114的至少一邊緣實質上切齊。
圖3是圖2的晶片封裝結構的另一角度的立體示意圖。請參照圖1D以及圖2，相似地，形成一第二溝槽126於第二金屬層120a上，以形成如圖1D以及圖3所示的第二圖案化金屬層120，第二圖案化金屬層120包括一散熱塊122以及多個接墊124，而各接墊124與散熱塊122之間存在第二溝槽126。換句話說，第二圖案化金屬層120以第二溝槽126分隔出散熱塊122及接墊124。散熱塊122如圖3所示包括多個第二凹口122a。第二凹口122a位於散熱塊122的一周緣，而接墊124則分別位於第二凹口122a內。散熱塊122的位置可對應晶片座112設置，連接凸塊115 即如圖1C所示位於晶片座112與散熱塊122之間，以熱耦接晶片座112與散熱塊122。絕緣層130則環繞連接凸塊115設置而分佈於焊墊114與接墊124之間。在本實施例中，散熱塊122的尺寸不小於晶片座112的尺寸。較佳地，散熱塊122的尺寸可大於晶片座112的尺寸，以提高散熱效率。
具體而言，散熱塊122如圖3所示包括一第二主體部122b以及多個第二延伸部122c。第二延伸部122c往遠離第二主體部122b的方向延伸以與第二主體部122b共同定義出第二凹口122a。各第二延伸部122c如圖3所示分別延伸至相鄰的接墊124之間，且各第二延伸部122c的至少一邊緣與相鄰的接墊124的至少一邊緣實質上切齊。
接著，形成如圖1E所示的多個導電柱400。導電柱400分別貫穿焊墊114以及絕緣層130而與相應的接墊124連接，以分別電性連接焊墊114與接墊124。在本實施例中，形成導電柱400的方式可例如先開孔貫穿焊墊114以及絕緣層130至暴露出接墊124後，再透過填充焊料或是電鍍以形成導電材於上述貫穿孔內而形成導電柱400。至此，即初步完成本實施例中晶片封裝結構的導線架100的製作。
接著，請參照圖1F以及圖2，設置一晶片200於晶片座112上並電性連接晶片200與焊墊114。詳細而言，晶片200設置於晶片座112的第一主體部112b，而本實施例可如圖1F所示的以多條焊線600連接晶片200與焊墊114，用以電性連接晶片200與 焊墊114。須說明的是，為了保持圖面簡潔，圖2僅繪示一條焊線600作舉例之用。本發明並不限定焊線600以及焊墊114的數量。之後，再形成封裝膠體300，其中，封裝膠體300覆蓋第一圖案化金屬層110、焊線600以及晶片200，並可進一步填充第一溝槽116。如此，即大致完成本實施例的晶片封裝結構10的製作。
在結構上，依上述製程所形成的晶片封裝結構10可如圖1F所示包括導線架100、晶片200以及封裝膠體300。導線架100包括第一圖案化金屬層110、第二圖案化金屬層120以及絕緣層130。第一圖案化金屬層110包括晶片座112以及多個焊墊114。晶片座112包括多個第一凹口112a。第一凹口112a位於晶片座112的周緣。焊墊114分別設置於第一凹口112a內，且各焊墊114與晶片座112之間存在第一溝槽116。第二圖案化金屬層120則包括散熱塊122以及多個接墊124。散熱塊122包括多個第二凹口122a。第二凹口122a位於散熱塊122的周緣。接墊124分別設置於第二凹口122a內並分別電性連接相應的焊墊114，且各接墊124與散熱塊122之間存在第二溝槽126。在本實施例中，連接凸塊115位於第一圖案化金屬層110及第二圖案化金屬層120之間並連接散熱塊122與晶片座112，以熱耦接晶片座112與散熱塊122，絕緣層130則環繞連接凸塊115而分佈於焊墊114與接墊124之間。晶片200設置於晶片座112上並例如透過焊線600電性連接焊墊114。封裝膠體300覆蓋第一圖案化金屬層110以及晶片200，並可進一步填充於第一溝槽116內。在本實施例中，散熱塊122 的尺寸可如圖1F所示大於晶片座112的尺寸，以提高散熱效率。如此，各焊墊114至晶片200之一側邊210的最短水平距離D1則小於相應的接墊124至側邊210於散熱塊122上的正投影的最短水平距離D2。
如此，本實施例的晶片封裝結構10是透過在基板105的第一金屬層110a上形成第一溝槽116，以定義出晶片座112以及焊墊114，並在基板105的第二金屬層120a上形成第二溝槽126，以定義出散熱塊122以及接墊124。因此，焊墊114可依實際產品需求而延伸至晶片200的周圍，因而可縮短用以連接晶片200與焊墊114的焊線600的長度，也就是縮短打線的距離，如此，不僅可節省材料成本，亦可提高打線及後續製程的良率。此外，接墊124的尺寸不需與相應之焊墊114的尺寸相同，而只要能與貫穿相應之焊墊114與絕緣層130的導電柱400相連接即可，因此，接墊124尺寸可依產品需求而適度縮小，以擴大散熱塊122的尺寸，進而增加散熱塊122的散熱面積。再者，因依上述製程所形成的晶片座112會延伸至相鄰焊墊114之間，且散熱塊122會延伸至相鄰接墊124之間，不僅增加了散熱區域的面積，並且縮短了散熱區域與電性連接區域之間的距離，進而降低晶片封裝結構的熱阻抗。並且，由於本實施例的第一圖案化金屬層110與第二圖案化金屬層120之間已以絕緣層130隔絕，於封膠製程時，封裝膠體300不會經由第一溝槽116與第二溝槽126而溢流至第二圖案化金屬層120的底面，因此在封膠製程中無須貼附膠帶於第 二圖案化金屬層120的底面，進而可降低生產成本以及簡化封裝製程。
圖4A至圖4D是依照本發明的另一實施例的一種晶片封裝結構的製作方法的流程剖面示意圖。在此必須說明的是，本實施例之晶片封裝結構的製作方法與前述實施例之晶片封裝結構的製作方法相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。
本實施例的晶片封裝結構的製作方法可包括下列步驟。首先，請同時參照圖4A以及圖4B，壓合第一金屬層110a、絕緣層130以及第二金屬層120a，以形成如圖4B所示的基板105。詳細而言，本實施例可先將絕緣層130以例如塗佈或貼附方式形成於第二金屬層120a上，再將第一金屬層110a壓合於絕緣層130及第二金屬層120a上。當然，在本發明的其他實施例中，亦可先將絕緣層130以例如塗佈或貼附方式形成於第一金屬層110a上，再將第二金屬層120a壓合於絕緣層130及第一金屬層110a上。本發明並不限制基板105的製作流程，只要第一金屬層110a、絕緣層130以及第二金屬層120a是透過壓合的方式而形成基板105，即為本發明所欲保護的範圍。
接著，形成一第一溝槽116於圖4B所示的第一金屬層110a上，以形成如圖4C所示的第一圖案化金屬層110。在本實施 例中，第一溝槽116的形成位置可相似於圖2，用以將第一金屬層110a分隔為一晶片座112以及多個焊墊114，也就是說，第一圖案化金屬層110包括晶片座112及上述多個焊墊114，而各焊墊114與晶片座112之間存在第一溝槽116。並且，晶片座112可如圖2所示包括多個第一凹口112a。第一凹口112a位於晶片座112的一周緣，而焊墊114則分別位於第一凹口112a內。
相似地，可形成一第二溝槽126於圖4B所示的第二金屬層120a上，以形成如圖4C所示的第二圖案化金屬層120。在本實施例中，第二溝槽126的形成位置可相似於圖3，用以將第二金屬層120a分隔為一散熱塊122以及多個接墊124。換句話說，第二圖案化金屬層120包括散熱塊122及上述多個接墊124，而各接墊124與散熱塊122之間存在第二溝槽126。並且，散熱塊122如圖3所示包括多個第二凹口122a。第二凹口122a位於散熱塊122的一周緣，而接墊124則分別位於第二凹口122a內。散熱塊122的位置可如圖4C所示之對應晶片座112設置，且散熱塊122的尺寸不小於晶片座112的尺寸。較佳地，散熱塊122的尺寸可大於晶片座112的尺寸，以增加散熱面積。絕緣層130則分佈於晶片座112與散熱塊122之間以及焊墊114與接墊124之間，簡單來說，就是絕緣層130均勻分佈於第一圖案化金屬層110與第二圖案化金屬層120之間。
接著，形成如圖4C所示的多個導電柱400。導電柱400分別貫穿焊墊114以及絕緣層130而與相應的接墊124連接，以 分別電性連接焊墊114與接墊124。形成導電柱400的方式可例如先開孔貫穿焊墊114以及絕緣層130至暴露出接墊124後，再透過填充焊料或是電鍍以形成導電材於上述貫穿孔內而形成導電柱400。此外，本實施例更可形成多個導熱柱500，其如圖4C所示分別貫穿晶片座112以及絕緣層130而與散熱塊122連接，以熱耦接晶片座112與散熱塊122。也就是說，本實施例與前述實施例的主要差異在於，本實施例無須於第一或第二金屬層110a/120a上形成如圖1B所示的連接凸塊115，而是利用貫穿晶片座112以及絕緣層130的導熱柱500使晶片座112與散熱塊122達成熱耦接。至此，即初步完成本實施例中晶片封裝結構的導線架100a的製作。
接著，再如圖4D所示，設置一晶片200於晶片座112上並電性連接晶片200與焊墊114。在本實施例中，晶片200可例如透過多條焊線600而與焊墊114形成電性連接。當然，本發明並不限定焊線600以及焊墊114的數量。之後，再形成封裝膠體300於第一圖案化金屬層110上，其中，封裝膠體300覆蓋第一圖案化金屬層110、焊線600以及晶片200，並可進一步填充第一溝槽116。如此，即大致完成本實施例的晶片封裝結構10a的製作。
在結構上，依上述製程所形成的晶片封裝結構10a與圖1F所示的晶片封裝結構10大致相似，惟本實施例的晶片封裝結構10a不包括如圖1B所示之連接於第一圖案化金屬層110與第二圖案化金屬層120之間的連接凸塊115，而絕緣層130則是均勻分佈於第一圖案化金屬層110與第二圖案化金屬層120之間。並且， 晶片封裝結構10a更包括上述的多個導熱柱500，其貫穿晶片座112以及絕緣層130而與散熱塊122連接，以熱耦接晶片座112與散熱塊122。也就是說，本實施例的晶片封裝結構10a與前述實施例的晶片封裝結構10主要差異在於本實施例是利用貫穿晶片座112以及絕緣層130的導熱柱500來使晶片座112與散熱塊122達成熱耦接，而晶片封裝結構10則是利用連接於晶片座112與散熱塊122之間的連接凸塊115來達成晶片座112與散熱塊122之間的熱耦接。此外，在本實施例中，散熱塊122的尺寸可如圖4D所示大於晶片座112的尺寸，以提高散熱效率。如此，各焊墊114至晶片200之一側邊210的最短水平距離D1則會小於相應的接墊124至側邊210於散熱塊122上的正投影的最短水平距離D2。
綜上所述，本發明的晶片封裝結構的導線架是利用對基板的第一金屬層進行圖案化製程，以形成第一溝槽而分隔出晶片座以及焊墊，並對基板的第二金屬層進行圖案化製程，以形成第二溝槽而分隔出散熱塊以及接墊。如此，本發明的焊墊可依實際產品需求而延伸至晶片的周圍，因而可縮短打線的距離，如此，不僅可節省材料成本，亦可提高打線及後續製程的良率。此外，接墊的尺寸不需與相應之焊墊的尺寸相同，而只要能與貫穿相應之焊墊與絕緣層的導電柱相連接即可，因此，接墊的尺寸可依產品需求而適度縮小，以擴大散熱塊的尺寸，進而增加散熱塊的散熱面積。再者，依本發明的製作方法所形成的晶片座會延伸至相鄰焊墊之間，且散熱塊會延伸至相鄰接墊之間，不僅增加了散熱 區域的面積，並且縮短了散熱區域與電性連接區域之間的距離，進而降低晶片封裝結構的熱阻抗。本發明更可利用連接於晶片座與散熱塊之間的連接凸塊或是貫穿晶片座及絕緣層而與散熱塊連接的散熱柱來形成晶片座與散熱塊之間的熱耦接，促進晶片封裝結構的散熱效果。
再者，由於本發明的第一圖案化金屬層與第二圖案化金屬層之間已以絕緣層隔絕，於封膠製程時，封裝膠體不會經由第一溝槽與第二溝槽而溢流至第二圖案化金屬層的底面，因此在封膠製程中無須貼附膠帶於第二圖案化金屬層的底面，進而可降低生產成本以及簡化封裝製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧晶片封裝結構
110‧‧‧第一圖案化金屬層
112‧‧‧晶片座
112a‧‧‧第一凹口
112b‧‧‧第一主體部
112c‧‧‧第一延伸部
114‧‧‧焊墊
115‧‧‧連接凸塊
116‧‧‧第一溝槽
120‧‧‧第二圖案化金屬層
130‧‧‧絕緣層
200‧‧‧晶片
300‧‧‧封裝膠體
400‧‧‧導電柱
600‧‧‧焊線

Claims (18)

  1. 一種晶片封裝結構，包括：一導線架，包括：一第一圖案化金屬層，包括一晶片座以及多個焊墊，該晶片座包括多個第一凹口，該些第一凹口位於該晶片座的一周緣，該些焊墊分別設置於該些第一凹口內，且各該焊墊與該晶片座之間存在一第一溝槽；一第二圖案化金屬層，連接該第一圖案化金屬層且包括一散熱塊以及多個接墊，該散熱塊與該晶片座熱耦接，該散熱塊包括多個第二凹口，該些第二凹口位於該散熱塊的一周緣，該些接墊分別設置於該些第二凹口內並分別電性連接相應的該些焊墊，且各該接墊與該散熱塊之間存在一第二溝槽；以及一絕緣層，設置於該些焊墊與該些接墊之間；一晶片，設置於該晶片座上並電性連接該些焊墊；以及一封裝膠體，覆蓋該第一圖案化金屬層以及該晶片。
  2. 如申請專利範圍第1項所述的晶片封裝結構，更包括多個導電柱，該些導電柱分別貫穿該些焊墊以及該絕緣層而分別與相應的該些接墊連接，以電性連接該些焊墊與該些接墊。
  3. 如申請專利範圍第1項所述的晶片封裝結構，其中該散熱塊的尺寸不小於該晶片座的尺寸。
  4. 如申請專利範圍第1項所述的晶片封裝結構，其中各該焊 墊至該晶片之一側邊的最短水平距離小於相應的該接墊至該側邊於該散熱塊上的正投影的最短水平距離。
  5. 如申請專利範圍第1項所述的晶片封裝結構，其中該晶片座包括一第一主體部以及多個第一延伸部，該晶片設置於該第一主體部，該些第一延伸部往遠離該第一主體部的方向延伸以與該第一主體部共同定義出該些第一凹口，各該第一延伸部分別延伸至相鄰的該些焊墊之間，且各該第一延伸部的至少一邊緣與相鄰的該些焊墊的至少一邊緣切齊。
  6. 如申請專利範圍第1項所述的晶片封裝結構，其中該散熱塊包括一第二主體部以及多個第二延伸部，該些第二延伸部往遠離該第二主體部的方向延伸以與該第二主體部共同定義出該些第二凹口，各該第二延伸部分別延伸至相鄰的該些接墊之間，且各該第二延伸部的至少一邊緣與相鄰的該些接墊的至少一邊緣切齊。
  7. 如申請專利範圍第1項所述的晶片封裝結構，更包括一連接凸塊，位於該第一圖案化金屬層與該第二圖案化金屬層之間並連接該晶片座與該散熱塊，以熱耦接該晶片座與該散熱塊。
  8. 如申請專利範圍第7項所述的晶片封裝結構，其中該絕緣層環繞該連接凸塊設置，且分佈於該些焊墊與該些接墊之間。
  9. 如申請專利範圍第1項所述的晶片封裝結構，其中該絕緣層分佈於該晶片座與該散熱塊之間以及該些焊墊與該些接墊之間。
  10. 如申請專利範圍第9項所述的晶片封裝結構，更包括多個導熱柱，貫穿該晶片座以及該絕緣層而與該散熱塊連接，以熱耦接該晶片座與該散熱塊。
  11. 一種晶片封裝結構的製作方法，包括：提供一基板，該基板包括一第一金屬層、一第二金屬層以及一絕緣層，該絕緣層分佈於該第一金屬層以及該第二金屬層之間；形成一第一溝槽於該第一金屬層上，以形成一第一圖案化金屬層，該第一圖案化金屬層包括一晶片座以及多個焊墊，各該焊墊與該晶片座之間存在該第一溝槽，該晶片座包括多個第一凹口，該些第一凹口位於該晶片座的一周緣，該些焊墊分別位於該些第一凹口內；形成一第二溝槽於該第二金屬層上，以形成一第二圖案化金屬層，該第二圖案化金屬層包括一散熱塊以及多個接墊，各該接墊與該散熱塊之間存在該第二溝槽，該散熱塊包括多個第二凹口，該些第二凹口位於該散熱塊的一周緣，該些接墊分別位於該些第二凹口內，且該散熱塊與該晶片座熱耦接；形成多個導電柱，該些導電柱分別貫穿該些焊墊以及該絕緣層而與相應的該些接墊連接，以分別電性連接該些焊墊與該些接墊；設置一晶片於該晶片座上並電性連接該晶片與該些焊墊；以及形成一封裝膠體，該封裝膠體覆蓋該第一圖案化金屬層以及 該晶片。
  12. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該晶片座包括一第一主體部以及多個第一延伸部，該晶片設置於該第一主體部，該些第一延伸部往遠離該第一主體部的方向延伸以與該第一主體部共同定義出該些第一凹口，各該第一延伸部分別延伸至相鄰的該些焊墊之間，且各該第一延伸部的至少一邊緣與相鄰的該些焊墊的至少一邊緣切齊。
  13. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該散熱塊包括一第二主體部以及多個第二延伸部，該些第二延伸部往遠離該第二主體部的方向延伸以與該第二主體部共同定義出該些第二凹口，各該第二延伸部分別延伸至相鄰的該些接墊之間，且各該第二延伸部的至少一邊緣與相鄰的該些接墊的至少一邊緣切齊。
  14. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中提供該基板的步驟包括：形成一連接凸塊於該第一金屬層或該第二金屬層上；形成一絕緣層於該第一金屬層或該第二金屬層上；以及壓合該第一金屬層以及該第二金屬層，以使該晶片座透過該連接凸塊與該散熱塊熱耦接，且該絕緣層分佈於該些焊墊與該些接墊之間。
  15. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中提供該基板的步驟包括： 壓合該第一金屬層、該絕緣層以及該第二金屬層，以使該絕緣層分佈於該晶片座與該散熱塊之間以及該些焊墊與該些接墊之間。
  16. 如申請專利範圍第15項所述的晶片封裝結構的製作方法，更包括下列步驟：形成多個導熱柱，該些導熱柱貫穿該晶片座以及該絕緣層而與該散熱塊連接，以熱耦接該晶片座與該散熱塊。
  17. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中該散熱塊的尺寸不小於該晶片座的尺寸。
  18. 如申請專利範圍第11項所述的晶片封裝結構的製作方法，其中各該焊墊至該晶片之一側邊的最短水平距離小於相應的該接墊至該側邊於該散熱塊上的正投影的最短水平距離。
TW103112581A 2014-04-03 2014-04-03 晶片封裝結構及其製作方法 TWI556364B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW103112581A TWI556364B (zh) 2014-04-03 2014-04-03 晶片封裝結構及其製作方法
CN201410325274.8A CN104979300B (zh) 2014-04-03 2014-07-09 芯片封装结构及其制作方法
US14/490,683 US9437529B2 (en) 2014-04-03 2014-09-19 Chip package structure and manufacturing method thereof
US15/186,558 US9735092B2 (en) 2014-04-03 2016-06-20 Manufacturing method of chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103112581A TWI556364B (zh) 2014-04-03 2014-04-03 晶片封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
TW201539673A TW201539673A (zh) 2015-10-16
TWI556364B true TWI556364B (zh) 2016-11-01

Family

ID=54210408

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103112581A TWI556364B (zh) 2014-04-03 2014-04-03 晶片封裝結構及其製作方法

Country Status (3)

Country Link
US (2) US9437529B2 (zh)
CN (1) CN104979300B (zh)
TW (1) TWI556364B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626724B (zh) * 2017-04-07 2018-06-11 思鷺科技股份有限公司 封裝結構
US20230047555A1 (en) * 2021-08-12 2023-02-16 Texas Instruments Incorporated Semiconductor devices and processes
US12113008B1 (en) 2023-07-26 2024-10-08 Diodes Incorporated Semiconductor chip package including lead frame and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM432220U (en) * 2011-12-22 2012-06-21 Elit Fine Ceramics Co Ltd Alumina ceramic circuit board with metal post and LED package structure
TW201236228A (en) * 2011-02-18 2012-09-01 Bridge Semiconductor Corp Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657296B2 (en) * 2001-09-25 2003-12-02 Siliconware Precision Industries Co., Ltd. Semicondctor package
KR100708004B1 (ko) * 2004-12-30 2007-04-16 럭스피아(주) 리드프레임, 이를 이용한 반도체 패키지 및 반도체 패키지제조방법
JP2008091714A (ja) * 2006-10-03 2008-04-17 Rohm Co Ltd 半導体装置
US8531024B2 (en) * 2008-03-25 2013-09-10 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace
US8324723B2 (en) * 2008-03-25 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201236228A (en) * 2011-02-18 2012-09-01 Bridge Semiconductor Corp Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts
TWM432220U (en) * 2011-12-22 2012-06-21 Elit Fine Ceramics Co Ltd Alumina ceramic circuit board with metal post and LED package structure

Also Published As

Publication number Publication date
US9735092B2 (en) 2017-08-15
TW201539673A (zh) 2015-10-16
CN104979300A (zh) 2015-10-14
CN104979300B (zh) 2018-02-16
US20160293529A1 (en) 2016-10-06
US9437529B2 (en) 2016-09-06
US20150287667A1 (en) 2015-10-08

Similar Documents

Publication Publication Date Title
TWI651828B (zh) 晶片封裝結構及其製造方法
US9824949B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US9418940B2 (en) Structures and methods for stack type semiconductor packaging
TWI527175B (zh) 半導體封裝件、基板及其製造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
TWI524482B (zh) 晶片封裝結構及其製造方法
TWI455269B (zh) 晶片封裝結構及其製作方法
TWI446495B (zh) 封裝載板及其製作方法
JP2001044358A (ja) 半導体装置およびその製造方法
TWI674647B (zh) 晶片封裝陣列以及晶片封裝體
WO2017067346A1 (zh) 堆叠式倒装芯片封装结构及其制造方法
WO2017071418A1 (zh) 半导体器件及其制造方法
JP6213554B2 (ja) 半導体装置
TWI556364B (zh) 晶片封裝結構及其製作方法
US11227848B2 (en) Chip package array, and chip package
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
KR101301782B1 (ko) 반도체 패키지 및 그 제조 방법
TWI428997B (zh) 半導體封裝結構及其製作方法
TWI757133B (zh) 四方扁平無引腳封裝結構
TWI607530B (zh) 封裝裝置與其製作方法
TWI550732B (zh) 晶片封裝結構的製作方法
TWI559470B (zh) 無基板的半導體封裝結構及其製造方法
TWI718947B (zh) 半導體封裝元件及其製造方法
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
WO2022160084A1 (en) Substrate structure, and fabrication and packaging methods thereof