TWI552355B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI552355B
TWI552355B TW101126471A TW101126471A TWI552355B TW I552355 B TWI552355 B TW I552355B TW 101126471 A TW101126471 A TW 101126471A TW 101126471 A TW101126471 A TW 101126471A TW I552355 B TWI552355 B TW I552355B
Authority
TW
Taiwan
Prior art keywords
electrode layer
oxide semiconductor
layer
transistor
oxide
Prior art date
Application number
TW101126471A
Other languages
English (en)
Other versions
TW201314914A (zh
Inventor
山崎舜平
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201314914A publication Critical patent/TW201314914A/zh
Application granted granted Critical
Publication of TWI552355B publication Critical patent/TWI552355B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體裝置
本發明係關於一種半導體裝置及半導體裝置的製造方法。
注意，本說明書中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，電光裝置、半導體電路以及電子裝置都是半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。但是，作為其他材料，氧化物半導體受到關注。
例如，已經公開了一種作為電晶體的活性層使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物的電晶體(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2006-165528號公報
為了實現更高性能的半導體裝置，本發明的目的之一是提供一種藉由提高電晶體的導通特性(例如導通電流或場效應遷移率等)來實現半導體裝置的高速回應、高速驅動的結構及其製造方法。
另外，本發明的目的之一是提供一種即使在長時間使用的情況下臨界電壓也不容易變動且可靠性高的半導體裝置。
本發明的目的是至少解決上述課題中的任何一個。
在依次層疊有半導體層、源極電極層或汲極電極層、閘極絕緣膜及閘極電極層的電晶體中，作為半導體層使用至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層。
氧化物半導體層是非單晶半導體，也可以是包括結晶區及非晶(非晶態)區的混合層。作為包含於結晶區的結晶，可以使用c軸配向的結晶。
第3族元素用作穩定劑(stabilizer)。作為第3族元素較佳為使用釔(Y)。
作為穩定劑，除了第3族元素以外，還可以與其一起使用第4族元素。作為第4族元素較佳為使用鋯(Zr)、鈦(Ti)。例如作為穩定劑，可以使用釔及鋯、釔及鈦、鈰(Ce)及鈦或鈰及鋯。
或者，作為穩定劑，除了第3族元素以外，還可以與其一起使用第13族元素。鎵(Ga)可以適當地用作第13族元素。例如作為穩定劑，可以使用釔及鎵或鈰及鎵。
氧化物半導體層可以使用成分比為銦：穩定劑：鋅=1：1：1[原子數比]、3：1：2[原子數比]、2：1：3[原子數 比]或者與其接近的氧化物靶材的濺射法來製造。
當作為穩定劑使用第3族元素及第4族元素時，可以藉由使用第3族元素：第4族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法來製造。
或者，當作為穩定劑使用第3族元素及第13族元素時，可以藉由使用第3族元素：第13族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法來製造。
注意，雖然形成氧化物半導體層的成分比反映氧化物靶材的成分比，但是並不一定一致。例如，有時氧化物靶材的成分比為自然數而形成的氧化物半導體層的成分比為非自然數。
本說明書所公開的發明的結構的一個方式是一種半導體裝置，該半導體裝置包括：至少含有銦、釔及鋅的非單晶氧化物半導體層；閘極絕緣膜；源極電極層；汲極電極層；以及閘極電極層，其中釔用作穩定劑。
本說明書所公開的發明的結構的一個方式是一種半導體裝置，該半導體裝置包括：至少含有銦、釔、鋯及鋅的非單晶氧化物半導體層；閘極絕緣膜；源極電極層；汲極電極層；以及閘極電極層，其中釔及鋯用作穩定劑。
本說明書所公開的發明的結構的一個方式是一種半導體裝置，該半導體裝置包括：至少含有銦、釔、鎵及鋅的非單晶氧化物半導體層；閘極絕緣膜；源極電極層；汲極 電極層；以及閘極電極層，其中釔及鎵用作穩定劑。
在氧化物半導體層中，可以使不與閘極電極層重疊的區域含有摻雜劑。
另外，在氧化物半導體層中，也可以使不與源極電極層或汲極電極層重疊的區域的氧濃度高於與源極電極層或汲極電極層重疊的區域的氧濃度。
另外，可以藉由以閘極電極層為掩模對氧化物半導體膜引入摻雜劑，來在氧化物半導體層中夾著通道形成區以自對準的方式形成其電阻值比通道形成區低的含有摻雜劑的低電阻區。摻雜劑是改變氧化物半導體層的導電率的雜質。作為摻雜劑的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法等。
當具有在通道長度方向上夾著通道形成區包括低電阻區的氧化物半導體層時，該電晶體的導通特性(例如導通電流或場效應遷移率等)提高，能夠進行高速工作、高速回應。
另外，也可以對氧化物半導體層進行使氫或水分釋放的加熱處理(脫水化或脫氫化處理)。此外，當作為氧化物半導體層使用結晶氧化物半導體層時，也可以進行用於晶化的加熱處理。
此外，由於脫水化或脫氫化處理，有可能導致構成氧化物半導體的主要成分材料的氧也同時發生脫離而減少。在氧脫離的部分中存在氧缺損，並且因該氧缺損而產生導致電晶體的電特性變動的施體能階。
由此，較佳對經過脫水化或脫氫化處理之後的氧化物半導體層供應氧。藉由對氧化物半導體層供應氧，可以填補膜中的氧缺損。
例如，藉由以接觸於氧化物半導體層的方式形成成為氧的供應源的包含較多(過剩的)氧的氧化物絕緣膜，可以從該氧化物絕緣膜對氧化物半導體層供應氧。在上述結構中，也可以藉由在作為脫水化或脫氫化處理進行了加熱處理的氧化物半導體層及氧化物絕緣膜的至少一部分接觸的狀態下進行加熱處理來對氧化物半導體層供應氧。
另外，也可以對經過脫水化或脫氫化處理的氧化物半導體層引入氧(至少包含氧自由基、氧原子和氧離子中的任何一個)來對其供應氧。作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
再者，較佳為設置於電晶體中的氧化物半導體層為與氧化物半導體處於結晶狀態時的化學計量成分比相比氧含量過剩的膜。氧過剩的膜中的氧含量超過氧化物半導體的化學計量成分比。或者，使氧含量超過單晶時的氧含量。有時在氧化物半導體的晶格之間存在氧。
藉由去除氧化物半導體中的氫或水分來使其儘量不包含雜質而高純度化，並藉由對其供應氧來填補氧缺損，可以形成I型(本質)的氧化物半導體或無限趨近於I型(本質)的氧化物半導體。由此，可以使氧化物半導體的費米能階(Ef)達到與本質費米能階(Ei)相同程度。因此 ，藉由將該氧化物半導體層用於電晶體，可以降低起因於氧缺損的電晶體的臨界電壓Vth的偏差、臨界電壓的偏移△Vth。
本發明的一個方式關於一種半導體裝置，該半導體裝置具有電晶體或包含電晶體的電路。例如，本發明的一個方式關於一種半導體裝置，該半導體裝置具有通道形成區由氧化物半導體形成的電晶體或包含該電晶體的電路。例如，本發明關於：LSI；CPU；安裝在電源電路中的功率裝置；包括記憶體、晶閘管、轉換器以及影像感測器等的半導體積體電路；以及作為部件安裝有以液晶顯示面板為代表的電光裝置或具有發光元件的發光顯示裝置的電子裝置。
為了實現更高性能的半導體裝置，藉由提高電晶體的導通特性(例如導通電流或場效應遷移率等)，可以提供實現半導體裝置的高速回應、高速驅動的結構及其製造方法。
另外，可以提供即使在長時間使用的情況下臨界電壓也不容易發生變動的可靠性高的半導體裝置。
下面，參照圖式詳細地說明本說明書所公開的發明的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本說明書所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說 明。並且，本說明書所公開的發明不應被看作僅限定於以下實施方式的描述內容。另外，為了方便起見附加了第一、第二等序數詞，其並不表示製程順序或疊層順序。此外，本說明書中的序數不表示特定發明的事項的固有名稱。
實施方式1
在本實施方式中，參照圖1A至圖2C對半導體裝置及半導體裝置的製造方法的一個方式進行說明。在本實施方式中，作為半導體裝置的一個例子示出具有氧化物半導體膜的電晶體。
電晶體既可以採用形成一個通道形成區的單閘結構，又可以採用形成兩個通道形成區的雙閘結構(double-gate)，還可以採用形成三個通道形成區的三閘結構。此外，還可以採用在通道形成區的上下隔著閘極絕緣膜設置有兩個閘極電極層的兩閘結構(dual-gete)。
圖1A至1E所示的電晶體440a是具有頂閘極結構的平面型的電晶體的例子。
電晶體440a在設置有氧化物絕緣層436的具有絕緣表面的基板400上具有通道形成區409、包括低電阻區404a和404b的氧化物半導體層403、源極電極層405a、汲極電極層405b、閘極絕緣膜402、閘極電極層401。在電晶體440a上形成有絕緣膜407。
圖1A至1E示出在氧化物半導體層403上源極電極層405a及汲極電極層405b與閘極電極層401不重疊的結 構，但是也可以採用圖2A所示的電晶體440b那樣源極電極層405a及汲極電極層405b與閘極電極層401部分重疊的結構。
氧化物半導體層403是至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層。
第3族元素用作穩定劑。作為第3族元素較佳為使用釔(Y)。
作為穩定劑，除了第3族元素以外，還可以與其一起使用第4族元素。作為第4族元素較佳為使用鋯(Zr)、鈦(Ti)。例如作為穩定劑，可以使用釔及鋯、釔及鈦、鈰(Ce)及鈦或鈰及鋯。
或者，作為穩定劑，除了第3族元素以外，還可以與其一起使用第13族元素。作為第13族元素較佳為使用鎵(Ga)。例如作為穩定劑，可以使用釔及鎵或鈰及鎵。
氧化物半導體層403可以使用成分比為銦：穩定劑：鋅=1：1：1[原子數比]、3：1：2[原子數比]、2：1：3[原子數比]或者與其接近的氧化物靶材的濺射法來製造。
當作為穩定劑使用第3族元素及第4族元素時，可以藉由使用第3族元素：第4族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法製造。
或者，當作為穩定劑使用第3族元素及第13族元素時，可以藉由使用第3族元素：第13族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的 氧化物靶材的濺射法來製造。
注意，雖然形成氧化物半導體層的成分比反映氧化物靶材的成分比，但是並不一定一致。例如，有時氧化物靶材的成分比為自然數而形成的氧化物半導體層的成分比為非自然數。
氧化物半導體層403是非單晶，也可以是包括結晶區及非晶區的混合層。作為包括結晶區的結晶，可以使用c軸配向的結晶。
具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到更高的遷移率。為了提高表面的平坦性，明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以如下算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))(x1，y2，f(x1，y2))(x2，y1，f(x2，y1))(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的 面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測定Ra。
作為氧化物半導體層403，可以使用包括結晶並具有結晶性的氧化物半導體層(結晶性氧化物半導體層)。結晶氧化物半導體層中的結晶狀態既可以是晶軸的方向為無秩序的狀態，又可以是晶軸的方向具有一定的配向性的狀態。
較佳作為結晶氧化物半導體層，可以使用包括具有大致垂直於其表面的c軸的結晶的氧化物半導體層。
包括具有大致垂直於其表面的c軸的結晶的氧化物半導體層不是單晶結構，也不是非晶結構，而是包括具有c軸配向的結晶(也稱為CAAC)的氧化物半導體層，即，CAAC-OS層。
CAAC-OS是指一種包含如下結晶的氧化物半導體：呈c軸配向，並且在從垂直於ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在垂直於c軸的方向上金屬原子排列為層狀或金屬原子和氧原子排列為層狀，而在ab面(或者表面或介面)上a軸或b軸的方向不同(以c軸為中心回轉)。CAAC-OS膜(層)是包括c軸配向的結晶區或c軸配向的結晶部分的薄膜，並且不一定相對於ab面定向排列。
從更廣義來理解，CAAC-OS是指非單晶，從垂直於ab面的方向看時具有三角形、六角形、正三角形或正六 角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
CAAC-OS膜既不是單晶，也不是只由非晶構成的結晶，可以說其是包括c軸配向的結晶區和非晶區的薄膜。另外，雖然CAAC-OS膜包括結晶部分，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC-OS的氧的一部分。另外，構成CAAC-OS膜的各結晶部分的c軸也可以在固定的方向上(例如，垂直於形成CAAC-OS的基板面或者CAAC-OS的表面、膜面、介面等的方向)一致。或者，構成CAAC-OS膜的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面、膜面或介面等的方向)。
藉由成為該結晶氧化物半導體層，可以進一步抑制因可見光或紫外光的照射而產生的電晶體的電特性變化，從而可以形成可靠性高的半導體裝置。
作為獲得具有c軸配向的結晶氧化物半導體層的方法，可以舉出三個方法。第一個方法是：將成膜溫度設定為200℃以上且500℃以下形成氧化物半導體層，而成為大致垂直於表面的c軸配向。第二個方法是：在形成薄的膜之後，進行200℃以上且700℃以下的加熱處理，而成為大致垂直於表面的c軸配向。第三個方法是：在形成薄的第一層之後，進行200℃以上且700℃以下的加熱處理，以形成第二層的膜，而成為大致垂直於表面的c軸配向。
將氧化物半導體層403的膜厚度設定為1nm以上且30nm以下(較佳為5nm以上且10nm以下)，可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束外延)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。另外，也可以使用在以與濺射靶材表面大致垂直的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成氧化物半導體層403。
作為CAAC-OS膜，例如使用多晶的氧化物半導體濺射靶材利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域從ab面劈開，即具有平行於ab面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以降低存在於沉積室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳為200℃ 以上且500℃以下的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
作為濺射用靶材，使用藉由如下方法形成的多晶金屬氧化物靶材：將各金屬氧化物粉末以規定的莫耳數比混合，經過加壓處理後在1000℃以上且1500℃以下的溫度下進行加熱處理。另外，粉末的種類及其混合莫耳數比可以根據所製造的濺射靶材適當地改變。
圖1A至1E示出電晶體440a的製造方法的一個例子。
首先，在具有絕緣表面的基板400上形成氧化物絕緣層436。
對可用作具有絕緣表面的基板400的基板沒有大的限制，但是基板400需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。另外，作為基板400，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，並且也可以在這些基板上設置有半導體元件。
此外，作為基板400也可以使用撓性基板來製造半導 體裝置。在製造具有撓性的半導體裝置時，既可以在撓性基板上直接形成包括氧化物半導體層403的電晶體440a，也可以在其他製造基板上形成包括氧化物半導體層403的電晶體440a並然後從製造基板將其剝離、轉置到撓性基板上。注意，為了從製造基板剝離電晶體並轉置到撓性基板上，較佳在製造基板和包括氧化物半導體膜的電晶體440a之間設置剝離層。
作為氧化物絕緣層436，藉由電漿CVD法或濺射法等，可以使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵或它們的混合材料來形成。
氧化物絕緣層436即可以是單層又可以是疊層。
在本實施方式中，作為氧化物絕緣層436使用藉由濺射法形成的氧化矽膜。
另外，在氧化物絕緣層436與基板400之間也可以設置氮化物絕緣膜。作為氮化物絕緣層，藉由電漿CVD法或濺射法等，可以使用氮化矽、氮氧化矽、氮化鋁、氮氧化鋁或它們的混合材料來形成。
接著，在氧化物絕緣層436上形成氧化物半導體層403。
氧化物絕緣層436因為接觸於氧化物半導體層403，所以較佳在膜中(塊體中)存在至少超過化學計量成分比的量的氧。例如，作為氧化物絕緣層436使用氧化矽膜時，將其設定為SiO2+α(α>0)。藉由使用這樣的氧化物絕緣層436，可以將氧供應到氧化物半導體層403，使其特 性良好。藉由對氧化物半導體層403供應氧，可以填補膜中的氧缺損。
例如，藉由以接觸於氧化物半導體層403的方式形成成為氧的供應源的包含較多(過剩的)氧的氧化物絕緣層436，可以從該氧化物絕緣層436將氧供應到氧化物半導體層403。藉由在氧化物半導體層403及氧化物絕緣層436的至少一部分接觸的狀態下進行加熱處理，也可以進行對該氧化物半導體層403的氧的供應。
在氧化物半導體層403的形成製程中，為了儘量不使氧化物半導體層403包含氫或水，作為形成氧化物半導體層403的預處理，較佳在濺射裝置的預熱室內對形成有氧化物絕緣層436的基板進行預熱，來使吸附到基板及氧化物絕緣層436的氫、水分等的雜質脫離並進行排氣。另外，設置在預熱室中的排氣單元較佳為使用低溫泵。
從而，也可以對在氧化物絕緣層436中與氧化物半導體層403接觸而形成的區域進行平坦化處理。對於平坦化處理沒有特別的限制，可以使用拋光處理(例如，化學機械拋光(Chemical Mechanical Polishing：CMP)法)、乾蝕刻處理、電漿處理等。
作為電漿處理，例如可以進行引入氬氣體來產生電漿的反濺射。反濺射是指使用RF電源在氬氛圍下對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氛圍。藉由進行反濺射，可以去除附著在氧化物絕緣層436的表面上的粉 狀物質(也稱為微粒、塵屑)。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述組合。此外，當組合它們而進行時，對製程順序也沒有特別的限制，可以根據氧化物絕緣層436的表面的凹凸狀態適當地設定。
此外，較佳以在成膜時包含多的氧的條件(例如，在氧為100%的氛圍下利用濺射法進行成膜等)形成膜，使氧化物半導體層403為包含多的氧(較佳為包含相對於在氧化物半導體為結晶狀態的化學計量的成分比氧的含有量過剩的區域)的膜。
另外，在本實施方式中，作為利用濺射法製造氧化物半導體層403時使用的靶材，使用成分比為銦：穩定劑(釔及鋯)：鋅=1：1：1[原子數比]，釔：鋯=1：1[原子數比]的氧化物靶材，而形成含有銦、釔、鋯和鋅的氧化物半導體膜。
藉由濺射法來製造氧化物半導體膜的成分比不相等與靶材的成分比或不相同與靶材的成分比，例如有可能得到銦的比率低於鋅的比率的膜。換言之，作為銦：穩定劑(釔及鋯)：鋅的成分比，形成具有靶材的成分比或近於上述的成分比的氧化物半導體膜。當如上形成時，由於增加了氧化物半導體膜中的氧的比例(氧過剩的狀態)，因此可以抑制由氧缺損導致的缺陷產生，並可以得到本質或實質上本質的氧化物半導體膜。
另外，金屬氧化物靶材的相對密度(填充率)為90% 以上且100%以下，較佳為95%以上且99.9%以下。藉由使用高相對密度的金屬氧化物靶材，可以使所形成的氧化物半導體膜成為緻密的膜。
作為當形成氧化物半導體層403時使用的濺射氣體，較佳為使用氫、水、羥基或氫化物等的雜質被去除了的高純度氣體。
在保持為減壓狀態的沉積室中保持基板。而且，一邊去除沉積室中的殘留水分，一邊引入去除了氫及水分的濺射氣體，並使用上述靶材來在基板400上形成氧化物半導體層403。較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵來去除殘留在沉積室內的水分。另外，作為排氣裝置，也可以使用配備有冷阱的渦輪分子泵。在使用低溫泵來進行排氣的沉積室中，例如由於氫原子或水(H2O)等含有氫原子的化合物(更佳為含有碳原子的化合物)等被排出，因此可以降低在該沉積室中形成的氧化物半導體層403所包括的雜質的濃度。
另外，較佳以不暴露於大氣的方式連續形成氧化物絕緣層436和氧化物半導體層403。藉由以不暴露於大氣的方式連續形成氧化物絕緣層436和氧化物半導體層403，可以防止氫或水分等雜質附著於氧化物絕緣層436表面。
氧化物半導體層403可以藉由光微影製程將膜狀的氧化物半導體膜加工為島狀的氧化物半導體層來形成。
另外，也可以藉由噴墨法形成用來形成島狀的氧化物半導體層403的光阻掩罩。當利用噴墨法形成光阻掩罩時 不需要光掩模，由此可以降低製造成本。
注意，氧化物半導體膜的蝕刻可以是乾蝕刻或濕蝕刻，並且還可以使用乾蝕刻和濕蝕刻的兩者。例如，作為用於氧化物半導體膜的濕蝕刻的蝕刻劑，可以使用磷酸、醋酸以及硝酸的混合溶液等。
此外，也可以對氧化物半導體層403進行用來去除過剩的氫(包括水及羥基)的加熱處理(脫水化或脫氫化)。將加熱處理的溫度設定為300℃以上且700℃以下，或小於基板的應變點。加熱處理可以在減壓下或氮氛圍下等進行。例如，將基板放進加熱處理裝置之一種的電爐中，且在氮氛圍下以450℃對氧化物半導體層403進行1小時的加熱處理。
注意，加熱處理裝置不限於電爐，還可以使用利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為高溫的氣體，使用如氬等的稀有氣體、氮等的即使進行加熱處理也不與被處理物產生反應的惰性氣體。
例如，作為加熱處理，也可以進行如下GRTA，即將基板放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鐘之後，將基板從惰性氣體中取出。
注意，在加熱處理中，較佳的是，在氮或氦、氖、氬等的稀有氣體中不包括水、氫等。另外，較佳將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
另外，也可以利用加熱處理對氧化物半導體層403進行加熱之後，對相同爐內引入高純度的氧氣體、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。較佳為不使氧氣體或一氧化二氮氣體包含水、氫等。或者，較佳將引入到熱處理裝置中的氧氣體或一氧化二氮氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。藉由利用氧氣體或一氧化二氮氣體來供給由於脫水化或脫氫化處理中的雜質排出製程而同時被減少的構成氧化物半導體的主要成分材料的氧，可以來使氧化物半導體層403高純度化並電性I型(本質)化。
此外，用來脫水化或脫氫化的加熱處理只要在形成加工氧化物半導體層403之前的膜狀的氧化物半導體膜之後並在形成絕緣膜407的製程之前，就可以在電晶體440a的製造製程中的任何時序進行。例如在形成氧化物半導體膜之後，或者形成島狀氧化物半導體層403之後可以進行。
另外，用來脫水化或脫氫化的加熱處理可以進行多次，也可以以另一加熱處理兼作上述加熱處理。
如果在膜狀的氧化物半導體膜覆蓋氧化物絕緣層436狀態下，作為氧化物半導體層403加工為島狀之前進行用來脫水化或脫氫化的加熱處理，則可以防止包含在氧化物絕緣層436的氧由加熱處理釋放，所以是較佳的。
另外，也可以對進行脫水化或脫氫化處理的氧化物半導體層引入氧(至少包含氧自由基、氧原子、氧離子中的任何一個)，來將氧供應到膜中。
對進行脫水化或脫氫化的氧化物半導體層403，引入氧來將氧供應到膜中可以使氧化物半導體層403高純度化及I型(本質)化。具有高純度化且實現了I型(本質)化的氧化物半導體層403的電晶體的電特性變動被抑制，所以該電晶體在電性上穩定。
作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。
另外，作為引入氧的製程，當將氧引入到氧化物半導體層403時，既可以直接引入到氧化物半導體層403，又 可以透過閘極絕緣膜402及絕緣膜407等的其他膜而將氧引入到氧化物半導體層403。當透過其他膜而將氧引入到氧化物半導體層403時，可以使用離子植入法、離子摻雜劑法、電漿浸沒離子植入法等，但是當將氧直接引入到露出的氧化物半導體層403時，也可以使用電漿處理等。
對氧化物半導體層403的引入氧的製程只要可以在進行脫水化或脫氫化處理之後進行，沒有特別的限制。此外，可以多次進行對已進行上述脫水化或脫氫化處理的氧化物半導體層403的氧的引入。
接著，在氧化物半導體層403上形成成為源極電極層及汲極電極層(包括由與它們相同的層形成的佈線)的導電膜。作為該導電膜，使用能夠承受後面的加熱處理的材料。作為用作源極電極層及汲極電極層的導電膜，例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外，還可以採用在Al、Cu等的金屬膜的下側或上側的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。此外，用作源極電極層及汲極電極層的導電膜也可以由導電金屬氧化物而形成。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、氧化銦氧化鋅或使它們的金屬氧化物材料包含氧化矽的材料。
利用光微影製程在導電膜上形成光阻掩罩，並藉由進 行選擇性的蝕刻來形成源極電極層405a及汲極電極層405b，然後去除光阻掩罩。
接著，形成覆蓋氧化物半導體層403、源極電極層405a及汲極電極層405b的閘極絕緣膜402(參照圖1A)。
另外，為了提高閘極絕緣膜402的覆蓋性，對氧化物半導體層403、源極電極層405a及汲極電極層405b的表面也可以進行上述平坦化處理。尤其是，較佳當作為閘極絕緣膜402使用薄的絕緣膜時，氧化物半導體層403、源極電極層405a及汲極電極層405b的表面具有良好的平坦性。
將閘極絕緣膜402的厚度設定為1nm以上且20nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。此外，閘極絕緣膜402也可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成。
閘極絕緣膜402可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜、氮氧化矽膜形成。閘極絕緣膜402較佳在接觸於氧化物半導體層403的部分含有氧。尤其是，閘極絕緣膜402較佳在其膜中(塊中)至少有超過化學計量成分比的量的氧。例如，當將氧化矽膜用於閘極絕緣膜402時，使用SiO2+α(注意，α>0)。在本實施方式中，將SiO2+α(注意，α>0)的氧化矽膜用於閘極絕緣膜402。藉由將這種氧化矽膜用於閘 極絕緣膜402，可以對氧化物半導體層403供應氧，從而可以提高特性。再者，較佳為考慮到所製造的電晶體的尺寸或閘極絕緣膜402的臺階覆蓋性而形成閘極絕緣膜402。
此外，藉由作為閘極絕緣膜402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。另外，閘極絕緣膜402既可以採用單層結構，又可以採用疊層結構。
接著，藉由電漿CVD法或濺射法等將閘極電極層401形成在閘極絕緣膜402上(參照圖1B)。可使用諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧之類的金屬材料或這些材料作為其主要組分的合金材料來形成閘極電極層401。此外，作為閘極電極層401，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401既可以是單層結構，又可以是疊層結構。
另外，閘極電極層401的材料也可以適用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為與閘極絕緣膜402接觸的閘極電極層401 中的一層，可以使用包含氮的金屬氧化物，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。當這些膜具有5eV(電子伏特)，較佳為具有5.5 eV(電子伏特)以上的功函數且將它們用作閘極電極層時，可以使電晶體的電特性的臨界電壓成為正值，而可以實現所謂的常關閉型(normally off)的切換元件。
接著，以閘極電極層401、源極電極層405a及汲極電極層405b為掩模，將摻雜劑421引入到氧化物半導體層403，並形成低電阻區404a和404b。
根據源極電極層405a及汲極電極層405b的厚度或摻雜劑421的引入條件，有時對源極電極層405a及汲極電極層405b下的氧化物半導體層403引入摻雜劑421，或者也有時即使引入了摻雜劑421也濃度較低且源極電極層405a及汲極電極層405b下的氧化物半導體層403成為其電阻比源極電極層405a或汲極電極層405b下以外的低電阻高的區域。
圖2B所示的電晶體440c形成作為源極電極層405a及汲極電極層405b厚度薄的膜；例如形成10nm厚的鎢膜。如上所述那樣，當源極電極層405a及汲極電極層405b的厚度薄時，可以在為了形成低電阻區而將摻雜劑引入到氧化物半導體層403時穿過源極電極層405a、汲極電極層405b將摻雜劑引入到源極電極層405a、汲極電極層 405b下的氧化物半導體層403。因此，在電晶體440c中的源極電極層405a、汲極電極層405b下的氧化物半導體層403區內也形成低電阻區404a、404b。
摻雜劑421是改變氧化物半導體層403的導電率的雜質。摻雜劑421可以使用選自第15族元素(典型的是磷(P)、砷(As)及銻(Sb))、硼(B)、鋁(Al)、氮(N)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)及鋅(Zn)中的任一種以上。
藉由注入法，摻雜劑421也可以穿過別的膜(例如絕緣膜407、源極電極層405a及汲極電極層405b)，摻雜劑421引入到氧化物半導體層403。作為摻雜劑421的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法等。此時較佳為使用摻雜劑421的單個離子或氟化物、氯化物的離子。
可以藉由適當地設定加速電壓、劑量等的注入條件或者使滲雜物透過的膜的厚度來控制摻雜劑421的引入製程。在本實施方式中，藉由離子植入法，作為摻雜劑421使用硼來進行硼離子的引入。另外，摻雜劑421的劑量為1×1013ions/cm2以上且5×1016ions/cm2以下即可。
在低電阻區中摻雜劑421的濃度較佳為5×1018/cm2以上且1×1022/cm2以下。
當將摻雜劑421引入時，也可以同時加熱基板400。
此外，既可以多次進行將摻雜劑421引入到氧化物半 導體層403的處理，又可以使用多種摻雜劑。
另外，也可以在摻雜劑421的引入處理之後進行加熱處理。作為加熱條件較佳為採用如下條件：溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下；在氧氛圍下；進行一個小時。此外，也可以在氮氛圍下、減壓下或大氣(超乾燥空氣氛圍)下進行加熱處理。
當作為氧化物半導體層403使用結晶氧化物半導體膜時，有時由於摻雜劑421的引入其一部分被非晶化。在此情況下，藉由引入摻雜劑421之後進行加熱處理，可以恢復氧化物半導體層403的結晶性。
因此在氧化物半導體層403中，形成夾著通道形成區409設置低電阻區404a、404b的氧化物半導體層403。
藉由上述製程製造本實施方式的電晶體440a(參照圖1C)。藉由使用至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層403，可以使電晶體440a具有高導通特性(場效應遷移率)、低截止電流和高可靠性。
接著，在氧化物半導體層403、源極電極層405a、汲極電極層405b、閘極絕緣膜402和閘極電極層401上形成絕緣膜407。(參照圖1D)。
絕緣膜407可以使用濺射法、電漿CVD法或蒸鍍法等來形成。作為絕緣膜407，典型地可以使用氧化矽膜、氧氮化矽膜、氧氮化鋁膜或氧化鎵膜等的無機絕緣膜等。
此外，作為絕緣膜407，也可以使用氧化鋁膜、氧化鉿膜、氧化鎂膜、氧化鋯膜、氧化鑭膜、氧化鋇膜或金屬 氮化物膜(例如氮化鋁膜)。
絕緣膜407可以為單層或疊層，例如可以使用氧化矽膜及氧化鋁膜的疊層。
作為絕緣膜407，較佳適當地採用濺射法等的不使水、氫等的雜質混入到絕緣膜407的方法來形成。另外，當絕緣膜407中接近氧化物半導體層403的絕緣膜成為包含過剩的氧的膜時，其成為向氧化物半導體層403供應氧的供應源，所以是較佳的。
在本實施方式中，作為絕緣膜407利用濺射法形成厚度為100nm的氧化矽膜。可以在稀有氣體(典型的是氬)氛圍下、氧氛圍下或稀有氣體和氧的混合氛圍下，藉由濺射法來形成氧化矽膜。
與形成氧化物半導體膜時同樣，為了去除殘留在絕緣膜407的沉積室內的水分，較佳為使用吸附型的真空泵(低溫泵等)。可以降低在使用低溫泵排氣的沉積室中形成的絕緣膜407所包含的雜質的濃度。此外，作為用來去除殘留在絕緣膜407的沉積室內的水分的排氣裝置，也可以採用配備有冷阱的渦輪分子泵。
作為當形成絕緣膜407時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
可以作為設置在氧化物半導體層403上的絕緣膜407的氧化鋁膜具有高遮斷效果(阻擋效果)，即，不使氫、水分等雜質及氧這兩者透過膜的效果。
因此，氧化鋁膜用作防止在製造製程中及製造製程後 成為電晶體的電特性變動的主要原因的氫、水分等雜質混入到氧化物半導體層403以及防止從氧化物半導體層403放出作為構成氧化物半導體的主要成分材料的氧的保護膜。
此外，為了降低起因於電晶體的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺類樹脂、丙烯酸類樹脂、苯並環丁烯類樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
另外，在閘極絕緣膜402及絕緣膜407中形成到達源極電極層405a、汲極電極層405b的開口，並在開口中形成與源極電極層405a、汲極電極層405b電連接的佈線層465a、465b(參照圖1E)。可以藉由使用佈線層465a、465b，與別的電晶體連接來構成各種的電路。
此外，如圖2C所示的電晶體440d那樣，也可以不設置源極電極層405a、汲極電極層405b，以與氧化物半導體層403直接地接觸方式設置佈線層465a、465b。
佈線層465a、465b可以使用與閘極電極層401、源極電極層405a、汲極電極層405b相同的材料及方法來形成。例如，作為佈線層465a、佈線層465b可以使用氮化鉭膜和銅膜的疊層，或氮化鉭膜和鎢膜的疊層等。
被高純度化且其氧缺損被填補的氧化物半導體層403中，氫、水等雜質充分被去除，氧化物半導體層403中的 氫濃度為5×1019/cm3以下，較佳為5×1018/cm3以下。另外，氧化物半導體層403中的氫濃度是藉由使用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)而測量的。
在使用本實施方式製造的被高純度化且使用包含填補氧缺損的過剩的氧的氧化物半導體層403的電晶體440a中，可以使處於截止狀態時室溫下的每通道寬度1μm的電流值(截止電流值)降低到100zA/μm(1zA(仄普托介安培)為1×10-21A)以下，較佳為降低到50zA/μm以下。
如上所述，為了實現更高性能的半導體裝置，藉由提高電晶體的導通特性(例如導通電流或場效應遷移率等)，可以提供實現半導體裝置的高速回應、高速驅動的結構及其製造方法。
另外，可以提供當長期間使用時也不容易變動臨界電壓，且可靠性高的半導體裝置。
實施方式2
在本實施方式中，參照圖3A至3D對半導體裝置的另一個方式進行說明。與上述實施方式相同的部分或者具有與上述實施方式相同的功能的部分以及製程可以與上述實施方式同樣進行，省略其反復說明。此外，省略相同部分的詳細說明。
在本實施方式中，圖3A至3C所示的電晶體420是 具有頂閘極結構的電晶體的一個例子。圖3A是電晶體420的平面圖，並且圖3B示出沿著圖3A的線X-Y的剖面圖，圖3C示出沿著圖3A的V-W的剖面圖。
電晶體420設置在具有絕緣表面的基板400上且具有：埋入在氧化物絕緣層436中的源極電極層405a及汲極電極層405b；與源極電極層405a及汲極電極層405b的部分接觸的氧化物半導體層403；覆蓋氧化物半導體層403的閘極絕緣膜402；以在閘極絕緣膜402上重疊於氧化物半導體層403的方式設置的閘極電極層401。另外，在電晶體420上形成絕緣膜407，在絕緣膜407上設置有與源極電極層405a及汲極電極層405b分別電連接的佈線層465a及佈線層465b。
電晶體420具有埋入在氧化物絕緣層436中的源極電極層405a及汲極電極層405b。例如在源極電極層405a及汲極電極層405b上形成氧化物絕緣層436之後，以藉由進行CMP處理露出源極電極層405a及汲極電極層405b的上面的方式可以形成埋入氧化物絕緣層436中的源極電極層405a及汲極電極層405b。除了進行CMP處理以外，還可以採用CMP處理加上採用蝕刻處理等，但是為了提高設置在氧化物絕緣層436上的氧化物半導體層403的結晶性，較佳使氧化物絕緣層436的表面儘量可能地平坦。
另外，在圖3A至3C中電晶體420的源極電極層405a及汲極電極層405b，藉由氧化物半導體層403分別 與佈線層465a及佈線層465b電連接，但是如圖3D所示，也可以採用在不設置氧化物半導體層403的區域中汲極電極層405b(或源極電極層405a)與佈線層465a(佈線層465b)直接接觸的結構。
此外，在電晶體420中氧化物半導體層403包括通道形成區409以及藉由以閘極電極層401為掩模引入摻雜劑而以自對準的方式形成的一對低電阻區404a及低電阻區404b。但是，本實施方式不侷限於此，也可以形成不包含摻雜劑的氧化物半導體層403。
在電晶體420中，氧化物半導體層403是至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層。另外，氧化物半導體層403是非單晶，也可以是包括結晶區及非晶區的混合層。該結晶較佳是CAAC。
第3族元素用作穩定劑。作為第3族元素較佳為使用釔(Y)。
作為穩定劑，除了第3族元素以外，還可以與其一起使用第4族元素。作為第4族元素較佳為使用鋯(Zr)、鈦(Ti)。例如作為穩定劑，可以使用釔及鋯、釔及鈦、鈰(Ce)及鈦或鈰及鋯。
或者，作為穩定劑，除了第3族元素以外，還可以與其一起使用第13族元素。作為第13族元素較佳為使用鎵(Ga)。例如作為穩定劑，可以使用釔及鎵或鈰及鎵。
氧化物半導體層403可以使用成分比為銦：穩定劑：鋅=1：1：1[原子數比]、3：1：2[原子數比]、2：1：3[原 子數比]或者與其接近的氧化物靶材的濺射法來製造。
當作為穩定劑使用第3族元素及第4族元素時，可以藉由使用第3族元素：第4族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法來製造。
或者，當作為穩定劑使用第3族元素及第13族元素時，可以藉由使用第3族元素：第13族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法來製造。
注意，雖然形成氧化物半導體層的成分比反映氧化物靶材的成分比，但是並不一定一致。例如，有時氧化物靶材的成分比為自然數而形成的氧化物半導體層的成分比為非自然數。
在本實施方式中，氧化物半導體層403藉由使用成分比為銦：穩定劑(釔及鋯)：鋅=1：1：1[原子數比]、釔：鋯=1：1的氧化物靶材的濺射法來製造。
由於具有至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層的電晶體420的導通特性(例如導通電流或場效應遷移率)高，因此半導體裝置可以進行高速回應、高速驅動。
另外，可以提供即使在長時間使用的情況下臨界電壓也不容易發生變動的可靠性高的半導體裝置。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，參照圖4A至4C對半導體裝置的另一個方式進行說明。與上述實施方式相同的部分或者具有與上述實施方式相同的功能的部分以及製程可以與上述實施方式同樣進行，省略其反復說明。此外，省略相同部分的詳細說明。
在本實施方式中，圖4A至4C所示的電晶體480、電晶體410、電晶體430是具有底閘極結構的電晶體的一個例子。圖4A至4C是電晶體480、電晶體410、電晶體430中的通道長度方向的剖面圖。
作為半導體裝置的一個方式在圖4A中示出電晶體480。電晶體480是底閘極結構的一種，也稱為反交錯型電晶體。
電晶體480包括在具有絕緣表面的基板400上依次設置的閘極電極層401；閘極絕緣膜402；至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層403；源極電極層405a；以及汲極電極層405b。另外，電晶體480上形成有絕緣膜407。
另外，作為半導體裝置的另一個方式在圖4B中示出電晶體410。電晶體410是被稱為通道保護型(也稱為通道停止型)的底閘極結構的一種，也稱為反交錯型電晶體。
電晶體410包括在具有絕緣表面的基板400上依次設置的閘極電極層401；閘極絕緣膜402；至少包含銦、第 3族元素、鋅及氧的非單晶氧化物半導體層403；絕緣膜427；源極電極層405a；以及汲極電極層405b。在電晶體410上形成有絕緣膜408。
絕緣膜427設置在與閘極電極層401重疊的氧化物半導體層403上，並且用作通道保護膜。
絕緣膜427由與絕緣膜407同樣的材料及方法來形成即可，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣膜的單層或疊層。
當使與氧化物半導體層403接觸的絕緣膜427(當絕緣膜427採用層疊結構時，與氧化物半導體層403接觸的膜)為含有較多氧的狀態時，可以使其更好地成為向氧化物半導體層403供應氧的供應源。
另外，絕緣膜408可以使用與絕緣膜407同樣的材料及方法來形成。
另外，作為半導體裝置的另一個方式在圖4C中示出底閘極結構的電晶體430。
電晶體430包括在具有絕緣表面的基板400上依次設置的閘極電極層401；閘極絕緣膜402；源極電極層405a；汲極電極層405b；以及至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層403。在電晶體430上形成有絕緣膜407。
電晶體430採用設置在源極電極層405a及汲極電極 層405b上氧化物半導體層403的結構。
氧化物半導體層403是非單晶，也可以是包括結晶區及非晶(非晶態)區的混合層。包括該結晶及非晶的混合層較佳為CAAC-OS膜。
第3族元素用作穩定劑。作為第3族元素較佳為使用釔(Y)。
作為穩定劑，除了第3族元素以外，還可以與其一起使用第4族元素。作為第4族元素較佳為使用鋯(Zr)、鈦(Ti)。例如作為穩定劑，可以使用釔及鋯、釔及鈦、鈰(Ce)及鈦或鈰及鋯。
或者，作為穩定劑，除了第3族元素以外，還可以與其一起使用第13族元素。作為第13族元素較佳為使用鎵(Ga)。例如作為穩定劑，可以使用釔及鎵或鈰及鎵。
氧化物半導體層403可以藉由使用成分比為銦：穩定劑：鋅=1：1：1[原子數比]、3：1：2[原子數比]、2：1：3[原子數比]或者與其接近的氧化物靶材的濺射法來製造。
當作為穩定劑使用第3族元素及第4族元素時，可以藉由使用第3族元素：第4族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的氧化物靶材的濺射法來製造。
或者，當作為穩定劑使用第3族元素及第13族元素時，可以藉由使用第3族元素：第13族元素的成分比為1：1[原子數比]、2：1[原子數比]或者1：2[原子數比]的 氧化物靶材的濺射法來製造。
注意，雖然形成氧化物半導體層的成分比反映氧化物靶材的成分比，但是並不一定一致。例如，有時氧化物靶材的成分比為自然數而形成的氧化物半導體層的成分比為非自然數。
在本實施方式中，氧化物半導體層403藉由使用成分比為銦：穩定劑(釔及鋯)：鋅=1：1：1[原子數比]、釔：鋯=1：1的氧化物靶材的濺射法來製造。
由於具有至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層的電晶體480、410、430的導通特性(例如導通電流或場效應遷移率)高，因此半導體裝置可以進行高速回應和高速驅動。
另外，可以提供即使在長時間使用的情況下臨界電壓也不容易發生變動的可靠性高的半導體裝置。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖式對半導體裝置的一個例子進行說明，該半導體裝置使用上述實施方式1至3所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施方式的半導體裝置中，作為電晶體162使用實施方式1至3中記載的電晶體構成。電晶體162可以使用實施方式1至3所示的任一電晶體結構。
電晶體162的截止電流小，所以藉由使用這種電晶體能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
圖5A至5C是半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面圖，圖5B示出半導體裝置的平面圖，圖5C示出半導體裝置的電路圖。在此，圖5A相當於沿著圖5B中的C1-C2及D1-D2的剖面。
圖5A及5B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並在其上部具有使用第二半導體材料的電晶體162。電晶體162可以採用與實施方式1至3所示的結構同樣的結構。
這裏，第一半導體材料和第二半導體材料較佳為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將氧化物半導體用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖5A中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板185中的通道形成區116；夾著通道形成區116地設置的雜質區120；接觸於雜質區120的金屬化合物區域124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。也就是說，在本說明書中，源極電極的記載會包括源極區。
另外，在基板185上以圍繞電晶體160的方式設置有元件隔離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層128及絕緣層130。另外，為了實現高集體化，如圖5A所示，較佳為採用電晶體160不具有側壁絕緣層的結構。然而，在重視電晶體160的特性的情況下，也可以在閘極電極110的側面設置側壁絕緣層，並設置包括雜質濃度不同的區域的雜質區120。
圖5A所示的電晶體162是將氧化物半導體用於通道形成區的電晶體。在此，包括在電晶體162中的氧化物半導體層144較佳被高純度化。藉由使用高純度化了的氧化物半導體，可以得到截止特性極為優異的電晶體162。
在電晶體162上設置有單層或疊層的絕緣層150。另外，在電晶體162的與電極層142a重疊的區域隔著絕緣層150設置有導電層148b，並由電極層142a、絕緣層 150、導電層148b構成電容元件164。換言之，電晶體162的電極層142a用作電容元件164的一方的電極，導電層148b用作電容元件164的另一方的電極。另外，當不需要電容元件時，也可以採用不設置電容元件164的結構。另外，電容元件164也可以另行設置在電晶體162的上方。
在電晶體162及電容元件164上設置有絕緣層152。而且，在絕緣層152上設置有電晶體162、用來連接其他電晶體的佈線156。雖然未圖5A示，但是佈線156藉由形成在設置於絕緣層150、絕緣層152以及閘極絕緣膜146等中的開口中的電極與電極層142b電連接。在此，較佳的是，該電極至少與電晶體162的氧化物半導體層144的一部分重疊而設置。
在圖5A及5B中，較佳的是，電晶體160與電晶體162至少部分重疊，且電晶體160的源極區或汲極區與氧化物半導體層144的一部分重疊。另外，以與電晶體160的至少一部分重疊的方式設置有電晶體162及電容元件164。例如，電容元件164的導電層148b與電晶體160的閘極電極110以至少其一部分彼此重疊的方式設置。藉由採用這種平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
另外，電極層142b與佈線156的電連接既可以藉由使電極層142b與佈線156直接接觸而實現，又可以在兩者之間的絕緣層中設置電極，藉由該電極而實現電連接。 另外，介於兩者之間的電極也可以是多個。
接著，圖5C示出對應於圖5A及5B的電路結構的一個例子。
在圖5C中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。此外，第三佈線(3rd Line)與電晶體162的源極電極或汲極電極中的一方電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極和電晶體162的源極電極或汲極電極的一方與電容元件164的電極的另一方電連接，第五佈線(5th Line)與電容元件164的電極的另一方電連接。
在圖5C所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如以下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容元件164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加規定的電荷(寫入)。換言之，將規定的電荷施加到電晶體160的閘極電極(寫入)。這裏，施加賦予兩種不同電位電平的電荷(以下，稱為Low電平電荷、High電平電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電 極施加的電荷(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160中的閘極電極的電荷量第二佈線具有不同的電位。這是因為一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加High電平電荷時的外觀上的臨界電壓Vth_H低於對電晶體160的閘極電極施加Low電平電荷時的外觀上的臨界電壓Vth_L的緣故。在此，外觀上的臨界電壓是指為了使電晶體160成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體160的閘極電極的電荷。例如，在寫入中，當被供應High水準電荷時，如果第五佈線的電位為V0(>Vth_H)，則電晶體160成為“導通狀態”。當被供應Low水準電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體160也維持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資訊。像這樣，當不讀出資訊時，對第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。 或者，不管閘極電極的狀態怎麼樣都使電晶體160成為“導通狀態”的電位，也就是對第五佈線施加大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的截止電流極少的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，較佳固定電位)，也可以長期間地保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入時不需要高電壓，而且也沒有元件退化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對習知的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資訊的寫入，而可以容易實現高速工作。
另外，藉由採用使用具有至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層的電晶體作為電晶體162，可以實現半導體裝置的高性能化。再者，由於本實施方式的半導體裝置使用即使在長時間使用的情況下臨界電壓也不容易發生變動的電晶體，因此可以實現半導體裝置的高可靠性。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式5
在本實施方式中，關於使用實施方式1至3所示的電晶體的半導體裝置，參照圖6A至圖7C對與實施方式4所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。另外，在本實施方式的半導體裝置中，作為電晶體162使用實施方式1至3中所示的電晶體構成。作為電晶體162，可以使用實施方式1至3所示的任一電晶體結構。
圖6A示出半導體裝置的電路結構的一個例子，圖6B是示出半導體裝置的一個例子的示意圖。首先對圖6A所示的半導體裝置進行說明，接著對圖6B所示的半導體裝置進行說明。
在圖6A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容元件254的第一端子電連接。
使用氧化物半導體的電晶體162具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地儲存電容元件254的第一端子的電位(或累積在電容元件254中的電荷)。
接著，說明對圖6A所示的半導體裝置(記憶單元250)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容元件254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容元件254的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以能夠長期間地儲存電容元件254的第一端子的電位(或累積在電容元件中的電荷)。
接著，對資訊的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容元件254導通，於是，在位元線BL與電容元件254之間電荷被再次分配。結果，位元線BL的電位變化。位元線BL的電位的變化量根據電容元件254的第一端子的電位(或累積在電容元件254中的電荷)而取不同的值。
例如，在以V為電容元件254的第一端子的電位，以C為電容元件254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為電荷被再次分配之前的位元線BL的電位的條件下，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容元件254的第一端子的電位為V1和V0( V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
如此，圖6A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵長期保持累積在電容元件254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以長期間保持儲存資料。
接著對圖6B所示的半導體裝置進行說明。
圖6B所示的半導體裝置在其上部作為儲存電路具有記憶單元陣列251(記憶單元陣列251a及251b)，該記憶單元陣列251(記憶單元陣列251a及251b)具有多個圖6A所示的記憶單元250。此外，圖6B所示的半導體裝置在其下部具有用來使記憶單元陣列251(記憶單元陣列251a及251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖6B所示的結構，可以將週邊電路253設置在記憶單元陣列251(記憶單元陣列251a及251b)的正下方，從而可以實現半導體裝置的小型化。
較佳作為設置在週邊電路253中的電晶體使用與電晶體162不同的半導體材料。例如，可以使用矽、鍺、矽鍺 、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖6B所示的半導體裝置例示層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元的結構。
接著，參照圖7A至7C對圖6A所示的記憶單元250的具體結構進行說明。
圖7A至7C示出記憶單元250的結構的一個例子。在圖7A中示出記憶單元250的平面圖，在圖7B中示出圖7A的線A-B的剖面圖。
圖7A及7B所示的電晶體162可以成為與實施方式1至3所示的結構同樣的結構。
如圖7B所示，在電極502及電極504上設置有電晶體162。電極502是用作圖6A中的位元線BL的佈線，以接觸於電晶體162中的低電阻區方式設置。另外，電極504用作圖6A中的電容元件254的一方的電極，以接觸於電晶體162中的低電阻區方式設置。在電晶體162上，設置在與電極504重疊的區域中電極506用作電容元件254的另一方的電極。
另外，如圖7A所示電容元件254的另一方的電極 506與電容線508電連接。藉由閘極絕緣膜146設置在氧化物半導體層144上的閘極電極148a與字線509電連接。
另外，圖7C示出記憶單元陣列251和與週邊電路連接部分中的剖面圖。週邊電路例如可以採用包括n通道型電晶體510及p通道型電晶體512的結構。作為使用n通道型電晶體510及p通道型電晶體512的半導體材料較佳為使用氧化物半導體以外的半導體材料(矽等)。藉由使用上述材料，可以實現包括於週邊電路中的電晶體的高速工作。
藉由採用圖7A所示的平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
如上所述，在上部層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於具有至少包含銦、第3族元素、鋅及氧的非單晶氧化物半導體層的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，如圖7B所示，藉由電極504、氧化物半導體層144、閘極絕緣膜146、電極506層疊形成電容元件254。
如上所述，藉由將具有使用氧化物半導體以外的材料的電晶體的週邊電路以及具有使用氧化物半導體的電晶體的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構， 可以實現半導體裝置的集體化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，參照圖8A至圖11對將上述實施方式所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。這是因為閃速記憶體的回應速度較低，並且因而閃速記憶體不適合於影像處理。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖8A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且該電晶體801至電晶體806被X解碼器807和Y解碼器808驅動。電晶體803和電晶體805以及電晶體804和電晶體806分別構成反相器，能夠實現高速驅動。然而，由於一個記憶單元由六個電晶體構成，所以有記憶單元面積大的缺點。在設計規則的最小尺寸為F時，SRAM的記憶單元面積通常為100F2至150F2。因此，SRAM是各種記憶體中每個比特位的單價最高的。
另一方面，在DRAM中，如圖8B所示，記憶單元由電晶體811和儲存電容器812構成，並且該電晶體811和 儲存電容器812被X解碼器813和Y解碼器814驅動。由於一個單元由一個電晶體和一個電容構成，所以所占的面積小。DRAM的儲存面積一般為10F2以下。但是，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施方式所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的更新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
圖9示出移動設備的方塊圖。圖9所示的移動設備具有：RF電路901；類比基帶電路902；數字基帶電路903；電池904；電源電路905；應用處理器906；快閃記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；音頻電路917；以及鍵盤918等。顯示器913具有：顯示部914；源極驅動器915；以及閘極驅動器916。應用處理器906具有：CPU(Central Processing Unit：中央處理器)907；DSP(Digital Signal Processor：數位信號處理器)908；以及介面909(IF909)。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施方式所說明的半導體裝置用於該部分，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖10示出將上述實施方式所說明的半導體裝置用於顯示器的儲存電路950的例子。圖10所示的儲存電路950具有：記憶體952；記憶體953；開關954；開關955 ；以及記憶體控制器951。另外，儲存電路950連接於：對從信號線輸入的影像資料(輸入影像資料)及儲存於記憶體952及記憶體953中的資料(儲存影像資料)進行讀取並對其進行控制的顯示器控制器956；以及根據來自顯示器控制器956的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30Hz至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像(儲存影像資料B)時，由顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行 影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施方式所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資訊的寫入和讀出，能夠長期保持儲存資料，還能夠充分降低耗電量。
圖11示出電子書閱讀器的方塊圖。圖11所示的電子書閱讀器具有：電池1001；電源電路1002；微處理器1003；快閃記憶體1004；音頻電路1005；鍵盤1006；儲存電路1007；觸摸屏1008；顯示器1009；以及顯示器控制器1010。
在此，可以將上述實施方式所說明的半導體裝置用於圖11的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況。當使用者看電子書閱讀器時，有要在特定部分打標的情況。將該打標功能稱為高亮功能，是指：藉由改變顯示的顏色，添加下劃線，加粗文本，或改變文本字體類型，來示出與周圍的文本的差異。也是指：儲存且保持用戶所指定的部分的資訊的功能。當將該資訊長期保持時，也可以將該資訊拷貝到快閃記憶體1004。即使在此情況下，藉由採用上述實施方式所說明的半導體裝置，也能夠以高速進行資訊的寫入和讀出、長期保持儲存資料並充分降低耗電量。
如上所述，本實施方式所示的移動設備安裝有根據上 述實施方式的半導體裝置。因此，能夠實現以高速進行資訊的讀出、長期保持儲存資料且充分降低耗電量的移動設備。
本實施方式所示的結構、方法等可以使用與其他的實施方式適當地組合。
100‧‧‧基板
106‧‧‧元件隔離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區
124‧‧‧金屬化合物區域
128‧‧‧閘極電極
130‧‧‧絕緣層
142a‧‧‧電極層
142b‧‧‧電極層
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣膜
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
153‧‧‧導電層
156‧‧‧佈線
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容元件
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容元件
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
407‧‧‧絕緣膜
408‧‧‧絕緣膜
409‧‧‧通道形成區
410‧‧‧電晶體
420‧‧‧電晶體
421‧‧‧摻雜劑
427‧‧‧絕緣膜
430‧‧‧電晶體
436‧‧‧氧化物絕緣層
440a‧‧‧電晶體
440b‧‧‧電晶體
440c‧‧‧電晶體
440d‧‧‧電晶體
465a‧‧‧佈線層
465b‧‧‧佈線層
480‧‧‧電晶體
502‧‧‧電極
504‧‧‧電極
506‧‧‧電極
508‧‧‧電容線
509‧‧‧字線
510‧‧‧n通道型電晶體
512‧‧‧p通道型電晶體
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數字基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧介面
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧音頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧儲存控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧音頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸摸屏
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：圖1A至1E是說明半導體裝置及半導體裝置的製造方法的一個方式的圖；圖2A至2C是說明半導體裝置的一個方式的圖；圖3A至3D是說明半導體裝置的一個方式的圖；圖4A至4C是說明半導體裝置的一個方式的圖；圖5A至5C是示出半導體裝置的一個方式的剖面圖、平面圖及電路圖；圖6A和6B是示出半導體裝置的一個方式的電路圖及透視圖；圖7A至7C是示出半導體裝置的一個方式的剖面圖及平面圖；圖8A和8B是示出半導體裝置的一個方式的電路圖；圖9是示出半導體裝置的一個方式的塊圖；圖10是示出半導體裝置的一個方式的塊圖；圖11是示出半導體裝置的一個方式的塊圖。
465a‧‧‧佈線層
465b‧‧‧佈線層

Claims (8)

  1. 一種半導體裝置，包括：在基板上至少包含銦、鋅及包含鈰的穩定劑的非單晶氧化物半導體層；在該氧化物半導體層上的源極電極層和汲極電極層；在該氧化物半導體層、該源極電極層和該汲極電極層上的閘極絕緣膜；以及在該閘極絕緣膜上的閘極電極層，其中，該氧化物半導體層包括通道形成區、第一區和第二區，其中，該氧化物半導體層電連接至該源極電極層和該汲極電極層，其中，該第一區不與該閘極電極層、該源極電極層或該汲極電極層重疊，其中，該第二區與該源極電極層或該汲極電極層重疊，以及其中，在該第二區中的電阻比在該第一區中的電阻高。
  2. 一種半導體裝置，包括：在基板上至少包含銦、鋅及包含鈰和鋯的穩定劑的非單晶氧化物半導體層；在該氧化物半導體層上的源極電極層和汲極電極層；在該氧化物半導體層、該源極電極層和該汲極電極層上的閘極絕緣膜；以及 在該閘極絕緣膜上的閘極電極層，其中，該氧化物半導體層包括通道形成區、第一區和第二區，其中，該氧化物半導體層電連接至該源極電極層和該汲極電極層，其中，該第一區不與該閘極電極層、該源極電極層或該汲極電極層重疊，其中，該第二區與該源極電極層或該汲極電極層重疊，以及其中，在該第二區中的電阻比在該第一區中的電阻高。
  3. 一種半導體裝置，包括：在基板上至少包含銦、鋅及包含鈰和鎵的穩定劑的非單晶氧化物半導體層；在該氧化物半導體層上的源極電極層和汲極電極層；在該氧化物半導體層、該源極電極層和該汲極電極層上的閘極絕緣膜；以及在該閘極絕緣膜上的閘極電極層，其中，該氧化物半導體層包括通道形成區、第一區和第二區，其中，該氧化物半導體層電連接至該源極電極層和該汲極電極層，其中，該第一區不與該閘極電極層、該源極電極層或該汲極電極層重疊， 其中，該第二區與該源極電極層或該汲極電極層重疊，以及其中，在該第二區中的電阻比在該第一區中的電阻高。
  4. 根據申請專利範圍第1至3項之半導體裝置，其中該閘極電極層設置在該氧化物半導體層上。
  5. 根據申請專利範圍第1至3項之半導體裝置，其中該閘極電極層設置在該氧化物半導體層下。
  6. 根據申請專利範圍第1至3項之半導體裝置，其中該氧化物半導體層中的不與該閘極電極層重疊的區域含有摻雜劑。
  7. 根據申請專利範圍第1至3項之半導體裝置，其中該氧化物半導體層具有c軸配向結晶區。
  8. 根據申請專利範圍第1至3項之半導體裝置，其中該半導體裝置是電子書閱讀器。
TW101126471A 2011-08-05 2012-07-23 半導體裝置 TWI552355B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011172157 2011-08-05

Publications (2)

Publication Number Publication Date
TW201314914A TW201314914A (zh) 2013-04-01
TWI552355B true TWI552355B (zh) 2016-10-01

Family

ID=47626394

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101126471A TWI552355B (zh) 2011-08-05 2012-07-23 半導體裝置

Country Status (4)

Country Link
US (1) US8994019B2 (zh)
JP (1) JP6106376B2 (zh)
KR (2) KR20130016092A (zh)
TW (1) TWI552355B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6103854B2 (ja) * 2012-08-10 2017-03-29 三菱電機株式会社 薄膜トランジスタ基板
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
JPWO2019102316A1 (ja) * 2017-11-24 2020-12-10 株式会社半導体エネルギー研究所 酸化物半導体を有するトランジスタ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070222067A1 (en) * 2006-03-23 2007-09-27 Ngk Insulators, Ltd. Dielectric device
US20100181563A1 (en) * 2009-01-20 2010-07-22 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device having the same
US20100224873A1 (en) * 2009-03-06 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110168993A1 (en) * 2010-01-08 2011-07-14 Sang-Hun Jeon Transistors and methods of manufacturing the same

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) * 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
EP2158608A4 (en) * 2007-06-19 2010-07-14 Samsung Electronics Co Ltd OXIDE SEMICONDUCTORS AND THIN FILM TRANSISTORS THEREWITH
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR101520284B1 (ko) * 2007-06-25 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101496150B1 (ko) * 2008-08-19 2015-02-27 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101894400B1 (ko) * 2009-12-28 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
KR20110124530A (ko) * 2010-05-11 2011-11-17 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 박막 트랜지스터 표시판
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070222067A1 (en) * 2006-03-23 2007-09-27 Ngk Insulators, Ltd. Dielectric device
US20100181563A1 (en) * 2009-01-20 2010-07-22 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device having the same
US20100224873A1 (en) * 2009-03-06 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20110168993A1 (en) * 2010-01-08 2011-07-14 Sang-Hun Jeon Transistors and methods of manufacturing the same

Also Published As

Publication number Publication date
KR20130016092A (ko) 2013-02-14
US20130032795A1 (en) 2013-02-07
JP6106376B2 (ja) 2017-03-29
JP2013055329A (ja) 2013-03-21
US8994019B2 (en) 2015-03-31
TW201314914A (zh) 2013-04-01
KR20200023347A (ko) 2020-03-04
KR102207379B1 (ko) 2021-01-26

Similar Documents

Publication Publication Date Title
JP7460822B2 (ja) 半導体装置
JP7467704B2 (ja) 半導体装置
JP6016532B2 (ja) 半導体装置
TWI597843B (zh) 半導體裝置
JP6068992B2 (ja) 半導体装置の作製方法
TWI557782B (zh) 半導體裝置
KR102207379B1 (ko) 반도체 장치
JP2013138187A (ja) 半導体装置及び半導体装置の作製方法
JP6049479B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees