TWI543243B - Method for manufacturing silicon carbide semiconductor device - Google Patents

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Yusuke Maeyama
Yoshiyuki Watanabe
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Shindengen Electric Mfg
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Description

碳化矽半導體裝置的製造方法
本發明涉及一種碳化矽半導體裝置的製造方法。
碳化矽半導體裝置是具有碳化矽層(SiC層)的半導體裝置，具有高耐壓，低損失，低漏(Leak)電流，能夠高溫工作，能夠高速工作等優秀特性。因此，碳化矽半導體裝置在開關(Switching)元件及整流元件等功率(Power)元件中的應用備受期待。在功率元件中有功率MOSFET、IGBT、肖特基二極體(Schottky Diode)、pn接面二極體、晶體閘流管(Thyristor)等，它們都具有與SiC層相接觸的歐姆(Ohmic)電極層，在多數情況下，在SiC層與歐姆電極層之間有數安培的電流流過。
以往，作為碳化矽半導體裝置的製造方法，我們已知如專利文獻一中記載的方法(以往的碳化矽半導體裝置900的製造方法)。圖14是用於說明以往的碳化矽半導體裝置的製造方法的示意圖。圖14(a)~圖14(e)為各工序圖。以往的碳化矽半導體裝置的製造方法如圖14所示，包括：Ni層形成工序，在SiC層910上形成Ni層920(圖14(a))；高溫退火工序，以950℃以上的溫度使SiC層910與Ni層920進行反應形成由反應層922及矽化物(Silicide)層924構成的合金層926(圖14(b)及圖14(c))；蝕刻(Etching)工序，去除矽化物層924使得反應層922的表面露出(圖14(d))；以及電極層形成工序，在反應層922的表面上形成歐姆電極層930及其他電極層932(圖14(e))。
根據以往的碳化矽半導體裝置的製造方法，SiC層910的碳成份不會擴散至歐姆電極層，因此能夠改善歐姆電極層和其他電極層932的密著性。因此，能夠製造出一種可靠性高的碳化矽半導體裝置，在確保對於SiC層和電極層的良好接觸(Contact)的同時，電極剝離的可能性被降低。然而，在以往的碳化矽半導體裝置的製造方法中，由於必須實施所述高溫退火工序，因此導致有時在高溫退火工序中產生的“副產物的碳”和“剝離完的電極材料”成為之後工序的污染源而污染生產線的問題。
另外，在以往的碳化矽半導體裝置的製造方法中，由於必須實施所述高溫退火工序，因此導致在晶元(Wafer)工序中會產生種種限制的問題。例如，在將以往的碳化矽半導體裝置的製造方法應用到肖特基勢壘二極體(Schottky Barrier Diode)的製造方法中時，在形成阻擋金屬(Barrier Metal)層之後一旦形成歐姆電極層，在實施高溫退火工序的過程中阻擋金屬層的整流功能便消失了，因此導致必須在形成阻擋金屬層之前先形成歐姆電極層的問題。
先行技術文獻 專利文獻
專利文獻一 日本特開2006-24880號公報
專利文獻二 日本特表2002-525849號公報
本發明是為了解決以上問題而產生的，目的在於提供一種不實施引起以上問題的高溫退火工序，便能夠在SiC層的表面形成歐姆電極層的碳化矽半導體裝置的製造方法。
本發明的碳化矽半導體裝置的製造方法，其特徵在於，依次包括：第一工序，在含有包含氮及氧的分子的氣體環境下，以1150℃以上的溫度將SiC基板的一個表面進行熱氧化從而形成熱氧化膜的同時，在該過程中向所述SiC基板的一個表面導入高濃度的氮；第二工序，通過蝕刻將所述熱氧化膜從所述SiC基板的一個表面上去除後，通過將所述SiC基板的一個表面暴露在自由基中，在被導入到所述SiC基板的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留的同時，在向所述SiC基板的一個表面導入高濃度的氮的過程中將在所述SiC基板的一個表面上形成的Si-N結合體及C-N結合體去除，從而在所述SiC基板的一個表面上形成高濃度n型SiC層；以及第三工序，在所述SiC基板的一個表面上形成歐姆電極層。
在本發明的碳化矽半導體裝置的製造方法中，較為理想的是在所述熱氧化膜和所述SiC基板的邊界面的氮濃度變為5×1019cm-3以上的條件下實施所述第一工序。
在本發明的碳化矽半導體裝置的製造方法中，在所述熱氧化膜的最大氮濃度變為1×1020cm-3以上的條件下實施所述第一工序。
在本發明的碳化矽半導體裝置的製造方法中，在所述第一工序中，較為理想的是從所述熱氧化膜的底面向所述SiC基板導入氮到5~20nm的深度位置。
在本發明的碳化矽半導體裝置的製造方法中，較為理想的是在用氮化矽膜將所述SiC基板的另一表面覆蓋的狀態下實施所述第一工序。
在本發明的碳化矽半導體裝置的製造方法中，在所述第二工序中，較為理想的是通過使用緩衝氫氟酸(Buffered Hydrofluoric Acid)的濕法蝕刻(Wet Etching)從所述SiC基板的一個表面上將所述熱氧化膜去除。
在本發明的碳化矽半導體裝置的製造方法中，在所述第二工序中，較為理想的是使用遠端等離子法向所述SiC基板的一個表面供給自由基並將所述Si-N結合體及所述C-N結合體去除。
在本發明的碳化矽半導體裝置的製造方法中，在所述第二工序中，使用CF4、C2F6、SiF4、F2以及/或者O2作為所述自由基源。
在本發明的碳化矽半導體裝置的製造方法中，在所述第三工序中，較為理想的是在所述SiC基板的一個表面上形成歐姆電極層後，通過在400℃~550℃的範圍內的溫度下的實行退火，使所述SiC基板與所述歐姆電極層的接合部分的電阻降低。
在本發明的碳化矽半導體裝置的製造方法中，所述碳化矽半導體裝置為肖特基勢壘二極體。
在本發明的碳化矽半導體裝置的製造方法中，所述碳化矽半導體裝置為pn接面二極體。
根據本發明的碳化矽半導體裝置的製造方法，在第一工序中向SiC基板的一個表面導入高濃度的氮的同時，通過在第二工序中將SiC基板的一個表面暴露在自由基中，在被導入到SiC基板的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留的同時，在向SiC基板的一個表面導入高濃度的氮的過程中將在SiC基板的一個表面上形成的Si-N結合體及C-N結合體(使電阻增大的結合體)去除，從而在SiC基板的一個表面上形成高濃度n型SiC層(參照後述圖9。從表面上將約30nm的熱氧化膜去除後保留8×1019CM-3的氮。)，因此在這之後的第三工序中在SiC基板的一個表面上形成歐姆電極層時，即便只實施溫度較低的退火工序或者將此退火工序省略，也能夠形成SiC基板與歐姆電極層的良好的歐姆接合。
因此，根據本發明的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不實施高溫退火工序，便能夠在SiC層的表面上形成歐姆電極層。
另外，根據本發明的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不會存在高溫退火工序中產生的“副產物的碳”和“剝離完的電極材料”在之後的工序中成為污染源而污染生產線的情況。
另外，根據本發明的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不會存在在晶元程式中產生種種限制的問題。 例如，在將本發明的碳化矽半導體裝置的製造方法應用到肖特基勢壘二極體的製造方法中時，由於不需要實施所述高溫退火工序，因此阻擋金屬層的整流功能便不會消失，也就不會受到必須在形成阻擋金屬層之前先形成歐姆電極層的限制。
另外，在專利文獻二(日本特表2002-525849號公報)中，記載了通過離子(Ion)注入法在室溫下向SiC基板的表面導入氮(氮原子或雙氮原子)，從而在SiC基板的表面形成高濃度n型SiC層的技術。 然而，在專利文獻二所記載的技術中，在通過離子注入法向SiC基板的表面導入氮之後的犧牲氧化工序與氧化工序中，存在導入的氮容易消失的問題。原因在於，一旦離子注入大量足以形成歐姆接觸(Ohmic Contact)的氮，則在離子注入部產生晶體缺陷從而導致氧化速度加快。另外，通常，用來作為背面的(000-1)C面，比用來作為正面的(0001)Si面的氧化速度約快十倍。與此相對，根據本發明的碳化矽半導體裝置的製造方法，由於在氧化工序(第一工序)中導入氮便不會存在這樣的問題。
本發明的碳化矽半導體裝置的製造方法也可以適用于肖特基勢壘二極體的製造方法(參照後述圖1~圖3)，還可以適用於pn接面二極體的製造方法(參照後述圖4~圖6)。
100、200、900‧‧‧碳化矽半導體裝置
110、210‧‧‧SiC基板
112、212‧‧‧n+型SiC層
114、214‧‧‧n-型SiC層
115、215、217‧‧‧Al離子低濃度導入區域
116、216‧‧‧p型保護環區域
120、126、220、226‧‧‧熱氧化膜
122、222‧‧‧NSG膜
124、128、224、228‧‧‧氮化膜
130、230‧‧‧熱氧化膜
132、232‧‧‧被導入到SiC的晶格中的氮
134、234‧‧‧Si-N結合體及C-N結合體
136、236‧‧‧高濃度n型SiC層
138‧‧‧阻擋金屬層
140、240‧‧‧金屬絲連接用金屬層
144、242‧‧‧歐姆電極層
218‧‧‧p+型SiC層
238‧‧‧歐姆電極層
239‧‧‧電極層
910‧‧‧SiC層
920‧‧‧Ni層
922‧‧‧反應層
924‧‧‧矽化物(Silicide)層
926‧‧‧合金層
930‧‧‧歐姆電極層
932‧‧‧其他電極層
圖1(a)~圖1(d)是用於說明實施方式一涉及的碳化矽半導體裝置的製造方法的示意圖；圖2(a)~圖2(d)是用於說明實施方式一涉及的碳化矽半導體裝置的製造方法的示意圖；圖3(a)~圖3(d)是用於說明實施方式一涉及的碳化矽半導體裝置的製造方法的示意圖；圖4(a)~圖4(d)是用於說明實施方式二涉及的碳化矽半導體裝置的製造方法的示意圖；圖5(a)~圖5(d)是用於說明實施方式二涉及的碳化矽半導體裝置的製造方法的示意圖；圖6(a)~圖6(d)是用於說明實施方式二涉及的碳化矽半導體裝置的製造方法的示意圖；圖7(a)、圖7(b)是用於說明實施方式三涉及的碳化矽半導體裝置的製造方法的示意圖；圖8(a)、圖8(b)是用於說明實施方式四涉及的碳化矽半導體裝置的製造方法的示意圖；圖9是顯示在樣品1中的沿著深度方向的Si、C以及N的濃度分佈的圖；圖10(a)~圖10(c)是用於說明在實施例二中的樣品(樣品2~4)的示意圖；圖11是將關於樣品2及樣品3的I-V特性重疊的示意圖； 圖12是將關於樣品3及樣品4的I-V特性重疊的示意圖；圖13是顯示關於樣品5~8的肖特基勢壘二極體的理想因數(n值)的圖；圖14(a)~圖14(e)是用於說明以往的碳化矽半導體裝置的製造方法的示意圖。
以下，將關於本發明的碳化矽半導體裝置的製造方法，通過圖示的實施方式進行說明。
實施方式一
圖1~圖3是用於說明實施方式一的碳化矽半導體裝置的製造方法的示意圖。圖1(a)~圖1(d)、圖2(a)~圖2(d)以及圖3(a)~圖3(d)為各工序圖。在實施方式一中，以製造作為碳化矽半導體裝置的肖特基勢壘二極體的情況為示例對本發明進行說明。
實施方式一涉及的碳化矽半導體裝置的製造方法包括：“SiC基板準備工序”，“保護環(Guard Ring)層形成工序”，“保護絕緣膜形成工序”，“氮化膜及熱氧化膜去除工序”，“高濃度氮導入工序(第一工序)”，“高濃度n型SiC層形成工序(第二工序)”，“開口形成工序”，“陽極(Anode)電極層形成工序”以及“歐姆電極層形成工序(第三工序)”。以下，將根據這些工序對實施方式一的碳化矽半導體裝置的製造方法進行說明。
1.SiC基板準備工序
首先，準備SiC基板110，其具有n+型SiC層112和在該n+型SiC層112上外延生長的n-型SiC層114所構成的層積結構(參照圖1(a))。n+型SiC層112的厚度例如是400μm，n+型SiC層112的不純物濃度例如是 5×1018cm-3。n-型SiC層114的厚度例如是10μm，n-型SiC層114的不純物濃度例如是1×1016cm-3。
2.保護環層形成工序
之後，向n-型SiC層114的表面的指定區域(外周部)通過離子注入法注入Al離子從而形成Al離子導入區域115(參照圖1(b))。離子注入的能量例如是30~400keV，Al離子導入區域115的深度例如是0.5μm，Al離子導入區域115的不純物濃度例如是2~5×1017cm-3。之後，以1500℃以上的溫度實行Al離子的退火(活化退火處理)，從而形成p型保護環區域116(參照圖1(c))。
3.保護絕緣膜形成工序
之後，通過使用濕氧(WetO2)的熱氧化法，在SiC基板110的另一表面(n-型SiC層114)上形成熱氧化膜120的同時，在SiC基板110的一個表面(n+型SiC層112)上形成熱氧化膜126。在SiC基板的另一表面側為(0001)Si面的情況下，熱氧化膜120的膜厚度例如是0.06μm。在SiC基板110的另一表面側為(000-1)C面的情況下，熱氧化膜126的膜厚度例如是0.6μm。之後，例如使用TEOS或者CVD法在熱氧化膜120上形成NSG膜122。NSG膜122的膜厚度例如是1μm。之後，通過減壓CVD法在NSG膜122上形成Si3N4膜(氮化膜124)。此時，在背面的熱氧化膜126上也形成Si3N4膜(氮化膜128)。氮化膜124、128的膜厚度例如是0.1μm。於是，在n-型SiC層114的表面上形成由熱氧化膜120、NSG膜122以及氮化膜124構成的保護絕緣膜，在n+型SiC層112的表面上形成由熱氧化膜126及氮化膜128構成的保護絕緣膜(參照圖1(d))。
4.氮化膜及熱氧化膜去除工序
之後，在氮化膜124、128中通過電容耦合方式的乾法蝕刻(Dry Etching)將在n+型SiC層112側上形成的氮化膜128去除的同時，在熱氧化膜120、126中通過緩衝氫氟酸(Buffered Hydrofluoric Acid)將在n+型SiC層112側上形成的熱氧化膜126去除(參照圖2(a))。
5.高濃度氮導入工序(本發明中的第一工序)
之後，在含有包含氮及氧的分子(例如NO)的氣體環境下，以1150℃以上的溫度將SiC基板110的一個表面(n+型SiC層112的表面)進行熱氧化從而形成熱氧化膜130(參照圖2(b))。此時，SiC基板110的一個表面(n+型SiC層112的表面)被導入高濃度的氮。SiC基板110的一個表面(n+型SiC層112的表面)被導入的高濃度的氮是由“被導入到SiC的晶格中的氮132”和“Si-N結合體及C-N結合體134”構成的。
另外，在高濃度氮導入工序中，由於在SiC基板110的另一表面(n-型SiC層114的表面)上存在氮化膜124，因此SiC基板110的另一表面(n-型SiC層114)不會被導入氮。
另外，在高濃度氮導入工序中，從後述圖9可知，高濃度的氮不僅可以被導入到熱氧化膜130的內部，還可以被導入到n+型SiC層112的表面(例如，從熱氧化膜130的底面起直到5~20nm的深度位置)。此時，熱氧化膜130的最大氮濃度例如是2×1020cm-3，熱氧化膜130和SiC基板110(n+型SiC層112)的邊界面的氮濃度例如是8×1019cm-3。
6.高濃度n型SiC層形成工序(本發明的第二工序)
(1)熱氧化膜去除工序
之後，通過使用緩衝氫氟酸的濕法蝕刻，從SiC基板110的一個表面(n+型SiC層112的表面)上將熱氧化膜130去除(參照圖2(c))。
(2)自由基暴露工序
之後，通過將SiC基板110的一個表面(n+型SiC層112的表面)暴露在自由基中，在被導入到SiC基板110的一個表面(n+型SiC層112的表面)的氮中將被導入到SiC的晶格中的氮保留的同時，在向SiC基板110的一個表面(n+型SiC層112表面)導入高濃度的氮的過程中將在SiC基板的一個表面(n+型SiC層112的表面)上形成的Si-N結合體及C-N結合體去除，從而在SiC基板110的一個表面(n+型SiC層112的表面)上形成高濃度n型SiC層(n++型SiC層)136(參照圖2(d))。在本自由基暴露工序中，使用遠端等離子(Remote Plasma)法向SiC基板110的一個表面(n+型SiC層112的表面)供給自由基。使用例如CF4、C2F6、SiF4、F2以及/或者O2作為自由基供給源。
7.開口形成工序
之後，例如，通過使用電容耦合方式的乾法蝕刻及使用緩衝氫氟酸的濕法蝕刻，使氮化膜124、NSG膜122以及熱氧化膜120開口成指定的形狀(參照圖3(a))。
8.陽極電極層形成工序
之後，在SiC基板110的另一表面(n-型SiC層114的表面)的所述開口上形成例如由Ti構成的阻擋金屬層138。阻擋金屬層138的厚度例如是0.1μm~0.5μm。之後，在阻擋金屬層138上形成例如由Ai構成的金屬絲(Wire)連接用金屬層140。金屬絲連接用金屬層140的厚度例如是3μm。於是，在SiC基板110的另一表面(n-型SiC層114的表面)形成由阻擋金屬層138及金屬絲連接用金屬層140構成的陽極電極層(參照圖3(b))。
9.歐姆電極層形成工序
(1)歐姆電極層成膜工序
之後，在SiC基板110的一個表面(高濃度n型SiC層136的表面)上形成由例如Ti(0.1μm)、Ni(0.5μm)以及Ag(0.1μm)的層積膜構成的歐姆電極層144。此時，由於在SiC基板110的一個表面形成高濃度n型SiC層(n++型SiC層)，因此可以實現SiC基板110(高濃度n型SiC層136的表面)與歐姆電極層144的良好的歐姆接合。歐姆電極層144成為了肖特基勢壘二極體的陽極電極層(參照圖3(c))。
(2)低溫退火工序
之後，在400℃~550℃的範圍內的溫度(例如450℃)下通過將歐姆電極層144實行低溫退火，能夠使SiC基板110(高濃度n型SiC層136)與歐姆電極層144的歐姆接合變得更好(參照圖3(d))。
通過以上的工序，能夠製造碳化矽半導體裝置100(肖特基勢壘二極體)。
根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第一工序中向SiC基板110的一個表面導入高濃度的氮的同時，通過在第二工序中將SiC基板110的一個表面暴露在自由基中，在被導入到SiC基板110的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留(作為給予體(Donor)將工作電阻降低的氮)的同時，在向SiC基板110的一個表面導入高濃度的氮的過程中將在SiC基板110的一個表面上形成的Si-N結合體及C-N結合體(使電阻增大的結合體)去除，從而在SiC基板110的一個表面上形成高濃度n型SiC層136(參照後述圖9。從表面上將約30nm的熱氧化膜去除後保留8×1019CM-3的氮。)，因此在這之後的第三工序中在SiC基板110的一個表面上形成歐姆電極層144時，即便只實施溫度較低的退火工序或者將此退火工序省略，也能夠形成SiC基板與歐姆電極層的良好的歐姆接合。
因此，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不實施高溫退火工序，便能夠在SiC層的表面上形成歐姆電極層。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不會導致在高溫退火工序中產生的“副產物的碳”和“剝離完的電極材料”在之後的工序中成為污染源而污染生產線的情況。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不會存在在晶元(Wafer)程式中產生種種限制的問題。即，由於不需要實施所述高溫退火工序，因此阻擋金屬層的整流功能便不會消失，也就不會受到必須在形成阻擋金屬層之前先形成歐姆電極層的限制。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於在熱氧化膜130和SiC基板110的邊界面的氮濃度變為5×1019cm-3以上的條件下實施第一工序，因此能夠向SiC基板110的一個表面導入濃度足夠高的氮。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於在熱氧化膜130的最大氮濃度變為1×1020cm-3以上的條件下實施第一工序，因此能夠向SiC基板110的一個表面(n+型SiC層112的表面)導入濃度足夠高的氮。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第一工序中，由於從熱氧化膜130的底面向所述SiC基板導入氮到5~20nm的深度位置，因此能夠直至SiC基板的一個表面的足夠深的深度位置形成高濃度n型SiC層。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，由於在用氮化膜將SiC基板110的另一表面覆蓋的狀態下實施第一工序，因此SiC基板110的另一表面不會被導入氮。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於通過使用緩衝氫氟酸的濕法蝕刻從SiC基板110的一個表面上將熱氧化膜去除，因此SiC的基板110的一個表面完全露出，之後，便能夠將處於完全露出狀態的SiC基板110的一個表面暴露在自由基中。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於使用遠端等離子法向SiC基板110的一個表面供給自由基，因此能夠在被導入到SiC基板110的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留的同時，在向SiC基板110的一個表面導入高濃度的氮的過程中將在SiC基板110的一個表面上形成的“Si-N結合體及C-N結合體134”去除，從而在SiC基板110的一個表面上形成高濃度n型SiC層。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於使用例如CF4、C2F6、SiF4、F2以及/或者O2作為自由基源，因此在遠端等離子法中，能夠選擇性地只將“Si-N結合體及C-N結合體134”去除。
另外，根據實施方式一涉及的碳化矽半導體裝置的製造方法，在第三工序中，由於在SiC基板的一個表面上形成歐姆電極層後，在400℃~550℃範圍內的溫度下通過實行退火，使SiC基板110(高濃度n型SiC層136)與歐姆電極層144的結合部分的電阻降低，因此能夠實現SiC基板110(高濃度n型SiC層136)與歐姆電極層144之間良好的歐姆接合。另外，由於即便不實施高溫退火工序也能夠實現SiC基板110(高濃度n型SiC層 136)與歐姆電極層144之間良好的歐姆接合，因此便不會發生以往的碳化矽半導體裝置的製造方法所具有的問題。
實施方式二
圖4~圖6是用於說明實施方式二涉及的碳化矽半導體裝置的製造方法的示意圖。圖4(a)~圖4(d)、圖5(a)~圖5(d)以及圖6(a)~圖6(d)為各工序圖。在實施方式二中，以製造作為碳化矽半導體裝置的pn接面二極體的情況為示例對本發明進行說明。
實施方式二涉及的碳化矽半導體裝置的製造方法包括：“SiC基板準備工序”，“保護環層及p+型SiC區域形成工序”，“保護絕緣膜形成工序”，“氮化膜及熱氧化膜去除工序”，“高濃度氮導入工序(第一工序)”，“高濃度n型SiC層形成工序(第二工序)”，“開口形成工序”，“陽極電極層形成工序”以及“歐姆電極層形成工序(第三工序)”。以下，將根據這些工序對實施方式二涉及的碳化矽半導體裝置的製造方法進行說明。
1.SiC基板準備工序
首先，準備SiC基板210，其具有n+型SiC層212和在該n+型SiC層212上外延生長的n-型SiC層214所構成的層積結構(參照圖4(a))。n+型SiC層212的厚度例如是400μm，n+型SiC層212的不純物濃度例如是5×1018cm-3。n-型SiC層214的厚度例如是10μm，n-型SiC層114的不純物濃度例如是1×1016cm-3。
2.保護環層及p+型SiC區域形成工序
之後，在向n-型SiC層214的表面的指定區域(外周部)通過離子注入法注入Al離子從而形成Al離子導入區域215的同時，向n-型SiC層214的表面的指定區域(主面部)通過離子注入法注入Al離子從而形成Al離子導入區 域217(參照圖4(b))。形成Al離子導入區域215時離子注入的能量例如是30~400keV，形成Al離子導入區域217時離子注入的能量例如是30~200keV。Al離子導入區域215的深度例如是0.5μm，Al離子導入區域215的不純物濃度例如是2~5×1017cm-3。Al離子導入區域217的深度例如是0.2μm，Al離子導入區域217的不純物濃度例如是0.5~5×1019cm-3。之後，以1500℃以上的溫度實行Al離子的退火處理(活化退火處理)，形成p型保護環區域216及p+型SiC層218(參照圖4(c))。
3.保護絕緣膜形成工序
之後，通過使用濕氧(WetO2)的熱氧化法，在SiC基板210的另一表面(n-型SiC層214)上形成熱氧化膜220的同時，在SiC基板210的一個表面(n+型SiC層212)上形成熱氧化膜226。在SiC基板210的另一表面側為(0001)Si面的情況下，熱氧化膜220的膜厚度例如是0.06μm。在SiC基板210的另一表面側為(000-1)C面的情況下，熱氧化膜226的膜厚度例如是0.6μm。之後，例如使用TEOS或者CVD法在熱氧化膜220上形成NSG膜222。NSG膜222的膜厚度例如是1μm。之後，通過減壓CVD法在NSG膜222上形成Si3N4膜(氮化膜224)。此時，在背面的熱氧化膜226上也形成Si3N4膜(氮化膜228)。氮化膜224，228的膜厚度例如都是0.1μm。於是，在n-型SiC基板210的另一表面(n-型SiC層214的表面)上形成由熱氧化膜220、NSG膜222以及氮化膜224構成的保護絕緣膜，在SiC基板210的一個表面(n+型SiC層212的表面)上形成由熱氧化膜226與氮化膜228構成的保護絕緣膜(參照圖4(d))。
4.氮化膜及熱氧化膜去除工序
之後，在氮化膜224，228中通過電容耦合方式的乾法蝕刻將在SiC基板210的一個表面側(n+型SiC層212側)上形成的氮化膜228去除的同時，在熱 氧化膜220，226中通過緩衝氫氟酸將在SiC基板210的一個表面側(n+型SiC層212側)上形成的熱氧化膜226去除(參照圖5(a))。
5.高濃度氮導入工序(本發明的第一工序)
之後，在含有包含氮及氧的分子(例如NO)的氣體環境下，以1150℃以上的溫度將SiC基板210的一個表面(n+型SiC層112的表面)熱氧化從而形成熱氧化膜230(參照圖5(b))。此時，SiC基板210的一個表面(n+型SiC層212的表面)被導入高濃度的氮。SiC基板210的一個表面(n+型SiC層212的表面)被導入的高濃度的氮是由“被導入到SiC的晶格中的氮232”和“Si-N結合體及C-N結合體234”構成的。
另外，在高濃度氮導入工序中，由於在SiC基板210的另一表面(n-型SiC層214的表面)上存在氮化膜224，因此SiC基板210的另一表面(n-型SiC層214的表面)不會被導入氮。
另外，在高濃度氮導入工序中，如後述圖9可知，高濃度的氮不僅可以被導入到熱氧化膜230的內部，還可以被導入到SiC基板210的一個表面(n+型SiC層的表面)(例如，從熱氧化膜230的底面起直到5~20nm的深度位置)。此時，熱氧化膜230的最大氮濃度變為例如2×1020cm-3，熱氧化膜230和SiC基板210的邊界面的氮濃度變為例如8×1019cm-3。
6.高濃度n型SiC層形成工序(本發明的第二工序)
(1)熱氧化膜去除工序
之後，通過使用緩衝氫氟酸的濕法蝕刻，從SiC基板210的一個表面(n+型SiC層112的表面)上將熱氧化膜230去除(參照圖5(c))。
(2)自由基暴露工序
之後，通過將SiC基板210的一個表面(n+型SiC層212的表面)暴露在自由基中，在被導入到SiC基板210的一個表面(n+型SiC層212的表面)的 的氮中將被導入到SiC的晶格中的氮保留的同時，在向SiC基板210的一個表面(n+型SiC層212表面)導入高濃度的氮的過程中將在SiC基板的一個表面(n+型SiC層212的表面)上形成的Si-N結合體及C-N結合體去除，從而在SiC基板210的一個表面(n+型SiC層212的表面)上形成高濃度n型SiC層(n++型SiC層)236(參照圖5(d))。在本自由基暴露工序中，使用遠端等離子(Remote Plasma)法向SiC基板210的一個表面(n+型SiC層212的表面)供給自由基。使用例如CF4、C2F6、SiF4、F2以及/或者O2作為自由基供給源。
7.開口形成工序
之後，例如，通過使用電容耦合方式的乾法蝕刻及使用緩衝氫氟酸的濕法蝕刻，使氮化膜224、NSG膜222以及熱氧化膜220開口成指定的形狀。(參照圖6(a))。
8.陽極電極層形成工序
之後，在SiC基板210的另一表面(n-型SiC層214的表面)的所述開口上形成歐姆電極層238。歐姆電極層是例如將Ti(0.1μm)/Al(0.1μm)層積後在950℃以上實行退火而成。之後，在歐姆電極層238上形成例如由Ti(0.1μm)構成的電極層239。電極層239是用於確保歐姆電極238與金屬絲連接用金屬層240的接觸而形成。之後，在電極層239上形成例如由Al構成的金屬絲連接用金屬層240。金屬絲連接用金屬層240的厚度例如是3μm。於是，在SiC基板210的另一表面上形成由歐姆電極層238、電極層239以及金屬絲連接用金屬層240構成的陽極電極層(參照圖6(b))。
9.歐姆電極層形成工序
(1)歐姆電極層成膜工序
之後，在SiC基板210的一個表面(高濃度n型SiC層236的表面)形成由例如Ti(0.1μm)、Ni(0.5μm)以及Ag(0.1μm)的層積膜構成的歐姆電極層242。此時，由於在SiC基板210的一個表面形成高濃度n型SiC層(n++型SiC層)236，因此可以實現SiC基板210與歐姆電極層242的良好的歐姆接合。歐姆電極層242成為了pn接面二極體的陽極電極層(參照圖6(c))。
(2)低溫退火工序
之後，在400℃~550℃的範圍內的溫度(例如450℃)下通過將歐姆電極層242實行低溫退火，能夠使SiC基板210(高濃度n型SiC層236)與歐姆電極層242的歐姆接合變得更好(參照圖6(d))。
通過以上的工序，能夠製造碳化矽半導體裝置200(pn接面二極體)。
根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第一工序中向SiC基板210的一個表面導入高濃度的氮的同時，通過在第二工序中將SiC基板210的一個表面暴露在自由基中，在被導入到SiC基板210的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮(作為給予體將電阻降低的氮)保留的同時，在向SiC基板210的一個表面導入高濃度的氮的過程中將在SiC基板210的一個表面上形成的Si-N結合體及C-N結合體(使電阻增大的結合體)去除，從而在SiC基板210的一個表面上形成高濃度n型SiC層236(參照後述圖9。從表面上將約30nm的熱氧化膜去除後保留8×1019CM-3的氮。)，因此在這之後的第三工序中在SiC基板210的一個表面上形成歐姆電極層242時，即便只實施溫度較低的退火工序或者將此退火工序省略，也能夠形成SiC基板與歐姆電極層的良好的歐姆接合。
因此，根據實施方式二涉及的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不實施高溫退火工序，便能夠在SiC層的表面上形成歐姆電極層。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，由於不需要實施所述高溫退火工序，因此不會存在高溫退火工序中產生的“副產物的碳”和“剝離完的電極材料”在之後的工序中成為污染源而污染生產線的情況。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，由於在熱氧化膜230和SiC基板210的邊界面的氮濃度變為5×1019cm-3以上的條件下實施第一工序，因此能夠向SiC基板210的一個表面導入濃度足夠高的氮。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，由於在熱氧化膜230的最大氮濃度變為1×1020cm-3以上的條件下實施第一工序，因此能夠向SiC基板210的一個表面導入濃度足夠高的氮。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第一工序中，由於從所述熱氧化膜的底面向所述SiC基板導入氮到5~20nm的深度位置，因此能夠直至SiC基板的一個表面的足夠深的深度位置形成高濃度n型SiC層。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，由於在用氮化膜將SiC基板210的另一表面覆蓋的狀態下實施第一工序，因此SiC基板210的另一表面不會被導入氮。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於通過使用緩衝氫氟酸的濕法蝕刻從SiC基板210的一個表面 上將熱氧化膜230去除，因此SiC的基板210的一個表面完全露出，之後，能夠將處於完全露出狀態的SiC基板210的一個表面暴露在自由基中。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於使用遠端等離子法向SiC基板210的一個表面供給自由基，因此能夠在被導入到SiC基板210的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮232保留的同時，在向SiC基板210的一個表面導入高濃度的氮的過程中將在SiC基板210的一個表面上形成的“Si-N結合體及C-N結合體234”去除，從而在SiC基板210的一個表面上形成高濃度n型SiC層。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第二工序中，由於使用例如CF4、C2F6、SiF4、F2以及/或者O2作為自由基源，因此在遠端等離子法中，能夠可選擇地只將Si-N結合體及C-N結合體去除。
另外，根據實施方式二涉及的碳化矽半導體裝置的製造方法，在第三工序中，在SiC基板的一個表面上形成歐姆電極層後，在400℃~550℃的範圍內的溫度下通過實行退火，由於使SiC基板210(高濃度n型SiC層236)與歐姆電極層242的結合部分的電阻降低，因此能夠實現SiC基板210(高濃度n型SiC層236)與歐姆電極層242之間良好的歐姆接合。另外，由於即便不實施高溫退火工序也能夠實現SiC基板210(高濃度n型SiC層236)與歐姆電極層242之間良好的歐姆接合，因此便不會發生以往的碳化矽半導體裝置的製造方法所具有的問題。
實施方式三
圖7是用於說明實施方式三涉及的碳化矽半導體裝置的製造方法的示意圖。圖7(a)與圖7(b)是顯示工序的一部分的圖。在實施方式三 中，以製造作為碳化矽半導體裝置的肖特基勢壘二極體的情況為示例對本發明進行說明。
根據實施方式三涉及的碳化矽半導體裝置的製造方法，基本上包含與實施方式一的碳化矽半導體裝置的製造方法同樣的工序，但是在SiC層110的一個表面側上以保留熱氧化膜126的狀態實施高濃度氮導入工序這一點，與實施方式一的碳化矽半導體裝置的製造方法的情況不同。即，在實施方式三涉及的碳化矽半導體裝置的製造方法中，通過從SiC層110的一個表面側上僅將氮化膜128去除(參照圖7(a))，從而在SiC層110的一個表面側上以保留熱氧化膜126的狀態實施高濃度氮導入工序(參照圖7(b))。
於是，實施方式三涉及的碳化矽半導體裝置的製造方法在SiC層110的一個表面側上以保留熱氧化膜126的狀態實施高濃度氮導入工序這一點上，與實施方式一的碳化矽半導體裝置的製造方法的情況不同，但是與實施方式一的碳化矽半導體裝置的製造方法的情況同樣，在第一工序中向SiC基板110的一個表面導入高濃度的氮的同時，通過在第二工序中將SiC基板110的一個表面暴露在自由基中，在被導入到SiC基板110的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮(作為給予體將電阻降低的氮)保留的同時，在向SiC基板110的一個表面導入高濃度的氮的過程中將在SiC基板110的一個表面上形成的Si-N結合體及C-N結合體(使電阻增大的結合體)去除，由於在SiC基板110的一個表面上形成高濃度n型SiC層136，因此在這之後的第三工序中在SiC基板110的一個表面上形成歐姆電極層144時，即便只實施溫度較低的退火工序或者將此退火工序省略，也能夠形成SiC基板與歐姆電極層的良好的歐姆接合。因此，根據實施方式三涉及的碳化矽半導體裝置的製造方法，與實施方式一的碳化矽半導體 裝置的製造方法的情況同樣，由於不需要實施所述高溫退火工序，因此不實施高溫退火工序，便能夠在SiC層的表面上形成歐姆電極層。
另外，通過本發明的發明者的實驗，即便在SiC層110的一個表面側上以保留熱氧化膜126的狀態實施高濃度氮導入工序的情況下，確認了在該高濃度氮導入工序中高濃度的氮通過熱氧化膜126能夠被導入到SiC基板110的一個表面。並且，在實施方式三涉及的碳化矽半導體裝置的製造方法中，在“高濃度n型SiC層形成工序(第二工序)”中的“熱氧化膜去除工序”中，通過使用緩衝氫氟酸的濕法蝕刻從SiC基板110的一個表面上將熱氧化膜130與熱氧化膜126去除。
實施方式四
圖8是用於說明實施方式四涉及的碳化矽半導體裝置的製造方法的示意圖。圖8(a)與圖8(b)是顯示工序的一部分的圖。在實施方式四中，以製造作為碳化矽半導體裝置的pn接面二極體的情況為示例對本發明進行說明。
根據實施方式四涉及的碳化矽半導體裝置的製造方法，基本上包含與實施方式二涉及的碳化矽半導體裝置的製造方法同樣的工序，但是在SiC層210的一個表面側上以保留熱氧化膜226的狀態實施高濃度氮導入工序這一點上，與實施方式二涉及的碳化矽半導體裝置的製造方法的情況不同。即，在實施方式四涉及的碳化矽半導體裝置的製造方法中，通過從SiC層210的一個表面側上僅將氮化膜228去除(參照圖8(a1))，從而在SiC層210的一個表面側上以保留熱氧化膜226的狀態實施高濃度氮導入工序(參照圖8(b))。
於是，實施方式四涉及的碳化矽半導體裝置的製造方法，在SiC層210的一個表面側上以保留熱氧化膜226的狀態實施高濃度氮導入工序這 一點與實施方式二涉及的碳化矽半導體裝置的製造方法的情況不同，但是與實施方式二涉及的碳化矽半導體裝置的製造方法的情況同樣，在第一工序中向SiC基板210的一個表面導入高濃度的氮的同時，通過在第二工序中將SiC基板210的一個表面暴露在自由基中，在被導入到SiC基板210的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮(作為給予體將電阻降低的氮)保留的同時，在向SiC基板210的一個表面導入高濃度的氮的過程中將在SiC基板210的一個表面上形成的Si-N結合體及C-N結合體(使電阻增大的結合體)去除，由於在SiC基板210的一個表面上形成高濃度n型SiC層236，因此在這之後的第三工序中在SiC基板210的一個表面上形成歐姆電極層242時，即便只實施溫度較低的退火工序或者將此退火工序省略，也能夠形成SiC基板與歐姆電極層的良好的歐姆接合。因此，根據實施方式四涉及的碳化矽半導體裝置的製造方法，與實施方式二涉及的碳化矽半導體裝置的製造方法的情況同樣，由於不需要實施所述高溫退火工序，因此不實施高溫退火工序，便能夠在SiC層的表面上形成歐姆電極層。另外，通過本發明的發明者的實驗，即便在SiC層210的一個表面側上以保留熱氧化膜226的狀態實施高濃度氮導入工序的情況下，在該高濃度氮導入工序中，確認高濃度的氮通過熱氧化膜226能夠被導入到SiC基板210的一個表面。並且，在實施方式四涉及的碳化矽半導體裝置的製造方法中，在“高濃度n型SiC層形成工序(第二工序)”中的“熱氧化膜去除工序”中，通過使用緩衝氫氟酸的濕法蝕刻從SiC基板210的一個表面上將熱氧化膜230與熱氧化膜226去除。
[實施例一]
實施例一是用於表示通過實施本發明的第一工序，能夠向SiC基板的一個表面導入高濃度的氮的實施例。
1.樣品的製作
在實行實施方式三涉及的碳化矽半導體裝置的製造方法的過程中，第一工序完成時(參照圖7(b))，將SiC基板110取出，並將該SiC基板110以含有沿著深度方向的軸的平面切斷並作為樣品1(實施例)。
2.評價方法
在樣品1中，從SiC基板110的一個表面側起，通過二次離子品質分析法(SIMS)測定沿著深度方向的Si，C以及N的濃度分佈。
3.評價結果
圖9是顯示在樣品1中的沿著深度方向的Si、C以及N的濃度分佈的圖。Si與C的濃度分佈用相對強度(計(Count)數)表示，N的濃度分佈用氮濃度表示。
這樣的結果如圖9所示可知，在第一工序完成後，氮通過熱氧化膜被導入到SiC基板。另外，熱氧化膜的最大氮濃度是2.4×1020cm-3。另外，熱氧化膜和SiC基板的邊界面的氮濃度為8×1019cm-3。另外，考慮到氮濃度的檢測限度是1×1019cm-3的程度，能夠推測出氮被導入到從熱氧化膜和SiC基板的邊界面起約15nm的深度位置。
[實施例二]
實施例二是用於表示通過實施本發明從而能夠形成低電阻的歐姆接合的實施例。
1.樣品的製作及評價
圖10是用於說明在實施例二中的樣品(樣品2~4)的示意圖。圖10(a)是樣品2的截面圖，圖10(b)是樣品3的截面圖，10(c)是樣品4的截面圖。
1-1.樣品2
準備SiC基板(n+型SiC基板)，在該SiC基板的一個表面((000-1)C面側的表面)上形成多個間距不同的長方形Ti電極(膜厚：0.5μm)，並將此作為樣品2(比較例)(參照圖10(a))。並且，關於樣品2測定I-V特性。
1-2.樣品3
在N2O與N2的混合氣體環境下，在1300℃下20分鐘內，將SiC基板(n+型SiC基板)的一個表面((000-1)C面側的表面)熱氧化從而形成熱氧化膜的同時，在該過程中向SiC基板的一個表面導入高濃度的氮(第一工序)。
之後，通過使用緩衝氫氟酸的濕法蝕刻將SiC基板210的一個表面上的熱氧化膜去除後，通過在由遠端等離子法生成的自由基CF4及O2上將SiC基板的一個表面暴露，在被導入到SiC基板的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留的同時，在向SiC基板的一個表面導入高濃度的氮的過程中將在SiC基板的一個表面上形成的Si-N結合體及C-N結合體去除，從而在SiC基板的一個表面上形成高濃度n型SiC層(n++型SiC層)(第二工序)。
之後，在SiC基板的一個表面(n++型SiC層的表面)上，形成多個間距不同的長方形Ti電極(膜厚：0.5μm)，並將此作為樣品3(實施例)(參照圖10(b))。並且，關於樣品3測定I-V特性。I-V特性的測定是將端子接觸任意的兩個Ti電極而進行的。
1-3.樣品4
之後，關於樣品3在壓力1×10-6Torr以下的真空環境中，在450℃下進行30分鐘的退火，並將此作為樣品4(實施例)。並且，關於樣品4測定I-V特性。
3.評價結果
圖11是將關於樣品2及樣品3的I-V特性重疊的示意圖。圖12是將關於樣品3及樣品4的I-V特性重疊的示意圖。
從圖11可知，通過實施高濃度氮導入工序及遠端等離子工序而形成高濃度n型SiC層的樣品3與不形成高濃度n型SiC層的樣品2相比，歐姆特性得到巨大的改善。另外，從圖12可知，在高濃度n型SiC層上形成電極後實施了450℃的退火的樣品4與在高濃度n型SiC層上形成電極後沒有實施450℃的退火的樣品3相比，歐姆特性得到更大的改善。
另外，關於樣品4，在通過Transfer Length Method(長度傳遞法)法尋求高濃度n型SiC層和Ti電極間的接觸電阻時，得到較低的值“3.8×10-3Ωcm2”。
[實施例三]
實施例三是顯示即便經過歐姆電極層形成後的退火，肖特基接合也能正常維持的實施例。
1.樣品的製作
將實施方式三涉及的碳化矽半導體裝置的製造方法實施所得到的肖特基勢壘二極體原封不動作為樣品使用。將在350℃下實施退火工序(低溫退火工序)時的樣品作為樣品5(實施例)，將在450℃下實施了退火工序(低溫退火工序)的樣品作為樣品6(實施例)，將在550℃下實施了退火工序(低溫退火工序)的樣品作為樣品7(實施例)，將在650℃下實施了退火工序的樣品作為樣品8(比較例)。
2.評價方法
從I-V特性正向上升的波形算出樣品5~8的肖特基勢壘二極體的理想因數(n值)。圖13是顯示關於樣品5~8的肖特基勢壘二極體的理想因數(n值)的圖。
3.評價結果
從圖13可知，關於在650℃下實行退火工序的樣品(樣品8)通過實施退火工序，理想因數(n值)變為1.27，比理想值(1)大幅上升，即，肖特基接合不能正常維持。從圖13還可以得知，與此相對，關於在350℃~550℃的溫度下實行退火工序的樣品(樣品5~7)即便通過實施退火工序(低溫退火工序)，理想因數(n值)也為1.01~1.02左右，與理想值基本同等，即，肖特基接合能夠正常地維持。
以上是基於上述實施方式對本發明的碳化矽半導體裝置的製造方法進行了說明，但不僅限於本發明，在不脫離該主旨的範圍內便可以實施，例如以下的變形亦可。
(1)在上述實施方式一~四中，在包含作為含有氮及氧的分子NO的氣體環境下，將SiC基板的一個表面進行熱氧化從而形成熱氧化膜，但本發明不僅限於此。例如，在包含作為含有氮及氧的分子N2O的氣體環境下，將SiC基板的一個表面進行熱氧化從而形成熱氧化膜亦可。另外，在包含作為含有氮及氧的分子NO及N2O的氣體環境下，將SiC基板的一個表面進行熱氧化從而形成熱氧化膜亦可。另外，在用氮和氧和Ar將NO和N2O稀釋了的氣體環境下，將SiC基板的一個表面進行熱氧化從而形成熱氧化膜亦可。
(2)在上述實施方式一~四中，實施歐姆電極成膜工序後，通過實施低溫退火工序實施歐姆電極層形成工序，但本發明不僅限於此。例如，實施歐姆電極成膜工序後，不實施低溫退火工序也可以實施歐姆電極層形成工序。
(3)在上述實施方式一~四中，通過使用濕氧的熱氧化法形成熱氧化膜，但本發明不僅限於此。例如，通過使用濕氧及氮(WetO2+N2)的 熱氧化法形成熱氧化膜亦可，通過使用乾氧(DryO2)的熱氧化法形成熱氧化膜亦可，通過使用乾氧及氮(DryO2+N2)的熱氧化法形成熱氧化膜亦可。另外，以通過CVD的矽(Silicon)氧化膜代替亦可。
(4)在上述實施例二中，在1300℃下實施第一工序，但本發明不僅限於此。例如，以1300℃以下的溫度(例如1150℃以上，未滿1300℃的溫度)實施第一工序亦可，以1300℃以上的溫度實施第一工序亦可。即，通過以1150℃以上的溫度實施第一工序，能夠在將SiC基板的一個表面進行熱氧化並形成熱氧化膜的過程中向SiC基板的一個表面導入高濃度的氮。
(5)在上述實施方式一~四中，將肖特基勢壘二極體及pn接面二極體作為示例對本發明進行了說明，但本發明不僅限於此。本發明可全面適用于例如，肖特基勢壘二極體及pn接面二極體以外的二極體，二極體以外的半導體裝置(例如晶體閘流管)等在SiC基板的一個表面形成歐姆電極層的半導體裝置。

Claims (11)

  1. 一種碳化矽半導體裝置的製造方法，其特徵在於，依次包括：第一工序，在含有包含氮及氧的分子的氣體環境下，以1150℃以上的溫度將SiC基板的一個表面進行熱氧化從而形成熱氧化膜的同時，在該過程中向所述SiC基板的一個表面導入高濃度的氮；第二工序，通過蝕刻將所述熱氧化膜從所述SiC基板的一個表面去除後，通過將所述SiC基板的一個表面暴露在自由基中，在被導入到所述SiC基板的一個表面的高濃度的氮中將被導入到SiC的晶格中的氮保留的同時，在向所述SiC基板的一個表面導入高濃度的氮的過程中將在所述SiC基板的一個表面上形成的Si-N結合體及C-N結合體去除，從而在所述SiC基板的一個表面上形成高濃度n型SiC層；以及第三工序，在所述SiC基板的一個表面上形成歐姆電極層。
  2. 根據請求項1所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述熱氧化膜和所述SiC基板的邊界面的氮濃度為5×1019cm-3以上的條件下實施所述第一工序。
  3. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述熱氧化膜的最大氮濃度變為1×1020cm-3以上的條件下實施所述第一工序。
  4. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述第一工序中，從所述熱氧化膜的底面向所述SiC基板導入氮到5~20nm的深度位置。
  5. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在用氮化矽膜將所述SiC基板的另一表面覆蓋的狀態下實施所述第一工序。
  6. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述第二工序中，通過使用緩衝氫氟酸的濕法蝕刻從所述SiC基板的一個表面上將所述熱氧化膜去除。
  7. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述第二工序中，使用遠端等離子法向所述SiC基板的一個表面供給自由基並將所述Si-N結合體及所述C-N結合體去除。
  8. 根據請求項7所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述第二工序中，使用CF4、C2F6、SiF4、F2以及/或者O2作為所述自由基源。
  9. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，在所述第三工序中，在所述SiC基板的一個表面上形成歐姆電極層後，通過在400℃~550℃的範圍內的溫度下實行退火，使所述SiC基板與所述歐姆電極層的接合部分的電阻降低。
  10. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，所述碳化矽半導體裝置為肖特基勢壘二極體。
  11. 根據請求項1或2所述的碳化矽半導體裝置的製造方法，其特徵在於：其中，所述碳化矽半導體裝置為pn接面二極體。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014383B2 (en) * 2014-12-17 2018-07-03 Infineon Technologies Ag Method for manufacturing a semiconductor device comprising a metal nitride layer and semiconductor device
CN109326659B (zh) * 2018-09-26 2021-04-23 南京大学 一种高响应度低暗电流PIN结构的4H-SiC紫外探测器及其制备方法
JP7105926B2 (ja) 2019-01-29 2022-07-25 三菱電機株式会社 半導体装置および電力変換装置
CN111710599A (zh) * 2020-06-30 2020-09-25 全球能源互联网研究院有限公司 一种碳化硅欧姆接触的制备方法
CN112768510A (zh) * 2021-01-22 2021-05-07 成都杰启科电科技有限公司 一种常温下形成低电阻欧姆接触的方法及半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MXPA01002751A (es) 1998-09-16 2002-04-08 Cree Inc Formacion a baja temperatura de contactos ohmicos dorsales para dispositivos verticales.
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4996828B2 (ja) * 2005-03-23 2012-08-08 本田技研工業株式会社 接合型半導体装置の製造方法
JP5037003B2 (ja) * 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法
CN101336473A (zh) * 2006-01-30 2008-12-31 住友电气工业株式会社 制造碳化硅半导体器件的方法
JP5435922B2 (ja) * 2008-08-12 2014-03-05 新電元工業株式会社 ショットキーバリアダイオードの製造方法
JPWO2010024243A1 (ja) * 2008-08-26 2012-01-26 本田技研工業株式会社 バイポーラ型半導体装置およびその製造方法
WO2011043116A1 (ja) * 2009-10-05 2011-04-14 住友電気工業株式会社 半導体装置
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP5920684B2 (ja) * 2010-02-10 2016-05-18 株式会社東芝 半導体装置
WO2012017878A1 (ja) * 2010-08-02 2012-02-09 日産自動車株式会社 半導体装置
US8937319B2 (en) * 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
CN102244099B (zh) * 2011-06-23 2013-04-17 西安电子科技大学 外延沟道的SiCIEMOSFET器件及制备方法
JP5646570B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置及びその製造方法
WO2014103186A1 (ja) * 2012-12-27 2014-07-03 パナソニック株式会社 炭化珪素半導体装置およびその製造方法

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