TWI529890B - 半導體元件及其製造方法 - Google Patents

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蔡柏豪
洪瑞斌
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台灣積體電路製造股份有限公司
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Description

半導體元件及其製造方法
本發明係關於一種半導體元件及製造一種半導體元件之方法。
在我們日常生活中，電子設備係已必需涉及半導體元件。隨著電子科技的進步，電子設備變得更為複雜，且具有更多的積體電路來執行所需的多功性。因此，為了製作電子設備內的半導體元件，電子設備的製造不僅包含越來越多的程序，也包含越來越多不同的材料。因而，簡化製造程序、提高製造效率及降低各電子設備之相關製造成本等方面，持續有改進的要求。在製造半導體元件之程序中，半導體元件係由許多積體元件所組成，而積體元件包括各種不同熱性質之材料。因此，積體元件在半導體元件固化後易形成不良結構。而不良結構會造成半導體元件良率損失、元件間不佳的連接性、裂縫的產生、元件的剝離等問題。更甚者，半導體元件之元件係包括各種有限數量之金屬材料，因而成本較高。因此，元件之不良結構及良率 損失會進一步加劇材料的耗損，因而增加製造成本。
當涉及更多不同材料的不同元件，以及半導體元件之製造程序之複雜度增加，要調整半導體元件之結構及改善製造程序的挑戰性也會提高。因此，本技術領域持續有改善製造半導體之方法及解決上述缺陷之需求。
一半導體元件係由若干程序所製成。於製程中，一晶粒係設置於一基板，若干銅柱設置於晶粒周邊。銅柱配置為以晶粒外部之一電路電性連接晶粒內之一電路。各銅柱被各種材料所包圍及覆蓋，以保護銅柱之結構及晶粒與銅柱間之電性連接。銅柱被不同材料包圍，例如封裝化合物、聚合物、介電材料或其他材料。這些材料具有不同熱膨脹係數(coefficient of thermal expansion,CTE)，而熱膨脹係數的不匹配會造成裂痕在半導體元件內產生。
再者，銅柱與其他材料之間的附著強度在固化半導體元件後會降低。因此，裂痕在後續程序中甚至會延伸過銅柱。裂痕的延伸會進一步弱化晶粒與銅柱間的電性連接，並在熱循環後會誘使元件自半導體元件之剝落，最終會造成半導體元件的失效。
在本發明中，係揭露結構改良之一半導體元件。半導體元件具有封裝物之高度高於銅柱以包圍銅柱之上表面之周圍，藉此減少銅柱與其他材料之界面接觸，以避免半導體元件內裂痕的產生。更進一步，高度較高之封裝物可消除銅柱過度研磨的問 題，藉此最終可改進半導體元件的可靠度。
在某些實施例中，一種半導體元件包含一晶粒，一導電柱鄰設於晶粒，一封裝物圍繞導電柱及晶粒。封裝物包含一突出部係突出自導電柱之一側壁並設置於導電柱之一上表面。在某些實施例中，封裝物之一上表面係在一高度實質上高於導電柱之上表面。在某些實施例中，封裝物之突出部包含一凹部，凹部自封裝物之一上表面往導電柱之上表面延伸。在某些實施例中，導電柱內部介於導電柱之上表面及導電柱之側壁間之一角度約30度至約130度。
在某些實施例中，封裝物之突出部為一梯狀結構。在某些實施例中，封裝物具有約50um至約500um之一高度。在某些實施例中，導電柱之上表面係為一凸狀朝向封裝物之一上表面或為一凹狀朝向導電柱之一底表面。
在某些實施例中，封裝物之突出部係自導電柱之側壁突出約10um至50um。在某些實施例中，封裝物之突出部圍繞與導電柱電性耦接之一導線重佈層(RDL)之一部分。在某些實施例中，導電柱係為一圓形或一橢圓形。
在某些實施例中，一種半導體元件包含一晶粒，一第一導電柱設置於晶粒之一墊部，一第一導線重佈層設置於第一導電柱並包含一第一延伸部與第一導電柱之一上表面耦接，一第二導電柱鄰設於晶粒，一封裝物含一凹部並圍繞該第二導電柱及該晶粒，一第二導線重佈層包含一第二延伸部與第二導電柱之一上表面耦接，並被封裝物之凹部圍繞。
在某些實施例中，第二導線重佈層之第二延伸部之一高度係 實質上大於第一導線重佈層之第一延伸部之一高度。在某些實施例中，第二導電柱之一寬度係實質上大於第二導線重佈層之第二延伸部之一寬度。在某些實施例中，封裝物之凹部係圍繞一聚合物之一部分。在某些實施例中，聚合物之部分圍繞第一導線重佈層之第一延伸部或第二導線重佈層之第二延伸部。
在某些實施例中，一種製造半導體元件之方法包含設置一晶粒；設置一導電柱鄰近於晶粒；設置一封裝物於導電柱及晶粒之上；自封裝物之一頂部移除封裝物之一些部分；形成封裝物之一凹部於導電柱之一上表面之上。
在某些實施例中，凹部具有一寬度小於導電柱之一寬度。在某些實施例中，封裝物之凹部係由雷射鑽孔(laser drilling)方式形成。在某些實施例中，封裝物之一些部分係由研磨方式移除。在某些實施例中，製造半導體元件之方法更包含設置一導體材料或一聚合材料在凹部內以形成一導線重佈層。
100‧‧‧半導體元件
101‧‧‧載體
102、401‧‧‧晶粒
102a、402‧‧‧晶粒墊
102b‧‧‧表面
102c、104a、106b、107c、109a‧‧‧上表面
102d、106a、107d‧‧‧側壁
103‧‧‧鈍化物
103a‧‧‧開口
104‧‧‧第一導電柱
105‧‧‧第一聚合物
106‧‧‧第二導電柱
106c‧‧‧周圍部分
107‧‧‧封裝物
107a‧‧‧突出部
110‧‧‧第二凹部
112‧‧‧第一導線重佈層
112a‧‧‧第一延伸部
113‧‧‧第二導線重佈層
113a‧‧‧第二延伸部
113c‧‧‧部分
113d‧‧‧延長部
114‧‧‧連接墊
115‧‧‧凸塊
200、300‧‧‧方法
201~219、301~320‧‧‧程序
400‧‧‧半導體封裝
403‧‧‧晶粒凸塊
108‧‧‧第一凹部
109‧‧‧第二聚合物
Hsecond post、Hfirst extended、Hsecond extended、Hportion、Hprotruded‧‧‧高度
Wsecond post、Wsecond extended、Wrecess‧‧‧寬度
圖1為依據本發明之實施例之半導體元件示意圖。
圖1A為依據本發明之實施例之圖1之半導體元件之左側部分放大圖。
圖2為依據本發明之實施例之封裝物之突出部包圍導線重佈層(RDL)之一部分之半導體元件示意圖。
圖3為依據本發明之實施例之第二導電柱之上表面為凸面狀之半導體元件示意圖。
圖4為依據本發明之實施例之第二導電柱之上表面為凸面狀 之半導體元件示意圖。
圖5為依據本發明之實施例之第二導電柱之上表面為凹面狀之半導體元件示意圖。
圖6為依據本發明之實施例之第二導電柱之上表面為凹面狀之半導體元件示意圖。
圖7為依據本發明之實施例之製造半導體元件之方法之流程圖。
圖7A為依據本發明之實施例之半導體元件與載體之示意圖。
圖7B為依據本發明之實施例之半導體元件與晶粒之示意圖。
圖7C為依據本發明之實施例之半導體元件與晶粒墊之示意圖。
圖7D為依據本發明之實施例之半導體元件與鈍化物之示意圖。
圖7E為依據本發明之實施例之半導體元件與開口之示意圖。
圖7F為依據本發明之實施例之半導體元件與第一導電柱之示意圖。
圖7G為依據本發明之實施例之半導體元件與第二導電柱之示意圖。
圖7H為依據本發明之實施例之半導體元件與第一聚合物之示意圖。
圖7I為依據本發明之實施例之半導體元件與封裝物之示意 圖。
圖7J為依據本發明之實施例之半導體元件與被研磨的封裝物之示意圖。
圖7K為依據本發明之實施例之半導體元件與第一凹部之示意圖。
圖7L為依據本發明之實施例之半導體元件與第二聚合物之示意圖。
圖7M為依據本發明之實施例之半導體元件與第二凹部及第三凹部之示意圖。
圖7N為依據本發明之實施例之半導體元件與第一導線重佈層及第二導線重佈層之示意圖。
圖7P為依據本發明之實施例之半導體元件與第三聚合物之示意圖。
圖7Q為依據本發明之實施例之半導體元件與連接墊之示意圖。
圖7R為依據本發明之實施例之半導體元件與凸塊之示意圖。
圖7S為依據本發明之實施例之半導體元件不具有載體之示意圖。
圖7T為依據本發明之實施例之半導體元件與其他晶粒或封裝結合之示意圖。
圖8為依據本發明之實施例之製造半導體元件之方法之流程圖。
圖8A為依據本發明之實施例之半導體元件與載體之示意 圖。
圖8B為依據本發明之實施例之半導體元件與晶粒之示意圖。
圖8C為依據本發明之實施例之半導體元件與晶粒墊之示意圖。
圖8D為依據本發明之實施例之半導體元件與鈍化物之示意圖。
圖8E為依據本發明之實施例之半導體元件與開口之示意圖。
圖8F為依據本發明之實施例之半導體元件與第一導電柱之示意圖。
圖8G為依據本發明之實施例之半導體元件與第二導電柱之示意圖。
圖8H為依據本發明之實施例之半導體元件與第一聚合物之示意圖。
圖8I為依據本發明之實施例之半導體元件與封裝物之示意圖。
圖8J為依據本發明之實施例之半導體元件與被研磨的封裝物之示意圖。
圖8K為依據本發明之實施例之半導體元件與第一凹部之示意圖。
圖8L為依據本發明之實施例之半導體元件與第一導線重佈層及第二導線重佈層之示意圖。
圖8M為依據本發明之實施例之半導體元件與第二凹部及第 三凹部之示意圖。
圖8N為依據本發明之實施例之半導體元件與第二凹部之示意圖。
圖8P為依據本發明之實施例之半導體元件與第三導線重佈層之示意圖。
圖8Q為依據本發明之實施例之半導體元件與第三聚合物之示意圖。
圖8R為依據本發明之實施例之半導體元件與連接墊之示意圖。
圖8S為依據本發明之實施例之半導體元件與凸塊之示意圖。
圖8T為依據本發明之實施例之半導體元件不具有載體之示意圖。
圖8U為依據本發明之實施例之半導體元件與其他晶粒或封裝結合之示意圖。
本發明之實施例之製造及使用方式詳述如下。然而，需注意的是，本實施例提供許多可應用之進步性概念，係可以各種不同的具體文字描述來具體化。需瞭解的是，以下揭露提供許多不同的實施例或範例，用以實施各種實施例之不同技術特徵。以下敘述特定的元件及排列範例以簡化本發明。當然，這些僅為示例，並非用以作為任何限制。
圖示中所述之實施例或範例，係以具體的語言揭露如下。然 而，應理解的是，實施例及範例並非用以作為任何限制。任何已揭露之實施例之修改或變更，及任何本文件所揭露之原則之進一步應用，對相關領域具有通常知識者而言應被視為通常之應用。
再者，應理解的是，元件之各種製程步驟及/或技術特徵可能僅簡短描述。又，額外的製程步驟及/或技術特徵係可被追加，及某些後續製程步驟及/或技術特徵可被移除或改變但仍為實現專利申請範圍。因此，以下敘述應被理解為僅用來作為範例，並非嘗試建議一個或多個步驟或技術特徵為必需的。再者，本發明可能在不同的範例中重複參考數字及/或字母。此重複係為了簡化及明確，且其本身並非表示所討論的不同實施例及/或結構間之關係。
圖1為一半導體元件100之實施例。在某些實施例中，半導體元件100包含一晶粒102。在某些實施例中，晶粒102為小的片狀物包含半導體材料，例如矽，且利用光蝕刻(photolithogrophy)程序製造裝配預定功能之電路在晶粒102內。在某些實施例中，晶粒102係利用機械式或雷射刀單切自矽晶圓。在某些實施例中，晶粒102為四邊形、長方形或正方形。
在某些實施例中，晶粒102包含一晶粒墊102a設在晶粒102之一表面102b。在某些實施例中，晶粒墊102a與晶粒102外部之一電路電性連接，藉此晶粒102外部之一電路藉由晶粒墊102a與晶粒102外部之電路電性連接。在某些實施例中，晶粒墊102a配置藉由連接在晶粒墊102a之一導電線路以與一導電 凸塊電性耦合，藉此晶粒102外部之電路經由導電線路自晶粒墊102a至導電凸塊與晶粒102外部之電路連接。在某些實施例中，晶粒墊102a包含金、銀、銅、鎳、鎢、鋁、鉑及/或合金等。
在某些實施例中，一鈍化物103設在晶粒之表面102b並在晶粒墊102a之上。在某些實施例中，鈍化物103包圍晶粒墊102a。在某些實施例中，鈍化物103部分覆蓋晶粒墊102a之一上表面102c。鈍化物103配置為提供一電性絕緣及一濕氣保護給晶粒102，藉此晶粒102隔離自周圍環境。在某些實施例中，鈍化物103由介電材料形成，例如旋塗式玻璃(SOG)、氧化矽、氮氧化矽、氮化矽或類似物。在某些實施例中，鈍化物103以一氣體沈積或一旋轉塗佈製程所形成。
在某些實施例中，鈍化物103包含一開口103a在晶粒墊102a之上以暴露晶粒墊102a之上表面102c之一部分，藉此以經由導電線路電性連接晶粒墊102a與晶粒102外部之電路。在某些實施例中，一第一導電柱104設在晶粒墊102a之上表面102c之上。在某些實施例中，第一導電柱104位在上表面102c之一暴露部分及鈍化物103鄰近開口103a之一部分。第一導電柱104自上表面102c之暴露部分延伸至半導體元件100之一頂部。在某些實施例中，第一導電柱104實質上為垂直的，且被晶粒墊102a所支撐。
在某些實施例中，第一導電柱104為柱狀並可具有各種剖面形狀，例如圓形、四邊形或多邊形。再者，第一導電柱104係可選自各種材料，例如金屬或金屬合金。在某些實施例中，第 一導電柱104包含銅(Cu)、金(Au)、鉑(Pt)、鈦(Ti)、鎳(Ni)、鋁(Al)等。
在某些實施例中，一第一聚合物105設在鈍化物103之上並包圍第一導電柱104。在某些實施例中，第一聚合物105包含聚合材料，例如環氧化物、聚酰亞胺、聚苯並噁唑(PBO)、阻焊劑(SR)、ABF薄膜及類似物。
在某些實施例中，一第二導電柱106鄰設於晶粒102。在某些實施例中，第二導電柱106係垂直延伸。在某些實施例中，第二導電柱106具有一寬度Wsecond post約50um至約300um。在某些實施例中，第二導電柱106具有一高度Hsecond post約50um至約500um。
在某些實施例中，第二導電柱106柱狀並可具有各種剖面形狀，例如圓形、四邊形或多邊形。再者，第二導電柱106係可選自各種材料，例如金屬或金屬合金。在某些實施例中，第二導電柱106包含銅(Cu)、金(Au)、鉑(Pt)、鈦(Ti)、鎳(Ni)、鋁(Al)等。
在某些實施例中，一封裝物107包圍第二導電柱106及晶粒102。在某些實施例中，封裝物107鄰設於晶粒102之側壁102d。在某些實施例中，封裝物107包圍第二導電柱106，並與第二導電柱106之側壁106a耦合，且部分覆蓋第二導電柱106之一上表面106b。封裝物107大體上圍繞第二導電柱106。因此，第二導電柱106之上表面106b部分暴露以容納一導電線路，並與半導體元件100外部之電路電性連接。
在某些實施例中，封裝物107包含一突出部107a突出自第 二導電柱106之側壁106a，並設於第二導電柱106之上表面106b。在某些實施例中，封裝物107之突出部107a自側壁106a延伸以部分覆蓋第二導電柱106之周圍部分106c。突出部107a位在周圍部分106c。
圖1A為圖1之半導體元件100之左邊部分之放大圖。在某些實施例中，突出部107a為梯狀結構。在某些實施例中，封裝物107具有一上表面107c，上表面107c位在一高度實質上高於第二導電柱106之上表面106b。在某些實施例中，封裝物具有一高度Hmolding延伸至封裝物107之上表面107c。在某些實施例中，高度Hmolding約50um至500um。
在某些實施例中，突出部107a具有一長度Lprotruded，長度Lprotruded為第二導電柱106之側壁106a與突出部107a之一側壁107b間之最短直線距離。在某些實施例中，長度Lprotruded約40um。在某些實施例中，長度Lprotruded約10um至50um。
在某些實施例中，在第二導電柱106之上表面106b與第二導電柱106之側壁106a間有一角度θ。角度θ位在第二導電柱106內部。在某些實施例中，角度θ約30度至約130度。在某些實施例中，角度θ為90度，藉此第二導電柱106之上表面106b為一平面延伸在一水平方向，並正交於第二導電柱106之側壁106a。
在某些實施例中，封裝物107之突出部107a包含一第一凹部108自封裝物107之上表面107c向第二導電柱106之上表面106b延伸。第一凹部108設在第二導電柱106之上表面106b之上。在某些實施例中，第一凹部108配置為容納一導電材料 或一聚合物材料。在某些實施例中，第一凹部108在突出部107a之兩側壁107b間具有一寬度Wrecess。在某些實施例中，寬度Wrecess約10um至約300um。
在某些實施例中，一第二聚合物109設在封裝物107、第一聚合物105及第二導電柱106之上。第二聚合物109設在封裝物107之上表面107c及第一聚合物105上。在某些實施例中，第二聚合物109具有一第二凹部110在第一導電柱104之一上表面104a之上。
在某些實施例中，第二聚合物109設在第二導電柱106之上表面106b及封裝物107之上表面107c。在某些實施例中，第二聚合物109包含一第三凹部111在第二導電柱106之上表面106b之上。第二聚合物109之第三凹部111在封裝物107之第一凹部108內，並被封裝物107之突出部107a所包圍。
在某些實施例中，第二聚合物109設在封裝物107之第一凹部108內。在某些實施例中，封裝物107之突出部107a包圍一些第二聚合物109。在某些實施例中，第二聚合物109包含一聚合物材料，例如環氧化物、聚酰亞胺、聚苯並噁唑(PBO)、阻焊劑(SR)、ABF薄膜及類似物。
在某些實施例中，第二聚合物109之第二凹部110配置以容納一第一導線重佈層(RDL)112。在某些實施例中，第一導線重佈層112設於第一導電柱104以電性連接第一導電柱104與半導體元件100外部之電路。在某些實施例中，第一導線重佈層112包含一第一延伸部112a與第一導電柱104之上表面104a耦合。第一延伸部112a設在第一導電柱104。在某些實施例中， 第一延伸部112a被第二聚合物109包圍，並位在第二凹部110內。
在某些實施例中，第二聚合物109之第三凹部111配置為容納一第二導線重佈層(RDL)113。在某些實施例中，第二導線重佈層113設在第二導電柱106以電性連接第二導電柱106與半導體元件100外部之電路。
在某些實施例中，第二導線重佈層113包含一第二延伸部113a與第二導電柱106之上表面106a耦合。第二延伸部113a設在第二導電柱106。在某些實施例中，第二延伸部113a被第二聚合物109包圍。在某些實施例中，第二延伸部113a位在封裝物107之第一凹部108及第二聚合物109之第三凹部111內。
在某些實施例中，第一導線重佈層112之第一延伸部112a具有一高度Hfirst extended從第一導電柱104之上表面104a至第二聚合物109之一上表面109a。在某些實施例中，第二導線重佈層113之第二延伸部113a具有一高度Hsecond extended從第二導電柱106之上表面106a至第二聚合物109之上表面109a。在某些實施例中，第二延伸部113a之高度Hsecond extended實質上大於第一延伸部112a之高度Hfirst extended。在某些實施例中，第二導線重佈層113之第二延伸部113a具有一寬度Wsecond extended，寬度Wsecond extended為自第二延伸部113a一側至另一側之一最長直線距離。在某些實施例中，第二延伸部113a之寬度Wsecond extended實質上小於第二導電柱106之寬度Wsecond post(請參考圖1)。
在某些實施例中，第一導電柱104之上表面104a位在一高度實質上高於第二導電柱106之上表面106a。在某些實施例中，第一導電柱104之上表面104a位在一高度實質上等於或高於封裝物107之上表面107c。在某些實施例中，封裝物107之上表面107c位在一高度實質上高於第二導電柱106之上表面106b。
在某些實施例如圖1中，第一導線重佈層112及第二導線重佈層113經由一連接墊114及一凸塊115與半導體元件100外部之電路電性連接。在某些實施例中，連接墊114為凸塊底層冶金(under bump metallrugy,UBM)墊114，其為一可焊表面以容納凸塊115。在某些實施例中，凸塊115為焊料凸塊、焊球、焊膠或其他。
圖2為半導體元件100之一實施例。半導體元件100包含一晶粒102、一晶粒墊102a、一鈍化物103、一封裝物107、一第一導電柱104、一第二導電柱106、一第一聚合物105、一連接墊114及一凸塊115，其係類似於如圖1之結構配置。
在某些實施例中，半導體元件100包含一第一導線重佈層112。在某些實施例中，第一導線重佈層112設在第一聚合物105及第一導電柱104之上。在某些實施例中，相比於圖1之半導體元件，第一導線重佈層112不具有延伸在一第二聚合物109內之一延伸部，因為第一導電柱104具有足夠高度以直接與第一導線重佈層112耦合。在某些實施例中，第一導線重佈層之一端部112b與第一導電柱104之一上表面104a接觸及連接。
在某些實施例中，封裝物107之一突出部107a包圍一第二導線重佈層113之一部分113c。在某些實施例中，第二導線重佈層113之部分113c配置以與第二導電柱電性耦合。在某些實施例中，部分113c自封裝物107之一上表面107c延伸至第二導電柱106之一上表面106b。在某些實施例中，第二導線重佈層113之部分113c充填封裝物107之突出部107a間之一間隔。
在某些實施例中，部分113c為長方形或四邊形之一塊體。部分113c並未被任何聚合物或聚合物材料包圍，其與如圖1之半導體元件之結構不同。在某些實施例中，部分113c與第二導線重佈層113之一延長部113d耦合。在某些實施例中，延長部113d設在封裝物107之上表面107c及部分113c上。在某些實施例中，延長部113d設在第二聚合物109內。
在某些實施例中，部分113c設在延長部113d中心之下，藉此第二導線重佈層113為對稱且為T字形。在某些實施例中，第二導線重佈層113之部分113c之一高度Hportion實質上等於封裝物107之突出部107a之一高度Hprotruded，藉此第一導電柱104之上表面104a與第二導線重佈層113之部分113c之一上表面113e位在一實質上相同高度。突出部107a之高度Hprotruded補償部分113c之高度Hportion。因此，第一導線重佈層112之端部112b亦與第二導線重佈層113之延長部113d位在實質上相同高度，且端部112b及延長部113d兩者皆設在第二聚合物109內。
圖3為半導體元件100之一實施例。半導體元件100包含一 晶粒102、一晶粒墊102a、一鈍化物103、一封裝物107、一突出部107a、一第一導電柱104、一第二導電柱106、一第一聚合物105、一第二聚合物109、一第一導線重佈層112、一第二導線重佈層113、一第一延伸部112a、一第二延伸部113a、一第一凹部108、一第二凹部110、一第三凹部111、一連接墊114及一凸塊115，其係類似於如圖1之結構配置。
在某些實施例中，第二延伸部113a與第二導電柱106之上表面106b耦合。在某些實施例中，在第二導電柱106之上表面106b與第二導電柱106之側壁106a間有一角度θ。角度θ位在第二導電柱106內部。在某些實施例中，角度θ大於90度，藉此第二導電柱106之上表面106b呈凸面狀朝向封裝物107之一上表面107c。在某些實施例中，角度θ約100度至約130度。圖4為半導體元件100之一實施例。半導體元件100包含一晶粒102、一晶粒墊102a、一鈍化物103、一封裝物107、一突出部107a、一第一導電柱104、一第二導電柱106、一第一聚合物105、一第二聚合物109、一第一導線重佈層112、一端部112b、一第二導線重佈層113、一延長部113d、一部分113c、一連接墊114及一凸塊115，其係類似於如圖2之結構配置。
在某些實施例中，部分113c與第二導電柱106之上表面106b耦合。在某些實施例中，在第二導電柱106之上表面106b與第二導電柱106之側壁106a間有一角度θ。角度θ位在第二導電柱106內部。在某些實施例中，角度θ大於90度，藉此第二導電柱106之上表面106b呈凸面狀朝向封裝物107之一上表面107c。在某些實施例中，角度θ約100度至約130度。
圖5為半導體元件100之一實施例。半導體元件100包含一晶粒102、一晶粒墊102a、一鈍化物103、一封裝物107、一突出部107a、一第一導電柱104、一第二導電柱106、一第一聚合物105、一第二聚合物109、一第一導線重佈層112、一第二導線重佈層113、一第一延伸部112a、一第二延伸部113a、一第一凹部108、一第二凹部110、一第三凹部111、一連接墊114及一凸塊115，其係類似於如圖1或3之結構配置。
在某些實施例中，第二延伸部113a與第二導電柱106之上表面106b耦合。在某些實施例中，在第二導電柱106之上表面106b與第二導電柱106之側壁106a間有一角度θ。角度θ位在第二導電柱106內部。在某些實施例中，角度θ小於90度，藉此第二導電柱106之上表面106b呈凹面狀朝向第二導電柱106之一下表面106d。在某些實施例中，角度θ約20度至約80度。
圖6為半導體元件100之一實施例。半導體元件100包含一晶粒102、一晶粒墊102a、一鈍化物103、一封裝物107、一突出部107a、一第一導電柱104、一第二導電柱106、一第一聚合物105、一第二聚合物109、一第一導線重佈層112、一端部112b、一第二導線重佈層113、一延長部113d、一部分113c、一連接墊114及一凸塊115，其係類似於如圖2或4之結構配置。
在某些實施例中，部分113c與第二導電柱106之上表面106b耦合。在某些實施例中，在第二導電柱106之上表面106b與第二導電柱106之側壁106a間有一角度θ。角度θ位在第二 導電柱106內部。在某些實施例中，角度θ小於90度，藉此第二導電柱106之上表面106b呈凹面狀朝向第二導電柱106之一下表面106d。在某些實施例中，角度θ約20度至約80度。
在本發明中，製造一半導體元件之一方法亦被揭露。在某些實施例中，一半導體元件由方法200所形成。方法200包含若干程序，且說明及圖示並非用以限制程序的次序。圖7為製造一半導體元件之一方法200之一實施例。方法200包含若干程序(201、202、203、204、205、206、207、208、209、210、211、212、213、214、215、216、217、218及219)。
在程序201中，一載體101被提供如圖7A。在某些實施例中，載體101包含矽、陶瓷、銅或其他。在某些實施例中，載體101為圓形。在程序202中，一晶粒102被設置如圖7B。在某些實施例中，晶粒102為片狀物包含半導體材料，且被裝配特定功能的電路。
在程序203中，晶粒墊102a被設置於晶粒如圖7C。晶粒墊102a被形成在晶粒102之一表面102b上。在某些實施例中，晶粒墊102a被配置與晶粒102外部之一電路電性連接。在程序204中，一鈍化物103被設置在晶粒102及晶粒墊102a之上如圖7D。鈍化物103覆蓋晶粒墊102a，並設於晶粒102之表面102b。
在程序205中，某些鈍化物103被移除以形成一開口103a如圖7E。在某些實施例中，在晶粒墊102a之上表面102c之上的某些鈍化物103藉由蝕刻程序移除，以暴露晶粒墊102a之上 表面102c並形成開口103a。在某些實施例中，開口103a自鈍化物103之上表面103b延伸至晶粒墊102a之上表面102c。
在程序206中，第一導電柱104被設置在晶粒墊102a及鈍化物103之上如圖7F。在某些實施例中，第一導電柱104充填開口103a，並形成在鄰近於開口103a之鈍化物103之上表面103b。在某些實施例中，第一導電柱104自晶粒墊102a之上表面102c之一暴露部分延伸至半導體元件100之一頂部。在某些實施例中，第一導電柱104實質上為垂直的，且被晶粒墊102a所支撐。在某些實施例中，第一導電柱104係藉由不同的方法設置，例如電鍍、濺鍍或其他。在某些實施例中，第一導電柱104包含金屬，例如銅。
在程序207中，第二導電柱106被鄰設在晶粒102如圖7G。第二導電柱106垂直延伸至半導體元件100之頂部。在某些實施例中，第一導電柱104之上表面104a在一高度實質上高於第二導電柱106之上表面106b。在某些實施例中，第二導電柱106係藉由不同的方法設置，例如電鍍、濺鍍或其他。在某些實施例中，第二導電柱106包含金屬，例如銅。
在程序208中，一第一聚合物105被設置在第一導電柱周圍104如圖7H。在某些實施例中，第一聚合物105包圍第一導電柱104。第一聚合物105被配置以絕緣第一導電柱104。在某些實施例中，第一聚合物105包含聚合材料，例如環氧化物、聚酰亞胺、聚苯並噁唑(PBO)、阻焊劑(SR)、ABF薄膜及類似物。
在程序209中，一封裝物107被設置在半導體元件100之頂 部之上如圖7I。在某些實施例中，封裝物107被設置在第一導電柱104、第二導電柱106及晶粒102之上。封裝物107封裝第一導電柱104、第二導電柱106、晶粒102、晶粒墊102a、鈍化物103及第一聚合物105。在某些實施例中，封裝物107被配置以自周圍環境保護及隔絕元件。
在程序210中，某些封裝物107係被移除如圖7J。在某些實施例中，封裝物107的某些部分藉由不同的方法，例如研磨、蝕刻或其他，自封裝物107之頂部被移除。在某些實施例中，封裝物107沿其高度被磨平的，藉此封裝物107之一上表面107c係與第一導電柱104之一上表面104a在一實質上相同的高度。在某些實施例中，第二導電柱106之一上表面106b經過研磨程序仍被封裝物107所覆蓋。
在程序211中，封裝物107之一第一凹部108被形成如圖7K。在某些實施例中，第一凹部108係由不同的方法所形成，例如蝕刻或雷射鑽孔。第二導電柱106之一上表面106b之上的某些封裝物107係被移除以暴露一些上表面106b，並形成一突出部107a。在某些實施例中，第一凹部108自封裝物107之上表面107c延伸至第二導電柱106之上表面106b。
在某些實施例中，突出部107a被鄰設於第二導電柱106之一周圍106c。在某些實施例中，突出部107a突出自第二導電柱106之側壁106a。在某些實施例中，突出部107a自側壁106a延伸至封裝物107之突出部107a之一側壁107b。
在程序212中，一第二聚合物109被設置在封裝物107、第一導電柱104、第二導電柱106及第一聚合物105之上如圖 7L。在某些實施例中，第二聚合物109充填第一凹部108並覆蓋半導體元件100之頂部。在某些實施例中，第二聚合物109包含聚合材料，例如環氧化物、聚酰亞胺、聚苯並噁唑(PBO)、阻焊劑(SR)、ABF薄膜及類似物。
在程序213中，一第二凹部110及一第三凹部111分別被形成在第一導電柱104之上表面104a及第二導電柱106之上表面106b如圖7M。在某些實施例中，在上表面104a及上表面106b之上的一些第二聚合物109藉由蝕刻被移除。
在某些實施例中，第二凹部110自第二聚合物109之一上表面109a延伸至第一導電柱104之上表面104a。在某些實施例中，第三凹部111第二聚合物109之上表面109a延伸至第二導電柱106之上表面106b。在某些實施例中，第二凹部110及第三凹部111分別為錐狀結構。
在某些實施例中，第三凹部111被第一凹部108所包圍。在某些實施例中，一些第二聚合物109被突出部107a及第一凹部108所包圍。突出部107a包圍第一凹部108、一些第二聚合物109及第三凹部111。
在程序214中，一第一導線重佈層(RDL)112及一第二導線重佈層113被設置如圖7N。在某些實施例中，第一導線重佈層112及第二導線重佈層113藉由電鍍或濺鍍被設在第二聚合物109。在某些實施例中，第一導線重佈層112包含一第一延伸部112a自第二聚合物109之上表面109a延伸至第一導電柱104之上表面104a。第一延伸部112a沿第二凹部110設置。第一導線重佈層112經由上表面104a及第一延伸部112a與第一導電柱 104電性連接。
在某些實施例中，第二導線重佈層113包含一第二延伸部113a自第二聚合物109之上表面109a延伸至第二導電柱106之上表面106b。第二延伸部113a沿第三凹部111設置。第二導線重佈層113經由上表面106b及第二延伸部113a與第二導電柱106電性連接。在某些實施例中，第二延伸部113a被突出部107a及第一凹部108所包圍。
在程序215中，第三聚合物116被設置如圖7P。在某些實施例中，第三聚合物116被設在第一導線重佈層112、第二導線重佈層113及第二聚合物109上。第三聚合物116覆蓋半導體元件100之頂部。在某些實施例中，第三聚合物116包含聚合材料，例如環氧化物、聚酰亞胺、聚苯並噁唑(PBO)、阻焊劑(SR)、ABF薄膜及類似物。
在程序216中，一通孔117被形成及一連接墊114被設置如圖7Q。在某些實施例中，通孔117藉由移除第一導線重佈層112之上的一些第三聚合物116來形成。在某些實施例中，一些第三聚合物116藉由蝕刻去除以形成通孔117。在某些實施例中，通孔117為錐狀結構。在某些實施例中，通孔117自第三聚合物116之一上表面116a延伸至第一導線重佈層112之一端部112b。
在某些實施例中，連接墊114被形成在第一導線重佈層112之端部112b及第三聚合物116之上。在某些實施例中，連接墊114充填通孔117，並自第三聚合物116之上表面116a延伸至第一導線重佈層112之端部112b，藉此連接墊114與第一導線 重佈層112電性連接。在某些實施例中，連接墊114為凸塊底層冶金(under bump metallrugy,UBM)墊，其為一可焊表面以容納凸塊並電性連接連接墊114與晶粒102外部之電路。
在程序217中，凸塊115被設在連接墊114如圖7R。在某些實施例中，凸塊115為焊料凸塊、焊球、焊膠或其他。在某些實施例中，凸塊115被配置以與另一晶粒之一墊部、另一基板或另一半導體封裝連接。在某些實施例中，凸塊115為一導電凸塊或一導電接點。在某些實施例中，晶粒墊102a經由第一導電柱104、第一導線重佈層112及連接墊114與凸塊115電性連接。
在程序218中，載體101自半導體元件100被移除如圖7S。在某些實施例中，半導體元件100為了後續程序自載體101被分離。
在程序219中，半導體元件100被翻轉並與另一晶粒或另一封裝連接如圖7T。。在某些實施例中，半導體元件100被翻轉，藉此凸塊115面向下方。在某些實施例中，半導體元件100藉由一晶粒凸塊403與另一晶粒401連接，以成為一半導體封裝400。半導體元件100經由晶粒凸塊403來連接晶粒401上之晶粒墊402與第二導電柱106，以與晶粒401電性連接。在某些實施例中，晶粒401包含數個晶粒墊402，藉此晶粒墊402經由數個晶粒凸塊403對應地與半導體元件100之數個導電構件連接。
在某些實施例中，半導體元件100藉由一封裝凸塊與另一封裝連接，以成為一層疊封裝(package on package,PoP)。在某些 實施例中，半導體元件100經由封裝凸塊連接第二導電柱106與另一封裝上之一封裝墊，以與另一封裝電性連接。在某些實施例中，半導體元件100之數個導電構件經由數個封裝凸塊對應地與另一封裝之數個封裝墊連接，以成為層疊封裝。
圖8為製造一半導體元件之一方法300之一實施例。方法300包含若干程序(301、302、303、304、305、306、307、308、309、310、311、312、313、314、315、316、317、318、319及320)。在某些實施例中，在圖8A至圖8K之程序301-311與在圖7A至圖7K之程序201-211分別類似。
在程序312中，一第一導線重佈層112及一第二導線重佈層113分別被設在第一導線柱104之上表面104a及第二導線柱106之上表面106b如圖8L。在某些實施例中，第一導線重佈層112及第二導線重佈層113藉由電鍍或濺鍍被設置。
在某些實施例中，第一導線重佈層112之一端部112b直接連接至上表面104a，且第一導線重佈層112在上表面104a上平行延伸，並被設置在上表面104a及第一聚合物105之一上表面105a。在某些實施例中，第一凹部108被第二導線重佈層113之一部分113c填滿。部分113c自封裝物107之上表面107c延伸至第二導電柱106之上表面106b。在某些實施例中，第二導線重佈層113之一延長部113d被設在部分113c之上及封裝物107上。在某些實施例中，部分113c設在延長部113d中心之下，藉此第二導線重佈層113為T字形。
在程序313中，一第二聚合物109被設置如圖8M。在某些實施例中，第二聚合物109覆蓋第一導線重佈層112、第二導 線重佈層113、封裝物107及第一聚合物105。
在程序314中，第二凹部110被形成如圖8N。在某些實施例中，第二凹部110藉由蝕刻形成。在某些實施例中，第二凹部110自第二聚合物109之上表面109a延伸至第一導線重佈層112。
在程序315中，一第三導線重佈層118被設在第二聚合物109及第一導線重佈層112上如圖8P。在某些實施例中，第三導線重佈層118藉由電鍍或濺鍍設置。第三導線重佈層118被設在第二凹部110內，並在第二聚合物109之上表面109a上。
在程序316中，一第三聚合物116被設置如圖8Q。程序316類似於圖7P之程序215。在程序317中，一通孔117被形成及一連接墊114被設置如圖8R。程序317類似於圖7Q之程序216。在程序318中，一凸塊115被設在連接墊114如圖8S。程序318類似於圖7R之程序217。
在程序319中，載體101自半導體元件100被移除如圖8T。程序319類似於圖7S之程序218。在程序320中，半導體元件被翻轉，並與另一晶粒或另一封裝連接如圖8U。程序320類似於圖7T之程序219。
本發明之方法及技術特徵已在以上的實施例及說明中充分地描述。應理解的是，任何未脫離本發明之精神的修正或改變仍應被本發明之保護範圍所涵蓋。
再者，本申請之範圍不應被說明書中所描述製程、機構、製造及物質組成、手段、方法及步驟之特定實施例所限制。相同領域具有通常知識者應能瞭解，由本發明所揭露之已存在的或 即將發展之製程、機構、製造及物質組成、手段、方法或步驟，執行實質上相同的功能或達成實質上相同的結果如於此描述之相對應的實施例，係可依據本發明被實用化。
據此，附加之請求項係用以包含例如製程、機構、製造及物質組成、手段、方法或步驟等申請專利範圍於其內。另外，各請求項構成一不同的實施例，不同請求項及實施例之組合包含在本發明之申請專利範圍內。
100‧‧‧半導體元件
102‧‧‧晶粒
102a‧‧‧晶粒墊
102b‧‧‧表面
102c‧‧‧上表面
102d‧‧‧側壁
103‧‧‧鈍化物
103a‧‧‧開口
104‧‧‧第一導電柱
105‧‧‧第一聚合物
106‧‧‧第二導電柱
106a‧‧‧側壁
106b‧‧‧上表面
106c‧‧‧周圍部分
107‧‧‧封裝物
107a‧‧‧突出部
107c‧‧‧上表面
108‧‧‧第一凹部
109‧‧‧第二聚合物
109a‧‧‧上表面
110‧‧‧第二凹部
112‧‧‧第一導線重佈層
113‧‧‧第二導線重佈層
114‧‧‧連接墊
115‧‧‧凸塊
Hsecond post‧‧‧高度
Wsecond post‧‧‧寬度

Claims (10)

  1. 一種半導體元件，包含：一晶粒；一導電柱，其係鄰設於該晶粒；及一封裝物，其係圍繞該導電柱及該晶粒；其中，該封裝物包含一突出部係突出自該導電柱之一側壁，並設置於該導電柱之一上表面，且圍繞與該導電柱電性耦接之一導線重佈層(RDL)之一部分。
  2. 如請求項1之半導體元件，其中該封裝物之一上表面係在一高度實質上高於該導電柱之該上表面。
  3. 如請求項1之半導體元件，其中該封裝物之該突出部包含一凹部，該凹部自該封裝物之一上表面往該導電柱之該上表面延伸，或其中該封裝物之該突出部係自該導電柱之該側壁突出約10um至50um。
  4. 如請求項1之半導體元件，其中在該導電柱且介於該導電柱之該上表面及該導電柱之該側壁間之一角度係約30度至約130度，或其中該導電柱之該上表面係為一凸狀朝向該封裝物之一上表面或為一凹狀朝向該導電柱之一底表面。
  5. 如請求項1之半導體元件，其中該封裝物之該突出部為一梯狀結構，或其中該封裝物具有約50um至約500um之一高度。
  6. 一種半導體元件，包含：一晶粒；一第一導電柱，其係設置於該晶粒之一墊部； 一第一導線重佈層(RDL)，其係設置於該第一導電柱，並包含一第一延伸部與該第一導電柱之一上表面耦接；一第二導電柱，其係鄰設於該晶粒；一封裝物，其係包含一凹部，並圍繞該第二導電柱及該晶粒；及一第二導線重佈層，其係包含一第二延伸部與該第二導電柱之一上表面耦接，並被該封裝物之該凹部圍繞。
  7. 如請求項6之半導體元件，其中該第二導線重佈層之該第二延伸部之一高度係實質上大於該第一導線重佈層之該第一延伸部之一高度，或其中該第二導電柱之一寬度係實質上大於該第二導線重佈層之該第二延伸部之一寬度。
  8. 如請求項6之半導體元件，其中該封裝物之該凹部係圍繞一聚合物之一部分、該第一導線重佈層之該第一延伸部或該第二導線重佈層之該第二延伸部。
  9. 一種製造半導體元件之方法，包含：設置一晶粒；設置一導電柱鄰近於該晶粒；設置一封裝物於該導電柱及該晶粒之上；自該封裝物之一頂部移除該封裝物之一些部分；形成該封裝物之一凹部於該導電柱之一上表面之上；及設置一導電材料在該封裝物之該凹部內而形成一導線重佈層(RDL)。
  10. 如請求項9之方法，其中該凹部具有一寬度小於該導電柱之一寬度。
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