TWI528364B - 半導體記憶體裝置 - Google Patents

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Description

半導體記憶體裝置
本發明係相關於半導體裝置、半導體記憶體裝置、及其周邊電路。此外，本發明係相關於半導體記憶體裝置之驅動方法。
近年來，對非揮發性半導體記憶體裝置的需要已明顯增加，因為其具有例如甚至在當關掉電力時資料仍不會被拭除之有利點。在立刻能夠電子式拭除資料之非揮發性半導體記憶體裝置的快閃記憶體中，一記憶體胞格係可使用一電晶體來形成；如此，可增加記憶體的容量。此種快閃記憶體被預期用來取代磁碟等等。
在上述非揮發性半導體記憶體裝置中，包括具有浮動閘之MOS電晶體的記憶體胞格係配置成矩陣，以形成記憶體胞格陣列。電荷累積在浮動閘中，以便改變MOS電晶體的臨界值。臨界值的此變化被儲存作資料。當電荷累積在浮動閘中時，高電場係形成在字元線與形成於基板中的阱之間；如此，滲透絕緣膜之電流從阱流動。結果，電荷累積在浮動閘中。
通常，經由訊號線將記憶體胞格單元連接至外部電路，及感測放大器鎖定電路係設置在其間。專利文件1等等揭示此種結構的例子。圖19圖解習知非揮發性半導體記憶體裝置的電路組態。圖19之電路包括正反電路(FF電路)203。FF電路203包括由時脈訊號CK和CKB(CK的反相訊號)控制之時脈反相器電路201和時脈反相器電路202，如此具有臨時保持寫入資料和讀取資料之功能。此外，圖19之電路包括預充電電晶體215，其係使用p電晶體所形成，及在讀取記憶體胞格的資料中當執行預充電操作時接通而當未執行預充電操作時關閉。圖19之電路亦包括傳輸電路213，其連接到位元線214和FF電路203的位元線214側上的節點204；以及行閘極206，其連接到與FF電路203的位元側相反之側邊上的節點205、資料訊號線207、及資料反轉訊號線208，及受行控制訊號線209控制。記憶體胞格單元210和記憶體胞格單元211連接到位元線214。沒有特別限制連接到位元線214的記憶體胞格單元212中之記憶體胞格單元的數目。需注意的是，為了簡化，在此圖式中只圖解連接到一位元線的記憶體胞格單元；然而，在實際上使用之非揮發性半導體記憶體裝置中，記憶體胞格被列陣，及圖19所示之例子的電路之數目對應於位元線的數目。
在圖19之電路組態中，在資料寫入時，從訊號線將資料傳送經過行閘極206，及臨時保持在FF電路203中。然後，經由位元線傳送欲寫入之所保持的資料到記憶體胞格。在某些例子中，當施加高電位到位元線時將資料“1”儲存在記憶體胞格中，及當施加低高電位到位元線時將資料“0”儲存在記憶體胞格中。在資料讀取時，記憶體胞格的資料被臨時保持在FF電路203中，及經由訊號線將所保持的資料傳送經過行閘極206到外部電路。以此方式，讀取資料。在某些例子中，當資料“0”儲存在記憶體胞格中時位元線具有高電位，而當資料“1”儲存在記憶體胞格中時位元線具有低電位。也就是說，資料讀取時及資料寫入時之位元線的電位彼此反相。需注意的是，在某些例子中，資料讀取時所設定及資料寫入時所設定之電位位準彼此不同。
另一方面，使用氧化物半導體作為半導體材料製造電晶體及應用到電子裝置或光學裝置之技術已引起注意。例如，使用氧化鋅或In-Ga-Zn-O基的化合物作為半導體材料製造電晶體及被使用作為影像顯示裝置的切換元件等等之技術已引起注意。
使用此種氧化物半導體在玻璃基板、塑膠基板等等之上所製造的電晶體被預期應用到顯示裝置及電子裝置，諸如液晶顯示裝置、電致發光顯示器(亦稱作EL顯示器)、及電子紙等(見非專利文件1)。
[參考]
[專利文件]
[專利文件1]日本已出版專利申請案號H7-122092
[非專利文件]
[非專利文件1]Kamiya、Nomura、及Hosono之“非晶氧化物半導體之載子運送特性和電子結構：現狀”，KOTAI BUTSURI(固態物理)2009、第44冊，第621-633頁。
一些應用需要將儲存在一記憶體區的資料拷貝到另一記憶體區。在習知電路組態中，當在沒有任何動作之下將保持在感測放大器鎖定電路的一記憶體中之資料寫入另一記憶體時，寫入反相資料。因此，在習知電路組態中，需要下面處理：將資料拷貝到外部裝置及反相，然後保持在感測放大器電路中，及寫入。因此，需要設置用以反相資料之裝置作為外部裝置。此外，其具有花費大量時間從記憶體電路讀取資料、將其轉移到外部電路、將其反相、及執行寫入操作的問題。在每一頁拷貝資料之例子中(此處理被稱作拷貝回來)，其花費更多時間。
本發明的一實施例之目的在於設置非揮發性記憶體裝置，其能夠在未使用外部電路之下拷貝記憶體資料。本發明的一實施例之另一目的在於設置非揮發性半導體記憶體裝置，其實現大幅減少拷貝記憶體資料的操作時間耗損。本發明的一實施例之另一目的在於設置非揮發性半導體記憶體裝置，其每一頁立刻拷貝記憶體資料。本發明的一實施例之另一目的在於設置具有低電力耗損之非揮發性半導體記憶體裝置。本發明的一實施例之另一目的在於設置具有小電路面積之非揮發性半導體記憶體裝置。需注意的是，這些目的的說明不包括其他目的的存在。需注意的是，本發明的一實施例不一定達成上列所有目的。從說明書、圖式、申請專利範圍等等的說明可更明白和可衍生出其他目的。
本發明的一實施例為半導體記憶體裝置，其包括記憶體胞格；位元線，係連接到記憶體胞格的第一端子；預充電電路，其連接到位元線，及在資料讀取時以預定電位來預充電位元線；資料保持電路，係包括臨時保持讀取自記憶體胞格的資料或寫入記憶體胞格的資料之電容器；以及反相資料輸出電路，其將保持在資料保持電路中之資料的反相資料輸出到位元線。資料保持電路保持資料在連接到電晶體的節點和電容器中。反相資料輸出電路包括用以控制保持在資料保持電路中之資料的反相資料之輸出的機構。
在上述中，電晶體包括氧化物半導體。
本發明的一實施例為半導體記憶體裝置，其包括記憶體胞格；位元線，係連接到記憶體胞格的第一端子；第一電晶體；第二電晶體；電容器；以及反相資料輸出電路，其將保持在電容器中之資料的反相資料輸出到位元線。第一電晶體的第一端子連接到第一電力供應線，而第一電晶體的第二端子連接到位元線。第二電晶體的第一端子連接到位元線，而第二電晶體的第二端子連接到電容器的第一端子。電容器的第二端子連接到第二電力供應線。反相資料輸出電路包括用以控制保持在電容器中之資料的反相資料之輸出的機構。
本發明的一實施例為半導體記憶體裝置，其包括記憶體胞格；位元線，係連接到記憶體胞格的第一端子；第一電晶體；第二電晶體；第三電晶體；電容器；以及反相資料輸出電路，其將保持在電容器中之資料的反相資料輸出到位元線。第一電晶體的第一端子連接到第一電力供應線，而第一電晶體的第二端子連接到位元線。第三電晶體的第一端子連接到位元線，而第三電晶體的第二端子連接到第二電晶體的第一端子。第二電晶體的第二端子連接到電容器的第一端子。電容器的第二端子連接到第二電力供應線。反相資料輸出電路包括用以控制保持在電容器中之資料的反相資料之輸出的機構。
在上述中，第二電晶體包括氧化物半導體。
在上述中，半導體記憶體裝置包括重設電路，其重設電容器，以便電容器具有預定電位。
在上述中，重設電路包括包括氧化物半導體之第四電晶體。
根據本發明的一實施例，可設置半導體記憶體裝置，其能夠在未使用外部電路之下拷貝記憶體資料。根據本發明的另一實施例，可設置半導體記憶體裝置，其實現大幅減少拷貝記憶體資料的操作時間耗損。根據本發明的另一實施例，可設置半導體記憶體裝置，其每一頁立刻拷貝記憶體資料。根據本發明的另一實施例，可設置具有低電力消耗之半導體記憶體裝置。根據本發明的另一實施例，可設置具有小電路面積之半導體記憶體裝置。
下面，將參考附圖說明本發明的實施例。然而，可以許多不同模式實行本發明，及精於本技藝之人士應容易明白，在不違背本發明的目的和範疇之下，可以各種方式修改本發明的模式和細節。因此，本發明不被闡釋作侷限於實施例的發明。需注意的是，在下述之圖式中，以相同參考號碼代表相同部位或具有類似功能的部位，及將省略其重複說明。需注意的是，一實施例所說明者(或其部分)可應用到、組合、或切換同一實施例的其他內容及/或另一實施例或其他實施例所說明者(或其部分)。需注意的是，在各個實施例中，實施例所說明的內容為參考各種圖式所說明之內容或以此說明書所說明的正文所說明之內容。此外，藉由組合一實施例所說明之圖式(或其部分)與圖式的另一部分，可形成同一實施例所說明之不同圖式(或其部分)，及/或一或複數個不同實施例所說明之圖式(或其部分)，更多圖式。
需注意的是，充作源極和汲極之兩電極包括在一電晶體中；在本發明中，依據這些電極之間的電位差來決定它們的哪一個充作源極(或汲極)。因此，難以定義哪一個是源極(或汲極)。因此，在此說明書中，在某些例子中，充作源極和汲極之兩電極被稱作第一端子和第二端子，第一電極和第二電極，或第一區和第二區。
具有相同極性及串聯連接且其閘極彼此連接之複數個電晶體被稱作多閘極電晶體。在本發明中，多閘極電晶體被視作充作一電晶體，及在某些例子中，多閘極電晶體的兩端中之兩電極被稱作第一端子和第二端子，第一電極和第二電極，或第一區和第二區。也就是說，本發明所說明的電晶體可以是一電晶體或多閘極電晶體。
在某些例子中，電路操作需要至少兩不同位準的電位。在此說明書中，例如，高電位電力供應被稱作VDD，而低電位電力供應被稱作VSS。另外，在某些例子中，高電位位準被稱作H、H訊號、H電位、H電壓、H位準，而低電位位準被稱作L、L訊號、L電位、L電壓、L位準。在此說明書中，兩不同位準的電位被用於電路操作的說明；然而，三或更多不同位準的電位可被用於電路操作。另外，一電路中之高電位位準不同於另一電路中之高電位位準。低電位位準也如此。此外，一操作中之高電位位準不同於另一操作中之高電位位準。低電位位準也如此。
需注意的是，在此說明書等等中，當明確說明連結X及Y時，電連接X及Y之例子、功能上連接X及Y之例子、及直接連接X及Y之例子包括在內。此處，X及Y的每一個代表物體(如、裝置、元件、電路、佈線、電極、端子、導電膜、或層)。因此，另一元件可設置在具有圖式和正文所示之連接關係的元件之間，並未限制預定連接關係，例如，圖式和正文所示之連接關係。
例如，在電連接X及Y之例子中，賦能X及Y之間的電連接之一或多個元件(如、開關、電晶體、電容器、感應器、電阻器、及/或二極體)可連接在X及Y之間。
例如，在功能上連接X及Y之例子，賦能X及Y之間的功能連接之一或多個電路(如、邏輯電路，諸如反相器、NAND電路、或NOR電路等；訊號變換器電路，諸如D/A變換器電路、A/D變換器電路、或γ校正電路等；電位位準變換器，諸如電力供應電路(如、dc-dc變換器、升壓dc-dc變換器、或降壓dc-dc變換器)、或用以改變訊號的電位位準之位準位移器電路等；電壓源；電流源；切換電路；放大器電路，諸如能夠增加訊號振幅、電流量等等之電路、運算放大器、微分放大器電路、源極隨耦器電路、或緩衝器電路等；訊號產生電路；記憶體電路；及/或控制電路)可連接在X及Y之間。需注意的是，例如，當輸出自X的訊號被傳送至Y時，即使另一電路設置在X及Y之間，仍可說是X及Y在功能上連接。
需注意的是，當明確說明連接X及Y時，電連接X及Y之例子(即、連接X及Y，具有另一元件或另一電路設置在其間之例子)，功能性連接X及Y之例子(即，X及Y功能性連接設置在其間的另一電路)，及直接連接X及Y之例子(即、連接X及Y，未具有另一元件或另一電路設置在其間之例子)包括在其內。也就是說，當明確說明電連接X及Y時，說明與只明確說明連接X及Y之例子相同。
[實施例1]
將參考圖1說明根據本發明的一實施例之電路組態。
圖1所示為包括電晶體101之資料保持電路107，充作反相資料輸出電路118之三態反相器電路102，及電容器103；預充電電晶體117；位元線116；記憶體胞格單元112；及記憶體胞格單元113。此外，圖解行閘極109、行閘極控制線110、及資料訊號線111。此外，圖解節點106及節點108。
電晶體101傳送和保持從資料訊號線111傳送經過行閘極109到記憶體胞格的欲寫入之資料，以及從記憶體胞格傳送到節點106的欲讀取之資料。在圖1電晶體101被圖解作n通道電晶體；然而，其可以是p通道電晶體。
電荷累積在電容器103中。此處，電容器103的電容值被定義作C11，及電晶體101的閘極電容值被定義作C21。在滿足關係C11<C21之例子中，當開通電晶體101以便電荷累積在電容器103中而後在完成充電之後關閉電晶體101時，具有節點106的電位明顯減少的可能，因為電容器103中的電荷受電晶體101的閘極電容影響。因此，滿足關係C11>C21較佳。電容器103的一端連接到供應恆定電位之電力供應線較佳。
充作反相資料輸出電路118之三態反相器電路102將保持在節點106中之資料的反相資料輸出到節點108。此處，“三態反相器電路”意指能夠藉由輸入控制訊號EN和控制訊號EN的反相訊號之反相控制訊號ENB來控制活化和非活化的反相器電路。三態反相器電路102在有源狀態中輸出反相資料，及在非有源狀態中未輸出資料，因為其在高阻抗狀態中。
圖2圖解三態反相器電路102的電路組態之一例子。串聯連接p通道電晶體181、p通道電晶體182、n通道電晶體183、及n通道電晶體184。p通道電晶體181的第一端子連接到供應高電位VDD之佈線，及n通道電晶體184的第二端子連接到供應低電位VSS之佈線。輸入訊號IN輸入到p通道電晶體182的閘極和n通道電晶體183的閘極。p通道電晶體182的第二端子和n通道電晶體183的第一端子充作輸出端子。控制訊號EN輸入到p通道電晶體181的閘極，及反相控制訊號ENB輸入到n通道電晶體184的閘極。當L訊號被輸入作為控制訊號EN時(當H訊號被輸入作為反相訊號ENB時)，三態反相器電路102變成有源狀態，以便輸出反相資料。當H訊號被輸入作為控制訊號EN時(當L訊號被輸入作為反相訊號ENB時)，三態反相器電路102變成非有源狀態，以便不輸出資料。
三態反相器電路102藉由控制訊號EN控制是否將資料保持電路107的輸出資料傳送到記憶體胞格單元114或資料訊號線111。寫入操作及讀取操作時所設定的高電位VDD可具有不同的電位位準。同樣地，寫入操作及讀取操作時所設定的低電位VSS可彼此不同。
未特別限制連接到位元線之記憶體胞格單元114中的記憶體胞格單元數目。記憶體胞格114可具有NAND型記憶體胞格結構或NOR型記憶體胞格結構。另外，只要形成半導體記憶體裝置，並未特別限制電路組態。
預充電電晶體117具有以預定電位充電位元線116之功能。例如，在從記憶體胞格讀取資料之前，預充電電晶體117被用於預充電等等。在圖1預充電電晶體117被圖解作p通道電晶體；然而，其可以是n通道電晶體。
在圖19所示之習知電路圖中，資料訊號線207和資料反轉訊號線208連接到FF電路203的輸入端子和輸出端子，以便在最初狀態中防止FF電路203的兩端子之資料不穩定。在此實施例中，資料保持電路107被用於取代FF電路203，以便可省略一資料訊號線。
資料訊號111經由行閘極109連接到節點108。藉由行閘極控制線110控制行閘極109的開/關。在圖1行閘極109被圖解作n通道電晶體；然而，其可以是p通道電晶體。
在資料寫入時，經由行閘極109從資料訊號線111傳送資料，及臨時保持在資料保持電路107中。然後，從反相資料輸出電路118輸出所保持的資料，欲傳送到位元線。以此種方式，將資料寫至記憶體胞格。在某些例子中，當施加高電位到位元線時，資料“1”儲存在記憶體胞格中，當施加低電位到位元線時，資料“0”儲存在記憶體胞格中。在資料讀取時，將記憶體胞格的資料臨時保持在資料保持電路107中，及從反相資料輸出電路118輸出所保持的資料。然後，經由行閘極109將其從資料訊號線111傳送到外部電路。以此種方式，讀取資料。在某些例子中，當資料“0”儲存在記憶體胞格中時位元線的電位高，及當資料“1”儲存在記憶體胞格中時位元線的電位低。也就是說，在資料讀取和資料寫入時之位元線的電位彼此反相。需注意的是，在某些例子中，資料讀取和資料寫入時所設定的電位位準彼此不同。
利用此實施例的結構，能夠將讀取自記憶體胞格單元的資料保持在資料保持電路107中，及輸出反相資料到位元線116。因此，在寫入資料到另一記憶體胞格時，可在未轉移資料到外部電路之下寫入未反相的資料。因為資料未轉移到外部電路，所以可縮短拷貝資料所需的時間。此外，因為未使用外部電路，所以可減少電力消耗。
需注意的是，在此說明書等等中，甚至當未指定連接主動元件(如、電晶體或二極體)、被動元件(如、電容器或電阻器)等等的所有端子之部位時，精於本技藝之人士仍能夠構成本發明的一實施例。尤其是，在連接端子的部位數目是複數之例子中，不需要指定連接端子之部位。因此，在某些例子中，只藉由指定連接主動元件(如、電晶體或二極體)、被動元件(如、電容器或電阻器)等等之端子的僅僅一些之部位就能夠構成本發明的一實施例。
需注意的是，在此說明書等等中，當指定至少電路的連接部時，精於本技藝之人士能夠指定本發明。而且，當指定至少電路的功能時，精於本技藝之人士能夠指定本發明。如此，當指定電路的連接部時，甚至當未指定電路的功能時，電路仍被揭示作為本發明的一實施例，及可構成本發明的一實施例。而且，當指定電路的功能時，甚至當未指定電路的連接部時，電路仍被揭示作為本發明的一實施例，及可構成本發明的一實施例。
[實施例2]
將參考圖3、圖4、與圖5A及5B說明不同於實施例1之根據電路組態的本發明之一實施例的電路組態。
作為反相資料電路輸出電路118，可如圖3所示一般使用反相器171和電晶體172來取代三態反相器電路102。在圖3電晶體172被圖解作n通道電晶體；然而，其可以是p通道電晶體。電晶體172係配置在反相器171的輸出側上較佳。藉由控制電晶體172能夠控制是否輸出節點106的訊號之反相訊號到節點108。在三態反相器電路102中，使用控制訊號EN和反相控制訊號ENB；然而，只需要一訊號來控制電晶體172。因此，能夠減少電路尺寸和電力消耗。
如圖4所示，作為反相資料輸出電路118的一部分，電晶體104可連接到三態反相器電路102的輸出端子。電晶體104控制是否傳送資料保持電路107的輸出資料到記憶體胞格或資料訊號線111。
如圖4所示，資料保持電路107可包括重設電路。例如，作為重設電路，電晶體105具有執行重設操作以便節點106具有預定電位之功能。在圖4電晶體105被圖解作n通道電晶體；然而，其可以是p通道電晶體。在圖4中，電容器103的第一端子連接到節點106，及其第二端子連接到低電位電力供應；然而，第二端子可連接到高電位電力供應。此外，電晶體105的第一端子連接到節點106，及其第二端子連接到圖4之低電位電力供應；然而，第二端子可連接到高電位電供應。在將資料帶至資料保持電路的節點106之前執行重設操作，藉以可總是執行穩定操作。
如圖4所示，傳輸電路可設置在位元線116與節點108之間。例如，使用n通道電晶體可形成傳輸電路115。傳輸電路115可控制位元線116與節點108之間的導電和非導電。藉由傳輸電路115，可個別執行記憶體胞格陣列的操作與感測放大器鎖定電路的操作；如此，可縮短操作時間。在圖4傳輸電路115被圖解作n通道電晶體；然而，其可以是p通道電晶體。
可如圖5A或圖5B所示一般連接預充電電晶體117。利用圖5A或圖5B所示之連接，不需要用以控制預充電電晶體117之訊號。可實現減少電路尺寸和電力消耗。在圖5A及5B預充電電晶體117被圖解作n通道電晶體；然而，其可以是p通道電晶體。
需注意的是，在圖1及圖4中，電晶體101、電晶體104及電晶體105被形成作稍後將說明的包括氧化物半導體之電晶體；如此，電晶體的關閉狀態漏洩小，以便能夠容易保持節點106的電位。
[實施例3]
將說明可用於本發明的一實施例之記憶體胞格單元。
包括在記憶體胞格單元中之記憶體元件可形成在非揮發性半導體記憶體裝置。在一般非揮發性半導體記憶體裝置中，包括具有浮動閘之MOS電晶體的記憶體胞格係配置成矩陣，以形成記憶體胞格陣列。電荷累積在浮動閘中，以便改變MOS電晶體的臨界值。臨界值的此變化被儲存作資料。當電荷累積在浮動閘中時，高電場係形成在字元線與形成於基板中的阱之間；如此，滲透絕緣膜之電流從阱流動。結果，電荷累積在浮動閘中。當以此種直通電流寫入資料時，寫入和拭除資料的次數約幾百次，因為絕緣膜劣化。甚至採用在記憶體的所有位址上平均執行寫入和拭除操作以使防止在一位址上連續執行寫入和拭除操作之對策的例子中，使用記憶體的次數仍至多為數十千至數百萬千。
當包括氧化物半導體之半導體記憶體裝置被用來取代包括具有浮動閘的MOS電晶體之非揮發性半導體記憶體裝置時，絕緣膜不劣化，因為在寫入和拭除資料時未使用隧道電流；如此，可獲得高可靠性。另外，產生用以產生隧道電流所需之高電壓的諸如充電泵等周邊電路不需要。而且，不需要高電壓，如此有效減少電力消耗。包括氧化物半導體已知此種半導體記憶體裝置可被使用作為包括在記憶體胞格單元中之記憶體元件。
將參考圖6A-1、6A-2、及6B說明包括氧化物半導體之半導體記憶體裝置的基本電路組態及其操作。需注意的是，在電路圖的每一個中，在某些例子中，在電晶體旁邊寫上“OS”，以便指示電晶體包括氧化物半導體。
首先，將參考圖6A-1、6A-2、及6B說明大部分的基本電路組態及其操作。在圖6A-1之半導體記憶體裝置中，電晶體160之第一佈線(1st線)和源極電極(或汲極電極)彼此電連接，及電晶體160之第二佈線(2nd線)和汲極電極(或源極電極)彼此電連接。此外，電晶體162之第三佈線(3rd線)和源極電極(或汲極電極)彼此電連接，及電晶體162之第四佈線(4th線)和閘極電極彼此電連接。此外，電晶體160的閘極電極和電晶體162的汲極電極(或源極電極)電連接到電容器164的一電極，以及第五佈線(5th線)和電容器164的另一電極彼此電連接。
此處，例如，使用包括氧化物半導體之電晶體作為電晶體162。包括氧化物半導體之電晶體的關閉狀態電流極小。因此，當電晶體162在關閉狀態時，電晶體160的閘極電極之電位可保持一段非常長的時間。電容器164幫助保持施加到電晶體160的閘極電極之電荷及讀取所保持的資料。
需注意的是，並未特別限制電晶體160的半導體材料。為了增加讀取資料的速度，使用例如具有高切換速度之電晶體較佳，諸如使用單晶矽所形成之電晶體等。在圖6A-1、6A-2、及6B電晶體160被圖解作n通道電晶體；然而，其可以是p通道電晶體。
另一選擇是，可如圖6B一般省略電容器164。
利用可保持電晶體160的閘極電極之電位的特性，圖6A-1之半導體記憶體裝置可如下述寫入、保持、及讀取資料。
首先，將說明資料的寫入和保持。第四佈線的電位被設定成開通電晶體162的電位，藉以開通電晶體162。因此，第三佈線的電位被供應到電晶體160的閘極電極和電容器164的一電極。也就是說，施加預定電荷到電晶體160的閘極電極(資料的寫入)。此處，施加用以施加兩種不同位準的電位之電荷的其中之一(下面，用以施加低電位之電荷被稱作電荷QL及用以施加高電位之電荷被稱作電荷QH)。需注意的是，可利用用以施加三或更多種不同位準的電位之電荷，以提高儲存容量。之後，第四佈線的電位被設定成關閉電晶體162之電位，藉以關閉電晶體162。如此，保持施加到電晶體160的閘極電極之電荷(資料的保持)。
因為電晶體162的關閉狀態電流極小，所以電晶體160的閘極電極中之電荷被保持一段長週期。
第二，將說明資料的讀取。在施加預定電位(固定電位)到第一佈線的同時，施加適當電位(讀取電位)到第五佈線，藉以第二佈線的電位依據電晶體160的閘極電極中所保持之電荷量而改變。這是因為通常當電晶體160為n通道電晶體時，QH保持在電晶體160的閘極電極之例子中的視在臨界值Vth_H低於QL保持在電晶體160的閘極電極之例子中的視在臨界值Vth_L。此處，視在臨界值意指開通電晶體160所需之第五佈線的電位。如此，藉由將第五佈線的電位設定成在Vth_H與Vth_L之間的電位V0，可決定保持在電晶體160的閘極電極中之電荷。例如，在寫入時施加QH之例子中，當第五佈線的電位設定成V0(>Vth_H)時，電晶體160被開通。在寫入時施加QL之例子中，甚至當第五佈線的電位設定成V0(<Vth_L)時，電晶體160仍維持關閉。如此，可藉由測量第二佈線之電位來讀取所保持的資料。
需注意的是，在列陣記憶體胞格之例子中，只需要從想要的記憶體胞格讀取資料。如此，為了讀取預定記憶體胞格的資料及不讀取其他記憶體胞格的資料，在並聯連接電晶體160之例子中，不管閘極電極的狀態為何，電晶體160在關閉狀態之電位，即、低於Vth_H的電位可被供應到將不讀取資料之記憶體胞格的第五佈線。另一方面，在串聯連接電晶體160之例子中，不管閘極電極的狀態為何，電晶體160在開通狀態之電位，即、高於Vth_L的電位可被供應到將不讀取資料之記憶體胞格的第五佈線。
第三，將說明資料的重寫。以類似於資料的寫入和保持之方式的方式來執行資料的重寫。即、將第四佈線的電位設定成開通電晶體162之電位，藉以開通電晶體162。因此，施加第三佈線的電位(用於新資料的電位)到電晶體160的閘極電極和電容器164。之後，第四佈線的電位被設定成關閉電晶體162之電位，藉以關閉電晶體162。如此，施加用於新資料的電荷到電晶體160的閘極電極。
在此實施例所說明之半導體記憶體裝置中，可藉由如上述之資料的另一寫入來直接重寫資料。因此，不需要在快閃記憶體等等所需之藉由使用高電壓從浮動閘擷取電荷，如此可抑制由於拭除操作所導致之操作速度降低。換言之，可實現半導體記憶體裝置的高速操作。
需注意的是，電晶體162的汲極電極(或源極電極)電連接到電晶體160的閘極電極，藉以具有類似於被使用作為非揮發性記憶體元件之浮動閘電晶體的浮動閘之效果的效果。在下面說明中，在某些例子中，將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極彼此電連接之部位稱作節點FG。當電晶體162關閉時，節點FG可被視作嵌入在絕緣體中及電荷保持在節點FG中。包括氧化物半導體之電晶體162的關閉狀態電流小於或等於包括矽半導體的電晶體之關閉狀態電流的十萬分之一；如此，由於電晶體162的漏電流所導致之累積在節點FG的電荷耗損是微不足道的。即、利用包括氧化物半導體之電晶體162，可實現能夠沒有電力供應之下仍保持資料的非揮發性記憶體裝置。
例如，當電晶體162的關閉狀態電流在室溫(25℃)時小於或等於10 zA(1zA(zepto安培)為1 x 10-21 A)及電容器164的電容值約10 fF時，資料可被保持達104秒或更長。應明白，保持時間依據電晶體特性和電容值而改變。
在此實施例所說明之半導體記憶體裝置中，不存在發生於習知浮動閘電晶體之閘極絕緣膜(隧道絕緣膜)的劣化問題。即、不存在由於注射電子到浮動閘內所導致之閘極絕緣膜的劣化。此意謂原則上並未特別寫入次數。此外，不需要習知浮動閘電晶體中寫入或拭除資料所需之高電壓。
圖6A-1之半導體記憶體裝置中的諸如電晶體等組件可被視作包括電阻器和電容器，如圖6A-2所示。即、在圖6A-2中，電晶體160及電容器164各個被視作包括電阻器及電容器。R1及C1分別代表電容器164的電阻值及電容值。電阻值R1對應於包括在電容器164中之絕緣層的電阻值。R2及C2分別代表電晶體160的電阻值和電容值。電阻值R2對應於當電晶體160是開通時之閘極絕緣層的電阻值。電容值C2對應於所謂的閘極電容之電容值(閘極電極與源極電極或汲極電極之間的電容以及閘極電極與通道形成區之間的電容)。
在電晶體162的閘極漏電流足夠小與R1及R2滿足R1ROS及R2ROS，其中ROS為當電晶體162關閉時的源極電極與汲極電極之間的電阻值(亦稱作有效電阻)之條件下，主要藉由電晶體162的關閉狀態電流來決定電荷保持週期(亦稱作資料保持週期)。
另一方面，當未滿足條件時，即使電晶體162的關閉狀態電流足夠小，仍難以保證足夠的保持週期。這是因為除了電晶體162的關閉狀態電流以外的漏電流(如、產生在源極電極與閘極電極之間的漏電流)大。如此，可說是，此實施例所揭示之半導體記憶體裝置理想上滿足關係R1ROS及R2ROS。
理想上C1及C2滿足C1C2。這是因為藉由增加C1，當節點FG中的電位受第五佈線控制時，可將第五佈線的電位有效施加到節點FG，如此可減少施加到第五佈線的電位之間的差(如、讀取電位和非讀取電位)。
如上述，當滿足上述關係時，可實現更令人滿意的半導體記憶體裝置。需注意的是，分別藉由包括在電晶體160中之閘極絕緣層和包括在電容器164中之絕緣層來決定R1及R2。同樣地，分別藉由包括在電晶體160中之閘極絕緣層和包括在電容器164中之絕緣層來決定C1及C2。因此，理想上，適當設定閘極絕緣層的材料、厚度等等，以便能夠滿足上述關係。
在此實施例所說明之半導體記憶體裝置中，節點FG具有類似於快閃記憶體等等中之浮動閘電晶體的浮動閘之效果的效果，但是此實施例的節點FG具有實質上不同於快閃記憶體等等中的浮動閘之特徵的特徵。
在快閃記憶體中，因為施加到控制閘的電壓高，所以需要在胞格之間保持適當距離，以便防止電位影響鄰近胞格的浮動閘。這是阻礙半導體記憶體裝置之高度整合的因素之一。此因素係由於隧道電流係藉由施加高電場所產生之快閃記憶體的基本原理所導致。
相反地，根據此實施例之半導體記憶體裝置係藉由包括氧化物半導體的電晶體之切換來操作，及未使用藉由隧道電流的電荷注射之上述原理。即、不像快閃記憶體一般，不需要用於電荷注射的高電場。因此，用於鄰近胞格上之控制閘的高電場之效果不需要列入考量，如此能夠有助於高度整合。
此外，不需要高電場及不需要大的周邊電路(諸如升壓器電路等)亦是優於快閃記憶體之有利點。例如，在寫入兩位準(一位元)資料之例子中，在各個記憶體胞格中，施加到根據此實施例之記憶體胞格的電壓之最大值(同時施加到記憶體胞格的端子之最高電位與最低電位之間的差)可以是5 V或更低、3 V或更低較佳。
在包括在電容器164中之絕緣層的介電常數εr1不同於包括在電晶體160中之絕緣層的介電常數εr2之例子中，在包括在電容器164中之絕緣層的面積之S1及形成電晶體160的閘極電容之絕緣層的面積之S2滿足2 x S2S1(理想上，S2S1)的同時，C1及C2容易滿足C1C2。換言之，在包括於電容器164中之絕緣層的面積小的同時能夠容易滿足C1C2。尤其是，例如，當由諸如氧化鉿等高k材料所形成之膜或由諸如氧化鉿等高k材料所形成之膜與由氧化物半導體所形成之膜的堆疊被用於包括在電容器164中之絕緣層時，εr1可被設定成10或更大、15或更大較佳，及當由氧化矽所形成之膜被用於形成閘極電容的絕緣層時，εr2可被設定成3至4。
此種結構的組合能夠更高度整合根據所揭示的發明之半導體記憶體裝置。
下面將說明包括氧化物半導體之半導體記憶體裝置被形成作包括在記憶體胞格單元中之記憶體元件的NAND型記憶體胞格單元之電路組態的一例子及其操作原理。需注意的是，包括氧化物半導體之電晶體被稱作氧化物半導體電晶體。
圖7圖解NAND型記憶體胞格單元的組態之一例子。八個記憶體胞格371至378串聯連接，其包括充作用以保持電荷的節點之第一至第八浮動節點341至348，第一至第八氧化物半導體電晶體321至328，使用增強型n通道電晶體所形成之第一至第八讀取電晶體311至318，以及第一至第八儲存電容器331至338。經由使用增強型n通道電晶體所形成之選擇電晶體301，將八個記憶體胞格的一端連接到位元線300，及經由讀取電晶體318的源極將其另一端連接到GND。用於記憶體胞格的控制訊號被輸入到選擇閘極線302、第一至第八字元線361至368、及用於第一至第八氧化物半導體電晶體之字元線351至358。
記憶體胞格371至378各個具有依據保持在其內的資料而定之臨界值。當記憶體胞格保持資料“0”時，其具有正的臨界值。當記憶體胞格保持資料“1”時，其具有負的臨界值。圖10A為包括串聯連接的八個NAND型記憶體胞格之NAND型記憶體胞格單元的一記憶體胞格之電路圖的一例子。圖10B為當資料“1”及資料“0”儲存在連接到儲存電容器912之浮動節點913時，讀取電晶體911的源極-汲極電流Isd與施加到字元線915的Vc之間的關係。圖10C圖解當資料“1”及資料“0”被寫至浮動節點913時之讀取電晶體911的臨界值之分佈。下面，將參考圖10A、10B、及10C說明寫至浮動點913的資料(資料“0”及資料“1”)與讀取電晶體911的臨界值之間的關係。
在資料“0”被寫至圖10A之NAND型記憶體胞格的例子中，源極線918被供應有0 V，字元線915被供應有0 V，讀取電晶體911的汲極端子917變成高阻抗狀態，用於氧化物半導體電晶體之字元線914被供應有4.5 V，及位元線916被供應有0 V。然後，氧化物半導體電晶體910被開通，以便以位元線916的電位0 V充電浮動閘913。在此狀態中，供應給用於氧化物半導體電晶體之字元線914的電位從“4.5 V”變成“-1 V”，以便氧化物半導體電晶體910被關閉；如此，浮動節點913的電位為0 V。
當讀取資料“0”時，源極線918被供應有0 V，字元線915被供應有0 V，及用於氧化物半導體電晶體之字元線914被供應有-1 V；如此，氧化物半導體電晶體910被關閉。在此狀態中，讀取電晶體911的汲極端子917被預充電有3 V。因為將資料“0”儲存在浮動節點913中，所以讀取電晶體911的閘極電位為0 V。因為在具有如圖10B及10C所示之正的臨界值同時記憶體胞格919保持在關閉狀態，所以汲極端子917和源極線918變成非導電。當偵測到讀取電晶體911的汲極端子917之電位時偵測到預充電電壓3 V。
在資料“1”被寫至圖10A之NAND型記憶體胞格的例子中，源極線918被供應有0 V，字元線915被供應有0 V，讀取電晶體911的汲極端子917變成高阻抗狀態，用於氧化物半導體電晶體之字元線914被供應有4.5 V，及位元線916被供應有3 V。然後，氧化物半導體電晶體910被開通，以便以位元線916的電位3 V充電浮動閘913。在此狀態中，供應給用於氧化物半導體電晶體之字元線914的電位從“4.5 V”變成“-1 V”，以便氧化物半導體電晶體910被關閉；如此，浮動節點913的電位為3 V。
當讀取資料“1”時，源極線918被供應有0 V，字元線915被供應有0 V，及用於氧化物半導體電晶體之字元線914被供應有-1 V；如此，氧化物半導體電晶體910被關閉。在此狀態中，讀取電晶體911的汲極端子917被預充電有3 V。因為將資料“1”儲存在浮動節點913中，所以讀取電晶體911的閘極電位為3 V。因為在具有如圖10B及10C所示之負的臨界值同時記憶體胞格919保持在開通狀態，所以汲極端子917和源極線918變成導電。當偵測到讀取電晶體911的汲極端子917之電位時偵測到電壓0 V。
以上述方式，當讀取資料時，藉由偵測讀取電晶體911的汲極端子917之電位來判斷哪一種資料(資料“0”或資料“1”)儲存在NAND型記憶體胞格中。
然而，在實際所使用的半導體記憶體裝置中，為NAND型記憶體胞格單元執行寫入操作及讀取操作，以便將參考圖7之NAND型記憶體胞格單元說明為選定的記憶體胞格所執行之寫入操作及讀取操作。此處，假設資料“0”寫至第三記憶體胞格373及資料“1”寫至第五記憶體胞格375之例子。在寫入資料“0”之例子中，位元線300被供應有來自外部輸入/輸出訊號線的0 V。接著，為了不將位元線300的電位錯誤設定成GND，選擇閘極線302被供應有0 V，以便選擇電晶體301被關閉。為了選擇記憶體胞格371至373，用於氧化物半導體電晶體之字元線351至353被供應有4.5 V，及字元線361至363被供應有0 V。然後，氧化物半導體電晶體321至323被開通，以便浮動節點341至343的電位變成等於位元線300的電位。之後，用於氧化物半導體電晶體之字元線351至353被供應有-1 V，以便氧化物半導體電晶體321至323被關閉。以此方式，將資料“0”儲存在浮動節點341至343中。
接著，為了將資料“1”寫至記憶體胞格375，位元線300被供應有來自資料訊號線的3 V。選擇閘極線302被供應有0 V，以便選擇電晶體301被關閉。為了選擇記憶體胞格371至375，用於氧化物半導體電晶體之字元線351至355被供應有4.5 V，及字元線361至365被供應有0 V。然後，浮動節點341至345的電位變成等於位元線300的電位3V。此處，具有已寫入資料“0”之浮動節點343的資料從資料“0”變成資料“1”之問題。為了防止資料再次寫至已寫入資料之記憶體胞格，在此實施例之NAND型記憶體中，寫入操作需要連續從第八列中之記憶體胞格到第一列中之記憶體胞格來執行。
然後，說明儲存在記憶體胞格375中之資料的讀取操作。關於資料讀取，並未特別限制執行讀取操作之列的次序，及可直接讀取選定記憶體胞格的資料。首先，經由預充電操作將位元線300的電位設定成3 V，以便選擇閘極線302被供應有3 V及被開通。為了選擇記憶體胞格375，字元線361至364及字元線366至368被供應有5 V。然後，讀取電晶體311至314和讀取電晶體316至318被強制開通，不管浮動節點的電位為何。另一方面，字元線365被供應有0 V，及依據浮動節點345的資料，將讀取電晶體315控制成“開通”或“關閉”。若資料“0”保持在浮動節點345中，則讀取電晶體315被關閉。結果，位元線300未連接到GND，以便位元線300具有經由預充電操作所設定之電位3 V。
在資料“1”儲存於浮動節點345之例子中，浮動節點345的電位變成3 V，以便讀取電晶體315被開通。因為字元線361至364及字元線366至368被供應有5 V以便選擇記憶體胞格375，所以讀取電晶體311至314及讀取電晶體316至318被開通；如此，位元線300連接到GND，及位元線300的電位從經由預充電操作所設定的3 V變成0 V。以上述方式，藉由偵測位元線300的電位，判斷哪一種資料(資料“0”或資料“1”)儲存在記憶體胞格中。
[實施例4]
將參考圖8說明本發明的組態之一例子。實施例3說明包括氧化物半導體之半導體記憶體裝置被形成作包括在記憶體胞格單元中的記憶體元件之NAND型記憶體胞格單元的電路組態之一例子，及下面將說明其操作的原理。
此實施例之半導體記憶體裝置包括記憶體胞格陣列432，其中列陣NAND型記憶體胞格單元；及字元線驅動器電路433。此外，半導體記憶體裝置包括資料保持電路407，其包括電晶體401、電晶體404、電晶體405、三態反相器402、及電容器403；感測放大器鎖定電路417，其包括資料保持電路407、節點408、節點406、傳輸電路412、及預充電電晶體414；位元線413；行閘極409；行閘極控制線410；資料訊號線411；感測放大器鎖定電路418；及感測放大器鎖定電路419。在不使用外部裝置之下，可將用於一頁的資料拷貝到另一頁。
在記憶體胞格陣列432中，NAND型記憶體胞格單元配置成列方向上的m行及行方向上的n列，及包括(m x n)NAND型記憶體胞格單元。
位元線的數目與配置在列方向上之NAND型記憶體胞格單元的數目相同。由配置在行方向上之n個NAND型記憶體胞格單元共享一位元線。在圖8中，圖解NAND型記憶體胞格單元441至463。
感測放大器鎖定電路的數目與設置在記憶體胞格陣列432中之位元線的數目相同。可每一頁執行記憶體胞格的資料偵測及資料寫入到記憶體胞格。
字元線驅動器電路433具有可每一頁選擇記憶體胞格之結構。
下面說明在未使用外部裝置之下將一區塊的資料(即、記憶體區塊429)拷貝到記憶體區塊430之操作。利用字元線驅動器電路433，對應於一頁之包括在記憶體區塊429中的NAND型記憶體胞格單元441至442及443中之第八列的記憶體胞格變成選擇狀態，及m位元線(即、第一列中之位元線434至第m列中之位元線436)被預充電有預定電位。在預充電其間，傳輸電路412及電晶體401被開通；如此，經由傳輸電路412、節點408、及電晶體401，節點406被充電有位元線434的電位，其被處理作記憶體胞格的資料。在此狀態中，電晶體401被關閉，藉以資料被保持在節點406中。
接著，說明將保持在資料保持電路407中之資料寫至記憶體區塊430中之第八列的記憶體胞格之操作。三態反相器402變成有源狀態，以經由電晶體405和傳輸電路412傳送保持在節點406中之資料到位元線413。為包括在記憶體區塊429中之所有NAND型記憶體胞格單元執行將記憶體胞格的資料保持在資料保持電路407中之操作以及將所保持的資料傳送到位元線413之操作。在將保持在資料保持電路407中的資料傳送到位元線413之後，藉由字元線驅動器電路433將記憶體區塊430中之所有記憶體胞格變成選擇狀態；如此，為記憶體區塊430中之所有記憶體胞格執行寫入操作，以便完成第八列中之記憶體胞格中的拷貝回來。之後，從記憶體區塊430中的第七列中之記憶體胞格到第一列中之記憶體胞格執行拷貝回來；如此，完成一區塊的拷貝回來。
根據上述結構的一例子，在未使用外部裝置之下，用於一頁的記憶體區塊429中之資料可被拷貝到記憶體區塊430。另外，包括用於一頁之並聯連接的感測放大器鎖定電路之本發明的一實施例立刻執行拷貝回來操作；如此，可每一頁執行拷貝回來操作。
[實施例5]
將參考圖9說明本發明的組態之一例子。下面將說明包括氧化物半導體之半導體記憶體裝置被形成作包括在記憶體胞格單元中的記憶體元件之NOR型記憶體胞格單元的電路組態之一例子，及其操作的原理。
此實施例所說明之半導體記憶體裝置包括記憶體胞格陣列532，其中列陣NOR型記憶體胞格單元；及字元線驅動器電路533。此外，半導體記憶體裝置包括資料保持電路507，其包括電晶體501、電晶體504、電晶體505、三態反相器502、及電容器503；感測放大器鎖定電路517，其包括資料保持電路507、節點508、節點506、傳輸電路512、及被使用作降壓電阻器且將閘極和汲極彼此連接之n通道電晶體514；位元線513；行閘極509；行閘極控制線510；資料訊號線511；感測放大器鎖定電路518；及感測放大器鎖定電路519。在不使用外部裝置之下，可將用於一頁的資料拷貝到另一頁。
被使用作為降壓電阻器且將閘極和汲極彼此連接之n通道電晶體514的電阻高於被使用作為記憶體胞格中的讀取電晶體之p通道電晶體的開通狀態電阻。關閉狀態之讀取電晶體的電阻值充分大於n通道電晶體514的電阻值較佳。只要滿足上述條件，可使用電阻器取代被使用作為降壓電阻器且將閘極和汲極彼此連接之n通道電晶體514。
首先，只使用一個NOR型記憶體胞格來說明NOR型記憶體胞格的讀取操作和寫入操作。圖11A為NOR型記憶體胞格陣列的一記憶體胞格之電路圖的一例子。圖11B為當資料“1”及資料“0”儲存在浮動節點1007時之讀取電晶體1001的源極-汲極電流Isd與施加到字元線1003的電壓Vc之間的關係圖。圖11C為當將資料“1”及資料“0”寫至浮動節點1007時之讀取電晶體1001的臨界值之分佈圖。
圖11A之NOR型記憶體胞格包括讀取電晶體1001，其係使用增強型p通道電晶體所形成；儲存電容器1002；及氧化物半導體電晶體1000。NOR型記憶體胞格亦包括位元線1005，氧化物半導體電晶體1000的源極或汲極及讀取電晶體1001的源極或汲極連接至此。
在將資料“1”寫入圖11A之NOR型記憶體胞格的例子中，源極線1006被供應有2 V，字元線1003被供應有0 V，位元線1005被供應有2 V，及用於氧化物半導體電晶體之字元線1004被供應有4 V。然後，氧化物半導體電晶體1000被開通，以便浮動節點1007被充電有位元線1005的電位2V。在此狀態中，供應給用於氧化物半導體電晶體之字元線1004的電位從“4 V”變成“-1 V”，以便氧化物半導體電晶體1000被關閉；如此，浮動節點1007的電位約為2 V。在已寫入資料之記憶體胞格中，為了在下面讀取操作之前不開通待命週期中之讀取電晶體1001，以便能夠防止電力消耗增加，字元線1003被供應有固定電位2 V；如此，讀取電晶體1001被強制關閉，不管保持在浮動節點1007中的資料為何。
當讀取資料“1”時，源極線1006被供應有2 V，字元線1003被供應有0 V，及用於氧化物半導體電晶體之字元線1004被供應有-1 V；如此，氧化物半導體電晶體1000被關閉。在資料“1”保持在浮動節點1007之例子中，讀取電晶體1001被關閉。位元線和GND端子連接，具有電阻器插入在其間，藉以當資料“1”保持在浮動節點1007時，位元線1005的電位為0 V。記憶體胞格1008具有如圖11B及11C所示之負的臨界值。
在將資料“0”寫入圖11A之NOR型記憶體胞格的例子中，源極線1006被供應有2 V，字元線1003被供應有0 V，位元線1005被供應有0 V，及用於氧化物半導體電晶體之字元線1004被供應有4 V。然後，氧化物半導體電晶體1000被開通，以便浮動節點1007被充電有位元線1005的電位0V。經由字元線1003，已寫入資料之記憶體胞格被供應有固定電位2V，以便讀取電晶體1001被強制關閉。在此狀態中，供應給用於氧化物半導體電晶體之字元線1004的電位從“4 V”變成“-1 V”，以便氧化物半導體電晶體1000被關閉；如此，浮動節點1007的電位為0 V。
當讀取資料“0”時，源極線1006被供應有2 V，字元線1003被供應有0 V，及用於氧化物半導體電晶體之字元線1004被供應有-1 V；如此，氧化物半導體電晶體1000被關閉。因為資料“0”儲存在浮動節點1007中，所以讀取電晶體1001的閘極-源極電位為-2 V。記憶體胞格1008具有如圖11B及11C所示之負的臨界值，及保持在開通狀態中。如上述，位元線1005和GND端子連接，具有電阻器插入在其間；然而，讀取電晶體1001的開通狀態電阻低於降壓電阻，以便從位元線偵測到電壓2 V。
以此方式，藉由偵測位元線1005的電位，可判斷哪一種資料(資料“0”或資料“1”)儲存在NOR型記憶體胞格中。
參考圖9之電路圖所說明的是對應於用於配置在NOR型記憶體胞格陣列的第一列中之一頁的記憶體胞格之第一頁529的資料被拷貝到對應於用於配置在NOR型記憶體胞格陣列的第二列中之一頁的記憶體胞格之第二頁530之操作。在圖9中，圖解NOR型記憶體胞格541至563。
藉由使用字元線驅動器電路533，選擇用於一頁的記憶體胞格(即、包括在第一頁529中之NOR型記憶體胞格541至542及543)，及m個位元線(即、第一行中之位元線534至第m行中之位元線536)具有依據儲存在記憶體胞格中的資料而定之電位。經由傳輸電路512、節點508、及電晶體501，將被處理作儲存在記憶體胞格中之資料的位元線534之電位傳送到節點506。當電晶體501被關閉時，將讀取資料的反相資料保持在節點506中。
接著，在將保持在資料保持電路507中之資料寫至第二頁530的記憶體胞格之操作中，經由三態反相器502、電晶體505、及傳輸電路512，將保持在節點506中之資料傳送到位元線534。為用於第一頁529的所有NOR型記憶體胞格執行將記憶體胞格中的資料保持在資料保持電路507中之操作以及將保持在節點506中之資料傳送到位元線的操作。在將保持在資料保持電路507中的資料傳送到位元線之後，藉由字元線驅動器電路533選擇第二頁530的所有記憶體胞格，藉以將資料寫至第二頁530的所有記憶體胞格，及完成一頁的拷貝回來。
根據上述結構的一例子，在未使用外部裝置之下，可將用於一頁的資料(即、第一頁529)拷貝到第二頁530。另外，包括用於一頁之並聯連接的感測放大器鎖定電路之本發明的一實施例立刻執行拷貝回來；如此，可每一頁執行拷貝回來操作。
[實施例6]
在此實施例中，將參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、圖17A至17C、及圖20A至20E說明根據所揭示的發明之一實施例的半導體裝置之結構和製造方法。
<半導體裝置的橫剖面結構和平面結構>
圖12A及12B圖解半導體裝置的結構之例子。圖12A圖解半導體裝置的橫剖面，及圖12B圖解半導體裝置的平面圖。此處，圖12A圖解沿著圖12B的線A1-A2及B1-B2所取之橫剖面。圖12A及12B所圖解之半導體裝置包括電晶體760，其包括第一半導體材料在下部；及電晶體762，其包括第二半導體材料在上部。此處，第一半導體材料和第二半導體材料彼此不同較佳。例如，第一半導體材料可以是除了氧化物半導體以外的半導體材料，及第二半導體材料可以是氧化物半導體。除了氧化物半導體以外的半導體材料可以是例如矽、鍺、矽鍺、碳化矽、砷化鎵等等，及為單晶較佳。包括除了氧化物半導體以外的此種半導體材料之電晶體能夠容易高速操作。另一選擇是，可使用有機半導體材料等等。另一方面，包括氧化物半導體之電晶體由於其特性可長時間保持電荷。圖12A及12B中之半導體裝置可被使用作為記憶體胞格。
因為此實施例的特徵在於將可充分減少關閉狀態電流之像氧化物半導體的半導體材料用於電晶體762以便保持資料，所以不需要將半導體裝置的諸如結構、材料等等特定條件侷限於此處所給予的那些。
圖12A及12B中之電晶體760包括設置在半導體基板600之上的半導體層中之通道形成區734，具有通道形成區734設置在其間之雜質區732(亦稱作源極區和汲極區)，設置在通道形成區734之上的閘極絕緣層722a，及設置在閘極絕緣層722a之上以便與通道形成區734重疊的閘極電極728a。需注意的是，在某些例子中，為了方便，圖式中未圖解源極電極和汲極電極之電晶體被稱作電晶體。另外，在此種例子中，在說明電晶體的連接時，源極區和源極電極可被統稱作“源極電極”，及汲極區和汲極電極可被統稱作“汲極電極”。也就是說，在此說明書中，“源極電極”一詞可包括源極區。再者，“汲極電極”一詞可包括汲極區。
另外，導電層728b連接到設置在半導體基板600之上的半導體層中之雜質區726。此處，導電層728b充作電晶體760的源極電極或汲極電極。此外，雜質區730設置在雜質區732與雜質區726之間。另外，絕緣層736、738、及740被設置以便覆蓋電晶體760。需注意的是，為了實現較高的整合，電晶體760具有沒有圖12A及12B所示之側壁絕緣層的結構較佳。另一方面，當電晶體760的特性具有優先權時，側壁絕緣層可形成在閘極電極728a的側表面上，及雜質區732可包括具有不同雜質濃度的區域。
圖12A及12B中之電晶體762包括氧化物半導體層744，其設置在絕緣層740等等之上；源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，其電連接到氧化物半導體層744；閘極絕緣層746，其覆蓋氧化物半導體層744、源極電極742a、及汲極電極742b；以及閘極電極748a，其設置在閘極絕緣層746之上，以便與氧化物半導體層744重疊。
此處，藉由充分移除諸如氫等雜質及充分供應氧來高度淨化氧化物半導體層744較佳。尤其是，例如氧化物半導體層744中之氫濃度低於或等於5 x 1019 atoms/cm3、低於或等於5 x 1018 atoms/cm3較佳、低於或等於5 x 1017 atoms/cm3更好。需注意的是，藉由二次離子質譜儀(SIMS)測量氧化物半導體層744中之氫濃度。如此，在氫濃度被充分減少以便高度淨化氧化物半導體層且藉由充分供應氧來減少由於氧不足所導致的能帶隙中之缺陷位準的氧化物半導體層744中，載子濃度低於1 x 1012/cm3、低於1 x 1011/cm3較佳、低於1.45 x 1010/cm3更好。例如，室溫(25℃)中之關閉狀態電流(此處為每一微米(μm)通道寬度之電流)為100 zA(1 zA(zepto安培)為1 x 10-21 A)或更低、10 zA或更低較佳。藉由使用此種i型(本徵)或實質上i型氧化物半導體，可獲得具有足夠優良的關閉狀態電流特性之電晶體762。
需注意的是，已指出氧化物半導體對雜質不靈敏，甚至當相當金屬雜質量包含在膜中時仍沒有問題，因此，亦可使用含有諸如鈉等大量鹼性金屬且不昂貴之鹼石灰玻璃(非專利文件1)。然而，此種考量並不適當。鹼性金屬非包括在氧化物半導體中之元素，因此是雜質。再者，在鹼性土金屬未包括在氧化物半導體之例子中，鹼性土金屬為雜質。當與氧化物半導體膜相接觸之絕緣膜為氧化物及Na擴散到絕緣膜時，鹼性金屬，尤其是Na變成Na+。此外，在氧化物半導體膜中，Na切割或進入包括在氧化物半導體中的金屬與氧之間的鍵。結果，例如，發生由於臨界電壓在負方向上位移所導致之諸如電晶體的正常開通狀態等電晶體之特性的劣化，或遷移率減少。此外，亦發生特性變化。當氧化物半導體膜中的氫濃度非常低時，由於雜質所導致之電晶體的特性之此種劣化和特性變化明顯出現。因此，當氧化物半導體膜的氫濃度低於或等於5 x 1019 cm-3、尤其是低於或等於5 x 1018 cm-3時，減少上述雜質的濃度較佳。尤其是，藉由二次離子質譜儀所測量之Na濃度低於或等於5 x 1016/cm3、低於或等於1 x 1016/cm3較佳、低於或等於1 x 1015/cm3更好。以類似方式，藉由二次離子質譜儀所測量之Li(鋰)濃度低於或等於5 x 1015/cm3、低於或等於1 x 1015/cm3較佳。以類似方式，藉由二次離子質譜儀所測量之K(鉀)濃度低於或等於5 x 1015/cm3、低於或等於1 x 1015/cm3較佳。
氧化物半導體具有所謂的P-型導電性較佳，其中Fermi(費米)能階(Ef)及本徵Fermi能階(Ei)彼此相等(Ef=Ei)，或本徵Fermi能階(Ei)高於Fermi能階(Ef)(Ef<Ei)。需注意的是，氧化物半導體具有i型(本徵)導電性或實質上i型(本徵)導電性較佳，因為Fermi能階(Ef)能夠容易藉由雜質的添加來控制。閘極電極係使用具有高功函數(Φ M )之材料來形成較佳。利用上述結構，電晶體可正常關閉。因此，電晶體的85℃及室溫之關閉狀態電流值分別可以是1 yA或更低及0.1 yA或更低；如此，可獲得關閉狀態電流低之電晶體。當此種電晶體被用於記憶體元件時，可提高半導體裝置的資料保留(記憶體保留)特性。
需注意的是，雖然圖12A及12B中之電晶體762包括氧化物半導體層744，其被處理成島型以便抑制由於微型化所導致的元件之間的漏電流，但是可利用未處理成島型之氧化物半導體層744。在氧化物半導體層未處理成島型之例子中，可防止由於處理中的蝕刻所導致之氧化物半導體層744的污染。
圖12A及12B中之電容器764包括汲極電極742b、閘極絕緣層746、及導電層748b。也就是說，汲極電極742b充作電容器764的一電極，而導電層748b充作電容器764的另一電極。利用此種結構，電容能夠充分穩固。另外，可藉由堆疊氧化物半導體層744和閘極絕緣層746來適當保證汲極電極742b與導電層748b之間的絕緣。另一選擇是，在不需要電容器之例子中可省略電容器764。
在此實施例中，電晶體762及電容器764被設置，以便至少部分覆蓋電晶體760。藉由利用此種平面佈局，可實現高度整合。例如，當F被用於表示最小特徵尺寸時，可將記憶體胞格的面積表示作15 F2至25 F2。
絕緣層750係設置在電晶體762和電容器764之上。佈線754係設置在形成於閘極絕緣層746和絕緣層750中之開口中。佈線754連接一記憶體胞格到另一記憶體胞格。經由源極電極742a和導電層728b，將佈線754電連接到雜質區726。與電晶體760中的源極區或汲極區和電晶體762中之源極電極742a連接到不同佈線的結構比較，上述結構能夠減少佈線數目。如此，可增加半導體記憶體裝置的整合程度。
因為設置導電層728b，所以連接雜質區726和源極電極742a之位置與連接源極電極742a和佈線754之位置可彼此重疊。利用此種平面佈局，可防止元件面積由於接觸區而增加。換言之，可增加半導體記憶體裝置的整合程度。
圖20A至20E為具有與電晶體762不同結構之電晶體的橫剖面圖。需注意的是，圖20A至20E之結構可與圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之結構的任一者適當組合。
圖20A中之電晶體771與電晶體762相同，因為其在絕緣層740之上包括氧化物半導體層744，電連接到氧化物半導體層744之源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，閘極絕緣層746，及閘極電極748a。電晶體762與電晶體771之間的差異為氧化物半導體層744連接到源極電極(或汲極電極)742a和汲極電極(或源極電極)742b之位置。也就是說，在電晶體771中，氧化物半導體層744的下部係與源極電極(或汲極電極)742a和汲極電極(或源極電極)742b相接觸。其他組件與圖12A及12B中之電晶體762的組件相同；如此，細節可參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之說明。
圖20B中之電晶體772與電晶體762相同，因為其在絕緣層740之上包括氧化物半導體層744，電連接到氧化物半導體層744之源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，閘極絕緣層746，及閘極電極748a。電晶體762與電晶體772之間的差異為氧化物半導體層744與閘極電極748a之間的位置關係。即、在電晶體772中，閘極電極748a係設置在氧化物半導體層744下方。其他組件與圖12A及12B中之電晶體762的組件相同；如此，細節可參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之說明。
圖20C中之電晶體773與電晶體762相同，因為其在絕緣層740之上包括氧化物半導體層744，電連接到氧化物半導體層744之源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，閘極絕緣層746，及閘極電極748a。電晶體762與電晶體773之間的差異為氧化物半導體層744與閘極電極748a之間的位置關係以及氧化物半導體層744連接到源極電極(或汲極電極)742a和汲極電極(或源極電極)742b之位置。即、在電晶體773中，閘極電極748a係設置在氧化物半導體層744下方，及氧化物半導體層744的下部係與源極電極(或汲極電極)742a和汲極電極(或源極電極)742b相接觸。其他組件與圖12A及12B中之電晶體762的組件相同；如此，細節可參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之說明。
圖20D中之電晶體774與電晶體773相同，因為其在絕緣層740之上包括氧化物半導體層744，電連接到氧化物半導體層744之源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，閘極絕緣層746，及閘極電極748a。電晶體774與電晶體773之間的差異在於電晶體774係設置有閘極絕緣層747和閘極電極780。即、在電晶體774中，可從上方和下方二者施加電場到氧化物半導體層744。閘極電極748a和閘極電極780可被供應有相同電位。另一選擇是，這些閘極電極的其中之一可被供應有恆定電位。可以類似於閘極絕緣層746的方式之方式來形成閘極絕緣層747。可以類似於閘極電極748a的方式之方式來形成閘極電極780。其他組件與圖12A及12B中之電晶體762的組件相同；如此，細節可參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之說明。
圖20E中之電晶體775與電晶體774相同，因為其在絕緣層740之上包括氧化物半導體層744，電連接到氧化物半導體層744之源極電極(或汲極電極)742a和汲極電極(或源極電極)742b，閘極絕緣層746，閘極電極748a，閘極絕緣層747，及閘極電極780。電晶體774與電晶體775之間的差異為氧化物半導體層744連接到源極電極(或汲極電極)742a和汲極電極(或源極電極)742b之位置。即、在電晶體775中，氧化物半導體層744的下部係與源極電極(或汲極電極)742a和汲極電極(或源極電極)742b相接觸。其他組件與圖12A及12B中之電晶體762的組件相同；如此，細節可參考圖12A及12B、圖13A至13G、圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C之說明。
(用以製造SOI基板之方法)
接著，將參考圖13A至13G說明用以製造用於製造上述半導體裝置之SOI基板的方法之例子。
首先，備製半導體基板600作為基底基板(見圖13A)。作為半導體基板600，可使用諸如單晶矽基板或單晶鍺基板等半導體基板。此外，作為半導體基板，可使用太陽能級矽(SOG-Si)基板等等。另一選擇是，可使用多晶半導體基板。在使用SOG-Si基板、多晶半導體基板之例子中，與使用單晶矽基板等等的例子比較，可減少製造成本。
可使用電子工廠所使用的各種玻璃基板來取代半導體基板600，諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃的基板、石英基板、陶瓷基板、或藍寶石基板等。另外，可使用陶瓷基板，其含有氮化矽和氮化鋁作為其主要成分及其熱膨脹係數接近矽的熱膨脹係數。
事先清潔半導體基板600的表面較佳。尤其是，半導體基板600經過以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、銨過氧化氫混合物(APM)、稀釋的氫氟酸(DHF)等等之清潔。
接著，備製接合基板。此處，使用單晶半導體基板610作為接合基板(見圖13B)。需注意的是，雖然此處使用晶性為單晶之基板作為接合基板，但是接合基板的晶性並不一定侷限於單晶。
例如，作為單晶半導體基板610，可使用使用第14族元素所形成之單晶半導體基板，諸如單晶矽基板、單晶鍺基板、或單晶矽鍺基板等。另外，可使用使用砷化鎵、磷化銦等等之化合物半導體基板。市面上買得到的矽基板之典型例子為直徑5英吋(125 mm)、直徑6英吋(150 mm)、直徑8英吋(200 mm)、直徑12英吋(300 mm)、及直徑16英吋(400 mm)之圓形矽基板。需注意的是，單晶半導體基板610的形狀並不侷限於圓形，及單晶半導體基板610可以是被處理成例如矩形等等之基板。另外，係可藉由柴克勞斯基(CZ)法或浮動區(FZ)法來形成單晶半導體基板610。
氧化物膜612係形成在單晶半導體基板610的表面上(見圖13C)。關於去除污染，在形成氧化物膜612之前，以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、銨過氧化氫混合物(APM)、稀釋的氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水的混合溶液)等等清潔單晶半導體基板610的表面較佳。另一選擇是，可交替排放稀釋的鹽酸和臭氧水，以清潔單晶半導體基板610的表面。
氧化物膜612可被形成有例如氧化矽膜、氮氧化矽膜等等之單層或疊層。作為用以形成氧化物膜612之方法，可使用熱氧化法、CVD法、濺鍍法等等。當藉由CVD法形成氧化物膜612時，使用諸如四乙氧基矽烷(縮寫：TEOS)(化學式：Si(OC2H5)4)等有機矽烷形成氧化矽膜較佳，以便可達成令人滿意的接合。
在此實施例中，藉由在單晶半導體基板610上執行熱氧化處理來形成氧化物膜612(此處為SiO x 膜)。在添加鹵素之氧化大氣中執行熱氧化處理較佳。
例如，在添加氯(Cl)之氧化大氣中，於單晶半導體基板610上執行熱氧化處理，藉以經由氯氧化可形成氧化物膜612。在此例中，氧化物膜612為含氯原子之膜。藉由此種氯氧化，外來雜質之重金屬(如、鐵、鉻、鎳、或鉬)被捕獲，及金屬的氯化物被形成，而後移除到外面；如此，可減少單晶半導體基板610的污染。
需注意的是，氧化物膜612所含有的鹵素原子並不侷限於氯原子。氟原子可包含在氧化物膜612中。作為用於單晶半導體基板610的表面之氟氧化的方法，可使用單晶半導體基板610被浸泡在HF溶液中，而後在氧化大氣中經過熱氧化處理之方法，在添加HF3之氧化大氣中執行熱氧化處理的方法等等。
接著，藉由電場加速離子和以離子照射單晶半導體基板610，及將離子添加到單晶半導體基板610，藉以以預定深度將破壞晶體結構之脆化區614形成在單晶半導體基板610中(見圖13D)。
可藉由動能、質量、電荷、或離子的入射角等等來調整形成脆化區614之深度。脆化區614形成在實質上與離子的平均滲透深度相同之深度。因此，欲與單晶半導體基板610分離之單晶半導體層的厚度可藉由添加離子之深度來調整。例如，平均滲透深度可被控制，使得單晶半導體層的厚度約為10 nm至500 nm，50 nm至200 nm較佳。
可藉由使用離子摻雜設備或離子佈植設備來執行上述離子照射處理。作為離子摻雜設備的典型例子，具有非質量分離型設備，其中執行處理氣體的電漿激發，以所產生之所有離子物種種類來照射欲待處理的物體。在此設備中，以電漿的離子物種照射欲待處理的物體，而未質量分離。相反地，離子佈植設備為質量分離型設備。在離子佈植設備中，執行電漿的離子物種之質量分離，及以具有預定質量之離子物種照射欲待處理的物體。
在此實施例中，說明使用離子摻雜設備來添加氫到單晶半導體基板610之例子。使用含氫之氣體作為來源氣體。關於用於照射之離子，H3 +的比例被設定高較佳。尤其是，H3 +的比例大於或等於有關H+、H2 +、及H3 +的總量之50%較佳(大於或等於80%更好)。利用H3 +的高比例，可提高離子照射的效率。
需注意的是，欲待添加的離子並不侷限於氫的離子。可添加氦等等離子。另外，欲待添加的離子並不侷限於一種離子，及可添加複數種離子。例如，在使用離子摻雜設備同時以氫和氦執行照射之例子中，與在不同步驟中以氫和氦執行照射之例子比較，可減少步驟數目，及可抑制稍後形成之單晶半導體層的表面粗糙。
需注意的是，當以離子摻雜設備形成脆化區614時會添加重金屬；然而，藉由經由含鹵素原子之氧化膜612執行離子照射，可防止由於重金屬所導致之單晶半導體基板610的污染。
然後，半導體基板600和單晶半導體基板610被配置成彼此面對，及使其能夠彼此緊密裝附，具有氧化物膜612在其間。如此，半導體基板600和單晶半導體基板610能夠彼此接合(見圖13E)。需注意的是，氧化物膜或氮化物膜可形成在裝附單晶半導體基板610之半導體基板600的表面上。
當執行接合時，大於或等於0.001 N/cm2及小於或等於100 N/cm2之壓力(如、大於或等於1 N/cm2及小於或等於20 N/cm2之壓力)施加到半導體基板600的一部分或單晶半導體基板610的一部分較佳。當藉由施加壓力使接合表面彼此接近及配置成彼此相接觸時，半導體基板600與氧化物膜612之間的接合產生在進行緊密接觸的部分，及接合自發性擴展到幾乎整個區域。在Van der Waal力(凡得瓦力)或氫接合的作用下執行及可在室溫執行此接合。
需注意的是，在將單晶半導體基板610和半導體基板600彼此接合之前，欲待彼此接合之表面經過表面處理較佳。表面處理可提高單晶半導體基板610與半導體基板600之間的介面中之接合強度。
作為表面處理，可使用濕處理、乾處理、或濕處理和乾處理的組合。另一選擇是，可與不同的濕處理組合執行濕處理，或可與不同的乾處理組合執行乾處理。
需注意的是，可在接合之後執行用以增加接合強度的熱處理。以不發生脆化區614的分離之溫度執行此熱處理(例如，高於或等於室溫及低於400℃之溫度)。另一選擇是，在以上述範圍的溫度加熱半導體基板600和氧化物膜612的同時，可執行半導體基板600和氧化物膜612的接合。可使用擴散爐、加熱爐來執行熱處理，諸如電阻加熱爐、快速熱退火(RTA)設備、微波加熱設備等等。上述溫度條件僅是例子，所揭示的發明之一實施例不應被闡釋作侷限於此例。
接著，為在脆化區分裂單晶半導體基板610而執行熱處理，藉以將單晶半導體層616形成在半導體基板600之上，具有氧化物膜612插入在其間(見圖13F)。
需注意的是，理想上用於此分離時之熱處理的溫度盡可能越低越好。這是因為當分離時之溫度低，可抑制單晶半導體層616的表面上之粗糙的產生。尤其是，用於此分離時之熱處理的溫度可高於或等於300℃及低於或等於600℃，及當溫度高於或等於400℃及低於或等於500℃時熱處理更有效。
需注意的是，在分裂單晶半導體基板610之後，單晶半導體層616可經過高於或等於500℃之熱處理，以便可減少單晶半導體層616中所剩下的氫濃度。
接著，以雷射光照射單晶半導體層616的表面，藉以形成提高表面的平坦性和減少缺陷數目之單晶半導體層618(見圖13G)。需注意的是，可執行熱處理來取代雷射光照射處理。
雖然此實施例緊接在分離單晶半導體層616的熱處理之後執行雷射光照射處理，但是本發明的一實施例不被闡釋作侷限於此。可在分離單晶半導體層616的熱處理之後執行蝕刻處理，以移除單晶半導體層616的表面上具有許多缺陷之區域，而後可執行雷射光照射處理。另一選擇是，在提高單晶半導體層616的表面平坦之後，可執行雷射光照射處理。需注意的是，蝕刻處理可以是濕蝕刻或乾蝕刻。另外，在此實施例中，可在雷射光照射之後執行減少單晶半導體層616的厚度之步驟。為了減少單晶半導體層616的厚度，可利用乾蝕刻和濕蝕刻的任一者或二者。
經由上述步驟，可獲得有著令人滿意的特性之具有單晶半導體層618的SOI基板(見圖13G)。
(用以製造半導體裝置之方法)
接著，將參考圖14A至14E、圖15A至15D、圖16A至16D、及圖17A至17C說明使用SOI基板製造半導體裝置之方法。
(用以製造下部的電晶體之方法)
首先，將參考圖14A至14E及圖15A至15D說明下部中之電晶體760的製造方法。需注意的是，圖14A至14E及圖15A至15D圖解藉由圖13A至13G所示之方法所形成的SOI基板之一部分，及為圖12A所示之下部中的電晶體之製造步驟的橫剖面圖。
首先，將單晶半導體層618處理成島型，以便形成半導體層720(見圖14A)。需注意的是，在此步驟之前或之後，給予n型導電性之雜質元素或給予p型導電性之雜質元素可添加到半導體層，以便控制電晶體的臨界電壓。在使用矽作為半導體之例子中，可使用磷、砷等等作為給予n型導電性之雜質元素。另一方面，可使用硼、鋁、鎵等等作為給予p型導電性之雜質元素。
接著，絕緣層722被形成以便覆蓋半導體層720(見圖14B)。絕緣層722稍後欲成為閘極絕緣層。例如可在半導體層720的表面上藉由執行熱處理(熱氧化處理、熱氮化處理等等)來形成絕緣層722。可利用高密度電漿處理來取代熱處理。可利用諸如He(氦)、Ar(氬)、Kr(氪)、或Xe(氙)等稀有氣體、氧、氧化氮、氨、氮、及氫的任一者之混合氣體來執行高密度電漿處理。無須說，可使用CVD法、濺鍍法等等來形成絕緣層。絕緣層722具有包括氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、鉿矽酸鹽(HfSi x O y (x>0，y>0))、添加氮之鉿矽酸鹽(HfSi x O y N z (x>0，y>0，z>0))、添加氮之鉿鋁酸鹽(HfAl x O y N z (x>0，y>0，z>0))等等的任一者之單層結構或層式結構較佳。絕緣層722的厚度可以例如大於或等於1 nm及小於或等於100 nm、大於或等於10 nm及小於或等於50 nm較佳。此處，藉由電漿CVD法形成含氧化矽之單層絕緣層。
接著，將遮罩724形成在絕緣層722之上，及給予n型導電性之雜質元素添加到半導體層720，以便形成雜質區726(見圖14C)。需注意的是，在添加雜質元素之後移除遮罩724。
接著，將遮罩形成在絕緣層722之上，及局部移除與雜質區726重疊之絕緣層722的區域，以便形成閘極絕緣層722a(見圖14D)。可藉由諸如濕蝕刻或乾蝕刻等蝕刻處理來移除絕緣層722的部分。
接著，將用以形成閘極電極(包括使用與閘極電極相同的層所形成之佈線)的導電層形成在閘極絕緣層722a之上及被處理，以便形成閘極電極728a及導電層728b(見圖14E)。
用於閘極電極728a的導電層和導電層728b可使用諸如鋁、銅、鈦、鉭、或鎢等金屬材料來形成。另外，導電層係可使用諸如多晶矽等半導體材料來形成。並未特別限制用以形成導電層之方法，及可利用各種膜形成法，諸如蒸發法、CVD法、濺鍍法、或旋轉塗佈法等。導電層係可藉由使用抗蝕遮罩的蝕刻來處理。
接著，藉由使用閘極電極728a和導電層728b作為遮罩，將給予一導電型之雜質元素添加到半導體層，以便形成通道形成區734、雜質區732、及雜質區730(見圖15A)。此處，在形成n通道電晶體之例子中，添加諸如磷(P)或砷(As)等雜質元素。此處，可適當設定欲添加之雜質元素的濃度。此外，在添加雜質元素之後，執行用於活化之熱處理。此處，以下面次序增加雜質區中的雜質元素之濃度：雜質區726、雜質區732、及雜質區730。
接著，絕緣層736、絕緣層738、及絕緣層740被形成，以便覆蓋閘極絕緣層722a、閘極電極728a、及導電層728b(見圖15B)。
絕緣層736、絕緣層738、及絕緣層740係可使用包括諸如氧化矽、氮氧化矽、氧氮化矽、氮化矽、或氧化鋁等無機絕緣材料之材料來形成。尤其是，絕緣層736、絕緣層738、及絕緣層740係使用低介電係數(低k)材料來形成較佳，因為可充分減少由於電極或佈線的重疊所導致之電容。需注意的是，絕緣層736、絕緣層738、及絕緣層740可以是使用這些材料的任一者所形成之多孔絕緣層。因為多孔絕緣層具有比濃密絕緣層更低的介電係數，所以可進一步減少由於電極或佈線所導致的電容。另一選擇是，絕緣層736、絕緣層738、及絕緣層740係可使用諸如聚醯亞胺或丙烯酸等有機絕緣材料來形成。在此實施例中，將說明將氮氧化矽用於絕緣層736，氧氮化矽用於絕緣層738、及氧化矽用於絕緣層740之例子。此處利用絕緣層736、絕緣層738、及絕緣層740的層是結構；然而，所揭示的發明之一實施例並不侷限於此。可使用單層結構、兩層的層式結構、或四或更多層之層式結構。
接著，絕緣層738和絕緣層740經過化學機械拋光(CMP)處理或蝕刻處理，以便使絕緣層738和絕緣層740變得平坦(見圖15C)。此處，執行CMP處理，直到局部露出絕緣層738為止。當將氧氮化矽用於絕緣層738及將氧化矽用於絕緣層740時，絕緣層738充作蝕刻停止器。
接著，絕緣層738和絕緣層740經過CMP處理或蝕刻處理，以便露出閘極電極728a和導電層728b的上表面(見圖15D)。此處，執行蝕刻處理，直到局部露出閘極電極728a和導電層728b為止。關於蝕刻處理，執行乾蝕刻較佳，但是可執行濕蝕刻。在局部露出閘極電極728a和導電層728b之步驟中，為了提高稍後所形成之電晶體762的特性，使絕緣層736、絕緣層738、及絕緣層740的表面盡可能平坦較佳。
經由上述步驟，可形成下部中之電晶體760(見圖15D)。
需注意的是，在上述步驟之前或之後，可執行用以形成額外電極、佈線、半導體層、或絕緣層之步驟。例如，藉由利用堆疊絕緣層和導電層之多層佈線結構作為佈線結構，可設置高度整合的半導體裝置。
(用以製造上部中的電晶體之方法)
接著，將參考圖16A至16D及圖17A至17C說明上部中之電晶體762的製造方法。
首先，氧化物半導體層係形成在閘極電極728a、導電層728b、絕緣層736、絕緣層738、絕緣層740等等之上及被處理，以便形成氧化物半導體層744(見圖16A)。需注意的是，在形成氧化物半導體層之前，充作基底的絕緣層可形成在絕緣層736、絕緣層738、及絕緣層740之上。可藉由諸如濺鍍法等PVD法、諸如電漿CVD法等CVD法等等來形成絕緣層。
作為用於氧化物半導體層之材料，可使用四成分金屬氧化物材料，諸如In-Sn-Ga-Zn-O基的材料等；三成分金屬氧化物材料，諸如In-Ga-Zn-O基的材料、In-Sn-Zn-O基的材料、In-Al-Zn-O基的材料、Sn-Ga-Zn-O基的材料、Al-Ga-Zn-O基的材料、或Sn-Al-Zn-O基的材料等；兩成分金屬氧化物材料，諸如In-Zn-O基的材料、Sn-Zn-O基的材料、Al-Zn-O基的材料、Zn-Mg-O基的材料、Sn-Mg-O基的材料、In-Mg-O基的材料、或In-Ga-O基的材料等；In-O基的材料；Sn-O基的材料；Zn-O基的材料等等。此外，上述材料可含有SiO2。此處，例如，In-Ga-Zn-O基的材料意指包括銦(In)、鎵(Ga)、及鋅(Zn)之氧化物膜，及並未特別限制其化學計量組成。另外，In-Ga-Zn-O基的氧化物半導體可含有除了In、Ga、及Zn以外的元素。
作為氧化物半導體層，可使用包括被表示做化學式InMO3(ZnO) m (m>0)之材料的薄膜。此處，M表示選自Ga(鎵)、Al(鋁)、Mn(錳)、及Co(鈷)之一或多個金屬元素。例如，M可以是Ga、Ga及Al、Ga及Mn、Ga及Co等等。
氧化物半導體層的厚度大於或等於3 nm及小於或等於30 nm較佳。這是因為當氧化物半導體層太厚時(如、當厚度大於或等於50 nm時)電晶體會正常開通。
氧化物半導體層係藉由諸如氫、水、氫氧根、或氫化物等雜質不進入氧化物半導體層之方法來形成較佳。例如，可使用濺鍍法等等。
在此實施例中，氧化物半導體層係藉由使用In-Ga-Zn-O基的氧化物靶材之濺鍍法所形成。
作為In-Ga-Zn-O基的氧化物靶材，例如，可使用具有組成比In2O3：Ga2O3：ZnO=1：1：1[莫耳比]之氧化物靶材。需注意的是，不一定將靶材的材料和組成比侷限於上述。例如，可使用具有組成比In2O3：Ga2O3：ZnO=1：1：2[莫耳比]之氧化物靶材。
氧化物靶材的填充率大於或等於90%及小於或等於100%、大於或等於95%及小於或等於99.9%較佳。藉由使用具有高填充率之金屬氧化物靶材，可形成濃密的氧化物半導體層。
膜形成大氣可以是稀有氣體(典型上為氬)大氣、氧大氣或含稀有氣體和氧之混合大氣。充分移除諸如氫、水、氫氧根、或氫化物等雜質之高純度的氣體之大氣較佳，以便防止氫、水、氫氧根、氫化物等等進入氧化物半導體層。
例如，氧化物半導體層可被形成如下。
首先，將基板支托在保持在降壓下之膜形成室中，而後加熱，以便基板溫度到溫度高於200℃及低於或等於500℃、高於300℃及低於或等於500℃較佳、高於或等於350℃及低於或等於450℃更好。
然後，將充分移除諸如氫、水、氫氧根、或氫化物等雜質之高純度的氣體引進移除剩餘濕氣之膜形成室，及藉由使用靶材將氧化物半導體層形成在基板之上。為了移除膜形成室中所剩餘的濕氣，理想上使用諸如低溫泵、離子泵、或鈦昇華泵等誘捕式真空泵作為排空單元。另外，排空單元可以是設置有冷凝阱之渦輪式泵。在以低溫泵排空之膜形成室中，例如，移除諸如氫、水、氫氧根、或氫化物(也有含碳原子之化合物較佳)等雜質，藉以可減少膜形成室所形成之氧化物半導體層中的諸如氫、水、氫氧根、或氫化物等雜質之濃度。
在膜形成期間基板溫度低之例子中(例如、低於或等於100℃)，包括氫原子之物質會進入氧化物半導體；如此，以上述範圍之溫度加熱基板較佳。當以上述溫度加熱之基板形成氧化物半導體層時，基板溫度增加，以便藉由熱切斷氫鍵及包括氫原子之物質較不可能進入氧化物半導體層內。因此，當以上述溫度加熱之基板形成氧化物半導體層時，可充分減少氧化物半導體層中之諸如氫、水、氫氧根、或氫化物等雜質的濃度。而且，可減少由於濺鍍所導致的破壞。
作為膜形成條件的例子，利用下面條件：基板與靶材之間的距離為60 mm；壓力為0.4 Pa；直流(DC)電力為0.5 kW；基板溫度為400℃；及膜形成大氣為氧大氣(氧流率的比例為100%)。需注意的是，脈衝式直流電電源較佳，因為可減少膜形成時所產生的粉末物質(亦稱作粒子或灰塵)及可使膜厚度均勻。
需注意的是，在藉由濺鍍法形成氧化物半導體層之前，藉由引進氬氣和產生電漿之逆向濺鍍移除附著於氧化物半導體層的形成表面之粉末物質(亦稱作粒子或灰塵)較佳。逆向濺鍍意指施加電壓到基板以在基板附近產生電漿來修改基板側上的表面之方法。需注意的是，可使用氮、氦、氧等等之氣體來取代氬。
可經由在氧化物半導體層之上形成具有想要的形狀之遮罩以及蝕刻氧化物半導體層的步驟來處理氧化物半導體層。遮罩係可藉由諸如光致微影等方法來形成。另一選擇是，諸如噴墨法等方法可被用於形成遮罩。關於氧化物半導體層的蝕刻，可利用濕蝕刻或乾蝕刻。無須說，可組合利用它們二者。
之後，在氧化物半導體層744上可執行熱處理(第一熱處理)。熱處理消除氧化物半導體層744中之包括氫原子的物質；如此，可整理氧化物半導體層744的結構，及可減少能帶隙中的缺陷位準。以溫度高於或等於250℃及低於或等於700℃、高於或等於450℃及低於或等於600℃或低於基板的應變點較佳，在鈍氣大氣中執行熱處理。鈍氣大氣為含氮或稀有氣體(如、氦、氖、或氬)作為其主要成分及未含有水、氫等等之大氣較佳。例如，引進熱處理設備之諸如氦、氖、或氬等稀有氣體或氮的純度被設定成6 N(99.9999%)或更多、7N(99.99999%)或更多較佳(即、雜質的濃度低於或等於1 ppm、低於或等於0.1 ppm較佳)。
以例如將欲待處理的物體引進使用電阻加熱元件等等的電爐且在氮大氣中以450℃加熱達一小時之此種方式可執行熱處理。在熱處理期間氧化物半導體層744未暴露至空氣，以便能夠防止水和氫的進入。
藉由熱處理減少雜質，以便獲得i型(本徵)或實質上i型(本徵)氧化物半導體層。因此，能夠實現具有明顯絕佳特性之電晶體。
上述熱處理具有移除氫、水等等之效果及可被稱作脫水處理、除氫處理等等。例如在將氧化物半導體層處理成島型之前或在形成閘極絕緣膜之後可執行熱處理。此種脫水處理或除氫處理可執行一次或複數次。
接著，用以形成源極電極和汲極電極(包括使用與源極電極和汲極電極相同的層所形成之佈線)的導電層係形成在氧化物半導體層744等等之上及被處理，以便形成源極電極742a及汲極電極742b(見圖16B)。
可藉由PVD法或CVD法形成導電層。作為用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；含這些元素的任一者作為其成分之合金。另外，可使用選自錳、鎂、鋯、鈹、釹、及鈧之一或多個材料。
導電層可具有單層結構或包括兩或多層之層式結構。例如，導電層可具有鈦膜或氮化鈦膜之單層結構，含矽之鋁膜的單層結構，鈦膜堆疊在鋁膜之上的兩層結構，鈦膜堆疊在氮化鈦膜之上的兩層結構，或堆疊鈦膜、鋁膜、及鈦膜之三層結構。需注意的是，具有鈦膜或氮化鈦膜之單層結構的導電層具有能夠容易將其處理成各個具有錐形形狀之源極電極742a和汲極電極742b的有利點。
另一選擇是，導電層係可使用導電金屬氧化物來形成。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦和氧化錫之合金(In2O3-SnO2，其在某些例子中被縮寫成ITO)、氧化銦和氧化鋅之合金((In2O3-ZnO)、或含有矽或氧化矽之這些金屬氧化物材料的任一者。
導電層被蝕刻以便欲待形成之源極電極742a和汲極電極742b的端部呈錐形。此處，錐形角度例如為大於或等於30°及小於或等於60°較佳。執行蝕刻以便源極電極742a和汲極電極742b的端部呈錐形，藉以能夠提高與稍後形成的閘極絕緣層746之覆蓋範圍及可防止分離。
上部中之電晶體的通道長度(L)係藉由源極電極742a和汲極電極742b的下端部之間的距離來決定。需注意的是，關於用以形成形成具有小於25 nm的通道長度(L)之電晶體所使用的遮罩之曝光，使用波長短如幾奈米至幾十奈米之超紫外光較佳。在藉由超紫外光之曝光中，解析度高及焦點深度大。因此，稍後形成之電晶體的通道長度(L)可在10 nm至1000 nm(1 μm)的範圍中，及能夠以高速操作電路。而且，微型化可使半導體記憶體裝置電力消耗低。
作為不同於圖16B的例子之例子，在氧化物半導體層744與源極和汲極電極之間，氧化物導電層可被設置作為源極區和汲極區。氧化物導電層的材料含有氧化鋅作為其成分較佳，及未含有氧化銦較佳。關於此種氧化物導電層，可使用氧化鋅、氧化鋅鋁、氮氧化鋅鋁、氧化鋅鎵等等。
例如，藉由形成氧化物導電膜在氧化物半導體層744之上、形成導電層在氧化物導電膜之上、及在一光致微影步驟中處理氧化物導電膜和導電層，可形成充作源極區和汲極區之氧化物導電層、源極電極742a、和汲極電極742b。
另一選擇是，形成氧化物半導體膜和氧化物導電膜的疊層，及在一光致微影步驟中處理疊層，以便可形成島型氧化物半導體層744和氧化物導電膜。在形成源極電極742a和汲極電極742b之後，使用源極電極742a和汲極電極742b作為遮罩來蝕刻島型氧化物導電膜，以便可形成充作源極區和汲極區之氧化物導電層。
需注意的是，當執行用以處理氧化物導電層之蝕刻處理時，適當調整蝕刻條件(如、蝕刻劑種類、蝕刻劑的濃度、及蝕刻時間)，以便防止氧化物半導體層的過度蝕刻。
當氧化物導電層設置在氧化物半導體層與源極和汲極電極之間時，源極區和汲極區可具有下電阻，及可以高速操作電晶體。利用包括氧化物半導體層744、氧化物導電層、及使用金屬材料所形成的汲極電極之結構，可進一步增加電晶體的耐壓。
將氧化物導電層用於源極區和汲極區以便提高周邊電路(驅動器電路)的頻率特性是有效的。與金屬電極(如、鉬或鎢)和氧化物半導體層彼此相接觸之例子比較，當金屬電極(如、鉬或鎢)和氧化物導電層彼此相接觸時可減少接觸電阻。藉由插入氧化物導電層在氧化物半導體層與源極和汲極電極層之間，可減少接觸電阻；因此，可提高周邊電路(驅動器電路)的頻率特性。
接著，形成閘極絕緣層746，以便覆蓋源極電極742a和汲極電極742b及與氧化物半導體層744的一部分相接觸(見圖16C)。
閘極絕緣層746係可藉由CVD法、濺鍍法等等來形成。閘極絕緣層746被形成含有氧化矽、氮化矽、氮氧化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、鉿矽酸鹽(HfSi x O y (x>0，y>0))、添加氮之鉿矽酸鹽(HfSi x O y N z (x>0，y>0，z>0))、添加氮之鉿鋁酸鹽(HfAl x O y N z (x>0，y>0，z>0))等等較佳。閘極絕緣層746可具有組合這些材料之單層結構或層式結構。並未特別限制厚度；然而，在將半導體記憶體裝置微型化之例子中，厚度小以確保電晶體的操作較佳。例如，在使用氧化矽之例子中，厚度可大於或等於1 nm及小於或等於100 nm、大於或等於10 nm及小於或等於50 nm較佳。
當閘極絕緣層薄如上述說明時，產生由於隧道效應等等所導致的閘極漏電流之問題。為了解決閘極漏電流的問題，諸如氧化鉿、氧化鉭、氧化釔、鉿矽酸鹽(HfSi x O y (x>0，y>0))、添加氮之鉿矽酸鹽(HfSi x O y N z (x>0，y>0，z>0))、添加氮之鉿鋁酸鹽(HfAl x O y N z (x>0，y>0，z>0))等高介電係數(高k)材料被用於閘極絕緣層746較佳。藉由將高k材料用於閘極絕緣層746，可確保電特性及厚度可大到防止閘極漏電流。需注意的是，可利用含高k材料之膜和含氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁等等的任一者之膜的層式結構。
另外，可使用含第13族元素和氧之絕緣材料來形成與氧化物半導體層744相接觸之絕緣層(此實施例為閘極絕緣層746)。許多氧化物半導體材料含有第13族元素，如此含有第13族元素之絕緣材料與氧化物半導體一起運作良好。藉由將此種絕緣材料用於與氧化物半導體相接觸之絕緣層，與氧化物半導體之介面可保持在令人滿意的狀態中。
此處，含第13族元素之絕緣材料意指含一或多個第13族元素之絕緣材料。作為含第13族元素之絕緣材料，指定氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等等。此處，氧化鋁鎵為在原子百分比上鋁量大於鎵量之材料，而氧化鎵鋁為在原子百分比上鎵量大於鋁量之材料。
例如，在形成與含鎵之氧化物半導體層相接觸的閘極絕緣層，可使用含氧化鎵之材料作為閘極絕緣層，以便在氧化物半導體層與閘極絕緣層之間的介面中可維持令人滿意的特性。當氧化物半導體層及含氧化鎵之絕緣層被設置成彼此相接觸時，可減少氧化物半導體層與絕緣層之間的介面中之氫的堆疊。需注意的是，在屬於與氧化物半導體層的構成元素相同族之元素被用於絕緣層之例子中可獲得類似效果。例如，藉由使用含氧化鋁之材料來形成絕緣層亦有效。氧化鋁具有不容易透水之特性。如此，鑑於防止水進入氧化物半導體層，使用含氧化鋁之材料較佳。
藉由在氧大氣中熱處理或氧摻雜，與氧化物半導體層744相接觸之絕緣層含有氧的比例高於化學計量組成之比例較佳。“氧摻雜”意指添加氧到塊狀物內。需注意的是，使用“塊狀物”一詞，以便清楚表達氧不僅添加到薄膜的表面而且添加到薄膜的內部。此外，“氧摻雜”包括使變成電漿之氧添加到塊狀物的“氧電漿摻雜”。氧摻雜係可使用佈植法或離子摻雜法來執行。
例如，在與氧化物半導體層744相接觸之絕緣層係由氧化鎵所形成之例子中，藉由在氧大氣中熱處理或氧摻雜，可將氧化鎵的組成設定成Ga2O x (x=3+α，0<α<1)。在與氧化物半導體層744相接觸之絕緣層係由氧化鋁所形成之例子中，藉由在氧大氣中熱處理或氧摻雜，可將氧化鋁的組成設定成Al2O x (x=3+α，0<α<1)。在與氧化物半導體層744相接觸之絕緣層係由氧化鎵鋁(氧化鋁鎵)所形成之例子中，藉由在氧大氣中熱處理或氧摻雜，可將氧化鎵鋁(氧化鋁鎵)的組成設定成Ga x Al2 - x O3+ α (0<x<2，0<α<1)。
藉由氧摻雜等等，可形成包括氧的比例高於化學計量組成中的氧之比例的區域之絕緣層。當包括此種區域之絕緣層與氧化物半導體層相接觸時，過度存在於絕緣層中之氧被供應到氧化物半導體層，及減少氧化物半導體層中或氧化物半導體層與絕緣層之間的介面中之氧不足。如此，氧化物半導體層可以是i型或實質上i型氧化物半導體。
包括氧的比例高於化學計量組成中的氧之比例的區域之絕緣層可應用到充作氧化物半導體層744的基底膜之絕緣層，來取代閘極絕緣層746或閘極絕緣層746和基底絕緣層二者。
在形成閘極絕緣層746之後，理想上在鈍氣大氣中或氧大氣中執行第二熱處理。熱處理的溫度高於或等於200℃及低於或等於450℃、高於或等於250℃及低於或等於350℃較佳。例如，在氮大氣中以250℃執行熱處理達一小時。第二熱處理可減少電晶體的電特性變化。而且，在閘極絕緣層746包括氧之例子中，可將氧供應到氧化物半導體層744及可填充氧化物半導體層744中的氧不足；如此，可形成i型(本徵)或實質上i型氧化物半導體層。
需注意的是，在此實施例中，在形成閘極絕緣層746之後執行第二熱處理；第二熱處理的時序並不侷限於此。例如，可在形成閘極電極之後執行第二熱處理。另一選擇是，可在第一熱處理之後執行第二熱處理，可加倍第一熱處理作為第二熱處理，或可加倍第二熱處理作為第一熱處理。
如上述，藉由利用第一熱處理和第二熱處理的至少其中之一，可高度淨化氧化物半導體層744，以便含有盡可能少的包括氫原子之物質。
接著，用以形成閘極電極(包括使用與閘極電極相同的層所形成之佈線)的導電層被形成和被處理，以便形成閘極電極748a和導電層748b(見圖16D)。
閘極電極748a和導電層748b係可使用諸如鉬、鈦、鉭、鎢、鋁、銅、釹、或鈧等金屬材料，或含有這些材料的任一者作為其主要成分之合金材料來形成。需注意的是，閘極電極748a和導電層748b可具有單層結構或層式結構。
接著，將絕緣層750形成在閘極絕緣層746、閘極電極748a、及導電層748b之上(見圖17A)。絕緣層750係可藉由PVD法、CVD法等等來形成。絕緣層750係可使用包括諸如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁等無機絕緣材料之材料來形成。需注意的是，關於絕緣層750，可使用具有低介電係數之材料較佳或可利用具有低介電係數的結構(如、多孔結構)較佳。這是因為藉由減少絕緣層750的介電係數，可減少佈線與電極之間的電容，如此將增加操作速度。需注意的是，雖然此實施例絕緣層750具有單層結構，但是所揭示的發明之一實施例並不侷限於此。絕緣層750可具有包括兩或多層之層式結構。
接著，到達源極電極742a之開口形成在閘極絕緣層746和絕緣層750中。然後，與源極電極742a相接觸之佈線754係形成在絕緣層750之上(見圖17B)。開口係藉由使用遮罩等等之選擇性蝕刻來形成。
導電層係藉由PVD法或CVD法來形成，而後被圖案化，以便形成佈線754。作為用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；含有這些元素的任一者作為其成分之合金等等。另外，可使用選自錳、鎂、鋯、鈹、釹、及鈧之一或多個材料。
尤其是，利用例如藉由PVD法在包括絕緣層750的開口之區域中形成薄的鈦膜(約5 nm)之後，形成鋁膜以便填充開口之方法。此處，藉由PVD法所形成之鈦膜具有減少形成鈦膜之表面上所形成的氧化物膜(如、天然氧化物膜)之功能，以減少與下電極(此處為源極電極742a)的接觸電阻。此外，可防止鋁膜的小丘。在形成鈦、氮化鈦等等的屏障膜之後，可藉由電鍍法形成銅膜。
形成在絕緣層750之開口係形成在與導電層728b重疊的區域中較佳。將開口形成在此種區域中，藉以可抑制由於接觸區所導致的元件面積增加。
在未使用導電層728b之下，連接雜質區726和源極電極742a的位置以及連接源極電極742a和佈線754之位置可彼此重疊；將說明此種例子。在那例子中，開口(亦稱作下部中的接點)係形成在形成於雜質區726之上的絕緣層736、絕緣層738、及絕緣層740中，及源極電極742a係形成在下部的接點中。之後，開口(亦稱作上部中的接點)係形成在與閘極絕緣層746和絕緣層750中之下部的接點重疊之區域中，而後形成佈線754。當上部中的接點形成在與下部中的接點重疊之區域中時，形成在下部之接點中的源極電極742a會被蝕刻分離。為了避免分離，下部中的接點和上部中的接點可被形成不彼此重疊，但是會發生元件面積增加的問題。
如此實施例所說明一般，藉由使用導電層728b，可在源極電極742a不分離之下形成上部中的接點。如此，下部中的接點和上部中的接點可被形成彼此重疊，以便可抑制由於接觸區所導致的元件面積增加。換言之，可增加半導體記憶體裝置的整合程度。
接著，形成絕緣層756以便覆蓋佈線754(見圖17C)。
經由上述處理，完成電容器764和包括高度淨化的氧化物半導體層744之電晶體762(見圖17C)。
因為氧化物半導體層744為此實施例所說明的電晶體762中之高度淨化的氧化物半導體層，所以氫濃度低於或等於5 x 1019 atoms/cm3、低於或等於5 x 1018 atoms/cm3較佳、低於或等於5 x 1017 atoms/cm3更好。此外，與一般矽晶圓比較(約1 x 1014/cm3)，氧化物半導體層744的載子密度之值足夠低(如、低於1 x 1012/cm3、低於1.45 x 1010/cm3較佳)。因此，關閉狀態電流亦足夠低。例如，室溫(25℃)中之電晶體762的關閉狀態電流(此處為是每一微米(pm)通道寬度之電流)低於或等於100 zA(1 zA(zepto安培)為1 x 10-21 A)、低於或等於10 zA較佳。
藉由使用高度淨化的本徵氧化物半導體層744，可容易充分減少電晶體的關閉狀態電流。藉由使用此種電晶體，可獲得將所儲存的資料保持極長時間之半導體記憶體裝置。
此外，在此實施例所說明之半導體記憶體裝置中，可共享佈線；如此，可實現具有高度增加整合程度之半導體記憶體裝置。
此實施例所說明之結構、方法等等可與其他實施例所說明之結構、方法等等的任一者適當組合。
[實施例7]
在此實施例中，將參考附圖說明包括上述實施例的任一者所說明之半導體記憶體裝置的半導體裝置之應用例子。
本發明的半導體記憶體裝置可被用於各種領域中設置有記憶體之電子裝置。例如，作為應用本發明的半導體記憶體裝置之電子裝置，可給定諸如視頻相機或數位相機等相機、護目鏡型顯示器(頭戴型顯示器)、導航系統、聲音再生裝置(如、汽車音頻裝置或音頻組件)、電腦、遊戲機、可攜式資訊終端(如、行動電腦、行動電話、可攜式遊戲機、或電子書閱讀器)、包括記錄媒體之影像再生裝置(尤其是，再生諸如DVD(數位多用途碟)等記錄媒體及具有能夠顯示影像之顯示器)之裝置)等等。圖18A至18E圖解此種電子裝置的特定例子。
圖18A及18B圖解數位相機。圖18B圖示圖18A的後側。數位相機包括外殼2111、顯示部2112、透鏡2113、快門按鈕2115等等。另外，數位相機包括可移除式記憶體2116，其中儲存以數位相機所拍攝的資料。使用本發明所形成之半導體記憶體裝置可應用到記憶體2116。
圖18C圖解行動電話，其為可攜式終端的典型例子。行動電話包括外殼2121、顯示部2122、操作鍵2123、相機透鏡2124等等。另外，行動電話包括可移除式記憶體2125。諸如行動電話的電話號碼、影像、音樂資料等等資料可儲存在記憶體2125中及被再生。使用本發明所形成之半導體記憶體裝置可應用到記憶體2125。
另外，圖18D圖解數位播放器，其為音頻裝置的典型例子。圖18D所示之數位播放器包括主體2130、顯示部2131、記憶體部2132、操作部2133、耳機2134等等。需注意的是，可使用頭戴式耳機或無線耳機來取代耳機2134。使用本發明所形成之半導體記憶體裝置可應用到記憶體部2132。例如，可使用具有記憶體容量20十億位元組(GB)至200十億位元組(GB)之NAND型記憶體。此外，當操作操作部2133時，影像和聲音(如、音樂)可被儲存和再生。需注意的是，設置在記憶體部2132中之半導體記憶體裝置可被移除。
圖18E圖解電子書閱讀器(亦被稱作電子紙)。此電子書閱讀器包括主體2141、顯示部2142、操作鍵2143、及記憶體部2144。數據機可內建到主體2141，或可利用能夠無線傳送和接收資料之結構。使用本發明所形成之半導體記憶體裝置可應用到記憶體部2144。例如，可使用具有記憶體容量20十億位元組(GB)至200十億位元組(GB)之NAND型記憶體。此外，當操作操作鍵2143時，影像和聲音(如、音樂)可被儲存和再生。需注意的是，設置在記憶體部2144中之半導體記憶體裝置可被移除。
如上述，本發明的半導體記憶體裝置之應用範圍如此廣泛，以致於半導體記憶體裝置可應用到各種領域之設置有記憶體的電子裝置。
此申請案係依據日本專利局於2010、9、13所發表之日本專利申請案序號2010-204405，藉以併入其全文做為參考。
101．．．電晶體
102．．．三態反相器電路
103．．．電容器
104．．．電晶體
105．．．電晶體
106．．．節點
107．．．資料保持電路
108．．．節點
109．．．行閘極
110．．．行閘極控制線
111．．．資料訊號線
112．．．記憶體胞格單元
113．．．記憶體胞格單元
114．．．記憶體胞格單元
115．．．傳輸電路
116．．．位元線
117．．．預充電電晶體
118．．．反相資料輸出電路
160．．．電晶體
162．．．電晶體
164．．．電容器
171．．．反相器
172．．．電晶體
181．．．p通道電晶體
182．．．p通道電晶體
183．．．n通道電晶體
184．．．n通道電晶體
201．．．時脈反相器電路
202．．．時脈反相器電路
203．．．正反電路(FF電路)
204．．．節點
205．．．節點
206．．．行閘極
207．．．資料訊號線
208．．．資料反轉訊號線
209．．．行控制訊號線
210．．．記憶體胞格單元
211．．．記憶體胞格單元
212．．．記憶體胞格單元
213．．．傳輸電路
214．．．位元線
215．．．預充電電晶體
300．．．位元線
301．．．選擇電晶體
302．．．選擇閘極線
311．．．讀取電晶體
312．．．讀取電晶體
313．．．讀取電晶體
314．．．讀取電晶體
315．．．讀取電晶體
316．．．讀取電晶體
317．．．讀取電晶體
318．．．讀取電晶體
321．．．氧化物半導體電晶體
322．．．氧化物半導體電晶體
323．．．氧化物半導體電晶體
324．．．氧化物半導體電晶體
325．．．氧化物半導體電晶體
326．．．氧化物半導體電晶體
327．．．氧化物半導體電晶體
328．．．氧化物半導體電晶體
331．．．儲存電容器
332．．．儲存電容器
333．．．儲存電容器
334．．．儲存電容器
335．．．儲存電容器
336．．．儲存電容器
337．．．儲存電容器
338．．．儲存電容器
341．．．浮動節點
342．．．浮動節點
343．．．浮動節點
344．．．浮動節點
345．．．浮動節點
346．．．浮動節點
347．．．浮動節點
348．．．浮動節點
351．．．字元線
352．．．字元線
353．．．字元線
354．．．字元線
355．．．字元線
356．．．字元線
357．．．字元線
358．．．字元線
361．．．字元線
362．．．字元線
363．．．字元線
364．．．字元線
365．．．字元線
366．．．字元線
367．．．字元線
368．．．字元線
371．．．記憶體胞格
372．．．記憶體胞格
373．．．記憶體胞格
374．．．記憶體胞格
375．．．記憶體胞格
376．．．記憶體胞格
377．．．記憶體胞格
378．．．記憶體胞格
401．．．電晶體
402．．．三態反相器
403．．．電容器
404．．．電晶體
405．．．電晶體
406．．．節點
407．．．資料保持電路
408．．．節點
409．．．行閘極
410．．．行閘極控制線
411．．．資料訊號線
412．．．傳輸電路
413．．．位元線
414．．．預充電電晶體
417．．．感測放大器鎖定電路
418．．．感測放大器鎖定電路
419．．．感測放大器鎖定電路
429．．．記憶體區塊
430．．．記憶體區塊
432．．．記憶體胞格陣列
433．．．字元線驅動器電路
434．．．位元線
435．．．位元線
436．．．位元線
441．．．NAND型記憶體胞格單元
442．．．NAND型記憶體胞格單元
443．．．NAND型記憶體胞格單元
444．．．NAND型記憶體胞格單元
445．．．NAND型記憶體胞格單元
446．．．NAND型記憶體胞格單元
447．．．NAND型記憶體胞格單元
448．．．NAND型記憶體胞格單元
449．．．NAND型記憶體胞格單元
450．．．NAND型記憶體胞格單元
451．．．NAND型記憶體胞格單元
452．．．NAND型記憶體胞格單元
453．．．NAND型記憶體胞格單元
454．．．NAND型記憶體胞格單元
455．．．NAND型記憶體胞格單元
456．．．NAND型記憶體胞格單元
457．．．NAND型記憶體胞格單元
458．．．NAND型記憶體胞格單元
459．．．NAND型記憶體胞格單元
460．．．NAND型記憶體胞格單元
461．．．NAND型記憶體胞格單元
462．．．NAND型記憶體胞格單元
463．．．NAND型記憶體胞格單元
501．．．電晶體
502．．．三態反相器
503．．．電容器
504．．．電晶體
505．．．電晶體
506．．．節點
507．．．資料保持電路
508．．．節點
509．．．行閘極
510．．．行閘極控制線
511．．．資料訊號線
512．．．傳輸電路
513．．．位元線
514．．．n通道電晶體
517．．．感測放大器鎖定電路
518．．．感測放大器鎖定電路
519．．．感測放大器鎖定電路
529．．．第一頁
530．．．第二頁
532．．．記憶體胞格陣列
533．．．字元線驅動器電路
534．．．位元線
541．．．NOR型記憶體胞格
542．．．NOR型記憶體胞格
543．．．NOR型記憶體胞格
544．．．NOR型記憶體胞格
545．．．NOR型記憶體胞格
546．．．NOR型記憶體胞格
547．．．NOR型記憶體胞格
548．．．NOR型記憶體胞格
549．．．NOR型記憶體胞格
550．．．NOR型記憶體胞格
551．．．NOR型記憶體胞格
552．．．NOR型記憶體胞格
553．．．NOR型記憶體胞格
554．．．NOR型記憶體胞格
555．．．NOR型記憶體胞格
556．．．NOR型記憶體胞格
557．．．NOR型記憶體胞格
558．．．NOR型記憶體胞格
559．．．NOR型記憶體胞格
560．．．NOR型記憶體胞格
561．．．NOR型記憶體胞格
562．．．NOR型記憶體胞格
563．．．NOR型記憶體胞格
600．．．半導體基板
610．．．單晶半導體基板
612．．．氧化物膜
614．．．脆化區
616．．．單晶半導體層
618．．．單晶半導體層
720．．．半導體層
722．．．絕緣層
722a．．．閘極絕緣層
724．．．遮罩
726．．．雜質區
728a．．．閘極電極
728b．．．導電層
730．．．雜質區
732．．．雜質區
734．．．通道形成區
736．．．絕緣層
738．．．絕緣層
740．．．絕緣層
742a．．．源極電極
742b．．．汲極電極
744．．．氧化物半導體層
746．．．閘極絕緣層
747．．．閘極絕緣層
748a．．．閘極電極
748b．．．導電層
750．．．絕緣層
754．．．佈線
756．．．絕緣層
760．．．電晶體
762．．．電晶體
764．．．電容器
771．．．電晶體
772．．．電晶體
773．．．電晶體
774．．．電晶體
775．．．電晶體
780．．．閘極電極
910．．．氧化物半導體電晶體
911．．．讀取電晶體
912．．．儲存電容器
913．．．浮動節點
914．．．字元線
915．．．字元線
916．．．字元線
917．．．汲極端子
918．．．源極線
919．．．記憶體胞格
1000．．．氧化物半導體電晶體
1001．．．讀取電晶體
1002．．．儲存電容器
1003．．．字元線
1004．．．字元線
1005．．．位元線
1006．．．源極線
1007．．．浮動節點
1008．．．記憶體胞格
2111．．．外殼
2112．．．顯示部
2113．．．透鏡
2115．．．快門按鈕
2116．．．可移除式記憶體
2121．．．外殼
2122．．．顯示部
2123．．．操作鍵
2124．．．相機透鏡
2125．．．可移除式記憶體
2130．．．主體
2131．．．顯示部
2132．．．記憶體部
2133．．．操作部
2134．．．耳機
2141．．．主體
2142．．．顯示部
2143．．．操作鍵
2144．．．記憶體部
圖1為半導體記憶體裝置的電路圖之一例子。
圖2為三態反相器電路的一例子圖。
圖3為反相資料輸出電路的一例子圖。
圖4為半導體記憶體裝置的電路圖之一例子。
圖5A及5B各為預充電電路的一例子圖。
圖6A-1、6A-2、及6B為半導體記憶體裝置的電路圖。
圖7為半導體記憶體裝置的電路圖之一例子。
圖8為半導體記憶體裝置的電路圖之一例子。
圖9為半導體記憶體裝置的電路圖之一例子。
圖10A至10C為記憶體元件的操作圖。
圖11A至11C為記憶體元件的操作圖。
圖12A及12B為半導體記憶體裝置的橫剖面圖和平面圖之例子。
圖13A至13G為半導體記憶體裝置的製造處理之橫剖面圖。
圖14A至14E為半導體記憶體裝置的製造處理之橫剖面圖。
圖15A至15D為半導體記憶體裝置的製造處理之橫剖面圖。
圖16A至16D為半導體記憶體裝置的製造處理之橫剖面圖。
圖17A至17C為半導體記憶體裝置的製造處理之橫剖面圖。
圖18A至18E為電子裝置圖。
圖19為半導體記憶體裝置的電路圖之習知例子。
圖20A至20E為半導體記憶體裝置的橫剖面圖。
101．．．電晶體
102．．．三態反相器電路
103．．．電容器
106．．．節點
107．．．資料保持電路
108．．．節點
109．．．行閘極
110．．．行閘極控制線
111．．．資料訊號線
112．．．記憶體胞格單元
113．．．記憶體胞格單元
114．．．記憶體胞格單元
116．．．位元線
117．．．預充電電晶體
118．．．反相資料輸出電路

Claims (16)

  1. 一種半導體記憶體裝置，包含：記憶體胞格單元，其包含複數個記憶體元件；第一電晶體，其包含第一端子、第二端子、及閘極；反相資料輸出電路，其包含輸入端子和輸出端子，其中，該輸入端子電連接到該第一電晶體的該第一端子，及該輸出端子電連接到該記憶體胞格單元和該第一電晶體的該第二端子；以及電容器，其電連接到該反相資料輸出電路的該輸入端子和該第一電晶體的該第一端子。
  2. 根據申請專利範圍第1項之半導體記憶體裝置，另包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該第一電晶體的該第一端子、該反相資料輸出電路的該輸入端子、及該電容器的第七端子，與該第六端子電連接到該電容器的第八端子。
  3. 根據申請專利範圍第1項之半導體記憶體裝置，另包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該記憶體胞格單元，及該第六端子電連接到該第一電晶體的該第二端子和該反相資料輸出電路的該輸出端子。
  4. 根據申請專利範圍第1項之半導體記憶體裝置，另包含：第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該記憶體胞格單元、該第 一電晶體的該第二端子、及該反相資料輸出電路的該輸出端子；資料訊號線，其電連接到該第三電晶體的該第六端子；以及行閘極控制線，其電連接到該第三電晶體的該第三閘極。
  5. 一種半導體記憶體裝置，包含：記憶體胞格單元，其包含複數個記憶體元件；第一電晶體，其包含第一端子、第二端子、及閘極；包含三態反相器電路之反相資料輸出電路，其包含輸入端子和輸出端子，其中，該輸入端子電連接到該第一電晶體的該第一端子，及該輸出端子電連接到該記憶體胞格單元和該第一電晶體的該第二端子；以及電容器，其電連接到該三態反相器電路的該輸入端子和該第一電晶體的該第一端子。
  6. 根據申請專利範圍第5項之半導體記憶體裝置，其中，該三態反相器電路包含串聯電連接在兩佈線之間的第二電晶體、第三電晶體、第四電晶體、及第五電晶體，其中，該三態反相器電路的該輸入端子電連接到該第三電晶體的閘極和該第四電晶體的閘極，並且其中，該三態反相器電路的該輸出端子電連接到該第三電晶體的一端子和該第四電晶體的一端子。
  7. 根據申請專利範圍第5項之半導體記憶體裝置，另 包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該第一電晶體的該第一端子、該三態反相器電路的該輸入端子、及該電容器的第七端子，與該第六端子電連接到該電容器的第八端子。
  8. 根據申請專利範圍第5項之半導體記憶體裝置，另包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該記憶體胞格單元，及該第六端子電連接到該第一電晶體的該第二端子和該三態反相器電路的該輸出端子。
  9. 根據申請專利範圍第5項之半導體記憶體裝置，另包含：第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該記憶體胞格單元、該第一電晶體的該第二端子、及該三態反相器電路的該輸出端子；資料訊號線，其電連接到該第三電晶體的該第六端子；以及行閘極控制線，其電連接到該第三電晶體的該第三閘極。
  10. 一種半導體記憶體裝置，包含：記憶體胞格單元，其包含複數個記憶體元件；第一電晶體，其包含第一端子、第二端子、及第一閘極；反相資料輸出電路，包含： 反相器，包含輸入端子和輸出端子，其中，該輸入端子電連接到該第一電晶體的該第一端子；以及第二電晶體，包含第三端子、第四端子、及第二閘極，其中，該第三端子電連接到該反相器的該輸出端子，及該第四端子電連接到該記憶體胞格單元和該第一電晶體的該第二端子；以及電容器，其電連接到該反相器的該輸入端子和該第一電晶體的該第一端子。
  11. 根據申請專利範圍第10項之半導體記憶體裝置，另包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該第一電晶體的該第一端子、該反相器的該輸入端子、及該電容器的第七端子，與該第六端子電連接到該電容器的第八端子。
  12. 根據申請專利範圍第1、5及10項中任一項之半導體記憶體裝置，另包含第三電晶體，其電連接到該記憶體胞格單元。
  13. 根據申請專利範圍第10項之半導體記憶體裝置，另包含第三電晶體，其包含第五端子、第六端子、及第三閘極，其中，該第五端子電連接到該記憶體胞格單元，及該第六端子電連接到該第一電晶體的該第二端子和該第二電晶體的該第四端子。
  14. 根據申請專利範圍第10項之半導體記憶體裝置，另包含：第三電晶體，其包含第五端子、第六端子、及第三閘 極，其中，該第五端子電連接到該記憶體胞格單元、該第一電晶體的該第二端子、及該第二電晶體的該第四端子；資料訊號線，其電連接到該第三電晶體的該第六端子；以及行閘極控制線，其電連接到該第三電晶體的該第三閘極。
  15. 根據申請專利範圍第1、5及10項中任一項之半導體記憶體裝置，其中，該第一電晶體包含氧化物半導體。
  16. 一種電子裝置，包含根據申請專利範圍第1、5及10項中任一項之半導體記憶體裝置，其中，該電子裝置為選自由相機、護目鏡型顯示器、導航系統、聲音再生裝置、電腦、遊戲機、可攜式資訊終端、及影像再生裝置所組成之群組的其中之一。
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