KR101923362B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR101923362B1
KR101923362B1 KR1020110091922A KR20110091922A KR101923362B1 KR 101923362 B1 KR101923362 B1 KR 101923362B1 KR 1020110091922 A KR1020110091922 A KR 1020110091922A KR 20110091922 A KR20110091922 A KR 20110091922A KR 101923362 B1 KR101923362 B1 KR 101923362B1
Authority
KR
South Korea
Prior art keywords
transistor
terminal
gate
electrically connected
memory cell
Prior art date
Application number
KR1020110091922A
Other languages
English (en)
Other versions
KR20120028828A (ko
Inventor
가즈마 후루타미
유타카 시오노리
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120028828A publication Critical patent/KR20120028828A/ko
Application granted granted Critical
Publication of KR101923362B1 publication Critical patent/KR101923362B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2236—Copy

Abstract

메모리 데이터를 외부 회로를 사용하지 않고, 복사를 행하는 반도체 기억 장치를 제공하는 것을 과제로 한다.
복수의 메모리 셀의 제 1 단자가 공통 접속된 비트선과, 비트선에 접속되고, 판독시에 비트선을 특정한 전위로 프리차지하는 프리차지 회로와, 메모리 셀로부터 판독한 데이터, 또는 메모리 셀로의 기록 데이터를 일시적으로 유지하는 용량 소자를 갖는 데이터 유지 회로와, 데이터 유지 회로에서 유지하고 있는 데이터의 반전 데이터를 비트선으로 출력하는 반전 데이터 출력 회로를 가지며, 반전 데이터 출력 회로는 데이터 유지 회로에서 유지하고 있는 데이터의 반전 데이터의 출력을 제어하는 수단을 갖는 구성으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치, 반도체 기억 장치, 및 그 주변 회로에 관한 것이다. 또한, 본 발명은 반도체 기억 장치의 구동 방법에 관한 것이다.
불휘발성 반도체 기억 장치는 전원을 꺼도 데이터가 사라지지 않는 등의 이점이 있기 때문에, 최근 대폭 수요가 증대되고 있다. 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치인 플래쉬 메모리는, 1개의 트랜지스터로 1개의 메모리 셀을 구성할 수 있기 때문에, 메모리의 대용량화를 행할 수 있어 자기 디스크 등의 대체 용도가 기대되고 있다.
이 불휘발성 반도체 기억 장치는, 부유 게이트를 갖는 MOS 트랜지스터로 이루어지는 메모리 셀을 매트릭스상을 배열함으로써 메모리 셀 어레이를 구성하고, 부유 게이트에 전하를 축적함으로써 MOS 트랜지스터의 임계값을 변화시키고, 이 임계값의 변화를 정보로서 기록하고 있다. 부유 게이트에 전하를 축적하기 위해서는, 워드선과 기판에 형성된 웰 사이에 고전계를 형성함으로써, 웰로부터 절연막을 관통하는 전류가 흐르고, 그 결과, 부유 게이트에 전하가 축적된다.
메모리 셀 유닛은 일반적으로는 센스 앰프 래치(sense amplifier latch) 회로를 개재하여, 외부 회로와 신호선으로 연결되어 있다. 그러한 예로서 특허문헌 1 등을 들 수 있다. 도 19는 종래 기술에 해당하는 불휘발성 반도체 기억 장치의 회로 구성이다. CK, CKB(CK의 반전 신호)의 클록 신호로 제어되는 클록드 인버터 회로(201)와 클록드 인버터 회로(202)로 구성된 기록 데이터와 판독 데이터를 일시적으로 유지하는 기능을 갖는 플립 플롭 회로(FF 회로)(203)를 가진다. 또한, 메모리 셀의 데이터 판독에서 행해지는 프리차지 동작에서, 프리차지를 행하는 경우는 온 상태, 프리차지를 행하지 않는 경우는 오프 상태가 되는 p 채널형 트랜지스터로 구성된 프리차지용 트랜지스터(215)를 가진다. 또한, FF 회로(203)의 비트선(214)측의 노드(204)와 비트선(214)에 접속된 전달 회로(213)와, FF 회로(203)의 비트선측과는 반대측의 노드(205)와 데이터 신호선(207)과 데이터 반전 신호선(208)에 접속되고 칼럼 제어 신호선(209)에 의해 제어되는 칼럼 게이트(206)를 구비한 구성으로 되어 있다. 또한, 비트선(214)에는 메모리 셀 유닛(210), 메모리 셀 유닛(211)이 접속되어 있다. 비트선(214)에 접속되는 메모리 셀 유닛(212)은 특별히 접속수의 제약은 없다. 한편, 이 도면은 간략화를 위해 비트선 1개에 접속된 메모리 셀 유닛밖에 고려하지 않고 있지만, 실제로 사용하는 불휘발성 반도체 기억 장치에서는 메모리 셀이 어레이상으로 배치되어 있고, 비트선의 수만큼 도 19에 도시하는 회로는 존재한다.
도 19와 같은 회로 구성에서는, 데이터 기록시에는, 신호선으로부터 칼럼 게이트(206)를 개재하여, FF 회로(203)에 일단 데이터를 유지하고, 유지한 데이터를 비트선을 개재하여 메모리 셀에 기록한다. 비트선에 인가되는 전위가 고전위인 경우, 메모리 셀에는 데이터 1이 기억되고, 비트선에 인가되는 전위가 저전위인 경우, 메모리 셀에는 데이터 0이 기억되는 구성으로 되어 있는 경우가 있다. 또한, 데이터 판독시에는, 메모리 셀의 데이터를 일단 FF 회로(203)에 유지하고, 유지한 데이터를 칼럼 게이트(206)를 개재하여 신호선으로부터 외부 회로로 판독한다. 메모리 셀에 데이터 0이 기억되어 있으면 비트선은 고전위가 되고, 메모리 셀에 데이터 1이 기억되어 있으면 비트선은 저전위가 되는 구성으로 되어 있는 경우가 있다. 즉, 판독시외 기록시에는, 비트선의 전위가 역전되어 있는 관계로 되어 있다. 단, 판독시와 기록시에는 설정되는 전위 레벨이 상이한 경우가 있다.
한편, 반도체 재료로서 산화물 반도체를 사용하여 트랜지스터를 제작하고, 상기 트랜지스터를 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 반도체 재료로서 산화아연, In-Ga-Zn-O계 화합물을 사용하여 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 주목받고 있다.
이러한 산화물 반도체를 사용하여 유리 기판, 플라스틱 기판 등에 트랜지스터를 형성하고, 액정 디스플레이, 일렉트로루미네센스 디스플레이(EL 디스플레이라고도 한다) 또는 전자 페이퍼 등의 표시 장치나 전자 디바이스로의 응용이 기대되고 있다(비특허문헌 1 참조).
일본 공개특허공보 제(평) 7-122092호
카미야, 노무라, 호소노, 「비정질 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol．44, pp．621-633.
어플리케이션에 따라서는 어떤 영역의 데이터를 다른 메모리 영역으로 복사하고 싶을 경우가 생긴다. 종래의 회로 구성에서는, 센스 앰프 래치 회로에 유지되어 있는 데이터를 사용하여 그대로 다른 메모리에 기록을 행하면, 반전된 데이터가 기록되게 된다. 이로 인해, 종래의 회로 구성에서는, 일단 데이터를 외부 장치로 복사를 하여 데이터의 반전 처리를 한 후, 센스 앰프 래치 회로에 유지시키고, 다시 메모리에 기록한다고 하는 처리가 필요하였다. 이로 인해, 외부에 데이터의 반전 처리 장치가 필요하게 되는 데다가, 데이터를 메모리 회로로부터 판독하여 외부 회로로 전송하고, 데이터 반전 처리를 하고, 또한 기록하는 것과 같은 방대한 시간의 로스가 생긴다고 한 문제가 있다. 페이지 단위로 복사를 하고 싶은 경우(이것을 카피 백이라고 한다) 등은, 로스의 시간은 더욱 방대해져 버린다.
본 발명의 일 형태는, 메모리 데이터를 외부 회로를 사용하지 않고, 복사를 행하는 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 메모리 데이터의 복사시의 동작 시간의 로스의 대폭 저감화를 실현하는 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 메모리 데이터의 복사를 페이지 단위로 일괄하여 행하는 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 저소비 전력의 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 회로 면적이 작은 불휘발성 반도체 기억 장치를 제공하는 것을 과제로 한다. 또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이러한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 메모리 셀과, 메모리 셀의 제 1 단자가 접속된 비트선과, 비트선에 접속되고, 판독시에 비트선을 소정 전위로 프리차지하는 프리차지 회로와, 메모리 셀로부터 판독한 데이터, 또는 메모리 셀로의 기록 데이터를 일시적으로 유지하는 용량 소자를 갖는 데이터 유지 회로와, 데이터 유지 회로에서 유지하고 있는 데이터의 반전 데이터를 비트선으로 출력하는 반전 데이터 출력 회로를 가지며, 데이터 유지 회로는 트랜지스터와 용량 소자가 접속된 노드에서 데이터를 유지하고, 반전 데이터 출력 회로는, 데이터 유지 회로에서 유지하고 있는 데이터의 반전 데이터의 출력을 제어하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치이다.
상기에 있어서, 상기 트랜지스터는 산화물 반도체를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 일 형태는, 메모리 셀과, 메모리 셀의 제 1 단자가 접속된 비트선과, 제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자와, 용량 소자에서 유지하고 있는 데이터의 반전 데이터를 비트선으로 출력하는 반전 데이터 출력 회로를 가지며, 제 1 트랜지스터의 제 1 단자가 제 1 전원선에 접속되고, 제 1 트랜지스터의 제 2 단자가 비트선에 접속되고, 제 2 트랜지스터의 제 1 단자가 비트선에 접속되고, 제 2 단자가 용량 소자의 제 1 단자에 접속되고, 용량 소자의 제 2 단자는 제 2 전원선에 접속되고, 반전 데이터 출력 회로는 용량 소자에서 유지하고 있는 데이터의 반전 데이터의 출력을 제어하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치이다.
본 발명의 일 형태는, 메모리 셀과, 메모리 셀의 제 1 단자가 접속된 비트선과, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 용량 소자와, 용량 소자에서 유지하고 있는 데이터의 반전 데이터를 비트선으로 출력하는 반전 데이터 출력 회로를 가지며, 제 1 트랜지스터의 제 1 단자가 제 1 전원선에 접속되고, 제 1 트랜지스터의 제 2 단자가 비트선에 접속되고, 제 3 트랜지스터의 제 1 단자가 비트선에 접속되고, 제 3 트랜지스터의 제 2 단자가 제 2 트랜지스터의 제 1 단자에 접속되고, 제 2 트랜지스터의 제 2 단자가 용량 소자의 제 1 단자에 접속되고, 용량 소자의 제 2 단자는 제 2 전원선에 접속되고, 반전 데이터 출력 회로는, 용량 소자에서 유지하고 있는 데이터의 반전 데이터의 출력을 제어하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치이다.
상기에 있어서, 제 2 트랜지스터는 산화물 반도체를 포함하여 구성되는 것을 특징으로 한다.
또한, 상기에 있어서, 반도체 기억 장치는 용량 소자의 전위 레벨을 소정 전위로 리셋하는 리셋 회로를 갖는 것을 특징으로 한다.
또한, 상기에 있어서, 리셋 회로는 산화물 반도체를 포함하여 구성되는 제 4 트랜지스터로 형성되는 것을 특징으로 한다.
본 발명의 일 형태는, 메모리 데이터를 외부 회로를 사용하지 않고, 복사를 행하는 반도체 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태는, 메모리 데이터의 복사시의 동작 시간의 로스의 대폭 저감화를 실현하는 반도체 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태는, 메모리 데이터의 복사를 페이지 단위로 일괄하여 행하는 반도체 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태는, 저소비 전력의 반도체 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태는, 회로 면적이 작은 반도체 기억 장치를 제공할 수 있다.
도 1은 반도체 기억 장치의 회로도의 일례.
도 2는 쓰리 스테이트 인버터 회로의 일례.
도 3은 반전 데이터 출력 회로의 일례.
도 4는 반도체 기억 장치의 회로도의 일례.
도 5a 및 도 5b는 프리차지 회로의 예.
도 6a-1, 도 6a-2, 및 도 6b는 반도체 기억 장치의 회로도.
도 7은 반도체 기억 장치의 회로도의 일례.
도 8은 반도체 기억 장치의 회로도의 일례.
도 9는 반도체 기억 장치의 회로도의 일례.
도 10a 내지 도 10c는 메모리 소자의 동작을 설명하는 도.
도 11a 내지 도 11c는 메모리 소자의 동작을 설명하는 도.
도 12a 및 도 12b는 반도체 기억 장치의 단면도 및 평면도의 일례.
도 13a 내지 도 13g는 반도체 기억 장치의 제작 공정에 따르는 단면도.
도 14a 내지 도 14e는 반도체 기억 장치의 제작 공정에 따르는 단면도.
도 15a 내지 도 15d는 반도체 기억 장치의 제작 공정에 따르는 단면도.
도 16a 내지 도 16d는 반도체 기억 장치의 제작 공정에 따르는 단면도.
도 17a 내지 도 17c는 반도체 기억 장치의 제작 공정에 따르는 단면도.
도 18a 내지 도 18e은 전자 기기를 도시하는 도.
도 19는 반도체 기억 장치의 회로도의 종래예.
도 20a 내지 도 20e는 반도체 기억 장치의 단면도.
이하, 본 발명의 실시형태에 관해서 도면을 참조하면서 설명한다. 단, 본 발명은 많은 상이한 형태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 나타내는 도면에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 어떤 하나의 실시형태 중에서 서술하는 내용(일부의 내용이라도 좋다)은 그 실시형태에서 말하는 다른 내용(일부의 내용이라도 좋다), 및/또는 하나 또는 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋다)에 대해, 적용, 조합, 또는 치환 등을 행할 수 있다. 또한, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에 있어서, 여러 가지 도면을 사용하여 서술하는 내용, 또는 명세서에 기재되는 문장을 사용하여 서술하는 내용이다. 또한, 어떤 하나의 실시형태에 있어서 서술하는 도면(일부라도 좋다)은 그 도면의 다른 부분, 그 실시형태에 있어서 서술하는 다른 도면(일부라도 좋다), 및/또는 하나 또는 복수의 다른 실시형태에 있어서 말하는 도면(일부라도 좋다)에 대해, 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다.
또한, 본 발명에 있어서, 하나의 트랜지스터에 포함되어 소스 또는 드레인으로서 기능하는 2개의 전극은, 이들 전극간에 생기는 전위차에 의해 어느 것이 소스로서 기능할지, 드레인으로서 기능할지가 정해진다. 이로 인해, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 본 명세서에 있어서는, 소스 및 드레인으로서 기능하는 2개의 전극을, 각각 제 1 단자, 제 2 단자, 또는, 제 1 전극, 제 2 전극, 또는, 제 1 영역, 제 2 영역이라고 표기하는 경우가 있다.
또한, 동일 극성의 복수의 트랜지스터를 직렬 접속하고, 그 모든 게이트가 접속되어 있는 복수의 트랜지스터를 멀티 게이트 트랜지스터라고 한다. 본 발명에 있어서는, 멀티 게이트 트랜지스터를 하나의 트랜지스터와 동등한 기능을 하는 것으로서, 양단에 대응하는 2개의 전극을 제 1 단자, 제 2 단자, 또는, 제 1 전극, 제 2 전극, 또는, 제 1 영역, 제 2 영역으로 하는 경우가 있다. 즉, 본 발명에 나타내고 있는 트랜지스터는 하나의 트랜지스터라도 좋고, 멀티 게이트 트랜지스터라도 좋다.
또한, 회로 동작을 위해서는, 최저한 2개의 전위가 필요한 경우가 있다. 본 명세서에서는, 일례로서는, 고전위 전원을 VDD로 나타내고, 저전위 전원을 VSS로 나타낸다. 또한, 고전위측의 전위 레벨을 H, H 신호, H 전위, H 전압, 또는 H 레벨, 저전위측의 전위 레벨을 L, L 신호, L 전위, L 전압, 또는 L 레벨이라고 나타내는 경우가 있다. 본 명세서에서는 이 2개의 전위에 의해 회로 동작을 설명하는 경우가 있지만, 3개 이상의 전위 레벨을 사용하여 동작시키는 것도 가능하다. 또한, 어떤 회로에서의 고전위 레벨은 다른 회로에서의 고전위 레벨과는 상이한 경우가 있다. 저전위 레벨에 관해서도 마찬가지이다. 또한, 어떤 동작에서의 고전위 레벨은 다른 동작에서의 고전위 레벨과는 상이한 경우가 있다. 저전위 레벨에 관해서도 마찬가지이다.
또한, 본 명세서 등에 있어서, X와 Y가 접속되어 있다, 라고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기에서, X, Y는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장으로 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장으로 나타내어진 접속 관계 이외의 것도 포함하는 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(D/A 변환 회로, A/D 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오퍼레이셔널 앰프(operational amplifier), 차동 증폭 회로, 소스 팔로워 회로, 버퍼 회로 등, 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서, X와 Y 사이에 다른 회로를 개재해도, X로부터 출력된 신호가 Y로 전달되는 경우는, X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한, X와 Y가 접속되어 있다, 라고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다, 라고 명시적으로 기재하는 경우는, 단순히 접속되어 있다, 라고만 명시적으로 기재되어 있는 경우와 동일한 것으로 한다.
(실시형태 1)
본 발명에 있어서의 일 형태의 회로 구성에 관해서 도 1을 사용하여 설명한다.
도 1에, 트랜지스터(101)와 반전 데이터 출력 회로(118)로서 쓰리 스테이트 인버터 회로(102)와 용량 소자(103)를 갖는 데이터 유지 회로(107)와, 프리차지용 트랜지스터(117)과, 비트선(116)과, 메모리 셀 유닛(112)과, 메모리 셀 유닛(113)을 도시한다. 또한, 칼럼 게이트(109)와, 칼럼 게이트 제어선(110)과, 데이터 신호선(111)을 도시한다. 또한, 노드(106)와 노드(108)를 도시한다.
트랜지스터(101)는 데이터 신호선(111)으로부터 칼럼 게이트(109)를 개재하여 전송되는 메모리 셀로의 기록 데이터와, 메모리 셀로부터 전달되는 판독 데이터를 노드(106)로 전달, 유지하는 역할을 담당한다. 도 1에서는 트랜지스터(101)를 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다.
용량 소자(103)는 전하를 축적하는 작용을 말한다. 여기에서, 용량 소자(103)의 용량값을 C11, 트랜지스터(101)의 게이트 용량값을 C21라고 정의한다. 이들 용량값의 관계가 C11<C21로 되어 버린 경우, 트랜지스터(101)를 온 상태로 하여 용량 소자(103)에 전하를 축적하고, 충전이 완료되어 트랜지스터(101)를 오프 상태로 하면 용량 소자(103)의 전하가 트랜지스터(101)의 게이트 용량으로 끌어들여져 노드(106)의 전위가 크게 저하되어 버릴 우려가 있기 때문에, C11>C21의 관계가 되도록 하는 것이 바람직하다. 또한, 용량 소자(103)의 일단은 일정 전위가 공급되는 전원선에 접속하는 것이 바람직하다.
반전 데이터 출력 회로(118)인 쓰리 스테이트 인버터 회로(102)는 노드(106)에 유지된 데이터의 반전 데이터를 노드(108)로 출력하는 역할을 담당한다. 여기서 쓰리 스테이트 인버터 회로란, 제어 신호(EN) 및 그 반전 신호를 갖는 반전 제어 신호(EN)를 입력함으로써, 활성 및 비활성의 제어가 가능한 인버터 회로이다. 쓰리 스테이트 인버터 회로(102)는 활성 상태에서는 반전 데이터를 출력하고, 비활성 상태에서는 하이 임피던스 상태가 되어 데이터의 출력은 이루어지지 않는다.
쓰리 스테이트 인버터 회로(102)의 회로 구성의 일례를 도 2에 도시한다. p 채널형 트랜지스터(181)와 p 채널형 트랜지스터(182)와 n 채널형 트랜지스터(183)와 n 채널형 트랜지스터(184)가 직렬로 접속되어 있고, p 채널형 트랜지스터(181)의 제 1 단자는 고전위(VDD)를 공급하는 배선에 접속되어 있고, n 채널형 트랜지스터(184)의 제 2 단자는 저전위(VSS)를 공급하는 배선에 접속되어 있다. p 채널형 트랜지스터(182)의 게이트 및 n 채널형 트랜지스터(183)의 게이트에는 입력 신호(IN)가 입력되고, p 채널형 트랜지스터(182)의 제 2 단자 및 n 채널형 트랜지스터(183)의 제 1 단자는 출력 단자로 되어 있다. 또한, p 채널형 트랜지스터(181)의 게이트에는 제어 신호(EN)가 입력되고, n 채널형 트랜지스터(184)의 게이트에는 반전 제어 신호(ENB)가 입력된다. 제어 신호(EN)에 L 신호(반전 제어 신호(ENB)에 H 신호)를 입력함으로써 활성 상태가 되고, 반전 데이터가 출력된다. 제어 신호(EN)에 H 신호(반전 제어 신호(ENB)에 L 신호)를 입력함으로써 비활성 상태가 되고, 데이터의 출력은 되지 않는다.
쓰리 스테이트 인버터 회로(102)는 제어 신호(EN)에 의해 데이터 유지 회로(107)의 출력 데이터를 메모리 셀 유닛(114), 또는, 데이터 신호선(111)으로 전달할지 여부의 제어를 행한다. 고전위(VDD) 및 저전위(VSS)는 기록 동작 또는 판독 동작에 따라, 전위 레벨을 변화시켜도 좋다.
비트선에 접속되는 메모리 셀 유닛(114)은 특별히 접속수의 제약은 없다. 또한, 메모리 셀 유닛(114)은 NAND형 메모리 셀 구조를 사용해도 좋고, NOR형 메모리 셀 구조를 사용한 구성으로 해도 좋다. 또한, 반도체 기억 장치이면 특별히 회로 구성은 상관없다.
프리차지용 트랜지스터(117)는 비트선(116)의 전위를 소정의 전위로 충전하는 역할을 담당한다. 예를 들면, 메모리 셀로부터 데이터를 판독하기 전에, 프리차지를 행하는 등에 사용된다. 도 1에서는 p 채널형 트랜지스터로 도시하고 있지만, n 채널형 트랜지스터로 하는 것도 가능하다.
종래의 회로도 19에서는, 데이터 신호선(207)과 데이터 반전 신호선(208)을 FF 회로(203)의 입력 단자와 출력 단자에 접속하여, FF 회로(203)의 2단자의 데이터가 초기 상태에서 불안정해지는 것을 방지하고 있었다. 본 실시형태에서는 FF 회로(203) 대신에 데이터 유지 회로(107)를 사용함으로써 데이터 신호선을 1개 삭감되어 있다.
데이터 신호선(111)은 칼럼 게이트(109)를 개재하여 노드(108)에 접속되어 있다. 칼럼 게이트(109)는 칼럼 게이트 제어선(110)으로 도통, 비도통이 제어된다. 칼럼 게이트(109)는 도 1에서는 n 채널형 트랜지스터로 도시되어 있지만, p 채널형 트랜지스터로 하는 것도 가능하다.
데이터 기록시는, 데이터 신호선(111)으로부터 칼럼 게이트(109)를 개재하여, 데이터 유지 회로(107)에 일단 데이터를 유지하고, 유지한 데이터를 반전 데이터 출력 회로(118)로부터 출력하여 비트선으로 전달하고, 메모리 셀에 기록한다. 비트선에 인가되는 전위가 고전위인 경우, 메모리 셀에는 데이터 1이 기억되고, 비트선에 인가되는 전위가 저전위인 경우, 메모리 셀에는 데이터 0이 기억되는 구성으로 되어 있는 경우가 있다. 또한, 데이터 판독시에는, 메모리 셀의 데이터를 일단 데이터 유지 회로(107)에 유지하고, 유지한 데이터를 반전 데이터 출력 회로(118)로부터 출력하고, 또한 칼럼 게이트(109)를 개재하여 데이터 신호선(111)으로부터 외부 회로로 판독한다. 메모리 셀에 데이터 0이 기억되어 있으면 비트선은 고전위가 되고, 메모리 셀에 데이터 1이 기억되어 있으면 비트선은 저전위가 되는 구성으로 되어 있는 경우가 있다. 즉, 판독시와 기록시에는, 비트선의 전위가 역전되어 있는 관계로 되어 있다. 단, 판독시와 기록시에는 설정되는 전위 레벨이 상이한 경우가 있다.
본 실시의 구성으로 함으로써, 메모리 셀 유닛으로부터 판독한 데이터를 데이터 유지 회로(107)에 유지하고, 그 반전 데이터를 비트선(116)으로 출력하는 것이 가능해진다. 이로 인해, 다른 메모리 셀에 기록할 때에, 외부 회로로 데이터를 전송하지 않아도, 반전되지 않는 데이터를 기록하는 것이 가능해진다. 외부 회로로 데이터를 전송하지 않기 때문에, 복사 처리의 시간을 단축시키는 것이 가능하다. 또한, 외부 회로를 사용하지 않기 때문에, 저소비 전력화가 가능하다.
또한, 본 명세서 등에 있어서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 관해서, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 특히, 단자의 접속처가 복수의 케이스 고려되는 경우에는, 그 단자의 접속처를 특정 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부 단자에 관해서만, 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서는, 어떤 회로에 관해서, 적어도 접속처를 특정하면, 당업자라면, 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 관해서, 적어도 기능을 특정하면, 당업자라면, 발명을 특정하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 관해서, 기능을 특정하지 않아도, 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 관해서, 접속처를 특정하지 않아도, 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
(실시형태 2)
본 발명에 있어서의 일 형태의 다른 회로 구성에 관해서 도 3, 도 4 및 도 5를 사용하여 설명한다.
반전 데이터 출력 회로(118)로서, 쓰리 스테이트 인버터 회로(102) 대신에, 도 3에 구성예를 도시하는 바와 같이 인버터(171)와 트랜지스터(172)를 사용한 구성으로 해도 좋다. 도 3에서는 트랜지스터(172)는 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다. 인버터(171)의 출력측에 트랜지스터(172)를 배치하는 것이 바람직하다. 트랜지스터(172)를 제어함으로써, 노드(106) 신호의 반전 신호를 노드(108)로 출력할지 여부의 제어가 가능하다. 쓰리 스테이트 인버터 회로(102)에서는, 제어 신호(EN)와 반전 제어 신호(ENB)를 사용했지만, 트랜지스터(172)에서는 제어하는 신호는 하나이면 되기 때문에, 회로의 축소와 저소비 전력화가 가능해진다.
또한, 도 4에 도시하는 바와 같이, 반전 데이터 출력 회로(118)로서, 쓰리 스테이트 인버터 회로(102)의 출력 단자에 트랜지스터(104)를 추가해도 좋다. 트랜지스터(104)는 데이터 유지 회로(107)의 출력 데이터를 메모리 셀, 또는, 데이터 신호선(111)으로 전달할지 여부의 제어를 행한다.
또한, 도 4에 도시하는 바와 같이, 데이터 유지 회로(107)는 리셋 회로를 가지고 있어도 좋다. 예를 들면, 리셋 회로로서 트랜지스터(105)는, 노드(106)의 데이터를 리셋하는 기능을 가지고 있다. 도 4에서는 트랜지스터(105)는 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다. 또한, 도 4에서는, 용량 소자(103)의 제 1 단자를 노드(106)에 접속하고, 제 2 단자를 저전위 전원으로 연결시킨 도면을 도시하였지만, 제 2 단자를 고전위 전원으로 연결시켜도 좋다. 또한, 트랜지스터(105)의 제 1 단자를 노드(106)에 접속하고, 제 2 단자를 저전위 전원으로 연결시킨 도면을 도시하였지만, 제 2 단자를 고전위 전원으로 연결시켜도 좋다. 리셋 동작을 데이터 유지 회로의 노드(106)에 데이터를 도입하기 전에 행함으로써, 매회 안정된 동작이 가능해진다.
또한, 도 4에 도시하는 바와 같이, 비트선(116)과 노드(108) 사이에, 전달 회로를 가지고 있어도 좋다. 예를 들면, 전달 회로(115)는 n 채널형 트랜지스터로 형성할 수 있다. 전달 회로(115)는 비트선(116)과 노드(108) 사이를 전기적으로 도통, 비도통으로 하는 것이 가능하다. 전달 회로(115)를 넣음으로써, 메모리 셀 어레이의 동작과, 센스 앰프 래치 회로의 동작을 독립적으로 행하는 것이 가능해지고, 동작 시간의 단축이 도모된다. 도 4에서는 전달 회로(115)는 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다.
프리차지용 트랜지스터(117)는 도 5a 또는 도 5b에 도시하는 접속으로 해도 좋다. 도 5a 또는 도 5b에 도시하는 접속으로 함으로써, 프리차지용 트랜지스터(117)를 제어하는 신호가 불필요해진다. 회로의 축소 및 저소비 전력화가 가능해진다. 도 5에서는 프리차지용 트랜지스터(117)는 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다.
또한, 도 1 및 도 4에 있어서, 트랜지스터(101), 트랜지스터(104) 및 트랜지스터(105)를 후술하는 산화물 반도체를 사용한 트랜지스터로 함으로써, 트랜지스터의 오프 누설이 적기 때문에 노드(106)의 전위가 유지되기 쉬워진다.
(실시형태 3)
본 발명의 일 형태로서 사용할 수 있는 메모리 셀 유닛에 관해서 설명한다.
메모리 셀 유닛을 구성하는 메모리 소자는 불휘발성 반도체 기억 장치로 제작이 가능하다. 일반적인 불휘발성 반도체 기억 장치는, 부유 게이트를 갖는 MOS 트랜지스터로 이루어지는 메모리 셀을 매트릭스상으로 배열함으로써 메모리 셀 어레이를 구성하고, 부유 게이트에 전하를 축적함으로써 MOS 트랜지스터의 임계값을 변화시키고, 이 임계값의 변화를 정보로서 기록하고 있다. 부유 게이트에 전하를 축적하기 위해서는, 워드선과 기판에 형성된 웰 사이에 고전계를 형성함으로써, 웰로부터 절연막을 관통하는 전류가 흐르고, 그 결과 부유 게이트에 전하가 축적된다. 이 관통 전류를 이용한 기록에서는, 절연막의 열화가 일어나기 때문에 기록 및 소거 회수는 몇백회 정도이다. 메모리로서 동일한 어드레스에 연속하여 기록 및 소거를 행하는 것이 아니라, 어드레스를 분산시켜 사용하는 등의 대책을 행해도 메모리로서의 사용은 몇만회에서 몇백만회가 한계가 된다.
그래서, 부유 게이트를 갖는 MOS 트랜지스터로 이루어지는 불휘발성 반도체 기억 장치 대신, 산화물 반도체를 사용하여 구성된 반도체 기억 장치에서는, 기록 및 소거에 터널 전류를 사용하지 않기 때문에 절연막의 열화는 일어나지 않아 높은 신뢰성이 얻어진다. 또한, 터널 전류를 일으키기 위해서 필요한 고전압을 생성하는 차지 펌프 등의 주변 회로가 불필요해진다. 또한, 고전압이 불필요해지고, 저소비 전력화에 유효하다. 이러한 산화물 반도체를 사용하여 구성된 반도체 기억 장치를, 메모리 셀 유닛을 구성하는 메모리 소자로서 사용할 수도 있다.
산화물 반도체를 사용한 반도체 기억 장치의 기본적인 회로 구성 및 그 동작에 관해서, 도 6을 참조하여 설명한다. 또한, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터인 것을 도시하기 위해서, OS 부호를 함께 붙이는 경우가 있다.
처음에, 가장 기본적인 회로 구성 및 그 동작에 관해서, 도 6을 참조하여 설명한다. 도 6a-1에 도시하는 반도체 기억 장치에 있어서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과, 용량 소자(164)의 전극의 다른쪽은 전기적으로 접속되어 있다.
여기에서, 트랜지스터(162)에는, 예를 들면, 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 가지고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
또한, 트랜지스터(160)로서는, 그 반도체 재료에 관해서는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시킨다고 하는 관점에서는, 예를 들면, 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다. 도 6에서는 n 채널형 트랜지스터로 도시하고 있지만, p 채널형 트랜지스터로 하는 것도 가능하다.
또한, 도 6b에 도시하는 바와 같이, 용량 소자(164)를 형성하지 않는 구성으로 하는 것도 가능하다.
도 6a-1에 도시하는 반도체 기억 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
처음에, 정보의 기록 및 유지에 관해서 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극, 및 용량 소자(164)의 전극의 한쪽에 주어진다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기에서는, 상이한 2개의 전위를 주는 전하(이하, 저전위를 주는 전하를 전하(QL), 고전위를 주는 전하를 전하(QH)라고 한다) 중 어느 하나가 주어지는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 주는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 관해서 설명한다. 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(160)를 n 채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 주어져 있는 경우의 겉보기의 임계값(Vth_H)은 트랜지스터(160)의 게이트 전극에 QL이 주어져 있는 경우의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기의 임계값이란, 트랜지스터(160)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 중간 전위(V0)로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들면, 기록에 있어서 QH가 주어진 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 「온 상태」가 된다. QL이 주어진 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(160)는 「오프 상태」그대로이다. 이로 인해, 제 2 배선의 전위를 보고, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이, 소정의 메모리 셀의 정보를 판독하고, 그 이외의 메모리 셀의 정보를 판독하지 않기 위해서는, 트랜지스터(160)가 병렬로 접속되어 있는 경우에는, 판독의 대상이 아닌 메모리 셀의 제 5 배선에 대해, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 「오프 상태」가 되는 전위, 즉, Vth_H보다 작은 전위를 주면 좋다. 또한 트랜지스터(160)가 직렬로 접속되어 있는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth _L보다 큰 전위를 제 5 배선에 주면 좋다.
다음에, 정보의 덮어 쓰기에 관해서 설명한다. 정보의 덮어 쓰기는, 상기 정보의 기록 및 유지와 같이 이루어진다. 즉, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 따르는 전위)가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 주어진다. 그 후, 제 4 배선의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 따르는 전하가 주어진 상태가 된다.
이와 같이, 본 실시형태에서 나타내는 반도체 기억 장치는, 정보의 재기록에 의해 직접적으로 정보를 덮어쓰는 것이 가능하다. 이로 인해 플래쉬 메모리 등에 있어서 필요한 고전압을 사용한 플로우팅 게이트로부터의 전하의 추출이 불필요하여, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 기억 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 사용되는 플로우팅 게이트형 트랜지스터의 플로우팅 게이트와 동등한 작용을 나타낸다. 이하에 있어서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 노드(FG)라고 하는 경우가 있다. 트랜지스터(162)가 오프인 경우, 상기 노드(FG)는 절연체 중에 매설되었다고 볼 수 있고, 노드(FG)에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는, 실리콘 반도체로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터(162)의 누설에 의한, 노드(FG)에 축적된 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 사용한 트랜지스터(162)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 장치를 실현하는 것이 가능하다.
예를 들면, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토암페어)은 1×10-21A) 이하이며, 용량 소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동되는 것은 말할 필요도 없다.
또한, 본 실시형태에서 나타내는 반도체 기억 장치에 있어서는, 종래의 플로우팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래 문제가 되었던, 전자를 플로우팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제가 존재하지 않는다. 이것은, 원리적인 기록 회수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로우팅 게이트형 트랜지스터에 있어서 기록이나 소거시에 필요했던 고전압도 불필요하다.
도 6a-1에 도시하는 반도체 기억 장치는, 상기 반도체 기억 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 6a-2와 같이 생각하는 것이 가능하다. 즉, 도 6a-2에서는, 트랜지스터(160) 및 용량 소자(164)가, 각각 저항 및 용량을 포함하여 구성되는 것으로 생각하게 된다. R1 및 C1은, 각각, 용량 소자(164)의 저항값 및 용량값이며, 저항값(R1)은 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는, 각각, 트랜지스터(160)의 저항값 및 용량값이며, 저항값(R2)은 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값(C2)은 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및, 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 한다)을 ROS로 하면, 트랜지스터(162)의 게이트 누설 전류가 충분히 작은 조건에 있어서, R1 및 R2가, R1≥ROS, R2≥ROS를 충족시키는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고 할 수도 있다)은 주로 트랜지스터(162)의 오프 전류에 의해 결정되게 된다.
반대로, 상기 조건을 충족시키지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 트랜지스터(162)의 오프 전류 이외의 누설 전류(예를 들면, 소스 전극과 게이트 전극 사이에 있어서 생성되는 누설 전류 등)가 크기 때문이다. 이것에 의해, 본 실시형태에 있어서 개시하는 반도체 기억 장치는, R1≥ROS, 및 R2≥ROS의 관계를 충족시키는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는 C1≥C2의 관계를 충족시키는 것이 바람직하다. C1을 크게 함으로써, 제 5 배선에 의해 노드(FG)의 전위를 제어할 때에, 제 5 배선의 전위를 효율적으로 노드(FG)에 줄 수 있게 되고, 제 5 배선에 주는 전위간(예를 들면, 판독 전위와, 비판독 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이와 같이, 상기의 관계를 충족시킴으로써, 보다 적합한 반도체 기억 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는, 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의해 제어된다. C1 및 C2에 관해서도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여, 상기의 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에서 나타내는 반도체 기억 장치에 있어서는, 노드(FG)가 플래쉬 메모리 등의 플로우팅 게이트형 트랜지스터의 플로우팅 게이트와 동등한 작용을 하지만, 본 실시형태의 노드(FG)는, 플래쉬 메모리 등의 플로우팅 게이트와 본질적으로 상이한 특징을 가지고 있다.
플래쉬 메모리에서는, 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그 전위가, 인접하는 셀의 플로우팅 게이트에 영향을 주지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은 반도체 기억 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 상기 요인은 고전계를 가하여 터널 전류를 발생시킨다고 하는 플래쉬 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 따르는 반도체 기억 장치는, 산화물 반도체를 사용한 트랜지스터의 스위칭에 의해 동작하고, 상기한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래쉬 메모리와 같은, 전하를 주입하기 위한 고전계가 불필요하다. 이것에 의해, 인접 셀에 대한, 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이해진다.
또한, 고전계가 불필요하며, 대형 주변 회로(승압 회로 등)가 불필요한 점도, 플래쉬 메모리에 대한 이점이다. 예를 들면, 본 실시형태에 따르는 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차이)의 최대값은, 2단계(1비트)의 정보를 기록하는 경우, 1개의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율(εr1)과, 트랜지스터(160)를 구성하는 절연층의 비유전율(εr2)을 다르게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적(S1)과, 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적(S2)이, 2·S2≥S1(바람직하게는 S2≥S1)을 충족시키면서, C1≥C2을 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2을 실현하는 것이 용이하다. 구체적으로는, 예를 들면, 용량 소자(164)를 구성하는 절연층에 있어서는, 산화하프늄 등의 high-k 재료로 이루어지는 막, 또는 산화하프늄 등의 high-k 재료로 이루어지는 막과 산화물 반도체로 이루어지는 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에 있어서는, 산화실리콘을 채용하여, εr2=3 내지 4로 할 수 있다.
이러한 구성을 함께 사용함으로써, 개시하는 발명에 따르는 반도체 기억 장치의, 보다 한층의 고집적화가 가능하다.
이하, 산화물 반도체를 사용하여 구성된 반도체 기억 장치를, 메모리 셀 유닛을 구성하는 메모리 소자로서 사용하여 구성된, NAND형 메모리 셀 유닛의 회로 구성의 일례와 동작 원리에 관해서 설명한다. 또한, 산화물 반도체를 사용한 트랜지스터를 산화물 반도체 트랜지스터라고 표기한다.
도 7에, NAND형 메모리 셀 유닛의 구성의 일례를 도시한다. 전하를 유지하는 노드가 되는 제 1 내지 제 8 플로우팅 노드(341 내지 348)와, 제 1 내지 제 8 산화물 반도체 트랜지스터(321 내지 328)와, 인헨스먼트형의 n 채널형 트랜지스터로 구성된 제 1 내지 제 8 판독용 트랜지스터(311 내지 318)와, 제 1 내지 제 8 유지 용량(331 내지 338)으로 이루어지는 8개의 메모리 셀(371 내지 378)이 직렬로 8단 접속되고, 일단이 인헨스먼트형의 n 채널형 트랜지스터로 구성된 선택 트랜지스터(301)를 개재하여 비트선(300)에 접속되고, 타단이 판독용 트랜지스터(318)의 소스에 GND가 접속된 구성으로 되어 있다. 각각 메모리 셀의 제어 신호는, 선택 게이트선(302)과, 제 1 내지 제 8 워드선(361 내지 368)과, 제 1 내지 제 8 산화물 반도체 트랜지스터용 워드선(351 내지 358)에 접속되어 있다.
각각의 메모리 셀(371 내지 378)은 그 자체가 유지하는 데이터에 따른 임계값을 가지고 있으며, 메모리 셀이“데이터 0”을 유지하고 있을 때는 양의 임계값을 가지며, 메모리 셀이“데이터 1”을 유지하고 있을 때는 음의 임계값을 가지게 된다. 도 10a는 NAND형 메모리 셀이 8개 직렬로 접속되어 구성된 NAND형 메모리 셀 유닛에 대해 셀을 하나만 골라 낸 회로도의 일례이며, 도 10b는 유지 용량(912)에 접속된 플로우팅 노드(913)에“데이터 1”과“데이터 0”을 기록했을 때의 판독용 트랜지스터(911)의 소스 드레인간 전류(Isd)와 워드선(915)에 인가하는 Vc의 관계를 도시한 도면, 도 10c는 플로우팅 노드(913)에“데이터 1”과“데이터 0”을 기록했을 때의 판독용 트랜지스터(911)의 임계값 분포를 도시한 도면이다. 이하, 플로우팅 노드(913)에 기록하는 데이터(데이터”0”과 데이터“1”)와 판독용 트랜지스터(911)의 임계값의 관계를 도 10a, 도 10b, 도 10c를 사용하여 설명한다.
도 10a의 NAND형 메모리 셀에 대해, 데이터“0”을 기록하는 경우, 소스선(918)에는 0V, 워드선(915)에는 0V, 판독용 트랜지스터(911)의 드레인 단자(917)는 하이 임피던스 상태, 산화물 반도체 트랜지스터용 워드선(914)에는 4.5V, 비트선(916)에는 0V를 인가한다. 그러면, 산화물 반도체 트랜지스터(910)는 온 상태가 되기 때문에 비트선(916)의 전위 0V가 플로우팅 노드(913)에 충전된다. 이 상태에서, 산화물 반도체 트랜지스터용 워드선(914)을“4.5V”로부터“-1V”로 함으로써 산화물 반도체 트랜지스터(910)를 오프 상태로 하여 플로우팅 노드(913)의 전위는 0V가 된다.
데이터”0”의 판독에서는, 소스선(918)에는 0V, 워드선(915)에는 0V, 산화물 반도체 트랜지스터용 워드선(914)에는 -1V를 인가하여 산화물 반도체 트랜지스터(910)를 오프 상태로 한다. 이 상태에서, 판독용 트랜지스터(911)의 드레인 단자(917)를 3V로 프리차지한다. 플로우팅 노드(913)에는, 데이터“0”이 기억되어 있기 때문에 판독용 트랜지스터(911)의 게이트 전위는 0V가 되고, 메모리 셀(919)은 도 10b, 도 10c에 도시한 바와 같은 양의 임계값을 가지고 오프 상태를 유지하기 때문에, 드레인 단자(917)와 소스선(918)은 비도통 상태가 되고, 판독용 트랜지스터(911)의 드레인 단자(917)의 전위 검출에서는 프리차지 전압 3V가 검출되게 된다.
도 10a의 NAND형 메모리 셀에 대해, 데이터“1”을 기록하는 경우, 소스선(918)에는 0V, 워드선(915)에는 0V, 판독용 트랜지스터(911)의 드레인 단자(917)는 하이 임피던스 상태, 산화물 반도체 트랜지스터용 워드선(914)에는 4.5V, 비트선(916)에는 3V를 인가한다. 그러면, 산화물 반도체 트랜지스터(910)는 온 상태가 되기 때문에 비트선(916)의 전위 3V가 플로우팅 노드(913)에 충전된다. 이 상태에서, 산화물 반도체 트랜지스터용 워드선(914)을“4.5V”로부터“-1V”로 함으로써 산화물 반도체 트랜지스터(910)를 오프 상태로 하고, 플로우팅 노드(913)의 전위는 3V가 된다.
데이터”1”의 판독에서는, 소스선(918)에는 0V, 워드선(915)에는 0V, 산화물 반도체 트랜지스터용 워드선(914)에는 -1V를 인가하여 산화물 반도체 트랜지스터(910)를 오프 상태로 한다. 이 상태에서, 판독용 트랜지스터(911)의 드레인 단자(917)를 3V로 프리차지한다. 플로우팅 노드(913)에는, 데이터“1”이 기억되어 있기 때문에 판독용 트랜지스터(911)의 게이트 전위는 3V가 되고, 메모리 셀(919)은 도 10b, 도 10c에 도시하는 바와 같은 음의 임계값을 가지고 온 상태를 유지하기 때문에, 드레인 단자(917)와 소스선(918)은 도통 상태가 되고, 판독용 트랜지스터(911)의 드레인 단자(917)의 전위 검출에서는 전압 0V가 검출되게 된다.
이상과 같이, NAND형 메모리 셀에 기억된 데이터가 데이터“0”인지 데이터“1”인지의 판단은 판독시의 판독용 트랜지스터(911)의 드레인 단자(917)의 전위를 검출함으로써 가능해진다.
그러나, 실제로 사용되는 반도체 기억 장치에서는, NAND형 메모리 셀 유닛에 대해 기록과 판독 동작이 이루어지기 때문에, 도 7에 도시하는 NAND형 메모리 셀 유닛을 사용하여 선택 메모리 셀로의 기록과 판독 동작에 관해서 설명할 것이다. 가령 제 3 메모리 셀(373)에 데이터“0”을, 제 5 메모리 셀(375)에 데이터“1”을 기록하는 경우를 상정한다. 우선, 데이터“0”기록의 경우는, 외부 입출력 신호선으로부터 0V를 비트선(300)에 공급한다. 다음에, 비트선(300)의 전위가 잘못하여 GND 전위에 형성되지 않도록 선택 트랜지스터(301)를 오프 상태로 하기 위해서 선택 게이트선(302)은 0V를 인가하고, 메모리 셀(371 내지 373)을 선택한 상태로 하기 위해서, 산화물 반도체 트랜지스터용 워드선(351 내지 353)에 4.5V를 인가하고, 워드선(361 내지 363)에 0V를 인가한다. 그러면, 산화물 반도체 트랜지스터(321 내지 323)가 온 상태가 되고, 플로우팅 노드(341 내지 343)의 전위가 비트선(300)과 동전위가 된다. 그 후, 산화물 반도체 트랜지스터용 워드선(351 내지 353)에 -1V를 인가하고, 산화물 반도체 트랜지스터(321 내지 323)를 오프 상태로 하면, 플로우팅 노드(341 내지 343)에는 데이터“0”이 기록되게 된다.
다음에, 메모리 셀(375)에 데이터“1”을 기록하기 위해서, 데이터 신호선으로부터 3V를 비트선(300)에 공급한다. 선택 트랜지스터(301)를 오프 상태로 하기 위해서 선택 게이트선(302)에 0V를 인가하고, 메모리 셀(371 내지 375)을 선택한 상태로 하기 위해서, 산화물 반도체 트랜지스터용 워드선(351 내지 355)에 4.5V를 인가하고, 워드선(361 내지 365)에 0V를 인가한다. 그러면, 플로우팅 노드(341 내지 345)는 비트선(300)과 동일한 전위인 3V로 설정된다. 여기에서, 문제가 되는 것이, 조금전에 데이터“0”기록을 행한 플로우팅 노드(343)의 데이터가, 데이터“0”에서 데이터“1”로 변동되어 버리는 점이다. 이와 같이, 한번 데이터 기록을 행한 메모리 셀에 대해 다시 데이터 기록하는 것을 피하기 위해서, 본 실시형태에 있어서의 NAND형 메모리는 8번째 행의 메모리 셀로부터 1번째 행의 메모리 셀까지 순차적으로 기록을 행할 필요가 있다.
다음에, 메모리 셀(375)에 기억된 데이터의 판독 동작에 관해서 설명한다. 판독에 관해서는, 판독행의 순서에 관해서 룰은 없으며 선택한 메모리 셀의 데이터를 직접 판독할 수 있다. 우선, 프리차지 동작에 의해 비트선(300)의 전위를 3V로 설정하고, 선택 게이트선(302)에 3V를 인가하여 ON의 상태로 한다. 메모리 셀(375)을 선택한 상태로 하기 위해서, 워드선(361 내지 364)과, 워드선(366 내지 368)에 5V를 인가한다. 그러면, 판독용 트랜지스터(311 내지 314)와, 판독용 트랜지스터(316 내지 318)는 플로우팅 노드의 전위에 관계없이 강제적으로 온 상태가 된다. 한편, 워드선(365)에는 0V가 인가되어 있고, 판독용 트랜지스터(315)는 플로우팅 노드(345)의 데이터에 의존하여“온”“오프”상태가 결정된다. 가령, 플로우팅 노드(345)에 데이터“0”이 유지되어 있는 경우는, 판독용 트랜지스터(315)는 오프 상태가 된다. 그 결과, 비트선(300)은 GND에 접속되지 않기 때문에, 프리차지 동작에 의해 설정된 전위인 3V가 된다.
또한, 플로우팅 노드(345)에 데이터“1”이 기억되어 있는 경우는, 플로우팅 노드(345)의 전위는 3V가 되고, 판독용 트랜지스터(315)는 온 상태가 되고, 메모리 셀(375)을 선택한 상태로 하기 위해서, 워드선(361 내지 364)과, 워드선(366 내지 368)에는 5V가 인가된 상태로 되어 있기 때문에, 판독용 트랜지스터(311 내지 314)와, 판독용 트랜지스터(316 내지 318)는 온 상태로 되어 있기 때문에, 비트선(300)과 GND가 접속되고, 프리차지 동작에 의해 설정된 비트선(300)의 전위가 3V로부터 0V로 변화된다. 이상 비트선(300)의 전위를 검출한 결과에 의해, 메모리 셀의 기억 데이터가 데이터“0”인지 데이터“1”인지를 판정한다.
(실시형태 4)
본 발명의 구성의 일례에 관해서 도 8을 사용하여 설명한다. 이하, 산화물 반도체를 사용하여 구성된 반도체 기억 장치를, 실시형태 3에서 나타낸 메모리 셀 유닛을 구성하는 메모리 소자로서 사용하여 구성된 NAND형 메모리 셀 유닛을 사용한 회로 구성의 일례와 동작 원리에 관해서 설명한다.
본 실시형태의 반도체 기억 장치는, NAND형 메모리 셀 유닛을 어레이상으로 배치하여 구성되는 메모리 셀 어레이(432)와, 워드선 구동 회로(433)를 가지며, 트랜지스터(401)와 트랜지스터(404)와 트랜지스터(405)와 쓰리 스테이트 인버터(402)와 용량 소자(403)를 갖는 데이터 유지 회로(407)와, 상기 데이터 유지 회로(407)와 노드(408)와 노드(406)와 전달 회로(412)와 프리차지용 트랜지스터(414)를 갖는 센스 앰프 래치 회로(417)와, 비트선(413)과, 칼럼 게이트(409)와, 칼럼 게이트 제어선(410)과, 데이터 신호선(411)과, 센스 앰프 래치 회로(418)와, 센스 앰프 래치 회로(419)를 가지고 있으며, 외부 장치를 개재하지 않고 1 페이지분의 데이터를 다른 1 페이지로 복사하는 기능을 가진다.
메모리 셀 어레이(432)는 NAND형 메모리 셀 유닛을 로우 방향으로 m열분 배치하고, 칼럼 방향으로 n행분 배치한 구성으로 되어 있고, m×n개의 NAND형 메모리 셀 유닛으로 구성되어 있다.
비트선은 로우 방향으로 배치되어 있는 NAND형 메모리 셀 유닛과 동일한 수만큼 배치되어 있고, 1개의 비트선을 칼럼 방향으로 배치된 n개의 NAND형 메모리 셀 유닛이 공유되어 사용하게 된다. 도 8에서는 NAND형 메모리 셀 유닛(441 내지 463)을 도시한다.
센스 앰프 래치 회로는, 메모리 셀 어레이(432)에 형성되어 있는 비트선의 수만큼 배치된 구성으로 되어 있고, 1 페이지 단위로의 메모리 셀의 데이터 검출이나, 메모리 셀로의 데이터 기록이 가능해지고 있다.
워드선 구동 회로(433)는 메모리 셀을 최소 1 페이지 단위로 선택 가능한 구성으로 되어 있다.
외부 장치를 개재하지 않고 메모리 블록(429)의 1 블록분의 데이터를, 메모리 블록(430)으로 복사하는 동작을 이하에 설명해 간다. 워드선 구동 회로(433)에 의해, 메모리 블록(429)을 구성하는 NAND형 메모리 셀 유닛(441 내지 442와 443)의 8번째 행의 메모리 셀 1 페이지분 상당을 선택 상태로 하고, 1번째 열의 비트선(434)으로부터 m번째 열의 비트선(436)까지의 m개의 전체 비트선에 대해, 소정 전위로 프리차지를 행한다. 프리차지를 행하고 있는 동안에는, 전달 회로(412)와 트랜지스터(401)를 온 상태로 함으로써, 메모리 셀의 데이터로서 취급되는 비트선(434)의 전위가 전달 회로(412), 노드(408), 트랜지스터(401)를 개재하여 노드(406)에 충전된다. 이 상태에서, 트랜지스터(401)를 오프 상태로 함으로써 노드(406)에 데이터가 유지된다.
다음에, 데이터 유지 회로(407)가 유지한 데이터를 메모리 블록(430)의 8번째 행의 메모리 셀에 기록하는 동작에 관해서 설명한다. 쓰리 스테이트 인버터(402)를 활성 상태로 하고, 노드(406)에 유지되어 있는 데이터를 트랜지스터(405)와 전달 회로(412)를 개재하여 비트선(413)으로 전달한다. 상기 메모리 셀의 데이터를 데이터 유지 회로(407)에 유지하는 동작과, 유지한 데이터를 비트선(413)으로 전달하는 동작은 메모리 블록(429)을 구성하는 NAND형 메모리 셀 유닛 전부에 대해 행해진다. 데이터 유지 회로(407)에 유지시킨 데이터를 비트선(413)으로 전달한 후에는, 워드선 구동 회로(433)에 의해 메모리 블록(430)의 전체 메모리 셀을 선택 상태로 함으로써, 메모리 블록(430)의 전체 메모리 셀에 대해 기록이 행해져 메모리 셀 8번째 행의 카피 백이 완료된다. 이하, 메모리 블록(430)의 메모리 셀 7번째 행으로부터 1번째 행에 대해, 카피 백을 실행함으로써 1 블록의 카피 백이 완료된다.
상기 구성의 일례에 의하면, 메모리 블록(429)의 1 페이지분의 데이터를 외부 장치를 개재하지 않고 메모리 블록(430)에 복사할 수 있다. 또한, 병렬로 접속된 1 페이지분의 센스 앰프 래치 회로를 포함하는 본 발명의 실시형태가 일괄하여 카피 백 동작을 행함으로써 1 페이지 단위로의 카피 백 처리가 가능해진다.
(실시형태 5)
본 발명의 구성의 일례에 관해서 도 9를 사용하여 설명한다. 이하, 산화물 반도체를 사용하여 구성된 반도체 기억 장치를, 메모리 셀 유닛을 구성하는 메모리 소자로서 사용하여 구성된, NOR형 메모리 셀 유닛을 사용한 회로 구성의 일례와 동작 원리에 관해서 설명한다.
본 실시형태에 나타내는 반도체 기억 장치는, NOR형 메모리 셀 유닛이 어레이상으로 배치되어 구성되는 메모리 셀 어레이(532)와, 워드선 구동 회로(533)를 가지며, 트랜지스터(501)와 트랜지스터(504)와 트랜지스터(505)와 쓰리 스테이트 인버터(502)와 용량 소자(503)를 갖는 데이터 유지 회로(507)와, 상기 데이터 유지 회로(507)와 노드(508)와 노드(506)와 전달 회로(512)와 풀다운 저항으로서 사용되는 게이트와 드레인이 접속된 n 채널형 트랜지스터(514)를 갖는 센스 앰프 래치 회로(517)와, 비트선(513)과, 칼럼 게이트(509)와, 칼럼 게이트 제어선(510)과, 데이터 신호선(511)과, 센스 앰프 래치 회로(518)와, 센스 앰프 래치 회로(519)를 가지고 있어 외부 장치를 개재하지 않고 1 페이지분의 데이터를 다른 1 페이지로 복사하는 기능을 가진다.
풀다운 저항으로서 사용되는 저항 접속된 n 채널형 트랜지스터(514)의 저항은 메모리 셀 내의 판독용 트랜지스터로서 사용되는 p 채널형 트랜지스터의 온 저항에 비해 충분히 크고, 판독용 트랜지스터가 오프 상태에 있어서의 저항값은 n 채널형 트랜지스터(514)의 저항값보다도 충분히 큰 것이 바람직하다. 또한, 상기 조건을 충족시키는 것이면 풀다운 저항으로서 사용되는 저항 접속된 n 채널형 트랜지스터(514) 대신에, 저항 소자를 사용한 구성으로 해도 좋다.
처음에 NOR형 메모리 셀의 판독 동작과 기록 동작을 설명하기 위해서 NOR형 메모리 셀을 1셀만 사용하여 설명을 해 간다. 도 11a는 NOR형 메모리 셀 어레이를 1셀만 골라 낸 회로도의 일례이며, 도 11b는 플로우팅 노드(1007)에“데이터 1”과“데이터 0”을 기록했을 때의 판독용 트랜지스터(1001)의 소스 드레인간 전류(Isd)와 워드선(1003)에 인가하는 전압(Vc)의 관계를 도시한 그래프, 도 11c는 플로우팅 노드(1007)에“데이터 1”과“데이터 0”을 기록했을 때의 판독용 트랜지스터(1001)의 임계값의 분포를 도시한 그래프이다.
도 11a에 도시하는 NOR형 메모리 셀은, 인헨스먼트형의 p 채널형 트랜지스터로 구성된 판독용 트랜지스터(1001)와, 유지 용량(1002)과, 산화물 반도체 트랜지스터(1000)로 구성되어 있고, 산화물 반도체 트랜지스터(1000)의 소스 또는 드레인과 판독용 트랜지스터(1001)의 소스 또는 드레인이 접속된 비트선(1005)을 가진다.
도 11a에 도시하는, NOR형 메모리 셀에 대해, 데이터“1”을 기록하는 경우, 소스선(1006)에는 2V, 워드선(1003)에는 0V, 비트선(1005)은 2V, 산화물 반도체 트랜지스터용 워드선(1004)에는 4V를 인가한다. 그러면, 산화물 반도체 트랜지스터(1000)는 온 상태가 되기 때문에 비트선(1005)의 전위 2V가 플로우팅 노드(1007)에 충전된다. 이 상태에서, 산화물 반도체 트랜지스터용 워드선(1004)을“4V”에서“-1V”로 함으로써 산화물 반도체 트랜지스터(1000)를 오프 상태로 하고, 플로우팅 노드(1007)의 전위는 약 2V가 된다. 기록이 종료된 메모리 셀에 대해, 다음 판독 동작까지의 대기중 판독용 트랜지스터(1001)가 온 상태가 되어 소비 전류가 증가하는 것을 방지하기 위해서 워드선(1003)에 2V의 고정 전위를 인가하고, 플로우팅 노드(1007)에 유지되어 있는 데이터에 상관없이 강제적으로 오프 상태로 한다.
데이터”1”의 판독에서는, 소스선(1006)에는 2V, 워드선(1003)에는 0V, 산화물 반도체 트랜지스터용 워드선(1004)에는 -1V를 인가하여 산화물 반도체 트랜지스터(1000)를 오프 상태로 한다. 플로우팅 노드(1007)에 데이터“1”이 유지되어 있는 경우는, 판독용 트랜지스터(1001)는 오프 상태가 된다. 비트선과 GND 단자간에 저항을 접속시킨 구성으로 되어 있기 때문에, 플로우팅 노드(1007)에 데이터“1”이 유지되어 있을 때의 비트선(1005)의 전위는 0V가 되고, 메모리 셀(1008)은 도 11b, 도 11c에 도시하는 음의 임계값을 갖게 된다.
도 11a의 NOR형 메모리 셀에 대해, 데이터“0”을 기록하는 경우, 소스선(1006)에는 2V, 워드선(1003)에는 0V, 비트선(1005)에는 0V, 산화물 반도체 트랜지스터용 워드선(1004)에는 4V를 인가한다. 그러면, 산화물 반도체 트랜지스터(1000)는 온 상태가 되기 때문에 비트선(1005)의 전위 0V가 플로우팅 노드(1007)으로 충전된다. 기록이 종료된 메모리 셀에 대해, 워드선(1003)에 2V의 고정 전위를 인가하여 판독용 트랜지스터(1001)를 강제적으로 오프 상태로 한다. 이 상태에서, 산화물 반도체 트랜지스터용 워드선(1004)을“4V”에서“-1V”로 함으로써 산화물 반도체 트랜지스터(1000)를 오프 상태로 하고, 플로우팅 노드(1007)의 전위는 0V가 된다.
데이터”0”의 판독에서는, 소스선(1006)에는 2V, 워드선(1003)에는 0V, 산화물 반도체 트랜지스터용 워드선(1004)에는 -1V를 인가하여 산화물 반도체 트랜지스터(1000)를 오프 상태로 한다. 플로우팅 노드(1007)에는, 데이터“0”이 기억되어 있기 때문에 판독용 트랜지스터(1001)의 게이트·소스간 전위는 -2V가 되고, 메모리 셀(1008)은 도 11b, 도 11c에 도시하는 바와 같은 양의 임계값을 가지고 온 상태를 유지한다. 비트선(1005)은 상기한 대로 비트선과 GND 단자간에 저항을 접속시키고 있지만, 풀다운 저항보다도 판독용 트랜지스터(1001)의 온 저항쪽이 낮기 때문에 비트선에는 2V가 검출된다.
이상과 같이, NOR형 메모리 셀에 기억된 데이터가” 0”인지” 1”인지의 판단은 비트선(1005)의 전위를 검출함으로써 가능해진다.
다음에 도 9에 도시하는 구성의 회로도를 사용하여, NOR형 메모리 셀 어레이 1번째 행에 배치된 1 페이지분의 메모리 셀에 상당하는 제 1 페이지(529)의 데이터를, NOR형 메모리 셀 어레이의 2번째 행에 배치된 1 페이지분의 메모리 셀에 상당하는 제 2 페이지(530)로 복사하는 동작에 관해서 설명해 간다. 도 9에서는 NOR형 메모리 셀(541 내지 563)을 도시한다.
워드선 구동 회로(533)에 의해, 제 1 페이지(529)를 구성하는 NOR형 메모리 셀(541 내지 542와 543)의 메모리 셀 1 페이지분을 선택 상태로 하고, 1번째 열의 비트선(534)으로부터 m번째 열의 비트선(536)까지의 m개의 각 비트선은, 메모리 셀에 기억되어 있는 데이터에 따른 전위가 된다. 이 메모리 셀의 기억 데이터로서 취급되는 비트선(534)의 전위가 전달 회로(512)와, 노드(508)와, 트랜지스터(501)를 개재하여 노드(506)로 보내지고, 트랜지스터(501)를 오프 상태로 함으로써, 판독 데이터의 반전된 데이터가 노드(506)에 유지된다.
다음에, 데이터 유지 회로(507)가 유지한 데이터를 제 2 페이지(530)의 메모리 셀에 기록하는 동작에서는, 노드(506)에 유지되어 있는 데이터를 쓰리 스테이트 인버터(502)와, 트랜지스터(505)와, 전달 회로(512)를 개재하여 비트선(534)으로 전달한다. 상기 메모리 셀의 데이터를 데이터 유지 회로(507)에 유지하는 동작과, 노드(506)에 유지시킨 데이터를 비트선으로 전달하는 동작은 제 1 페이지(529)를 구성하는 NOR형 메모리 셀 전부에 대해 행해진다. 데이터 유지 회로(507)에 유지시킨 데이터를 비트선으로 전달한 후에는, 워드선 구동 회로(533)에 의해 제 2 페이지(530)의 전체 메모리 셀을 선택 상태로 함으로써, 제 2 페이지(530)의 전체 메모리 셀에 대해 기록이 행해져 1 페이지분의 카피 백이 완료된다.
상기 구성의 일례에 의하면, 제 1 페이지(529)의 1 페이지분의 데이터를 외부 장치를 개재하지 않고 제 2 페이지(530)로 복사할 수 있다. 또한, 병렬로 접속된 1 페이지분의 센스 앰프 래치 회로를 포함하는 본 발명의 실시형태가 일괄하여 카피 백 동작을 행함으로써 1 페이지 단위로의 카피 백 처리가 가능해진다.
(실시형태 6)
본 실시형태에서는, 개시하는 발명의 일 형태에 따르는 반도체 장치의 구성 및 그 제작 방법의 일례에 관해서 도 12 내지 도 17, 및 도 20을 참조하여 설명한다.
(반도체 장치의 단면 구성 및 평면 구성)
도 12는 반도체 장치의 구성의 일례이다. 도 12a에는 반도체 장치의 단면을, 도 12b에는 반도체 장치의 평면을, 각각 도시한다. 여기에서, 도 12a는 도 12b의 A1-A2 및 B1-B2에 있어서의 단면에 상당한다. 도 12a 및 도 12b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(760)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(762)를 가진다. 여기에서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 그 밖에, 유기 반도체 재료 등을 사용해도 좋다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 도 12에 도시하는 반도체 장치는, 메모리 셀로서 사용할 수 있다.
또한, 본 실시형태의 본질은 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감시키는 것이 가능한 반도체 재료를 트랜지스터(762)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것으로 한정할 필요는 없다.
도 12에 있어서의 트랜지스터(760)는, 반도체 기판(600) 위의 반도체층 중에 형성된 채널 형성 영역(734)과, 채널 형성 영역(734)을 사이에 개재하도록 형성된 불순물 영역(732)(소스 영역 및 드레인 영역이라고도 기재한다)과, 채널 형성 영역(734) 위에 형성된 게이트 절연층(722a)과, 게이트 절연층(722a) 위에 채널 형성 영역(734)과 중첩되도록 형성된 게이트 전극(728a)을 가진다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다. 또한, 드레인 전극이라는 기재에는 드레인 영역이 포함될 수 있다.
또한, 반도체 기판(600) 위의 반도체층 중에 형성된 불순물 영역(726)에는, 도전층(728b)이 접속되어 있다. 여기에서, 도전층(728b)은 트랜지스터(760)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(732)과 불순물 영역(726) 사이에는, 불순물 영역(730)이 형성되어 있다. 또한, 트랜지스터(760)를 피복하도록 절연층(736), 절연층(738), 및 절연층(740)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 12에 도시하는 바와 같이 트랜지스터(760)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(760)의 특성을 중시하는 경우에는, 게이트 전극(728a)의 측면에 사이드월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(732)을 형성해도 좋다.
도 12에 있어서의 트랜지스터(762)는, 절연층(740) 등 위에 형성된 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과, 산화물 반도체층(744), 소스 전극(742a), 및 드레인 전극(742b)을 피복하는 게이트 절연층(746)과, 게이트 절연층(746) 위에 산화물 반도체층(744)과 중첩되도록 형성된 게이트 전극(748a)을 가진다.
여기에서, 산화물 반도체층(744)은 수소 등의 불순물이 충분히 제거됨으로써, 또한, 충분한 산소가 공급됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(744)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상기의 산화물 반도체층(744) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(744)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당 값)는 100zA(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(762)를 얻을 수 있다.
또한, 산화물 반도체는 불순물에 대해 둔감하고, 막 중에는 상당한 금속 불순물이 함유되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 함유되는 염가의 소다석회유리도 사용할 수 있다고 지적되고 있다(비특허문헌 1). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토류금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 한다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 한다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 한다.
또한, 산화물 반도체는 페르미 준위(Ef)와 진성 페르미 준위(Ei)가 동일하거나(Ef=Ei), 또는 페르미 준위(Ef)보다 진성 페르미 준위(Ei)가 크거나(Ef<Ei), 소위 p--형인 것이 바람직하다. 또한, 산화물 반도체가 i형(진성) 또는 실질적으로 i형이면, 불순물의 첨가에 의한 페르미 준위(Ef)의 제어가 보다 용이해지기 때문에, 바람직하다. 또한 게이트 전극으로서 일함수(φM)가 큰 재료를 사용하는 것이 바람직하다. 상기 구성으로 하면, 트랜지스터의 노멀리 오프가 가능해진다. 따라서, 85℃에 있어서는 오프 전류값이 1yA 이하, 실온에 있어서는 오프 전류값이 0.1yA 이하라는 오프 전류가 낮은 트랜지스터를 얻을 수 있기 때문에, 상기 트랜지스터를 메모리 소자에 사용함으로써, 데이터의 유지 특성(메모리 리텐션)이 향상된 반도체 장치로 할 수 있다.
또한, 도 12의 트랜지스터(762)에서는, 미세화에 기인하여 소자간에 발생하는 누설을 억제하기 위해서, 섬 형상으로 가공된 산화물 반도체층(744)을 사용하고 있지만, 섬 형상으로 가공되지 않은 구성을 채용해도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공시의 에칭에 의한 산화물 반도체층(744)의 오염을 방지할 수 있다.
도 12에 있어서의 용량 소자(764)는, 드레인 전극(742b), 게이트 절연층(746), 및 도전층(748b)으로 구성된다. 즉, 드레인 전극(742b)은 용량 소자(764)의 한쪽 전극으로서 기능하고, 도전층(748b)은 용량 소자(764)의 다른쪽 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(744)과 게이트 절연층(746)을 적층시키는 경우에는, 드레인 전극(742b)과 도전층(748b)의 절연성을 충분히 확보할 수 있다. 또한 용량이 불필요한 경우는, 용량 소자(764)를 형성하지 않는 구성으로 할 수도 있다.
본 실시형태에서는, 트랜지스터(762) 및 용량 소자(764)가, 트랜지스터(760)와 적어도 일부가 중첩되도록 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들면, 최소 가공 치수를 F로 하고, 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(762) 및 용량 소자(764) 위에는, 절연층(750)이 형성되어 있다. 그리고, 게이트 절연층(746) 및 절연층(750)에 형성된 개구에는, 배선(754)이 형성되어 있다. 배선(754)은 메모리 셀의 하나와 다른 메모리 셀을 접속하는 배선이다. 배선(754)은 소스 전극(742a)과 도전층(728b)을 개재하여, 불순물 영역(726)에 접속되어 있다. 이것에 의해, 트랜지스터(760)에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터(762)에 있어서의 소스 전극(742a)을 각각 상이한 배선에 접속하는 경우와 비교하여, 배선의 수를 삭감할 수 있기 때문에, 반도체 기억 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(728b)을 형성함으로써, 불순물 영역(726)과 소스 전극(742a)이 접속하는 위치와, 소스 전극(742a)과 배선(754)이 접속하는 위치를, 중첩하여 형성할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 기억 장치의 집적도를 높일 수 있다.
도 20a 내지 도 20e에 트랜지스터(762)와는 상이한 구성의 트랜지스터의 단면도를 도시한다. 또한, 도 20의 구성은, 도 12 내지 도 17의 구성과 적절히 조합할 수 있는 것으로 한다.
도 20a에 도시하는 트랜지스터(771)는 절연층(740) 위에, 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과, 게이트 절연층(746)과, 게이트 전극(748a)을 포함하는 점에서, 트랜지스터(762)와 공통되고 있다. 트랜지스터(762)와 트랜지스터(771)의 차이는, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접속하는 위치이다. 즉, 트랜지스터(771)에서는, 산화물 반도체층(744)의 하부에 있어서, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접하고 있다. 그 밖의 구성 요소에 관해서는, 도 12의 트랜지스터(762)와 같다. 상세한 것은, 도 12 내지 도 17에 관한 기재를 참작할 수 있다.
도 20b에 도시하는 트랜지스터(772)는, 절연층(740) 위에, 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과 게이트 절연층(746)과, 게이트 전극(748a)을 포함하는 점에서, 트랜지스터(762)와 공통되고 있다. 트랜지스터(762)와 트랜지스터(772)의 차이는, 산화물 반도체층(744)과, 게이트 전극(748a)의 위치 관계이다. 즉, 트랜지스터(772)에서는, 산화물 반도체층(744)의 하방에 있어서, 게이트 전극(748a)이 배치되어 있다. 그 밖의 구성 요소에 관해서는, 도 12의 트랜지스터(762)와 같다. 상세한 것은, 도 12 내지 도 17에 관한 기재를 참작할 수 있다.
도 20c에 도시하는 트랜지스터(773)는, 절연층(740) 위에, 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과, 게이트 절연층(746)과, 게이트 전극(748a)을 포함하는 점에서, 트랜지스터(762)와 공통되고 있다. 트랜지스터(762)와 트랜지스터(773)의 차이는, 산화물 반도체층(744)과, 게이트 전극(748a)의 위치 관계와, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접속하는 위치이다. 즉, 트랜지스터(773)에서는 산화물 반도체층(744)의 하방에 있어서, 게이트 전극(748a)이 배치되어 있고, 산화물 반도체층(744)의 하부에 있어서, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접하고 있다. 그 밖의 구성 요소에 관해서는, 도 12의 트랜지스터(762)와 같다. 상세한 것은, 도 12 내지 도 17에 관한 기재를 참작할 수 있다.
도 20d에 도시하는 트랜지스터(774)는 절연층(740) 위에, 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과, 게이트 절연층(746)과, 게이트 전극(748a)을 포함하는 점에서, 트랜지스터(773)와 공통되고 있다. 트랜지스터(773)와 트랜지스터(774)의 차이는, 게이트 절연층(747)과 게이트 전극(780)이 부가된 점이다. 즉, 트랜지스터(774)에서는, 산화물 반도체층(744)에 대해, 상하 양방향으로부터 전계를 인가할 수 있다. 게이트 전극(748a)과 게이트 전극(780)은 동전위를 가해도 좋고, 한쪽의 게이트 전극에 일정 전위를 주어도 좋다. 게이트 절연층(747)은 게이트 절연층(746)과 같이 형성할 수 있다. 또한, 게이트 전극(780)은 게이트 전극(748a)과 같이 형성할 수 있다. 그 밖의 구성 요소에 관해서는, 도 12의 트랜지스터(762)와 같다. 상세한 것은, 도 12 내지 도 17에 관한 기재를 참작할 수 있다.
도 20e에 도시하는 트랜지스터(775)는, 절연층(740) 위에, 산화물 반도체층(744)과, 산화물 반도체층(744)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)과, 게이트 절연층(746)과, 게이트 전극(748a)과, 게이트 절연층(747)과, 게이트 전극(780)을 포함하는 점에서, 트랜지스터(774)와 공통되고 있다. 트랜지스터(774)와 트랜지스터(775)의 차이는, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접속하는 위치이다. 즉, 트랜지스터(775)에서는, 산화물 반도체층(744)의 하부에 있어서, 산화물 반도체층(744)과, 소스 전극(또는 드레인 전극)(742a), 및 드레인 전극(또는 소스 전극)(742b)이 접하고 있다. 그 밖의 구성 요소에 관해서는, 도 12의 트랜지스터(762)와 같다. 상세한 것은, 도 12 내지 도 17에 관한 기재를 참작할 수 있다.
(SOI 기판의 제작 방법)
다음에, 상기 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 관해서, 도 13을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(600)을 준비한다(도 13a 참조). 반도체 기판(600)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용해도 좋다. 또한, 다결정 반도체 기판을 사용해도 좋다. 태양 전지급 실리콘이나, 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여, 제조 비용을 억제할 수 있다.
또한, 반도체 기판(600) 대신, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화실리콘과 산화알루미늄을 주성분으로 한 열팽창 계수가 실리콘에 가까운 세라믹 기판을 사용해도 좋다.
반도체 기판(600)은 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(600)에 대해, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 희불화수소산(DHF) 등을 사용하여 세정을 행하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기에서는, 본드 기판으로서 단결정 반도체 기판(610)을 사용한다(도 13b 참조). 또한, 여기에서는, 본드 기판으로서 단결정의 것을 사용하지만, 본드 기판의 결정성을 단결정으로 한정할 필요는 없다.
단결정 반도체 기판(610)으로서는, 예를 들면, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘게르마늄 기판 등, 제 14 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판 중인 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 또한, 단결정 반도체 기판(610)의 형상은 원형으로 한정되지 않고, 예를 들면, 직사각형 등으로 가공한 것이라도 좋다. 또한, 단결정 반도체 기판(610)은, CZ(초크랄스키)법이나 FZ(플로우팅존)법을 사용하여 제작할 수 있다.
단결정 반도체 기판(610)의 표면에는 산화막(612)을 형성한다(도 13c 참조). 또한, 오염물 제거의 관점에서, 산화막(612)의 형성전에, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불화수소산(DHF), FPM(불화수소산, 과산화수소수, 순수의 혼합액) 등을 사용하여 단결정 반도체 기판(610)의 표면을 세정해 두는 것이 바람직하다. 희불화수소산과 오존수로 교대로 세정해도 좋다.
산화막(612)은, 예를 들면, 산화실리콘막, 산화질화실리콘막 등을 단층으로, 또는 적층시켜 형성할 수 있다. 상기 산화막(612)의 제작 방법으로서는, 열산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용하여 산화막(612)을 형성하는 경우, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭; TEOS: 화학식Si(OC2H5)4) 등의 유기 실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(610)에 열산화 처리를 행함으로써 산화막(612)(여기에서는, SiOx막)을 형성한다. 열산화 처리는 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들면, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(610)에 열산화 처리를 행함으로써, 염소산화된 산화막(612)을 형성할 수 있다. 이 경우, 산화막(612)은 염소 원자를 함유하는 막이 된다. 이러한 염소산화에 의해, 외인성의 불순물인 중금속(예를 들면, Fe, Cr, Ni, Mo 등)을 포집하여 금속의 염화물을 형성하고, 이것을 외방으로 제거하여 단결정 반도체 기판(610)의 오염을 저감시킬 수 있다.
또한, 산화막(612)에 함유시키는 할로겐 원자는 염소 원자로 한정되지 않는다. 산화막(612)에 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(610) 표면을 불소산화하는 방법으로서는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열산화 처리를 행하는 방법 등이 있다.
다음에, 이온을 전계로 가속하여 단결정 반도체 기판(610)에 조사하고, 첨가함으로써, 단결정 반도체 기판(610)의 소정의 깊이로 결정 구조가 손상된 취화 영역(614)을 형성한다(도 13d 참조).
취화 영역(614)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취화 영역(614)은 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로, 단결정 반도체 기판(610)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들면, 단결정 반도체층의 두께가, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절하면 좋다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이것에 대해, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(610)에 첨가하는 예에 관해서 설명한다. 소스 가스로서는 수소를 함유하는 가스를 사용한다. 조사하는 이온에 관해서는, H3 +의 비율을 높게 하면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해 H3+의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소로 한정되지 않는다. 헬륨 등의 이온을 첨가해도 좋다. 또한, 첨가하는 이온은 1종류로 한정되지 않고, 복수 종류의 이온을 첨가해도 좋다. 예를 들면, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우에는, 상이한 공정에서 조사하는 경우와 비교하여 공정수를 저감시킬 수 있는 동시에, 이후의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
또한, 이온 도핑 장치를 사용하여 취화 영역(614)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(612)을 개재하여 이온 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(610)의 오염을 방지할 수 있다.
다음에, 반도체 기판(600)과, 단결정 반도체 기판(610)을 대향시키고, 산화막(612)을 개재하여 밀착시킨다. 이것에 의해, 반도체 기판(600)과, 단결정 반도체 기판(610)이 접합된다(도 13e 참조). 또한, 단결정 반도체 기판(610)과 접합하는 반도체 기판(600)의 표면에 산화막 또는 질화막을 성막해도 좋다.
접합시에는 반도체 기판(600) 또는 단결정 반도체 기판(610)의 1개소에, 0.001N/㎠ 이상 100N/㎠ 이하, 예를 들면, 1N/㎠ 이상 20N/㎠ 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여, 접합면을 접근, 밀착시키면, 밀착시킨 부분에 있어서 반도체 기판(600)과 산화막(612)의 접합이 일어나고, 상기 부분을 시점으로 하여 자발적인 접합이 거의 전면에 미친다. 이 접합에는, 반데르발스 힘이나 수소 결합이 작용하고 있고, 상온에서 행할 수 있다.
또한, 단결정 반도체 기판(610)과 반도체 기판(600)을 접합하기 전에는, 접합에 따르는 표면에 관해서, 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(610)과 반도체 기판(600)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 상이한 웨트 처리끼리를 조합하여 사용해도 좋고, 상이한 드라이 처리끼리를 조합하여 사용해도 좋다.
또한, 접합후에는, 접합 강도를 증가시키기 위한 열처리를 행하여도 좋다. 이 열처리의 온도는, 취화 영역(614)에 있어서의 분리가 생기지 않는 온도(예를 들면, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(600)과 산화막(612)을 접합시켜도 좋다. 상기 열처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파가열 장치 등을 사용할 수 있다. 또한, 상기 온도 조건은 어디까지나 일례에 지나지 않으며, 개시하는 발명의 일 형태가 이것에 한정하여 해석되는 것이 아니다.
다음에, 열처리를 행함으로써, 단결정 반도체 기판(610)을 취화 영역에 있어서 분리하여, 반도체 기판(600) 위에 산화막(612)을 개재하여 단결정 반도체층(616)을 형성한다(도 13f 참조).
또한, 상기 분리시의 열처리 온도는, 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록, 단결정 반도체층(616)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들면, 상기 분리시의 열처리 온도는, 300℃ 이상 600℃ 이하로 하면 좋고, 400℃ 이상 500℃ 이하로 하면, 보다 효과적이다.
또한, 단결정 반도체 기판(610)을 분리한 후에는, 단결정 반도체층(616)에 대해, 500℃ 이상의 온도로 열처리를 행하여, 단결정 반도체층(616) 중에 잔존하는 수소 농도를 저감시켜도 좋다.
다음에, 단결정 반도체층(616)의 표면에 레이저광을 조사함으로써, 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층(618)을 형성한다(도 13g 참조). 또한, 레이저광의 조사 처리 대신, 열처리를 행해도 좋다.
또한, 본 실시형태에 있어서는, 단결정 반도체층(616)의 분리에 따르는 열처리 직후에, 레이저광의 조사 처리를 행하고 있지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(616)의 분리에 따르는 열처리 후에 에칭 처리를 실시하여, 단결정 반도체층(616) 표면의 결함이 많은 영역을 제거한 후, 레이저광의 조사 처리를 행해도 좋고, 단결정 반도체층(616) 표면의 평탄성을 향상시킨 후 레이저광의 조사 처리를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭, 드라이 에칭 중 어느 것을 사용해도 좋다. 또한, 본 실시형태에 있어서는, 상기한 바와 같이 레이저광을 조사한 후, 단결정 반도체층(616)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(616)의 박막화에는, 드라이 에칭 또는 웨트 에칭 중 한쪽, 또는 쌍방을 사용하면 좋다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층(618)을 갖는 SOI 기판을 얻을 수 있다(도 13g 참조).
(반도체 장치의 제작 방법)
다음에, 상기의 SOI 기판을 사용한 반도체 장치의 제작 방법에 관해서, 도 14 내지 도 17을 참조하여 설명한다.
(하부 트랜지스터의 제작 방법)
처음에 하부 트랜지스터(760)의 제작 방법에 관해서, 도 14 및 도 15를 참조하여 설명한다. 또한, 도 14 및 도 15는, 도 13에 도시하는 방법으로 작성한 SOI 기판의 일부이며, 도 12a에 도시하는 하부 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(618)을 섬 형상으로 가공하고, 반도체층(720)을 형성한다(도 14a 참조). 또한, 이 공정의 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층(720)을 피복하도록 절연층(722)을 형성한다(도 14b 참조).절연층(722)은 나중에 게이트 절연층이 되는 것이다. 절연층(722)은, 예를 들면, 반도체층(720) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성해도 좋다. 상기 절연층(722)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(722)의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 여기에서는, 플라즈마 CVD법을 사용하여, 산화실리콘을 함유하는 절연층을 단층으로 형성하는 것으로 한다.
다음에, 절연층(722) 위에 마스크(724)를 형성하고, n형의 도전성을 부여하는 불순물 원소를 반도체층(720)에 첨가하여, 불순물 영역(726)을 형성한다(도 14c 참조). 또한, 여기에서는, 불순물 원소를 첨가한 후, 마스크(724)는 제거한다.
다음에, 절연층(722) 위에 마스크를 형성하고, 절연층(722)이 불순물 영역(726)과 중첩되는 영역의 일부를 제거함으로써, 게이트 절연층(722a)을 형성한다(도 14d 참조). 절연층(722)의 제거 방법으로서, 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 사용할 수 있다.
다음에, 게이트 절연층(722a) 위에 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 게이트 전극(728a) 및 도전층(728b)을 형성한다(도 14e 참조).
게이트 전극(728a) 및 도전층(728b)에 사용하는 도전층으로서는, 알루미늄이나 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층의 가공은 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
다음에, 게이트 전극(728a) 및 도전층(728b)을 마스크로 하여, 1 도전형을 부여하는 불순물 원소를 반도체층에 첨가하고, 채널 형성 영역(734), 불순물 영역(732), 및 불순물 영역(730)을 형성한다(도 15a 참조). 여기에서는, n형 트랜지스터를 형성하기 위해서, 인(P)이나 비소(As) 등의 불순물 원소를 첨가한다. 여기에서, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열처리를 행한다. 여기에서, 불순물 영역의 농도는, 불순물 영역(726), 불순물 영역(732), 불순물 영역(730)의 순서대로 높아진다.
다음에, 게이트 절연층(722a), 게이트 전극(728a), 도전층(728b)을 피복하도록, 절연층(736), 절연층(738) 및 절연층(740)을 형성한다(도 15b 참조).
절연층(736), 절연층(738), 절연층(740)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(736), 절연층(738), 절연층(740)에 유전율의 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연층(736), 절연층(738), 절연층(740)에는, 이들 재료를 사용한 다공성의 절연층을 적용해도 좋다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감시키는 것이 가능하다. 또한, 절연층(736)이나 절연층(738), 절연층(740)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 본 실시형태에서는, 절연층(736)으로서 산화질화실리콘, 절연층(738)으로서 질화산화실리콘, 절연층(740)으로서 산화실리콘을 사용하는 경우에 관해서 설명한다. 또한, 여기에서는, 절연층(736), 절연층(738) 및 절연층(740)의 적층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 1층 또는 2층으로 해도 좋고, 4층 이상의 적층 구조로 해도 좋다.
다음에, 절연층(738) 및 절연층(740)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(738) 및 절연층(740)을 평탄화한다(도 15c 참조). 여기에서는, 절연층(738)이 일부 노출될 때까지, CMP 처리를 행한다. 절연층(738)에 질화산화실리콘을 사용하고, 절연층(740)에 산화실리콘을 사용한 경우, 절연층(738)은 에칭 스톱퍼(etching stopper)로서 기능한다.
다음에, 절연층(738) 및 절연층(740)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(728a) 및 도전층(728b)의 상면을 노출시킨다(도 15d 참조). 여기에서는, 게이트 전극(728a) 및 도전층(728b)이 일부 노출될 때까지, 에칭 처리를 행한다. 상기 에칭 처리는 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용해도 좋다. 게이트 전극(728a) 및 도전층(728b)의 일부를 노출시키는 공정에 있어서, 나중에 형성되는 트랜지스터(762)의 특성을 향상시키기 위해서, 절연층(736), 절연층(738), 절연층(740)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 하부 트랜지스터(760)를 형성할 수 있다(도 15d 참조).
또한, 상기의 각 공정 전후에는, 추가로 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들면, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
(상부 트랜지스터의 제작 방법)
다음에, 상부 트랜지스터(762)의 제작 방법에 관해서, 도 16 및 도 17을 참조하여 설명한다.
우선, 게이트 전극(728a), 도전층(728b), 절연층(736), 절연층(738), 절연층(740) 등의 위에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 가공하여 산화물 반도체층(744)을 형성한다(도 16a 참조). 또한, 산화물 반도체층을 형성하기 전에, 절연층(736), 절연층(738), 절연층(740) 위에, 하지로서 기능하는 절연층을 형성해도 좋다. 상기 절연층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용하여 형성할 수 있다.
산화물 반도체층에 사용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 사용할 수 있다. 또한, 상기의 재료에 SiO2을 함유시켜도 좋다. 여기에서, 예를 들면, In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막이라는 의미이며, 그 화학량론비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소를 함유하고 있어도 좋다.
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 할 수 있다. 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용할 수 있다.
또한, 산화물 반도체층의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들면, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다.
산화물 반도체층은 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 사용하여 제작할 수 있다.
본 실시형태에서는, 산화물 반도체층을, In-Ga-Zn-O계의 산화물 타겟을 사용한 스퍼터링법에 의해 형성한다.
In-Ga-Zn-O계의 산화물 타겟으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 산화물 타겟을 사용할 수 있다. 또한, 타겟 재료 및 조성을 상기로 한정할 필요는 없다. 예를 들면, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비의 산화물 타겟을 사용할 수도 있다.
산화물 타겟의 충전율은, 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 금속 산화물 타겟을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물 반도체층으로의 수소, 물, 하이드록실기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 하이드록실기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체층은, 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도가 200℃를 초과하고 500℃ 이하, 바람직하게는 300℃를 초과하고 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 하이드록실기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 사용하여 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 클라이오 펌프, 이온 펌프, 티탄서블리메이션 펌프 등의 흡착형 진공 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 클라이오 펌프를 사용하여 배기한 성막실은, 예를 들면, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 제거되어 있기 때문에, 상기 성막실에서 성막한 산화물 반도체층에 함유되는 수소, 물, 하이드록실기 또는 수소화물 등의 불순물의 농도를 저감시킬 수 있다.
성막 중의 기판 온도가 저온(예를 들면, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 함유하는 물질이 혼입될 우려가 있기 때문에, 기판을 상기의 온도로 가열하는 것이 바람직하다. 기판을 상기의 온도로 가열하고, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온으로 되기 때문에, 수소 결합은 열에 의해 절단되어 수소 원자를 함유하는 물질이 산화물 반도체층으로 들어오기 어렵다. 따라서, 기판이 상기의 온도로 가열된 상태에서, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 함유되는 수소, 물, 하이드록실기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다.
성막 조건의 일례로서, 기판과 타겟 사이의 거리를 60mm, 압력을 0.4Pａ, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 또한, 펄스 직류 전원을 사용하면, 성막시에 발생하는 분말상 물질(파티클, 먼지라고도 한다)을 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 산화물 반도체층의 피형성 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신, 질소, 헬륨, 산소 등의 가스를 사용해도 좋다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 상기 산화물 반도체층을 에칭함으로써 행할 수 있다. 상기의 마스크는, 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다. 또한, 산화물 반도체층의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋다. 물론, 이들을 조합하여 사용해도 좋다.
그 후, 산화물 반도체층(744)에 대해, 열처리(제 1 열처리)를 행하여도 좋다. 열처리를 행함으로써, 산화물 반도체층(744) 중에 함유되는 수소 원자를 함유하는 물질을 더욱 제거하고, 산화물 반도체층(744)의 구조를 갖추고, 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 열처리의 온도는, 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기로서, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안에, 산화물 반도체층(744)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
열처리를 행함으로써 불순물을 저감시켜 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성함으로써, 매우 우수한 특성의 트랜지스터를 실현할 수 있다.
그런데, 상기의 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 상기 열처리는, 예를 들면, 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 1회로 한정되지 않고 복수회 행해도 좋다.
다음에, 산화물 반도체층(744) 등 위에, 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 소스 전극(742a), 드레인 전극(742b)을 형성한다(도 16b 참조).
도전층은 PVD법이나 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티탄막이나 질화티탄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 질화티탄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티탄막이나 질화티탄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(742a) 및 드레인 전극(742b)으로 가공이 용이하다고 하는 장점이 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연 합금(In2O3-ZnO), 또는, 이들의 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(742a) 및 드레인 전극(742b)의 단부가, 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기에서, 테이퍼각은 예를 들면, 30°이상 60°이하인 것이 바람직하다. 소스 전극(742a), 드레인 전극(742b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 나중에 형성되는 게이트 절연층(746)의 피복성을 향상시켜 단절을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는 소스 전극(742a), 및 드레인 전극(742b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때는, 수nm 내지 수십nm으로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를, 10nm 이상 1000nm(1㎛) 이하로 하는 것도 가능하여, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체 기억 장치의 소비 전력을 저감시키는 것도 가능하다.
또한, 도 16b과는 다른 일례로서, 산화물 반도체층(744)과 소스 전극 및 드레인 전극 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층을 형성할 수 있다. 산화물 도전층의 재료로서는, 산화아연을 성분으로서 함유하는 것이 바람직하고, 산화인듐을 함유하지 않는 것이 바람직하다. 그러한 산화물 도전층으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
예를 들면, 산화물 반도체층(744) 위에 산화물 도전막을 형성하고, 그 위에 도전층을 형성하고, 산화물 도전막 및 도전층을 동일한 포토리소그래피 공정에 의해 가공하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층, 소스 전극(742a), 드레인 전극(742b)을 형성할 수 있다.
또한, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(744)과 산화물 도전막을 형성해도 좋다. 소스 전극(742a), 드레인 전극(742b)을 형성한 후, 소스 전극(742a), 드레인 전극(742b)을 마스크로 하여, 다시 섬 형상의 산화물 도전막을 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어 트랜지스터의 고속 동작을 할 수 있다. 또한, 산화물 반도체층(744), 산화물 도전층, 금속 재료로 이루어지는 드레인 전극의 구성으로 함으로써, 보다 트랜지스터의 내압을 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기에 유효하다. 금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층의 접촉에 비해, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층의 접촉은, 접촉 저항을 낮출 수 있기 때문이다. 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감시킬 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
다음에, 소스 전극(742a), 드레인 전극(742b)을 피복하고, 또한, 산화물 반도체층(744)의 일부와 접하도록, 게이트 절연층(746)을 형성한다(도 16c 참조).
게이트 절연층(746)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(746)은 산화실리콘, 질화실리콘, 산질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 함유하도록 형성하는 것이 적합하다. 게이트 절연층(746)은 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 기억 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들면, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상기한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연층(746)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율 (high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(746)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위해서 막 두께를 크게 하는 것이 가능하게 된다. 또한, high-k 재료를 함유하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 함유하는 막의 적층 구조로 해도 좋다.
또한, 산화물 반도체층(744)에 접하는 절연층(본 실시형태에 있어서는, 게이트 절연층(746))은 제 13 족 원소 및 산소를 함유하는 절연 재료로 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체와의 상성이 양호하고, 이것을 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
여기에서, 제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다. 제 13 족 원소를 함유하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화갈륨을 함유하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화갈륨을 함유하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층 계면에 있어서의 수소의 파일업을 저감시킬 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(744)에 접하는 절연층은, 산소 분위기하에 의한 열처리나, 산소 도프 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박막 표면 뿐만아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 사용하여 행하여도 좋다.
예를 들면, 산화물 반도체층(744)에 접하는 절연층으로서 산화갈륨을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)으로 할 수 있다. 또한, 산화물 반도체층(744)에 접하는 절연층으로서 산화알루미늄을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)으로 할 수 있다. 또는, 산화물 반도체층(744)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉의 산소가 산화물 반도체층으로 공급되어 산화물 반도체층 중, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감시켜 산화물 반도체층을 I형화 또는 I형에 매우 가까운 산화물 반도체로 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 게이트 절연층(746) 대신, 산화물 반도체층(744)의 하지막으로서 형성하는 절연층에 적용해도 좋고, 게이트 절연층(746) 및 하지 절연층의 쌍방에 적용해도 좋다.
게이트 절연층(746)의 형성후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 좋다. 제 2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감시킬 수 있다. 또한, 게이트 절연층(746)이 산소를 함유하는 경우, 산화물 반도체층(744)에 산소를 공급하여, 상기 산화물 반도체층(744)의 산소 결손을 보충하여, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연층(746)의 형성후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 게이트 전극의 형성후에 제 2 열처리를 행해도 좋다. 또한, 제 1 열처리에 이어서 제 2 열처리를 행해도 좋고, 제 1 열처리에 제 2 열처리를 겸하게 해도 좋고, 제 2 열처리에 제 1 열처리를 겸하게 해도 좋다.
상기한 바와 같이, 제 1 열처리와 제 2 열처리의 적어도 한쪽을 적용함으로써, 산화물 반도체층(744)을, 그 수소 원자를 함유하는 물질이 극력 함유되지 않도록 고순도화할 수 있다.
다음에, 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하고, 게이트 전극(748a) 및 도전층(748b)을 형성한다(도 16d 참조).
게이트 전극(748a) 및 도전층(748b)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(748a) 및 도전층(748b)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 절연층(746), 게이트 전극(748a), 및 도전층(748b) 위에, 절연층(750)을 형성한다(도 17a 참조). 절연층(750)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다. 또한, 절연층(750)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연층(750)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 발생하는 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연층(750)의 단층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않으며, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연층(746), 절연층(750)에, 소스 전극(742a)에까지 도달하는 개구를 형성한다. 그 후, 절연층(750) 위에 소스 전극(742a)과 접하는 배선(754)을 형성한다(도 17b 참조). 또한, 상기 개구의 형성은 마스크 등을 사용한 선택적인 에칭에 의해 이루어진다.
배선(754)은 PVD법이나, CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
보다 구체적으로는, 예를 들면, 절연층(750)의 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게(5nm 정도) 형성한 후에, 개구에 메워 넣도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티탄막은, 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 소스 전극(742a))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티탄이나 질화티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
절연층(750)에 형성하는 개구는, 도전층(728b)과 중첩되는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기에서, 도전층(728b)을 사용하지 않고, 불순물 영역(726)과 소스 전극(742a)의 접속과, 소스 전극(742a)과 배선(754)의 접속을 중첩시키는 경우에 관해서 설명한다. 이 경우, 불순물 영역(726) 위에 형성된 절연층(736), 절연층(738) 및 절연층(740)에 개구(하부의 콘택트라고 부른다)를 형성하고, 하부의 콘택트에 소스 전극(742a)을 형성한 후, 게이트 절연층(746) 및 절연층(750)에 있어서, 하부의 콘택트와 중첩되는 영역에 개구(상부의 콘택트라고 부른다)를 형성하고, 배선(754)을 형성하게 된다. 하부의 콘택트와 중첩되는 영역에 상부의 콘택트를 형성할 때에, 에칭에 의해 하부의 콘택트에 형성된 소스 전극(742a)이 단선되어 버릴 우려가 있다. 이것을 피하기 위해서, 하부의 콘택트와 상부의 콘택트가 중첩되지 않도록 형성함으로써, 소자 면적이 증대된다고 하는 문제가 일어난다.
본 실시형태에 나타내는 바와 같이, 도전층(728b)을 사용함으로써, 소스 전극(742a)을 단선시키지 않고, 상부의 콘택트의 형성이 가능해진다. 이것에 의해, 하부의 콘택트와 상부의 콘택트를 중첩시켜서 형성할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 기억 장치의 집적도를 높일 수 있다.
다음에, 배선(754)을 피복하도록 절연층(756)을 형성한다(도 17c 참조).
이상에 의해, 고순도화된 산화물 반도체층(744)을 사용한 트랜지스터(762), 및 용량 소자(764)가 완성된다(도 17c 참조).
본 실시형태에 있어서 나타내는 트랜지스터(762)에서는, 산화물 반도체층(744)이 고순도화되어 있기 때문에, 그 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(744)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/㎤ 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/㎤ 미만, 보다 바람직하게는, 1.45×1010/㎤ 미만)을 취한다. 그리고, 오프 전류도 충분히 작아진다. 예를 들면, 트랜지스터(762)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당 값)는 100zA(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이와 같이 고순도화되어, 진성화된 산화물 반도체층(744)을 사용함으로써, 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 기억 장치가 얻어진다.
또한, 본 실시형태에 있어서 나타내는 반도체 기억 장치에서는, 배선을 공통화하는 것도 가능하여, 집적도가 충분히 높아진 반도체 기억 장치를 실현할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 기억 장치를 구비하는 반도체 장치의 적용예에 관해서 도면을 참조하여 이하에 설명한다.
또한, 본 발명의 반도체 기억 장치는, 메모리를 구비한 모든 분야의 전자 기기에 사용하는 것이 가능하다. 예를 들면, 본 발명의 반도체 기억 장치를 적용한 전자 기기로서, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 시스템 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 이들 전자 기기의 구체예를 도 18에 도시한다.
도 18a 및 도 18b는 디지털 카메라를 도시하고 있다. 도 18b는 도 18a의 뒷쪽을 도시하는 도면이다. 이 디지털 카메라는 케이스(2111), 표시부(2112), 렌즈(2113), 셔터 버튼(2115) 등을 가진다. 또한, 취득 가능한 메모리(2116)를 구비하고 있으며, 상기 디지털 카메라로 촬영한 데이터를 메모리(2116)에 기억시켜 두는 구성으로 되어 있다. 본 발명을 사용하여 형성된 반도체 기억 장치는 상기 메모리(2116)에 적용할 수 있다.
또한, 도 18c는 휴대 전화를 도시하고 있으며, 휴대 단말의 하나의 대표예이다. 이 휴대 전화는 케이스(2121), 표시부(2122), 조작 키(2123), 카메라용 렌즈(2124) 등을 포함한다. 또한, 휴대 전화는 취출 가능한 메모리(2125)를 구비하고 있으며, 상기 휴대 전화의 전화 번호 등의 데이터, 영상, 음악 데이터 등을 메모리(2125)에 기억시켜 재생할 수 있다. 본 발명을 사용하여 형성된 반도체 기억 장치는 상기 메모리(2125)에 적용할 수 있다.
또한, 도 18d는 디지털 플레이어를 도시하고 있으며, 오디오 장치의 하나의 대표예이다. 도 18d에 도시하는 디지털 플레이어는, 본체(2130), 표시부(2131), 메모리부(2132), 조작부(2133), 이어폰(2134) 등을 포함하고 있다. 또한, 이어폰(2134) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 메모리부(2132)는 본 발명을 사용하여 형성된 반도체 기억 장치를 사용할 수 있다. 예를 들면, 기록 용량이 20 내지 200기가바이트(GB)인 NAND형 메모리를 사용할 수 있다. 또한, 조작부(2133)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 메모리부(2132)에 형성된 반도체 기억 장치는, 취출 가능한 구성으로 해도 좋다.
또한, 도 18e는 전자 북(전자 페이퍼라고도 한다)을 도시하고 있다. 이 전자 북은 본체(2141), 표시부(2142), 조작 키(2143), 메모리부(2144)를 포함하고 있다. 또한 모뎀이 본체(2141)에 내장되어 있어도 좋고, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 메모리부(2144)는 본 발명을 사용하여 형성된 반도체 기억 장치를 사용할 수 있다. 예를 들면, 기록 용량이 20 내지 200기가바이트(GB)인 NAND형 메모리를 사용할 수 있다. 또한, 조작 키(2143)를 조작함으로써, 영상이나 음성(음악)을 기록, 재생할 수 있다. 또한, 메모리부(2144)에 형성된 반도체 기억 장치는, 취출 가능한 구성으로 해도 좋다.
이상과 같이, 본 발명의 반도체 기억 장치의 적용 범위는 매우 넓으며, 메모리를 갖는 것이면 모든 분야의 전자 기기에 사용하는 것이 가능하다.
101 : 트랜지스터 102 : 쓰리 스테이트 인버터 회로
103 : 용량 소자 104 : 트랜지스터
105 : 트랜지스터 106 : 노드
107 : 데이터 유지 회로 108 : 노드
109 : 칼럼 게이트 110 : 칼럼 게이트 제어선
111 : 데이터 신호선 112 : 메모리 셀 유닛
113 : 메모리 셀 유닛 114 : 메모리 셀 유닛
115 : 전달 회로 116 : 비트선
117 : 프리차지용 트랜지스터 118 : 반전 데이터 출력 회로
160 : 트랜지스터 162 : 트랜지스터
164 : 용량 소자 171 : 인버터
172 : 트랜지스터 181 : p 채널형 트랜지스터
182 : p 채널형 트랜지스터 183 : n 채널형 트랜지스터
184 : n 채널형 트랜지스터 201 : 클록드 인버터 회로
202 : 클록드 인버터 회로 203 : 플립 플롭 회로(FF 회로)
204 : 노드 205 : 노드
206 : 칼럼 게이트 207 : 데이터 신호선
208 : 데이터 반전 신호선 209 : 칼럼 제어 신호
210 : 메모리 셀 유닛 211 : 메모리 셀 유닛
212 : 메모리 셀 유닛 213 : 전달 회로
214 : 비트선 215 : 프리차지용 트랜지스터
300 : 비트선 301 : 선택 트랜지스터
302 : 선택 게이트선 311 : 판독용 트랜지스터
312 : 판독용 트랜지스터 313 : 판독용 트랜지스터
314 : 판독용 트랜지스터 315 : 판독용 트랜지스터
316 : 판독용 트랜지스터 317 : 판독용 트랜지스터
318 : 판독용 트랜지스터 321 : 산화물 반도체 트랜지스터
322 : 산화물 반도체 트랜지스터 323 : 산화물 반도체 트랜지스터
324 : 산화물 반도체 트랜지스터 325 : 산화물 반도체 트랜지스터
326 : 산화물 반도체 트랜지스터 327 : 산화물 반도체 트랜지스터
328 : 산화물 반도체 트랜지스터 331 : 유지 용량
332 : 유지 용량 333 : 유지 용량
334 : 유지 용량 335 : 유지 용량
336 : 유지 용량 337 : 유지 용량
338 : 유지 용량 341 : 플로우팅 노드
342 : 플로우팅 노드 343 : 플로우팅 노드
344 : 플로우팅 노드 345 : 플로우팅 노드
346 : 플로우팅 노드 347 : 플로우팅 노드
348 : 플로우팅 노드
351 : 산화물 반도체 트랜지스터용 워드선
352 : 산화물 반도체 트랜지스터용 워드선
353 : 산화물 반도체 트랜지스터용 워드선
354 : 산화물 반도체 트랜지스터용 워드선
355 : 산화물 반도체 트랜지스터용 워드선
356 : 산화물 반도체 트랜지스터용 워드선
357 : 산화물 반도체 트랜지스터용 워드선
358 : 산화물 반도체 트랜지스터용 워드선
361 : 워드선 362 : 워드선
363 : 워드선 364 : 워드선
365 : 워드선 366 : 워드선
367 : 워드선 368 : 워드선
371 : 메모리 셀 372 : 메모리 셀
373 : 메모리 셀 374 : 메모리 셀
375 : 메모리 셀 376 : 메모리 셀
377 : 메모리 셀 378 : 메모리 셀
401 : 트랜지스터 402 : 쓰리 스테이트 인버터
403 : 용량 소자 404 : 트랜지스터
405 : 트랜지스터 406 : 노드
407 : 데이터 유지 회로 408 : 노드
409 : 칼럼 게이트 410 : 칼럼 게이트 제어선
411 : 데이터 신호선 412 : 전달 회로
413 : 비트선 414 : 프리차지용 트랜지스터
417 : 센스 앰프 래치 회로 418 : 센스 앰프 래치 회로
419 : 센스 앰프 래치 회로 429 : 메모리 블록
430 : 메모리 블록 432 : 메모리 셀 어레이
433 : 워드선 구동 회로 434 : 비트선
435 : 비트선 436 : 비트선
441 : NAND형 메모리 셀 유닛 442 : NAND형 메모리 셀 유닛
443 : NAND형 메모리 셀 유닛 451 : NAND형 메모리 셀 유닛
452 : NAND형 메모리 셀 유닛 453 : NAND형 메모리 셀 유닛
461 : NAND형 메모리 셀 유닛 462 : NAND형 메모리 셀 유닛
463 : NAND형 메모리 셀 유닛 501 : 트랜지스터
502 : 쓰리 스테이트 인버터 503 : 용량 소자
504 : 트랜지스터 505 : 트랜지스터
506 : 노드 507 : 데이터 유지 회로
508 : 노드 509 : 칼럼 게이트
510 : 칼럼 게이트 제어선 511 : 데이터 신호선
512 : 전달 회로 513 : 비트선
514 : n채널형 트랜지스터 517 : 센스 앰프 래치 회로
518 : 센스 앰프 래치 회로 519 : 센스 앰프 래치 회로
529 : 제 1 페이지 530 : 제 2 페이지
532 : 메모리 셀 어레이 533 : 워드선 구동 회로
534 : 비트선 535 : 비트선
536 : 비트선 541 : NOR형 메모리 셀
542 : NOR형 메모리 셀 543 : NOR형 메모리 셀
551 : NOR형 메모리 셀 552 : NOR형 메모리 셀
553 : NOR형 메모리 셀 561 : NOR형 메모리 셀
562 : NOR형 메모리 셀 563 : NOR형 메모리 셀
600 : 반도체 기판 610 : 단결정 반도체 기판
612 : 산화막 614 : 취화 영역
616 : 단결정 반도체층 618 단결정 반도체층
722 : 절연층 722a : 게이트 절연층
726 : 불순물 영역 728a : 게이트 전극
728b : 도전층 730 : 불순물 영역
732 : 불순물 영역 734 : 채널 형성 영역
736 : 절연층 738 : 절연층
740 : 절연층 742a : 소스 전극(또는 드레인 전극)
742b : 드레인 전극(또는 소스 전극)
744 : 산화물 반도체층 746 : 게이트 절연층
747 : 게이트 절연층 748a : 게이트 전극
748b : 도전층 750 : 절연층
756 : 절연층 760 : 트랜지스터
762 : 트랜지스터 764 : 용량 소자
771 : 트랜지스터 772 : 트랜지스터
773 : 트랜지스터 774 : 트랜지스터
775 : 트랜지스터 780 : 게이트 전극
910 : 산화물 반도체 트랜지스터 911 : 판독용 트랜지스터
912 : 유지 용량 913 : 플로우팅 노드
914 : 산화물 반도체 트랜지스터용 워드선
915 : 워드선 916 : 비트선
917 : 드레인 단자 918 : 소스선
919 : 메모리 셀 1000 : 산화물 반도체 트랜지스터
1001 : 판독용 트랜지스터 1002 : 유지 용량
1003 : 워드선
1004 : 산화물 반도체 트랜지스터용 워드선
1005 : 비트선 1006 : 소스선
1007 : 플로우팅 노드 1008 : 메모리 셀
2111 : 케이스 2112 : 표시부
2113 : 렌즈 2115 : 셔터 버튼
2116 : 메모리 2121 : 케이스
2122 : 표시부 2123 : 조작 키
2124 : 카메라용 렌즈 2125 : 메모리
2130 : 본체 2131 : 표시부
2132 : 메모리부 2133 : 조작부
2134 : 이어폰 2141 : 본체
2142 : 표시부 2143 : 조작 키
2144 : 메모리부

Claims (22)

  1. 반도체 기억 장치에 있어서:
    복수의 메모리 소자들을 포함하는 메모리 셀 유닛과;
    데이터 유지 회로로서:
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터와;
    입력 단자 및 출력 단자를 포함하는 반전 데이터 출력 회로로서, 상기 입력 단자는 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고, 상기 출력 단자는 상기 메모리 셀 유닛 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속되는, 상기 반전 데이터 출력 회로와;
    상기 반전 데이터 출력 회로의 상기 입력 단자와 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는 용량 소자를 포함하는, 상기 데이터 유지 회로와;
    칼럼 게이트를 통해, 상기 반전 데이터 출력 회로의 상기 출력 단자, 상기 메모리 셀 유닛, 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속된 데이터 신호선을 포함하고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 기억 장치.
  2. 제 1 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고, 상기 제 5 단자는 상기 제 1 트랜지스터의 상기 제 1 단자, 상기 반전 데이터 출력 회로의 상기 입력 단자, 및 상기 용량 소자의 제 7 단자에 전기적으로 접속되고, 상기 제 6 단자는 상기 용량 소자의 제 8 단자에 전기적으로 접속되는, 반도체 기억 장치.
  3. 제 1 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고,
    상기 제 5 단자는 상기 메모리 셀 유닛에 전기적으로 접속되고 상기 제 6 단자는 상기 제 1 트랜지스터의 상기 제 2 단자 및 상기 반전 데이터 출력 회로의 상기 출력 단자에 전기적으로 접속되는, 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 칼럼 게이트의 게이트는 칼럼 게이트 제어선에 전기적으로 접속되는, 반도체 기억 장치.
  5. 반도체 기억 장치에 있어서:
    복수의 메모리 소자들을 포함하는 메모리 셀 유닛과;
    데이터 유지 회로로서:
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터와;
    입력 단자 및 출력 단자를 포함하는 쓰리 스테이트 인버터 회로를 포함하는 반전 데이터 출력 회로로서, 상기 입력 단자는 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고, 상기 출력 단자는 상기 메모리 셀 유닛 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속되는, 상기 반전 데이터 출력 회로와;
    상기 쓰리 스테이트 인버터 회로의 상기 입력 단자와 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는 용량 소자를 포함하는, 상기 데이터 유지 회로와,
    칼럼 게이트를 통해, 상기 반전 데이터 출력 회로의 상기 출력 단자, 상기 메모리 셀 유닛, 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속된 데이터 신호선을 포함하고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 기억 장치.
  6. 제 5 항에 있어서,
    상기 쓰리 스테이트 인버터 회로는 2개의 배선들 사이에 직렬로 전기적으로 접속되는 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하고,
    상기 쓰리 스테이트 인버터 회로의 상기 입력 단자는 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 쓰리 스테이트 인버터 회로의 상기 출력 단자는 상기 제 3 트랜지스터의 하나의 단자 및 상기 제 4 트랜지스터의 하나의 단자에 전기적으로 접속되는, 반도체 기억 장치.
  7. 제 5 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고,
    상기 제 5 단자는 상기 제 1 트랜지스터의 상기 제 1 단자, 상기 쓰리 스테이트 인버터 회로의 상기 입력 단자, 및 상기 용량 소자의 제 7 단자에 전기적으로 접속되고 상기 제 6 단자는 상기 용량 소자의 제 8 단자에 전기적으로 접속되는, 반도체 기억 장치.
  8. 제 5 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고,
    상기 제 5 단자는 상기 메모리 셀 유닛에 전기적으로 접속되고 상기 제 6 단자는 상기 제 1 트랜지스터의 상기 제 2 단자 및 상기 쓰리 스테이트 인버터 회로의 상기 출력 단자에 전기적으로 접속되는, 반도체 기억 장치.
  9. 제 5 항에 있어서,
    상기 칼럼 게이트의 게이트는 칼럼 게이트 제어선에 전기적으로 접속되는, 반도체 기억 장치.
  10. 반도체 기억 장치에 있어서:
    복수의 메모리 소자들을 포함하는 메모리 셀 유닛과;
    데이터 유지 회로로서:
    제 1 단자, 제 2 단자, 및 제 1 게이트를 포함하는 제 1 트랜지스터와;
    반전 데이터 출력 회로로서:
    입력 단자와 출력 단자를 포함하는 인버터로서, 상기 입력 단자는 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는, 상기 인버터와,
    제 3 단자, 제 4 단자, 및 제 2 게이트를 포함하는 제 2 트랜지스터로서, 상기 제 3 단자는 상기 인버터의 상기 출력 단자에 전기적으로 접속되고, 상기 제 4 단자는 상기 메모리 셀 유닛 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속되는, 상기 제 2 트랜지스터를 포함하는, 상기 반전 데이터 출력 회로와;
    상기 인버터의 상기 입력 단자 및 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되는 용량 소자를 포함하는, 상기 데이터 유지 회로와;
    칼럼 게이트를 통해, 상기 제 2 트랜지스터의 상기 제 4 단자, 상기 메모리 셀 유닛, 및 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속된 데이터 신호선을 포함하고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는, 반도체 기억 장치.
  11. 제 10 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고,
    상기 제 5 단자는 상기 제 1 트랜지스터의 상기 제 1 단자, 상기 인버터의 상기 입력 단자, 및 상기 용량 소자의 제 7 단자에 전기적으로 접속되고 상기 제 6 단자는 상기 용량 소자의 제 8 단자에 전기적으로 접속되는, 반도체 기억 장치.
  12. 제 1 항, 제 5 항, 및 제 10 항 중 어느 한 항에 있어서,
    상기 메모리 셀 유닛에 전기적으로 접속되는 제 3 트랜지스터를 더 포함하는, 반도체 기억 장치.
  13. 제 10 항에 있어서,
    제 5 단자, 제 6 단자, 및 제 3 게이트를 포함하는 제 3 트랜지스터를 더 포함하고,
    상기 제 5 단자는 상기 메모리 셀 유닛에 전기적으로 접속되고 상기 제 6 단자는 상기 제 1 트랜지스터의 상기 제 2 단자 및 상기 제 2 트랜지스터의 상기 제 4 단자에 전기적으로 접속되는, 반도체 기억 장치.
  14. 제 10 항에 있어서,
    상기 칼럼 게이트의 게이트는 칼럼 게이트 제어선에 전기적으로 접속되는, 반도체 기억 장치.
  15. 삭제
  16. 제 1 항, 제 5 항, 및 제 10 항 중 어느 한 항에 따른 상기 반도체 기억 장치를 포함하는 전자 기기에 있어서,
    상기 전자 기기는 카메라, 고글형 디스플레이, 내비게이션 시스템, 음향 재생 장치, 컴퓨터, 게임 기기, 휴대 정보 단말, 및 화상 재생 장치로 구성되는 그룹으로부터 선택되는 하나인, 전자 기기.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020110091922A 2010-09-13 2011-09-09 반도체 기억 장치 KR101923362B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-204405 2010-09-13
JP2010204405 2010-09-13

Publications (2)

Publication Number Publication Date
KR20120028828A KR20120028828A (ko) 2012-03-23
KR101923362B1 true KR101923362B1 (ko) 2018-11-30

Family

ID=45806588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110091922A KR101923362B1 (ko) 2010-09-13 2011-09-09 반도체 기억 장치

Country Status (4)

Country Link
US (1) US8750023B2 (ko)
JP (1) JP5827520B2 (ko)
KR (1) KR101923362B1 (ko)
TW (1) TWI528364B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012160963A1 (en) 2011-05-20 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR20150128820A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
US10190235B2 (en) * 2013-05-24 2019-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer supporting structure and method for forming the same
KR102367921B1 (ko) * 2014-03-14 2022-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
TWI665552B (zh) * 2018-08-01 2019-07-11 華邦電子股份有限公司 用於從電力損耗中恢復的電路以及使用此電路的電子裝置與其方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181384A1 (en) * 2009-01-22 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2922116B2 (ja) 1993-09-02 1999-07-19 株式会社東芝 半導体記憶装置
JP3117375B2 (ja) * 1994-11-28 2000-12-11 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 連想メモリの制御回路及び連想メモリ装置
US5761700A (en) * 1994-12-27 1998-06-02 Motorola Inc. ROM mapping and inversion apparatus and method
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3898349B2 (ja) * 1997-07-29 2007-03-28 株式会社東芝 半導体記憶装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20050205880A1 (en) 2004-03-19 2005-09-22 Aya Anzai Display device and electronic appliance
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
KR100672150B1 (ko) * 2005-02-23 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4679490B2 (ja) * 2005-11-11 2011-04-27 株式会社東芝 半導体記憶装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7929332B2 (en) 2007-06-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
US7688648B2 (en) * 2008-09-02 2010-03-30 Juhan Kim High speed flash memory
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
MY166309A (en) * 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR20190034696A (ko) * 2009-12-25 2019-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
US8375172B2 (en) * 2010-04-16 2013-02-12 International Business Machines Corporation Preventing fast read before write in static random access memory arrays
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8493774B2 (en) * 2011-06-17 2013-07-23 International Business Machines Corporation Performing logic functions on more than one memory cell within an array of memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181384A1 (en) * 2009-01-22 2010-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device

Also Published As

Publication number Publication date
JP2012084215A (ja) 2012-04-26
JP5827520B2 (ja) 2015-12-02
TW201232541A (en) 2012-08-01
US8750023B2 (en) 2014-06-10
TWI528364B (zh) 2016-04-01
KR20120028828A (ko) 2012-03-23
US20120063206A1 (en) 2012-03-15

Similar Documents

Publication Publication Date Title
JP6229026B2 (ja) 半導体装置
JP6456892B2 (ja) 半導体装置
TWI552315B (zh) 半導體裝置及其驅動方法
KR101903785B1 (ko) 반도체 장치의 구동 방법
KR101923362B1 (ko) 반도체 기억 장치
JP2020017743A (ja) 半導体装置の作製方法
KR101850567B1 (ko) 반도체 장치
JP5731283B2 (ja) 半導体装置
JP5767880B2 (ja) 半導体装置
TWI524347B (zh) 半導體裝置及其驅動方法
TW201303886A (zh) 記憶體元件及信號處理電路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right