TWI520338B - Semiconductor device and method for forming the same - Google Patents

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Tzu-Yin Chiu
Jui Lin Lu
Chen Huang
Jianguo Fan
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Description

半導體裝置及其形成方法
本發明涉及半導體領域，尤其涉及半導體器件及其形成方法。
現有技術中，形成半導體器件的方法通常為：提供基底；在基底上形成柵極和柵介質層；在柵極和柵介質層周圍形成側牆；之後，對基底進行離子注入，形成源區和漏區。形成源區和漏區後，形成介質層，覆蓋基底、柵極和側牆；在層間介質層中形成接觸插栓，分別與相鄰兩柵極之間的源區、漏區以及柵極進行電連接。
由於，相鄰兩柵極之間需要形成接觸插栓，因此相鄰兩柵極之間的距離至少應該大於接觸插栓的尺寸。這樣，限制了半導體器件集成度的提高。
現有技術中，有許多關於半導體器件形成方法的專利文獻，例如2012年5月23日公佈的公佈號為CN102468150A的中國專利文獻，然而均沒有解決以上技術問題。
因此有必要提出一種新的半導體器件，解決半導體集 成度難以提高的問題。
本發明解決的問題是現有技術的半導體集成度難以提高。
為解決上述問題，本發明一種半導體器件的形成方法，包括：形成導電的半導體層，覆蓋基底、位於基底上的柵極；形成導電的半導體層後，對所述基底進行離子注入，在所述柵極兩側的基底中形成源極和漏極，源極和漏極中的離子濃度相同。
可選的，所述導電的半導體層為多晶矽層。
可選的，形成多晶矽層的工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。
可選的，共漏極的相鄰兩柵極之間的半導體層的厚度大於非共漏極的相鄰兩柵極之間的半導體層的厚度。
可選的，共漏極的相鄰兩柵極之間的半導體層的厚度大於所述柵極的高度。
可選的，共漏極的相鄰兩柵極之間的距離小於等於非共漏極的相鄰兩柵極之間的半導體層厚度的兩倍。
可選的，形成半導體層後，進行離子注入之前，還包括，去除柵極上的部分半導體層。
可選的，進行離子注入後，形成介質層，覆蓋所述基底、柵極和半導體層；在所述介質層中形成接觸插栓，與所述源極、漏極上的半導體層電連接。
可選的，所述柵極周圍具有側牆。
可選的，所述柵極和所述基底之間具有柵介質層。
本發明還提供一種半導體器件，包括：基底；位於所述基底上的柵極，位於所述柵極和基底之間的柵介質層；位於所述柵極兩側、基底中的源極、漏極，所述源極和漏極的離子濃度相同；位於所述源極、漏極上導電的半導體層。
可選的，所述導電的半導體層為多晶矽層。
可選的，多晶矽層的形成工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。
可選的，共漏極的相鄰兩柵極之間的半導體層的厚度大於非共漏極的相鄰兩柵極之間的半導體層的厚度。
可選的，共漏極的相鄰兩柵極之間的半導體層的厚度大於等於所述柵極的高度。
可選的，共漏極的相鄰兩柵極之間的距離小於等於非共漏極的相鄰兩柵極之間的半導體層厚度的兩倍。
可選的，所述柵極周圍具有側牆。
與現有技術相比，本發明具有以下優點：
本發明半導體器件形成方法，在形成柵極後，形成導電的半導體層覆蓋基底、位於基底上的柵極；之後，對所述基底進行離子注入，在所述柵極兩側的基底中形成源極和漏極，而且形成的源極和漏極中的離子濃度相同。這樣在之後，將位於柵極上的部分半導體層去除，之後形成接觸插栓時，由於半導體層具有導電性，可以通過該半導體層將接觸插栓和源極、漏極電連接。導電的半導體層將接觸插栓和源極、漏極電連接的位置墊高，相當於拓寬了接觸插栓可以容納的空間，因此，相對于現有技術相鄰兩柵極之間的距離可以減小，半導體器件的集成度相對于現有技術可以進一步提高。而且，導電的半導體層不會使源極和漏極的離子濃度不一致。
在具體實施例中，半導體層為多晶矽層，而且，多晶矽層的形成工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。利用該工藝形成的多晶矽層，對離子注入過程中，離子的擴散受多晶矽層厚度的影響很小，因此當相鄰兩柵極之間的距離進一步縮小，導致在共漏極的相鄰兩柵極之間的多晶矽層的厚度大於非共漏極相鄰兩柵極之間的多晶矽層的厚度時，柵極兩側的源極和漏極的濃度也可以基本相同。這樣可以進一步提高半導體器件的集成度。
10‧‧‧基底
11‧‧‧柵極
12‧‧‧柵介質層
13‧‧‧側牆
14‧‧‧淺溝槽隔離結構
15‧‧‧半導體層
151‧‧‧半導體層
152‧‧‧半導體層
16‧‧‧源極
17‧‧‧漏極
圖1是本發明具體實施例的形成半導體器件的方法的流程示意圖；圖2-圖5是本發明具體實施例的形成半導體器件的方法的剖面結構示意圖。
為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。
在以下描述中闡述了具體細節以便於充分理解本發明。但是本發明能夠以多種不同於在此描述的其他方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施方式的限制。
圖1是本發明具體實施例的形成半導體器件的方法的流程示意圖，圖2-圖5是本發明具體實施例的形成半導體器件的方法的剖面結構示意圖。結合參考圖1和圖2-圖5詳述本發明具體實施例的形成半導體器件的方法。
結合參考圖1和圖2，執行步驟S11，提供基底10，所述基底10上形成有柵極11、位於柵極11和基底10之間的柵介質層12。基底10的材料可以為單晶的矽或矽鍺；也可以是絕緣體上矽(SOI)；或者還可以包括其他的材料，例如砷化鎵等Ⅲ-V族化合物。在所述基底10中形成有淺溝槽隔離結構(STI)14等。柵極11和柵介質 層12周圍形成有側牆13。
需要說明是，基底10上的柵極為多個，其中一些相鄰的柵極共漏極，另一些相鄰的柵極不共漏極，不共漏極的相鄰柵極之間通過淺溝槽隔離結構隔開。圖示中僅示意出兩個共漏極的柵極，起到說明本發明的目的。
結合參考圖1和圖3，執行步驟S12，形成導電的半導體層15，覆蓋基底10、位於基底10上的柵極11。具體來說，導電的半導體層15覆蓋整個基底10，相應的也就覆蓋在基底10上形成的結構，包括柵極11、側牆13、淺溝槽隔離結構14。半導體層15的材料可以為多晶矽、多晶鍺、多晶鍺矽等。
現有技術中，相鄰兩柵極之間需要形成接觸插栓，因此相鄰兩柵極之間的距離至少應該大於接觸插栓的尺寸，然而當半導體器件的集成度越來越高，器件的特徵尺寸越來越小時，相鄰兩柵極之間的距離不能無限減小，必須預留出接觸插栓的位置，這樣，限制了半導體器件集成度的提高。由於相鄰兩柵極之間的距離由基底向上逐漸增大，本發明中，通過形成導電的半導體層，墊高之後形成的源極、漏極與接觸插栓電連接的位置，因此形成導電的半導體層也就相當於拓寬了形成接觸插栓位置處的空間，這樣可以使半導體器件的集成度進一步提高。
當基底上所有的相鄰柵極之間的距離大於一定值時，導電的半導體層15在基底上各處的厚度基本相同。在形成半導體層15後，對基底10進行離子注入形成源極、漏 極時，源極和漏極中的離子濃度基本相同，半導體層15對離子注入的影響比較小，不會影響源極、漏極的性能。
當半導體層15在基底上各處的厚度基本相同時，形成半導體層15的方法可以為常規的沉積工藝。比如，當半導體層15選擇多晶矽時，多晶矽的沉積工藝參數為：沉積溫度620℃，反應腔室內的壓強為0.1Torr-0.3Torr。
然而，當半導體器件的集成度進一步提高，器件的特徵尺寸進一步縮小時，會出現共漏極的相鄰兩柵極之間的距離小於非共漏極的相鄰兩柵極之間的距離，利用沉積工藝沉積半導體層15時，參考圖3，會出現共漏極的相鄰兩柵極之間的半導體層151的厚度大於非共漏極相鄰兩柵極之間的半導體層152的厚度。在之後，對基底進行離子注入形成源極、漏極時，由於半導體層厚度的影響會出現共漏極的相鄰兩柵極的源極、漏極的離子濃度不一致的問題。由於漏極上的半導體層151的厚度大於源極上的半導體層152的厚度，導致漏極中的離子濃度小於源極中的離子濃度。
為了克服共漏極的相鄰兩柵極的源極、漏極離子濃度不一致的問題，該實施例中，調節形成半導體層的工藝，不利用常規的沉積工藝形成半導體層，使半導體層的厚度基本不會影響源極、漏極的離子注入，也就是說，離子在半導體層中的擴散係數非常大，以至於離子注入對厚度的變化不敏感，從而使源極、漏極中的離子濃度一致，基本相同。比如，當半導體層選擇多晶矽層時，形成多晶 矽層的工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。在離子注入形成源極、漏極後，經過次級離子質譜法(secondary ion mass spectroscopy)實驗證明，共漏極的相鄰兩柵極的源極、漏極的離子濃度基本相同，不受多晶矽層厚度的影響。
當然，本發明中，半導體層的材料不限於多晶矽，也可以為多晶鍺、多晶鍺矽等。相應的，需要調節沉積的工藝參數，以使對源極、漏極的離子注入受半導體層厚度的影響比較小，可以使共漏極的相鄰兩柵極的源極、漏極的離子濃度基本相同。
需要說明的是，半導體層厚度不一致時，採用的非常規沉積工藝形成半導體層的方法也適用於半導體層厚度一致時，半導體層的沉積。
在本發明具體實施例中，半導體層厚度不一致時，可以為：共漏極的相鄰兩柵極之間的半導體層的厚度大於等於所述柵極的高度，而非共漏極的相鄰兩柵極之間的半導體層的厚度小於所述柵極的高度。通常在共漏極的相鄰兩柵極之間的距離小於等於非共漏極的相鄰兩柵極之間的半導體層厚度的兩倍時，會出現半導體層厚度不一致的問題。
形成半導體襯底後，結合參考圖1和圖4，執行步驟S13，對所述半導體層15進行圖形化，去除柵極上的部分半導體層。去除柵極上的部分半導體層目的主要是將半導 體層根據柵極的分佈分成一個個的導電塊，如果不去除，半導體層會是一整層的導電層，之後形成的接觸插栓就會相互電導通。
本發明具體實施例中，對所述半導體層15進行圖形化的方法為光刻、刻蝕。在此不做詳述。
結合參考圖1和圖5，執行步驟S14，形成導電的半導體層15後，對所述基底10進行離子注入，在所述柵極兩側的基底中形成源極16和漏極17，源極和漏極中的離子濃度相同。需要說明的是，本發明中提到的源極和漏極中的離子濃度相同，並不代表源極和漏極中的離子濃度完全相同，允許兩者之間在一定的工藝條件下存在一定的誤差，只要不影響半導體器件的性能即可。
在該具體實施例中，是對半導體層15圖形化後，才對基底10進行離子注入，在其他實施例中，也可以為先對基底進行離子注入，形成源極、漏極後，再對半導體層15進行圖形化，去除柵極上的部分半導體層。
進行離子注入後，形成介質層，覆蓋所述基底、柵極和半導體層；在所述介質層中形成接觸插栓，與所述源極、漏極上的半導體層電連接。形成介質層、接觸插栓的方法為本領域技術人員的公知技術，在此不做贅述。
參考圖5，本發明還提供了一種半導體器件，包括：基底10；位於所述基底上10的柵極11；所述柵極11和所述基底10之間具有柵介質層12； 位於所述柵極11兩側、基底10中的源極16、漏極17，所述源極16和漏極17的離子濃度相同；位於所述源極16、漏極17上導電的半導體層15。
本發明具體實施例中，柵極11和柵介質層12周圍具有側牆13。
所述導電的半導體層的材料可以為多晶矽、多晶鍺、多晶鍺矽等。
本發明中，源極和漏極上的導電的半導體層15的厚度可以相同，也可以不相同。
當源極和漏極上的導電的半導體層15的厚度相同時，導電的半導體層可以為由常規的沉積工藝形成的半導體層。比如，當半導體層15選擇多晶矽時，多晶矽的沉積工藝參數為：沉積溫度620℃，反應腔室內的壓強為0.1Torr-0.3Torr。
當共漏極的相鄰兩柵極之間的半導體層的厚度151大於非共漏極相鄰兩柵極之間的半導體層152的厚度，比如共漏極的相鄰兩柵極之間的半導體層的厚度大於等於所述柵極的高度，導電的半導體層不是由常規的沉積工藝形成的半導體層，比如，當半導體層為多晶矽層時，多晶矽層的形成工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。
另外，在該實施例中，共漏極的相鄰兩柵極之間的距離d1小於等於非共漏極的相鄰兩柵極之間的半導體層厚度d2的兩倍，圖5中並沒有按比例進行繪製。
本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。

Claims (17)

  1. 一種半導體器件的形成方法，其特徵在於，包括：形成導電的半導體層，覆蓋基底、位於基底上的柵極；形成導電的半導體層後，對所述基底進行離子注入，在所述柵極兩側的基底中形成源極和漏極，源極和漏極中的離子濃度相同。
  2. 如請求項1所述的半導體器件的形成方法，其特徵在於，所述導電的半導體層為多晶矽層。
  3. 如請求項2所述的半導體器件的形成方法，其特徵在於，形成多晶矽層的工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。
  4. 如請求項1所述的半導體器件的形成方法，其特徵在於，共漏極的相鄰兩柵極之間的半導體層的厚度大於非共漏極的相鄰兩柵極之間的半導體層的厚度。
  5. 如請求項4所述的半導體器件的形成方法，其特徵在於，共漏極的相鄰兩柵極之間的半導體層的厚度大於等於所述柵極的高度。
  6. 如請求項1所述的半導體器件的形成方法，其特徵在於，共漏極的相鄰兩柵極之間的距離小於等於非共漏極的相鄰兩柵極之間的半導體層厚度的兩倍。
  7. 如請求項1所述的半導體器件的形成方法，其特 徵在於，形成半導體層後，進行離子注入之前，還包括，去除柵極上的部分半導體層。
  8. 如請求項1所述的半導體器件的形成方法，其特徵在於，進行離子注入後，形成介質層，覆蓋所述基底、柵極和半導體層；在所述介質層中形成接觸插栓，與所述源極、漏極上的半導體層電連接。
  9. 如請求項1所述的半導體器件的形成方法，其特徵在於，所述柵極周圍具有側牆。
  10. 如請求項1所述的半導體器件的形成方法，其特徵在於，所述柵極和所述基底之間具有柵介質層。
  11. 一種半導體器件，其特徵在於，包括：基底；位於所述基底上的柵極，位於所述柵極和基底之間的柵介質層；位於所述柵極兩側、基底中的源極、漏極，所述源極和漏極的離子濃度相同；位於所述源極、漏極上導電的半導體層。
  12. 如請求項11所述的半導體器件，其特徵在於，所述導電的半導體層為多晶矽層。
  13. 如請求項12所述的半導體器件，其特徵在於，多晶矽層的形成工藝為沉積工藝，工藝參數包括：沉積溫度為530℃-610℃，反應腔室內的壓強為10-85mtorr。
  14. 如請求項11所述的半導體器件，其特徵在於， 共漏極的相鄰兩柵極之間的半導體層的厚度大於非共漏極的相鄰兩柵極之間的半導體層的厚度。
  15. 如請求項14所述的半導體器件，其特徵在於，共漏極的相鄰兩柵極之間的半導體層的厚度大於等於所述柵極的高度。
  16. 如請求項11所述的半導體器件，其特徵在於，共漏極的相鄰兩柵極之間的距離小於等於非共漏極的相鄰兩柵極之間的半導體層厚度的兩倍。
  17. 如請求項11所述的半導體器件，其特徵在於，所述柵極周圍具有側牆。
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