KR101466847B1 - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 반도체 소자의 형성 방법은 도전성 반도체층을 형성하여 기판, 기판 상에 위치한 게이트 전극을 피복하는 단계; 도전성 반도체층을 형성한 후, 상기 기판에 대해 이온을 주입하여, 상기 게이트 전극 양측의 기판에 이온 농도가 동일한 소스 전극, 드레인 전극을 형성하는 단계를 포함한다. 도전성 반도체층은 콘택 플러그와 소스 전극, 드레인 전극이 전기적으로 연결되는 위치를 높여주어, 콘택 플러그의 수용 가능한 공간을 넓힌 것과 같으므로, 종래 기술에 비해 서로 인접한 2개의 게이트 전극 간의 거리가 좁혀질 수 있어, 반도체 소자의 집적도가 종래 기술에 비해 한 단계 더 향상될 수 있다. 또한 도전성 반도체층은 소스 전극과 드레인 전극의 이온 농도를 불일치하게 하지 않는다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자 및 그 형성방법에 관한 것이다.
종래 기술에서, 반도체 소자를 형성하는 방법은 일반적으로, 기판을 제공하는 단계; 기판 상에 게이트 전극과 게이트 유전체층을 형성하는 단계; 게이트 전극과 게이트 유전체층 주변에 사이드윌을 형성하는 단계; 그 다음, 기판에 이온을 주입하여, 소스 영역과 드레인 영역을 형성하는 단계; 소스 영역과 드레인 영역을 형성한 후, 유전체층을 형성하여 기판, 게이트 전극과 사이드윌을 피복하는 단계; 층간 유전체층에 콘택 플러그(contact plug)를 형성하여, 서로 인접한 두 게이트 전극 사이의 소스 영역, 드레인 영역 및 게이트 전극과 전기적으로 연결시키는 단계를 포함한다.
서로 인접한 두 게이트 전극 사이에 콘택 플러그를 형성해야 하므로, 서로 인접한 두 게이트 전극 사이의 거리는 적어도 콘택 플러그의 크기보다 커야 하고, 이는 반도체 소자 집적도의 향상을 제한하는 요인이 되었다.
종래 기술에서, 2012년 5월 23일 공고된 공고번호 CN102468150A의 중국특허와 같이 반도체 소자 형성 방법과 관련된 특허는 많으나 모두 상기 기술 문제를 해결하지 못하였다.
따라서, 반도체 집적도를 향상시키기 어려운 문제를 해결하기 위하여, 새로운 반도체 소자를 안출하는 것이 필요하다.
본 발명은 종래 기술의 반도체 집적도 향상이 어려운 기술 문제를 해결하기 위한 것이다.
상기 문제를 해결하기 위한, 본 발명의 반도체 소자 형성 방법은,
도전성 반도체층을 형성하여 기판, 상기 기판 상에 위치한 게이트 전극을 피복하는 단계;
도전성 반도체층을 형성한 후, 상기 기판에 대해 이온을 주입하여, 상기 게이트 전극 양측의 기판에 이온 농도가 동일한 소스 전극, 드레인 전극을 형성하는 단계를 포함한다.
상기 도전성 반도체층은 다결정 실리콘층인 것이 바람직하다.
다결정 실리콘층을 형성하는 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 증착 온도는 530℃ ~ 610℃이고, 반응 챔버 내의 압력은 10mtorr ~ 85mtorr인 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께보다 큰 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 게이트 전극의 높이보다 큰 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 거리는 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께의 2배보다 작거나 같은 것이 바람직하다.
반도체층을 형성한 후, 이온을 주입하기 전에, 게이트 전극 상의 일부 반도체층을 제거하는 단계를 더 포함하는 것이 바람직하다.
이온을 주입한 후, 유전체층을 형성하여, 상기 기판, 게이트 전극 및 반도체층을 피복하고;
상기 유전체층에 콘택 플러그를 형성하여, 상기 소스 전극, 드레인 전극 상의 반도체층과 전기적으로 연결시키는 것이 바람직하다.
상기 게이트 전극 주변에 사이드윌을 구비하는 것이 바람직하다.
상기 게이트 전극과 상기 기판 사이에 게이트 유전체층을 구비하는 것이 바람직하다.
본 발명은, 기판; 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극과 기판 사이에 위치하는 게이트 유전체층; 상기 게이트 전극의 양측, 기판 내에 위치하고 이온 농도가 동일한 소스 전극, 드레인 전극; 상기 소스 전극, 드레인 전극 상에 위치하는 도전성 반도체층을 포함하는 반도체 소자를 더 제공한다.
상기 도전성 반도체층은 다결정 실리콘층인 것이 바람직하다.
다결정 실리콘층을 형성하는 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 증착 온도는 530℃ ~ 610℃이고, 반응 챔버 내의 압력은 10mtorr ~ 85mtorr인 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께보다 큰 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 게이트 전극의 높이보다 크거나 같은 것이 바람직하다.
드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 거리는 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께의 2배보다 작거나 같은 것이 바람직하다.
상기 게이트 전극 주변에 사이드윌을 구비하는 것이 바람직하다.
종래 기술과 비교하면, 본 발명은 다음과 같은 장점을 가진다.
본 발명의 반도체 소자 형성 방법은, 게이트 전극을 형성한 후, 도전성 반도체층을 형성하여 기판, 기판 상에 위치한 게이트 전극을 피복하고; 그 다음, 상기 기판에 대해 이온을 주입하여, 상기 게이트 전극 양측의 기판에 이온 농도가 동일한 소스 전극, 드레인 전극을 형성한다. 이렇게 하면, 게이트 전극 상에 위치한 일부 반도체층을 제거한 후, 콘택 플러그를 형성할 때, 반도체층이 도전성을 가지므로, 상기 반도체층을 통해 콘택 플러그 및 소스 전극, 드레인 전극을 전기적으로 연결시킬 수 있다. 도전성 반도체층은 콘택 플러그와 소스 전극, 드레인 전극을 전기적으로 연결시키는 위치를 높여주어, 콘택 플러그의 수용 가능한 공간을 넓히는 것과 같으므로, 종래 기술에 비해 서로 인접한 2개의 게이트 전극 간의 거리가 좁혀질 수 있어, 반도체 소자의 집적도가 종래 기술에 비해 한단계 더 향상될 수 있다. 또한 도전성 반도체층은 소스 전극과 드레인 전극의 이온 농도를 불일치하게 하지 않는다.
구체적 실시예에서, 반도체층은 다결정 실리콘층이며, 또한 다결정 실리콘층의 형성 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 증착 온도는 530℃ ~ 610℃이고, 반응 챔버 내의 압력은 10mtorr ~ 85mtorr이다. 상기 공정을 이용하여 형성되는 다결정 실리콘층은 이온 주입 과정에서, 이온 확산이 다결정 실리콘층 두께의 영향을 매우 적게 받으므로, 서로 인접한 두 게이트 전극 간의 거리가 더 좁혀져, 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 다결정 실리콘층의 두께가 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 다결정 실리콘층의 두께보다 커질 경우에도, 게이트 전극 양측의 소스 전극과 드레인 전극의 농도가 기본적으로 동일할 수 있다. 이렇게 되면 반도체 소자의 집적도를 한 단계 더 향상시킬 수 있다.
본 발명에 의하면, 반도체 소자의 집적도를 한 단계 더 향상시킬 수 있다.
도 1은 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법의 흐름을 나타낸 개략도이다.
도 2 내지 도 5는 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법을 나타낸 단면 구조 개략도이다.
도 2 내지 도 5는 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법을 나타낸 단면 구조 개략도이다.
이하, 본 발명의 상기 목적, 특징 및 장점을 더욱 쉽게 이해할 수 있도록 도면을 결합하여 본 발명의 구체적 실시 방식에 대해 상세히 설명한다.
본 발명을 충분히 이해하도록 구체적 세부내용에 대해 아래에서 상세하게 설명하였으나, 본 발명은 여기서 설명한 것과 다른 여러 가지 기타 방식을 통해 구현될 수 있으며, 당업자는 본 발명의 취지를 벗어나지 않는 범위 내에서 유사하게 수정 및 변형하여 실시할 수 있다. 그러므로 본 발명은 아래에 공개된 구체적인 실시방식에 한정되지 않는다.
도 1은 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법의 흐름을 나타낸 개략도이며, 도 2 ~ 도 5는 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법을 나타낸 단면 구조 개략도이다. 도 1과 도 2 ~ 도 5를 결합 및 참고하여 본 발명의 구체적 실시예에 따른 반도체 소자 형성방법을 상세하게 설명한다.
도 1 및 도 2를 결합하여 참고하면, 단계 S11을 실행하여 기판(10)을 제공하고, 상기 기판(10) 상에는 게이트 전극(11), 게이트 전극(11)과 기판(10) 사이에 위치하는 게이트 유전체층(12)이 형성되어 있다. 기판(10)의 재료는 단결정의 규소 또는 규소 게르마늄일 수 있고, 실리콘 온 인슐레이터(SOI)일 수도 있으며, 또는 기타 재료, 예를 들면 비소화갈륨 등의 III-V족 화합물을 포함할 수도 있다. 상기 기판(10)에 셀로우 트렌치 격리구조(STI)(14) 등이 형성되어 있다. 게이트 전극(11)과 게이트 유전체층(12)의 주변에 사이드윌(13)이 형성되어 있다.
설명해야 할 점은, 기판(10) 상의 게이트 전극은 복수개이며, 그 중 서로 인접한 일부 게이트 전극은 드레인 전극을 공유하며, 서로 인접한 다른 일부 게이트 전극은 드레인 전극을 공유하지 않으며, 드레인 전극을 공유하지 않는 서로 인접한 게이트 전극 사이는 셀로우 트렌치 격리구조를 통해 격리된다. 도면에는 단지 드레인 전극을 공유하는 2개의 게이트 전극만을 나타내며, 본 발명을 설명하는 목적에 도달한다.
도 1 및 도 3을 결합하여 참고하면, 단계 S12를 실행하고, 도전성 반도체층(15)을 형성하여 기판(10), 기판(10) 상에 위치한 게이트 전극(11)을 피복한다. 구체적으로 말하자면, 도전성 반도체층(15)은 기판(10) 전체를 피복한다. 즉, 게이트 전극(11), 사이드윌(13), 셀로우 트렌치 격리구조(STI)(14)를 포함하는 기판(10)에 형성된 구조를 피복한다. 도전성 반도체층(15)의 재료는 다결정 실리콘, 다결정 게르마늄, 다결정 실리콘 게르마늄 등일 수 있다.
종래 기술에서, 서로 인접한 두 게이트 전극 사이에 콘택 플러그를 형성해야 하므로, 서로 인접한 두 게이트 전극 간의 거리는 적어도 콘택 플러그의 크기보다 커야 했다. 그러나, 반도체 소자의 집적도가 점점 높아지고, 소자의 특징 사이즈(Feature Size)가 작아질수록, 서로 인접한 두 게이트 전극 사이의 거리는 무한대로 작아질 수 없으며 반드시 콘택 플러그의 위치를 남겨야 하므로, 반도체 소자의 집적도 향상을 제한하였다. 서로 인접한 두 게이트 전극 사이의 거리는 기판으로부터 위를 향하여 점점 증가하므로, 본 발명에서는 도전성 반도체층을 형성하여, 후에 형성되는 소스 전극, 드레인 전극과 콘택 플러그가 전기적으로 연결되는 위치를 높여주므로, 도전성 반도체층을 형성하는 것은 콘택 플러그를 형성하는 위치의 공간을 넓힌 것과 같다. 이렇게 하면, 반도체 소자의 집적도를 한 단계 더 향상시킬 수 있다.
기판 상의 서로 인접한 모든 게이트 전극 간의 거리가 일정 값보다 크면, 기판에서의 각 위치에서의 도전성 반도체층(15)의 두께는 기본적으로 동일하다. 반도체층(15)을 형성한 후, 기판(10)에 대해 이온 주입을 하여 소스 전극, 드레인 전극을 형성할 경우, 소스 전극과 드레인 전극 중의 이온 농도가 기본적으로 동일하며, 이온 주입에 대한 반도체층(15)의 영향이 비교적 작아, 소스 전극, 드레인 전극의 성능에 영향을 주지 않는다.
기판 상의 각 위치에서의 반도체층(15)의 두께가 동일할 경우, 반도체층(15)을 형성하는 방법은 일반적인 증착 공정일 수 있다. 예를 들면, 반도체층(15)의 재료로서 다결정 실리콘을 선택할 경우, 다결정 실리콘의 증착 공정 파라미터는 증착 온도가 620℃이며, 반응 챔버 내의 압력이 0.1Torr ~ 0.3Torr이다.
그러나, 반도체 소자의 집적도가 한층 높아지고, 소자의 특징 사이즈가 한 단계 축소될 경우, 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 거리가 드레인 전극을 공유하지 않는 서로 인접한 두 게이트 전극 사이의 거리보다 작아지므로, 증착 공정을 이용하여 반도체층(15)을 증착하면, 도 과 같이 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 반도체층(151)의 두께가 드레인 전극을 공유하지 않는 게이트 전극 사이의 반도체층(152)의 두께보다 커진다. 그 후, 기판에 대해 이온 주입을 진행하여 소스 전극, 드레인 전극을 형성하면, 반도체층 두께의 영향으로 인해 드레인 전극을 공유하는 서로 인접한 두 게이트 전극의 소스 전극, 드레인 전극의 이온 농도가 불일치하게 되는 문제가 발생한다. 드레인 전극 상의 반도체층(151)의 두께가 소스 전극 상의 반도체층(152)의 두께보다 크므로, 드레인 전극 중의 이온 농도가 소스 전극 중의 이온 농도보다 작게 된다.
드레인 전극을 공유하는 서로 인접한 두 게이트 전극의 소스 전극, 드레인 전극 이온 농도가 불일치한 문제를 극복하기 위하여, 상기 실시예에서, 반도체층을 형성하는 공정을 조절하여, 반도체층의 두께가 소스 전극, 드레인 전극의 이온 주입에 대해 기본적으로 영향을 미치지 않도록, 일반적인 증착 공정을 이용하여 반도체층을 형성하지 않는다. 다시 말하자면, 반도체층에서의 이온 확산계수가 매우 커, 이온 주입이 두께의 변화에 민감하지 않게 하여, 소스 전극, 드레인 전극 중의 이온 농도를 일치시켜, 기본적으로 동일하게 한다. 예를 들면, 반도체층으로서 다결정 실리콘층을 선택할 경우, 다결정 실리콘층을 형성하는 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 증착 온도는 530℃ ~ 610℃이고, 반응 챔버 내의 압력은 10mtorr ~ 85mtorr이다. 이온을 주입하여 소스 전극, 드레인 전극을 형성한 후, 2차 이온 질량 분석법(secondary ion mass spectroscopy)을 통해 실험한 결과, 드레인 전극을 공유하는 서로 인접한 두 게이트 전극의 소스 전극, 드레인 전극의 이온 농도는 기본적으로 동일하며, 다결정 실리콘층 두께의 영향을 받지 않는다는 것이 증명되었다.
물론, 본 발명에서 반도체층의 재료는 다결정 실리콘에 한정되지 않으며, 다결정 게르마늄, 다결정 실리콘 게르마늄 등일 수 있다. 상응하게, 소스 전극, 드레인 전극에 대한 이온 주입이 반도체층 두께의 영향을 비교적 적게 받아, 드레인 전극을 공유하는 서로 인접한 두 게이트 전극의 소스 전극, 드레인 전극의 이온 농도가 기본적으로 동일하도록, 증착 공정의 파라미터를 조절해야 한다.
설명해야 할 점은, 반도체층 두께가 불일치할 때, 사용된 비통상적인 증착 공정으로 반도체층을 형성하는 방법은 반도체층 두께가 일치할 때의 반도체층 증착에도 적용된다.
본 발명의 구체적 실시예에서, 반도체층 두께가 불일치할 경우, 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 반도체층의 두께는 상기 게이트 전극의 높이보다 크거나 같고, 드레인 전극을 공유하지 않는 서로 인접한 게이트 전극 사이의 반도체층의 두께는 상기 게이트 전극의 높이보다 작을 수 있다. 일반적으로 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 거리가 드레인 전극을 공유하지 않는 서로 인접한 게이트 전극 사이의 반도체층 두께의 2배보다 작거나 같을 경우, 반도체층 두께가 불일치한 문제가 발생할 수 있다.
도 1 및 도 4를 결합하여 참고하면, 반도체 기판을 형성한 후, 단계 S13을 실행하고, 상기 반도체층(15)을 패턴화하여 게이트 전극 상의 일부 반도체층을 제거한다. 게이트 전극 상의 일부 반도체층을 제거하는 목적은 주로 반도체층을 게이트 전극의 분포에 따라 하나하나의 도전 블록으로 나누기 위한 것으로, 일부 반도체층을 제거하지 않으면, 반도체층 전체가 도전층이 되므로, 이후에 형성되는 콘택 플러그는 서로 전기적으로 도통하게 된다.
본 발명의 구체적 실시예에서, 상기 반도체층(15)을 패턴화하는 방법은 리소그래피, 에칭이므로, 여기서 상세하게 설명하지 않는다.
도 1 및 도 5를 결합하여 참고하면, 단계 S14를 실행하고, 도전성 반도체층(15)을 형성한 후, 상기 기판(10)에 대해 이온을 주입하고, 상기 게이트 전극 양측의 기판에 소스 전극(16)과 드레인 전극(17)을 형성하며, 소스 전극과 드레인 전극 중의 이온 농도는 동일하다. 설명해야 할 점은, 본 발명에서 소스 전극과 드레인 전극 중의 이온 농도가 동일하다는 것은, 소스 전극과 드레인 전극 중의 이온 농도가 완전히 동일하다는 것이 아니며, 반도체 소자의 성능에 영향을 주지 않으면 일정한 공정 조건하에서 양자 사이에 일정한 오차가 존재하는 것이 허용된다.
상기 구체적 실시예에서는, 반도체층(15)을 패턴화한 후, 기판(10)에 대해 이온을 주입하지만, 기타 실시예에서는, 먼저 기판에 대해 이온 주입을 진행하고, 소스 전극, 드레인 전극을 형성한 다음, 반도체층(15)을 패턴화하여, 게이트 전극 상의 일부 또는 전체 반도체층을 제거할 수도 있다.
이온을 주입을 진행한 후, 유전체층을 형성하여 상기 기판, 게이트 전극 및 반도체층을 피복한다. 상기 유전체층에 콘택 플러그를 형성하고, 상기 소스 전극, 드레인 전극 상의 반도체층과 전기적으로 연결시킨다. 유전체층, 콘택 플러그를 형성하는 방법은 당업자의 공지기술이므로, 여기서는 상세하게 설명하지 않는다.
도 5를 참고하면, 본 발명은 반도체 소자를 더 제공한다.
상기 반도체 소자는, 기판(15); 상기 기판(10) 상에 위치하는 게이트 전극(11), 상기 게이트 전극(11)과 기판(10) 사이에 위치하는 게이트 유전체층(12); 상기 게이트 전극(11)의 양측, 기판(10) 내에 위치하고 이온 농도가 동일한 소스 전극(16), 드레인 전극(17); 상기 소스 전극(16), 드레인 전극(17) 상에 위치하는 도전성 반도체층(15)을 포함한다.
본 발명의 구체적 실시예에서, 게이트 전극(11)과 게이트 유전체층(12)의 주변에 사이드윌(13)을 구비한다.
상기 도전성 반도체층의 재료는 다결정 실리콘, 다결정 게르마늄, 다결정 실리콘 게르마늄 등이다.
본 발명에서, 소스 전극과 드레인 전극 상의 도전성 반도체층(15)의 두께는 같을 수도 있고 다를 수도 있다.
소스 전극과 드레인 전극 상의 도전 반도체층(15)의 두께가 같을 경우, 도전성 반도체층은 일반적인 증착 공정으로 형성된 반도체층일 수 있다. 예를 들면 반도체층(15)의 재료로서 다결정 실리콘을 선택할 경우, 다결정 실리콘의 증착 공정 파라미터는 증착 온도가 620℃이고, 반응 챔버 내의 압력이 0.1Torr~0.3Torr이다.
드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 반도체층의 두께(151)가 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층(152)의 두께보다 크면, 예를 들어 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 반도체층의 두께는 상기 게이트 전극의 높이보다 크거나 같으며, 도전성 반도체층은 일반적인 증착 공정으로 형성된 반도체층이 아니며, 예를 들어 반초체층이 다결정 실리콘층일 경우, 다결정 실리콘층의 형성 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 증착 온도는 530℃ ~ 610℃이고, 반응 챔버 내의 압력은 10mtorr ~ 85mtorr이다.
또한, 상기 실시예에서, 드레인 전극을 공유하는 서로 인접한 두 게이트 전극 사이의 거리(d1)는 드레인 전극을 공유하지 않는 서로 인접한 두 게이트 전극 사이의 반도체층 두께(d2)의 2배보다 작거나 같다. 다만 도 5에서는 이 비율에 따라 도시한 것은 아니다.
본 발명은 바람직한 실시예를 통해 이미 전술한 설명과 같이 공개되었으나, 이는 본 발명을 한정하기 위한 것이 아니며, 당업자는 본 발명의 정신과 범위를 벗어나지 않는 범위 내에서, 상기 공개된 방법 및 기술 내용을 이용하여 본 발명의 기술 방안을 변경 및 수정할 수 있다. 그러므로, 본 발명의 기술 방안의 내용을 벗어나지 않고, 본 발명의 기술본질에 근거하여 상기 실시예에 대해 행한 모든 간단한 수정, 동등한 변화 및 수식은 모두 본 발명 기술 방안의 보호범위에 속한다.
10: 기판
11: 게이트 전극
12: 게이트 유전체층
13: 사이드윌
14: 셀로우 트렌치 격리구조(STI)
15: 도전성 반도체층
11: 게이트 전극
12: 게이트 유전체층
13: 사이드윌
14: 셀로우 트렌치 격리구조(STI)
15: 도전성 반도체층
Claims (17)
- 도전성 반도체층을 형성하여 기판, 및 상기 기판 상에 위치한 게이트 전극을 피복하는 단계; 및
상기 도전성 반도체층을 형성한 후, 상기 기판에 대해 이온을 주입하여, 상기 게이트 전극의 양측의 기판에 이온 농도가 동일한 소스 전극, 드레인 전극을 형성하는 단계;
를 포함하고,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 거리는 상기 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께의 2배보다 작거나 같은,
반도체 소자의 형성 방법. - 제1항에 있어서,
상기 도전성 반도체층은 다결정 실리콘층인, 반도체 소자의 형성 방법. - 제2항에 있어서,
상기 다결정 실리콘층을 형성하는 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 상기 증착 온도는 530℃ ~ 610℃이고, 상기 반응 챔버 내의 압력은 10mtorr ~ 85mtorr인, 반도체 소자의 형성 방법. - 제1항에 있어서,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께보다 큰, 반도체 소자의 형성 방법. - 제4항에 있어서,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 게이트 전극의 높이보다 크거나 같은, 반도체 소자의 형성 방법. - 제1항에 있어서,
상기 도전성 반도체층을 형성한 후, 이온을 주입하기 전에, 상기 게이트 전극 상의 일부 반도체층을 제거하는 단계를 더 포함하는, 반도체 소자의 형성 방법. - 제1항에 있어서,
상기 이온을 주입한 후, 유전체층을 형성하여, 상기 기판, 상기 게이트 전극 및 상기 도전성 반도체층을 피복하는, 반도체 소자의 형성 방법. - 제1항에 있어서,
상기 게이트 전극의 주변에 사이드윌을 구비하는, 반도체 소자의 형성 방법. - 제1항에 있어서,
상기 게이트 전극과 상기 기판 사이에 게이트 유전체층을 구비하는, 반도체 소자의 형성 방법. - 기판;
상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극과 기판 사이에 위치하는 게이트 유전체층;
상기 게이트 전극의 양측, 기판 내에 위치하고 이온 농도가 동일한 소스 전극, 드레인 전극; 및
상기 소스 전극, 드레인 전극 상에 위치하는 도전성 반도체층;
을 포함하고,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 거리는 상기 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께의 2배보다 작거나 같은,
반도체 소자. - 제10항에 있어서,
상기 도전성 반도체층은 다결정 실리콘층인, 반도체 소자. - 제11항에 있어서,
상기 다결정 실리콘층을 형성하는 공정은 증착 공정이며, 공정 파라미터는 증착 온도, 반응 챔버 내의 압력을 포함하고, 상기 증착 온도는 530℃ ~ 610℃이고, 상기 반응 챔버 내의 압력은 10mtorr ~ 85mtorr인, 반도체 소자. - 제10항에 있어서,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 드레인 전극을 공유하지 않는 인접한 두 게이트 전극 사이의 반도체층 두께보다 큰, 반도체 소자. - 제13항에 있어서,
상기 드레인 전극을 공유하는 인접한 두 게이트 전극 사이의 반도체층 두께는 상기 게이트 전극의 높이보다 크거나 같은, 반도체 소자. - 제10항에 있어서,
상기 게이트 전극의 주변에 사이드윌을 구비하는, 반도체 소자. - 삭제
- 삭제
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