TWI520331B - 厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置 - Google Patents

厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置 Download PDF

Info

Publication number
TWI520331B
TWI520331B TW095106153A TW95106153A TWI520331B TW I520331 B TWI520331 B TW I520331B TW 095106153 A TW095106153 A TW 095106153A TW 95106153 A TW95106153 A TW 95106153A TW I520331 B TWI520331 B TW I520331B
Authority
TW
Taiwan
Prior art keywords
conductive
layer
gan
semiconductor device
substrate
Prior art date
Application number
TW095106153A
Other languages
English (en)
Other versions
TW200636999A (en
Inventor
威廉 薩斯勒 亞當
吳毅鋒
帕里卡 普瑞米
米許瑞 艾莫許
彼得 史密斯 理查
夏柏德 史考特Ｔ
Original Assignee
克立公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 克立公司 filed Critical 克立公司
Publication of TW200636999A publication Critical patent/TW200636999A/zh
Application granted granted Critical
Publication of TWI520331B publication Critical patent/TWI520331B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置
本發明係關於半導體裝置，且更特定言之，係關於第三族氮化物半導體裝置。
已發現諸如矽(Si)及砷化鎵(GaAs)之材料廣泛應用於射頻(RF)應用之半導體裝置中。然而因為此等半導體材料具有相對小的帶隙(例如在室溫下，對Si而言為1.12 eV且對GaAs而言為1.42)及/或相對小的崩潰電壓，其可能不能很好適於較高功率。
鑒於Si及GaAs所呈現之困難，對高功率及/或高頻應用及裝置之興趣已轉向寬帶隙半導體材料，諸如碳化矽(在室溫下，對α SiC而言為2.996 eV)及第三族氮化物(例如在室溫下，對GaN而言為3.36 eV)。通常，此等材料具有比砷化鎵(GaN)高之電場崩潰強度且而GaN通常具有比矽更好之電子轉移特性。
用於高功率及/或高頻應用之尤其關注之裝置為高電子移動性電晶體(HEMT)，在其中提供摻雜之某些情況下，其亦稱為調變摻雜場效應電晶體(MODFET)。因為二維電子氣(2DEG)形成於具有不同帶隙能量之兩種半導體材料之異質接面處，且其中較小帶隙材料具有較高電子親和力，所以此等裝置可在若干環境下提供操作上之優點。2DEG為非摻雜("非特意摻雜")較小帶隙材料之累積層且可含有超過(例如)101 3 載流子/cm2 之極高薄片電子濃度。與習知之塊狀摻雜裝置中之電子不同，2DEG中之電子由於離子雜質散射減少可具有更高移動性。
高載流子濃度與高載流子移動性之組合可給予HEMT極大轉導性，且可為高頻應用提供優於金屬半導體場效應電晶體(MESFET)之強勁效能優點。
因為包括前述高崩潰場、其寬帶隙、大導帶偏移及/或高飽和電子漂移速度之材料特徵之組合，所以，以氮化鎵/氮化鋁鎵(GaN/AlGaN)材料系統製造之高電子移動性電晶體可產生大量RF功率。2DEG中之電子的主要部分歸因於AlGaN中之極化。
GaN/AlGaN系統之HEMT已經證明。美國專利第5,192,987號及第5,296,395號描述AlGaN/GaN HEMT之結構及製造方法。Sheppard等人之美國專利第6,316,793號(其為共同讓渡且以引用的方式併入本文中)描述具有一半絕緣碳化矽基板、一在該基板上之氮化鋁緩衝層、一在該緩衝層上之絕緣氮化鎵層、一在該氮化鎵層上之氮化鋁鎵障壁層及一在該氮化鋁鎵活性結構上之鈍化層的一HEMT裝置。
使用異質磊晶生長來製造習知之第三族氮化物HEMT；舉例而言，在SiC、藍寶石、AlN或Si基板上生長之HEMT。已描述了在藉由於n型SiC上之氫化物氣相磊晶法(HVPE)沉積之厚AlN層上生長之HEMT。然而，厚AlN層之生長可需要在兩個不同反應器中之兩個不同生長步驟，一者用於生長AlN層且一者用於在該AlN層上生長GaN基之HEMT層。
本發明之一些實施例提供半導體裝置結構及製造半導體裝置結構之方法，其中半導體裝置結構包括一導電半導體基板及一在該半導體基板上之半絕緣或絕緣GaN磊晶層。該半絕緣或絕緣GaN磊晶層具有至少約4 μm之厚度。
在一些實施例中，GaN磊晶層具有至少約8 μm之厚度，且在一些實施例中，至少約10 μm。半導體基板可包含導電SiC及/或GaN。GaN磊晶層可具有至少約105 Ω－cm之電阻率。
在本發明之一些實施例中，GaN磊晶層具有至少約50 V之隔離電壓，且在其他實施例中，GaN磊晶層具有至少約100 V之隔離電壓。
本發明之其他實施例包括一在GaN磊晶層上之GaN基之半導體裝置。亦可提供延伸穿過GaN基之半導體裝置之層及GaN磊晶層之一導通孔(via hole)及導通孔中之相應的導通金屬。在其他實施例中，基板為一絕緣或半絕緣基板，且導通孔及導通金屬延伸穿過基板。在其他實施例中，基板包含一導電基板，導通孔及導通金屬延伸至該基板且導通金屬提供與該基板之歐姆接觸。亦可在基板中通道下方提供摻雜濃度較高之區域。
在本發明之其他實施例中，基板包含一導電基板且裝置結構進一步包含一安置於基板與GaN磊晶層之間之導電緩衝層。導通孔及導通金屬可延伸至導電緩衝層且導通金屬可提供與導電緩衝層之歐姆接觸。亦可將一蝕刻終止層安置在導電緩衝層與GaN磊晶層之間。
在本發明之特定實施例中，導電緩衝層包含在基板上之第一導電型之一第一導電層及與第一導電型相反之第二導電型之一第二導電層，該第二導電層在第一導電層上且安置於第一導電層與GaN磊晶層之間。導通孔及導通金屬可延伸穿過第二導電層抵達第一導電層。
在本發明之其他實施例中，基板包含一導電基板且裝置結構進一步包含一安置於基板與GaN磊晶層之間之二維電子氣(2DEG)結構。2DEG結構可包括多個2DEG層。
在本發明之其他實施例中，GaN磊晶層摻雜有深能階過渡金屬摻雜劑。GaN磊晶層可摻雜有Fe、Co、Mn、Cr、V及/或Ni。深能階過渡金屬摻雜劑之濃度可為至少約1×101 6 cm－ 3 。
本發明之一些實施例提供GaN半導體裝置結構及製造GaN半導體裝置結構之方法，其中GaN半導體裝置結構包括一半導體基板、在該半導體基板上具有至少4 μm之厚度之一絕緣或半絕緣GaN磊晶層及一安置於半導體基板與絕緣或半絕緣GaN磊晶層之間之導電半導體層。
在其他實施例中，GaN磊晶層具有至少約8 μm之厚度，且在一些實施例中為至少約10 μm之厚度。半導體基板可為一絕緣或半絕緣半導體基板。在一些實施例中，基板包含碳化矽及/或藍寶石。在其他實施例中，基板包含金剛石。在一些實施例中，半導體基板包含一導電基板。該導電基板可包含碳化矽及/或金剛石。
在本發明之其他實施例中，導電半導體層包含導電SiC、導電金剛石、SiN及/或導電GaN基之半導體材料。
在本發明之其他實施例中，GaN基之半導體裝置提供於GaN磊晶層上。導通孔及導通孔中之相應的導通金屬可延伸穿過GaN基之半導體裝置之多層及GaN磊晶層。導通孔及導通金屬延伸至基板且導通金屬提供與基板之歐姆接觸。在一些實施例中，導通孔及導通金屬延伸至導電半導體層且導通金屬提供與導電半導體層之歐姆接觸。
在其他實施例中，導電半導體層包含基板上第一導電型之一第一導電層及與第一導電型相反之第二導電型之一第二導電層，該第二導電層位於第一導電層上且安置於第一導電層與GaN磊晶層之間。導通孔及導通金屬可延伸穿過第二導電層抵達第一導電層。
在本發明之其他實施例中，蝕刻終止層安置於導電半導體層與GaN磊晶層之間。
本發明之一些實施例提供GaN半導體裝置結構及製造GaN半導體裝置結構之方法，該等GaN半導體裝置結構包括一導電SiC基板及一位於導電SiC基板上之絕緣或半絕緣GaN磊晶層。GaN磊晶層具有至少約4 μm之厚度。
在一些實施例中，GaN基之磊晶層具有至少約8 μm之厚度，且在一些實施例中為至少約10 μm。GaN磊晶層可具有至少約105 Ω－cm之電阻率。GaN磊晶層可具有至少約50 V之隔離電壓，且在一些實施例中為至少約100 V。
在本發明之其他實施例中，GaN基之磊晶層摻雜有深能階過渡金屬摻雜劑。GaN磊晶層可摻雜有Fe、Co、Mn、Cr、V及/或Ni。深能階過渡金屬摻雜劑之濃度可為至少約1×101 6 cm－ 3 。在本發明之特定實施例中，GaN磊晶層為摻雜鐵之GaN。
在本發明之其他實施例中，半導體裝置結構包括一安置於導電SiC基板與GaN磊晶層之間之導電緩衝層。一蝕刻終止層亦可安置於導電緩衝層與GaN磊晶層之間。導電緩衝層可包含一具有比SiC基板高之摻雜濃度之磊晶SiC層。導電緩衝層亦可包含SiC基板中之一植入SiC層，其具有比SiC基板高之摻雜濃度。
在本發明之其他實施例中，半導體裝置結構包括一安置於導電基板與GaN磊晶層之間之二維電子氣(2DEG)結構。
本發明之其他實施例包括GaN磊晶層上之一GaN基之半導體裝置。GaN基之半導體裝置可為GaN磊晶層上之GaN基之高電子移動性電晶體。亦提供延伸穿過GaN基之半導體裝置之多層與GaN磊晶層之導通孔及在該導通孔中之相應導通金屬。在一些實施例中，導通孔及導通金屬延伸穿過SiC基板。在其他實施例中，導通孔及導通金屬延伸至基板且導通金屬提供與基板之歐姆接觸。在基板中與通道相鄰之處亦可提供具有較高摻雜濃度之區域。
在本發明之其他實施例中，半導體裝置結構包括一安置於基板與磊晶層之間之導電緩衝層，導通孔及導通金屬延伸至導電緩衝層且導通金屬提供與導電緩衝層之歐姆接觸。蝕刻終止層可安置於導電緩衝層與GaN磊晶層之間。蝕刻終止層可為(例如)AlN或AlGaN。導電緩衝層可包含基板上第一導電型之一第一導電層及與第一導電型相反之導電型之一第二導電層，該第二導電層位於第一導電層上且安置於第一導電層與GaN磊晶層之間。
在本發明之其他實施例中，半導體裝置結構包括一安置於基板與GaN磊晶層之間之二維電子氣(2DEG)結構，且導通孔及導通金屬延伸至2DEG結構且導通金屬提供與2DEG結構之歐姆接觸。蝕刻終止層可安置於2DEG結構與GaN磊晶層之間。
本發明之一些實施例提供GaN半導體裝置結構及製造GaN半導體裝置結構之方法，該等GaN半導體裝置結構包括一導電GaN基板、該導電GaN基板上之一絕緣或半絕緣GaN磊晶層、GaN磊晶層上之一GaN基之半導體裝置及延伸穿過GaN基之半導體裝置之多層及GaN磊晶層的一導通孔及在導通孔中之相應導通金屬。
在本發明之一些實施例中，GaN基之磊晶層具有至少約4 μm之厚度。在一些實施例中，GaN基之磊晶層具有至少約8 μm之厚度，且在一些實施例中為至少約10 μm。GaN磊晶層可具有至少約105 Ω－cm之電阻率。GaN磊晶層可具有至少約50 V之隔離電壓，且在一些實施例中為至少約100 V。
在本發明之特定實施例中，GaN基之磊晶層摻雜有深能階過渡金屬摻雜劑。GaN磊晶層可摻雜有Fe、Co、Mn、Cr、V及/或Ni。深能階過渡金屬摻雜劑之濃度可為至少約1×101 6 cm－ 3 。
在本發明之其他實施例中，導電緩衝層安置於導電GaN基板與GaN磊晶層之間。導通孔及導通金屬延伸至導電緩衝層且導通金屬提供與導電緩衝層之歐姆接觸。蝕刻終止層可安置於導電緩衝層與GaN磊晶層之間。導電緩衝層可包含一具有比GaN基板高之摻雜濃度的磊晶層。導電緩衝層可包含GaN基板中具有比GaN基板高之摻雜濃度的一植入層。
在本發明之其他實施例中，半導體裝置結構包括一安置於導電基板與GaN磊晶層之間之二維電子氣(2DEG)結構，其中導通孔及導通金屬延伸至2DEG結構且導通金屬提供與2DEG結構之歐姆接觸。
在本發明之其他實施例中，半導體裝置結構進一步包括GaN磊晶層上之一GaN基之高電子移動性電晶體。
在本發明之其他實施例中，導通孔及導通金屬延伸穿過GaN基板。導通孔及導通金屬亦可延伸至基板且導通金屬提供與基板之歐姆接觸。在通道下之基板中亦可提供一具有較高摻雜濃度之區域。
現將參考其中展示本發明之實施例之附圖更充分描述本發明。然而，本發明不應理解為限於本文所陳述之實施例。相反，提供此等實施例以使得本揭示內容徹底且完整，且將向熟習此項技術者充分表達本發明之範疇。在圖中，為簡明起見而誇示了層及區域之厚度。全文中相同數字指代相同元件。如本文所使用之術語"及/或"包括一或多個所列相關項目之任何及所有組合。
本文所使用之術語僅係出於描述特定實施例之目的，且不欲限制本發明。如本文中所使用，單數形式"一"(a/an)或"該"亦意欲包括複數形式，除非本文另外清楚指出。應進一步瞭解，術語"包含"用於本說明書中時表明存在所述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
應瞭解，當提及諸如層、區域或基板之元件在另一元件之"上"或延伸至其"上"時，其可為直接在其上或直接延伸至另一元件之上，或亦可能存在介入元件。相反，當提及一元件"直接"在或"直接"延伸至另一元件"上"時，則無介入元件存在。在本說明書全文中相同數字指代相同元件。
應瞭解，雖然術語第一、第二等等可用於本文中來描述各種元件、組件、區域、層及/或區段，但是此等元件、組件、區域、層及/或區段不受限於此等術語。此等術語僅係用於區別一元件、組件、區域、層或區段與另一區域、層或區段。因此，下文論述之第一元件、組件、區域、層或區段可稱為第二元件、組件、區域、層或區段而不悖離本發明之教示。
此外，諸如"下部"或"底部"及"上部"或"頂部"之相關術語可用於本文中來描述圖中所說明之一元件與另一元件之關係。應瞭解，相關術語意欲涵蓋圖中所描繪之裝置之定向以外的不同定向。舉例而言，若將圖中裝置翻轉，則描述為在其他元件之"下部"一側上之元件將定向為在其他元件之"上部"一側。因此，例示性術語"下部"可涵蓋"下部"及"上部"之定向，其視圖之特定定向而定。相似地，若將一圖中之裝置翻轉，則描述為在其他元件之"下方"或"下"之元件將定向為在其他元件之"上方"。因此，例示性術語"下方"或"下"可涵蓋上方或下方之定向。而且，術語"外部"可用於指代離基板最遠之表面及/或層。
本文參考圖示說明本發明之理想化實施例之橫截面說明來描述本發明之實施例。因而，預期說明形狀之變化為(例如)製造技術及/或容許度之結果。因此，本發明之實施例不應理解為限於本文所說明之區域之特定形狀，而包括(例如)製造導致之形狀偏差。舉例而言，一說明為矩形之區域通常具有錐形、圓形或曲線形特徵。因此，圖中所說明之區域本質上為圖解性的，且其形狀不意欲說明一裝置之區域之精確形狀，且不意欲限制本發明之範疇。
除非另外定義，否則本文所使用之所有術語(包括技術性及科學性術語)具有一般熟習本發明所屬領域之技術者普遍理解之相同含義。應進一步瞭解，諸如彼等普遍使用之字典中所定義之術語應解釋為在相關技術領域及本揭示內容之環境下具有與其含義一致之含義，且除非本文清楚地加以定義，否則不應以理想化的或過分正規的意義來解釋。
本發明之實施例可特別適用於氮化物基之裝置(諸如第三族氮化物基之HEMT)。如本文所使用，術語"第三族氮化物"意指彼等氮與週期表之第三族中之元素(通常為鋁(Al)、鎵(Ga)及/或銦(In))之間形成之半導體化合物。該術語亦意指諸如AlGaN及AlInGaN之三元或四元化合物。如此項技術者所熟知，第三族元素可與氮結合而形成二元化合物(例如GaN)、三元化合物(例如AlGaN、AlInN)及四元化合物(例如AlInGaN)。此等化合物均具有經驗式，其中一莫耳氮與總共一莫耳第三族元素結合。因此，諸如Alx Ga1 － x N(0x1)之式常用來對其進行描述。
如圖1中說明，本發明之實施例在導電半導體基板10上提供一厚GaN半絕緣或絕緣磊晶層20。GaN半絕緣或絕緣磊晶層20具有至少約4 μm之厚度，在一些實施例中為至少約8 μm，且在一些實施例中為至少約10 μm。導電半導體基板10及半絕緣或絕緣磊晶層20提供一裝置基板25，在該基板25上提供一GaN基之半導體裝置結構30(諸如GaN基之HEMT)。
在一些實施例中，導電基板10可為SiC、金剛石、Si及/或GaN基板。舉例而言，在本發明之一些實施例中，半導體基板10可為導電SiC基板、導電金剛石基板、導電Si基板及/或導電GaN基板。導電基板10可為n型或p型基板。基板10可為獨立的或梨晶生長之基板，且可包括(例如)具有另一可移除材料之基板的第三族氮化物及/或GaN層。製造適當基板之方法對於熟習此項技術者為已知的，故不需要在本文中描述更多細節。舉例而言，若基板為GaN基板，則基板可如以下文獻所述製造：Xu等人,"Growth and Characteristics of Freestanding Gallium Nitride Substrates",ATMI,Inc.,2003；Vaudo等人,"GaN Boule Growth：A Pathway to GaN Wafers With Improved Material Quality",ATMI,Inc.,2003；及/或美國專利第6,765,240號，其標題為"BULK SINGLE CRYSTAL GALLIUM NITRIDE AND METHOD OF MAKING SAME"，其揭示內容如以其全文闡述一般併入本文中。SiC基板亦為市售的。舉例而言，SiC及GaN基板可自North Carolina之Durham的Cree,Inc.購得。
在本發明之一些實施例中，GaN磊晶層20具有至少105 Ω－cm之電阻率。GaN磊晶層可具有至少約50 V之隔離電壓，其中隔離電壓如下文所述量測。在本發明之一些實施例中，GaN磊晶層20具有至少約100 V之隔離電壓。
在本發明之一些實施例中，緩衝層(未展示)可提供於GaN半絕緣或絕緣磊晶層20與導電基板10之間。舉例而言，在GaN半絕緣或絕緣磊晶層20藉由異質磊晶生長而形成於非GaN基板上處，可提供AlN、AlGaN或其他緩衝層。緩衝層可為均勻或不均勻組份。因此，可提供(例如)一遞變AlGaN層作為緩衝層。緩衝層亦可包括(例如)晶核層(諸如一連續或不連續的AlN層)。適當緩衝層及其製造在(例如)標題為"STRAIN COMPENSATED SEMICONDUCTOR STRUCTURES AND METHODS OF FABRICATING STRAIN COMPENSATED SEMICONDUCTOR STRUCTURES"之美國專利第6,841,001號中加以描述，其揭示內容如以其全文闡述一般併入本文中。
可藉由熟習此項技術者已知之技術於導電基板10上形成GaN半絕緣或絕緣磊晶層20。舉例而言，可利用金屬有機氣相磊晶法(MOVPE)。用於半絕緣或絕緣磊晶層20之適當源材料包括(例如)三甲基鎵(TMGa)、NH3 及Cp2 Fe。若基板10為GaN基板，則GaN半絕緣或絕緣磊晶層20可如以下文獻所述形成：同時申請之美國專利申請案序列第(代理人案號5308－551)，其標題為"COMPOSITE SUBSTRATES OF CONDUCTIVE AND INSULTATING OR SEMI－INSULATING GROUP III NITRIDES FOR GROUP III NITRIDE DEVICES"；及/或2004年1月7日申請之美國專利申請案序列第10/752,970號，標題為"CO－DOPING FOR FERMI LEVEL CONTROL IN SEMI－INSULATING GROUP III NITRIDES"，其揭示內容如以其全文闡述一般併入本文中。
GaN半絕緣或絕緣磊晶層20可具有深能階雜質(諸如Fe、Co、Mn、Cr、V及/或Ni)及/或併入其中之其他點缺陷以使磊晶層20半絕緣或絕緣。在本發明之特定實施例中，GaN磊晶層20摻雜有Fe。舉例而言，在本發明之一些實施例中，可提供1×101 8 cm－ 3 之摻雜劑濃度。而且，亦可在磊晶層20中併入額外摻雜劑。舉例而言，若磊晶層20之組份不同於導電基板10，則由於組份不同而可能導致極化誘發之電荷。此極化誘發之電荷可藉由摻雜磊晶層20而中和以維持磊晶層20之絕緣性能。
圖2說明本發明之其他實施例，其中GaN半絕緣或絕緣磊晶層120提供於導電SiC基板110上。GaN半絕緣或絕緣磊晶層120具有至少約4 μm之厚度，在一些實施例中為至少約8 μm或更大，且在一些實施例中為至少約10 μm。導電SiC基板110及半絕緣或絕緣磊晶層120提供一裝置基板125，裝置基板125上提供有GaN基之半導體裝置結構130(諸如GaN基之電晶體結構)。SiC之導熱性可有利於自形成於基板110上之此裝置結構提取熱量，且導電SiC之導熱性可高於半絕緣SiC。
雖然SiC基板110作為一單基板來說明，但是基板110可由另一材料(諸如金剛石)上之SiC層來提供。在特定實施例中，導電SiC基板可提供於導電金剛石基板上。此複合基板可如以下文獻所述來提供：例如，2004年1月22日申請之美國專利申請案第10/707,898號，標題為"SILICON CARBIDE ON DIAMOND SUBSTRATES AND RELATED DEVICES AND METHODS"，其揭示內容如以其全文闡述一般併入本文中。由於生長參數之選擇所受限制可較少，故導電金剛石可比半絕緣金剛石更導熱。舉例而言，導電SiC基板上之導電金剛石層或導電金剛石基板上之導電SiC層可提供為複合基板。因此，在本發明之一些實施例中，SiC基板可由本文描述之複合SiC基板提供。
在本發明之一些實施例中，可於GaN半絕緣或絕緣磊晶層120與導電SiC基板110之間提供緩衝層(未展示)。舉例而言，可提供AlN或其他緩衝層。適當緩衝層及其製造在例如以上論述之美國專利第6,841,001中描述。
基板110可為n型或p型基板。導電SiC基板可比半絕緣或絕緣基板更容易且/或以更低成本以更大尺寸且/或更高結構品質生產。製造導電SiC基板之方法為熟習此項技術者所已知，因而無需在本文中進一步描述。適當的SiC基板可自North Carolina之Durham之Cree,Inc.購得。
可由熟習此項技術者已知之技術於基板110上形成GaN半絕緣或絕緣磊晶層120。舉例而言，可利用金屬有機氣相磊晶法(MOVPE)。用於GaN半絕緣或絕緣磊晶層120之適當的源材料包括(例如)三甲基鎵(TMGa)、NH3 及Cp2 Fe。因為基板110可導電，所以其可為半絕緣或絕緣磊晶層120提供較高品質(例如缺陷密度減小)之基板。
半絕緣或絕緣磊晶層120可具有深能階雜質(諸如Fe、Co、Mn、Cr、V及/或Ni)及/或併入其中之其他點缺陷以使磊晶層120半絕緣或絕緣。在本發明之特定實施例中，GaN磊晶層120摻雜有Fe。舉例而言，在本發明之一些實施例中，可提供1×101 8 cm－ 3 之摻雜劑濃度。而且，亦可在磊晶層120中併入額外摻雜劑。因為磊晶層120之組份不同於基板110或緩衝層(若存在),故組份不同可能導致極化誘發之電荷。此極化誘發之電荷可由摻雜磊晶層120中和以維持磊晶層120之絕緣性能。
圖3說明本發明之其他實施例，其中導電緩衝層315提供於導電基板310與半絕緣或絕緣GaN磊晶層320之間。在一些實施例中，GaN半絕緣或絕緣磊晶層320可具有至少約4 μm之厚度，在一些實施例中為至少約8 μm，且在一些實施例中為至少約10 μm。半導體基板310及半絕緣或絕緣磊晶層320提供一裝置基板325，在裝置基板325上提供有GaN基之半導體裝置結構330(諸如GaN基之HEMT)。
在本發明之一些實施例中，緩衝層(未展示)可提供於GaN半絕緣或絕緣磊晶層320與導電緩衝層315之間。緩衝層(未展示)視情況可提供於導電基板310與導電緩衝層315之間。舉例而言，可提供AlN、AlGaN或其他緩衝層。緩衝層可為均勻或不均勻之組份。因此，可提供(例如)遞變AlGaN層作為緩衝層。緩衝層亦可包括(例如)晶核層，諸如連續或不連續的AlN層。適當緩衝層及其製造在(例如)以上論述之美國專利第6,841,001號中描述。
在一些實施例中，基板310可為導電SiC基板、導電GaN基板、導電金剛石基板或導電Si基板。基板310亦可為SiC與金剛石之複合基板。基板310可為n型或p型基板。基板310可為獨立的或梨晶生長之基板且可包括(例如)第三族氮化物及/或具有另一可移除材料之基板的GaN層。在SiC與金剛石之情形下，不移除金剛石。可如以上論述之(例如)美國專利申請案序列第10/707,898號中所述提供SiC/金剛石基板。製造適當基板之方法為熟習此項技術者所已知，因而不需在本文中描述更多細節。
導電緩衝層315可為(例如)基板310上之磊晶層或可為基板310中之植入區域。在本發明之一些實施例中，將摻雜劑離子植入基板310中並退火亦可用於提供導電緩衝層315，其可有助於形成至基板310之歐姆接觸。此離子植入及/或退火可在形成磊晶層320之前執行。
導電緩衝層315可具有與基板310相同之組份或可具有不同組份。舉例而言，若基板310為SiC基板，則導電緩衝層315可為SiC磊晶層或植入區域或導電緩衝層315可為導電GaN磊晶層、GaN點及/或導電AlGaN層。導電緩衝層315可具有與基板310相同之導電型或可為相反導電型。在本發明之一些實施例中，導電緩衝層315具有比基板310中高之摻雜濃度。而且，摻雜劑濃度較高之緩衝層315可提供較高品質之歐姆接觸及/或較低熱處理，以提供與緩衝層315之歐姆接觸且穿過緩衝層315抵達基板310。
導電緩衝層315亦可包括多個層。舉例而言，導電緩衝層315可提供二維電子氣(2DEG)結構。多2DEG結構可生長於基板附近以犧牲垂直電阻而增強電流傳播。在一些實施例中，薄AlGaN層可適當摻雜Si或適當遞變Al組份，以減小或最小化對電子之垂直傳導之阻障。亦可提供導電磊晶層與2DEG結構之組合。
導電緩衝層315亦可由(例如)植入SiC上之導電AlGaN層上之導電GaN層提供。亦可使用其他製作GaN與SiC之間之導電介面的適當技術。因此，可如例如美國專利申請公開案第2002/0008241號(標題為"GROUP III NITRIDE PHOTONIC DEVICES ON SILICON CARBIDE SUBSTRATES WITH CONDUCTIVE BUFFER INTERLAYER STRUCTURE"，其揭示內容如以其全文闡述一般併入本文中)中所述提供導電緩衝層315。
舉例而言，在本發明之一些實施例中，導電緩衝層315可為程度更重之n型摻雜層，n＋＋GaN層可在半絕緣層320作為歐姆接觸層及/或電流傳播層之前(但較佳同時進行)進行磊晶生長。薄磊晶層通常可比厚基板摻雜程度更重而在晶體中無顯著缺陷。在一些實施例中，n＋＋層在不產生顯著缺陷之條件下生長盡可能厚且摻雜盡可能多。較厚之n＋＋層可在較低之總電阻下比單獨基板更好地傳播電流。而且，n＋＋層愈厚，n＋＋層便可愈易於獲得低電阻歐姆接觸而無需精確的蝕刻時間。可併入少量In以減小摻雜大量Si之層中之應變、減少缺陷且允許併入更多Si，且可能用於指示終止蝕刻之時間。
在一些實施例中，導電緩衝層315可包括相反導電型之導電層。舉例而言，導電緩衝層315可包括與基板310相鄰之n＋＋GaN層及在n＋＋GaN層上與基板310相對之p型GaN層。此一相反導電型之層可用作自基板310注入半絕緣或絕緣GaN層320之電子之更高阻障。
圖4說明本發明之其他實施例，其中導電緩衝層415提供於導電SiC基板410與半絕緣或絕緣GaN磊晶層420之間。在一些實施例中，GaN半絕緣或絕緣磊晶層420可具有至少約4 μm之厚度，在一些實施例中為至少約8 μm，且在一些實施例中為至少約10 μm。半導體基板410及半絕緣或絕緣磊晶層420提供一裝置基板425，裝置基板425上提供有GaN基之半導體裝置結構430(諸如GaN基之HEMT)。
在本發明之一些實施例中，緩衝層(未展示)可提供於GaN半絕緣或絕緣磊晶層420與導電緩衝層415之間。舉例而言，可提供一AlN、AlGaN或其他緩衝層。緩衝層可為均勻或不均勻之組份。因此，可提供(例如)一遞變AlGaN層作為緩衝層。緩衝層亦可包括(例如)晶核層，諸如連續的或不連續的AlN層。適當緩衝層及其製造在例如以上論述之美國專利第6,841,001號中描述。
導電緩衝層415可為(例如)基板410上之磊晶層，或可為基板410中之植入區域。在本發明之一些實施例中，將摻雜劑離子植入基板410中且退火亦可用於提供導電緩衝層415，其可有助於形成至基板410之歐姆接觸。此離子植入可在形成磊晶層420之前執行。舉例而言，離子植入SiC基板可如以下文獻所述提供：美國專利申請公開案第2004/0149993號(標題為"METHODS OF TREATING A SILICON CARBIDE SUBSTRATE FOR IMPROVED EPITAXIAL DEPOSITION AND RESULTING STRUCTURES AND DEVICES")及/或美國專利申請公開案第2005/0029526號(標題為"METHODS OF TREATING A SILICON CARBIDE SUBSTRATE FOR IMPROVED EPITAXIAL DEPOSITION AND RESULTING STRUCTURES AND DEVICES")，其揭示內容如以其全文闡述一般併入本文中。
導電緩衝層415可具有與基板410相同之組份，或可具有不同組份。舉例而言，導電緩衝層415可為SiC磊晶層或植入區域或導電緩衝層415可為導電GaN磊晶層、GaN點及/或導電AlGaN層。導電緩衝層415可具有與基板410相同之導電型或可為相反導電型。在本發明之一些實施例中，導電緩衝層415具有比基板410中高之摻雜濃度。而且，摻雜劑濃度較高之緩衝層415可提供品質較高之歐姆接觸及/或較低之熱處理，以提供與緩衝層415之歐姆接觸且穿過緩衝層415抵達基板410。
導電緩衝層415亦可包括多個層。舉例而言，導電緩衝層415可提供二維電子氣(2DEG)結構。2DEG結構可包括多個2DEG層。舉例而言，多個2DEG層提供於基板附近以犧牲垂直電阻而增強電流傳播。在一些實施例中，薄AlGaN層摻雜大量Si以增加電荷且減小垂直電阻。亦可提供導電磊晶層與2DEG結構之組合。
舉例而言，在本發明之一些實施例中，導電緩衝層415可為程度更重之n型摻雜層，n＋＋SiC層可在半絕緣層420用作歐姆接觸層及/或電流傳播層之前進行磊晶生長。在一些實施例中，n＋＋層在不產生顯著缺陷之條件下生長盡可能厚且摻雜盡可能重。較厚之n＋＋層可在較低總電阻下比單獨基板更好地傳播電流。n＋＋電流傳播層之存在可稍微減輕對基板之高摻雜濃度之要求，降低成本。而且，n＋＋層愈厚，n＋＋層便可愈易於獲得低電阻歐姆接觸而無需精確的蝕刻時間。
在一些實施例中，導電緩衝層415可包括相反導電型之導電層。舉例而言，導電緩衝層415可包括與基板410相鄰之n＋＋SiC或GaN層及在n＋＋SiC或GaN層上與基板410相對之p型SiC或GaN層。此一相反導電型之層可用作自基板410注入半絕緣或絕緣GaN層420之電子之更高阻障。
可控制GaN半絕緣或絕緣磊晶層20、120、320及/或420之製造以控制層中之應變。舉例而言，可控制III－V組份及/或在其下製造GaN半絕緣或絕緣磊晶層20、120、320及/或420之壓力來控制GaN半絕緣或絕緣磊晶層20、120、320及/或420中之應變。藉由增加III－V比率，可使得GaN半絕緣或絕緣磊晶層20、120、320及/或420更壓縮。而且，藉由在較低壓力下製造GaN半絕緣或絕緣磊晶層20、120、320及/或420，可使得GaN半絕緣或絕緣磊晶層20、120、320及/或420更壓縮。另外，隨著GaN半絕緣或絕緣磊晶層20、120、320及/或420之厚度增加，另一壓縮應變層可變得伸張應變。此伸張應變可導致GaN半絕緣或絕緣磊晶層20、120、320及/或420之諸如裂縫之缺陷。因此，可控制厚度、生長條件及源材料來避免製造期間GaN半絕緣或絕緣磊晶層20、120、320及/或420之應變改變。
控制GaN/AIN凝核條件以藉由島生長及晶粒聚結來控制初始應變亦可用來控制GaN半絕緣或絕緣磊晶層20、120、320及/或420之應變。舉例而言，可調節壓力及NH3 之流速來減小及/或控制由於GaN半絕緣或絕緣磊晶層20、120、320及/或420之生長而導致之應變及彎曲。
因為GaN基之半導體裝置30、130、330及430係製造於GaN半絕緣或絕緣磊晶層20、120、320及/或420上，所以GaN基之半導體裝置30、130、330及430可與基板10、110、310及410電隔離。而且，因為GaN基之半導體裝置30、130、330及430以及GaN半絕緣或絕緣磊晶層20、120、320及/或420均為GaN基之結構，所以與AlN隔離層不同，GaN基之半導體裝置30、130、330及430以及GaN半絕緣或絕緣磊晶層20、120、320及/或420可使用相同製造技術及/或在一單反應器中以一單個步驟製造。而且，藉由MOCVD之GaN可比AlGaN或AlN生長更快。厚GaN亦可具有比在相似條件下(例如相同生長溫度)生長之厚AlN更低之位錯密度。
在本發明之某些實施例中，GaN半絕緣或絕緣磊晶層20、120、320及/或420可如下製造。在本實例中，基板為SiC基板且基板與絕緣GaN之間之緩衝層可包含下列之一或組合：AlN、AlN遞變至GaN、AlGaN、AlGaN遞變至GaN、AlGaN/GaN/AlGaN超晶格、終止位錯之多層低溫GaN間層、經由稀疏SiN或稀疏AlN減少位錯之多個微ELO之層，等等。位錯終止或減少之層可導電，例如稀疏SiN可為n型，且可提供導電層(其上提供有半絕緣或絕緣GaN層)。適當GaN層可藉由使用TMGa、NH3 及Cp2 Fe作為前驅物之MOCVD(例如MOVPE/OMCVD/OMVPE)來沉澱。已使用0.2巴之生長壓力、1000℃之溫度、250之V/III比率、6 μm/hr之生長速率及2×101 8 cm－ 3 之Fe摻雜密度於直徑高至100 mm之多個晶圓上同時沉積半絕緣GaN。30－200 nm之AlN晶核層沉積於SiC基板上。主要藉由調節生長壓力及氨氣之流速生長GaN層之第一部分來控制應變。舉例而言，壓力可降至0.1巴以獲得比在0.2巴下生長之GaN膜之拉伸小(更壓縮)之GaN膜。
半絕緣GaN層在具有最少裂縫之高純度SiC基板上已製造為約30 μm之厚度。在此情形下，藉由在低壓下使用TMAl及NH3 而沉積一薄約30 nm之AlN層。接著，藉由在0.15大氣壓下使用V/III速率為500之TMGa及NH3 沉積30 μm之GaN。該等層係在約1000℃下沉積。對於此厚度之層，位錯密度減小至約108 cm－ 2 。
如上所論述，GaN磊晶層20、120、320及/或420為半絕緣或絕緣的而基板10、110、310、410為導電的。術語"導電"、"半絕緣"及"絕緣"可為熟習此項技術者所理解，且用於描述而非絕對意義，且因此用於描述不同材料之相關傳導率/電阻率。在本發明之特定實施例中，半絕緣或絕緣磊晶層20、120、320及/或420在室溫下具有等於或高於約1×105 Ω－cm之電阻率，而導電基板10、110、310、410在室溫下具有等於或小於約0.1 Ω－cm之電阻率。
在本發明之一些實施例中，當導電基板10、110、310、410用作連接有穿過半絕緣或絕緣GaN層20、120、320、420之導通金屬之接地時，其可具有約0.02 Ω－cm或更小之電阻率以減小或最小化電阻。基板10、110、310、410中之摻雜可為n型，其含量大於約1×101 8 cm－ 3 ，在一些實施例中其含量大於約1×101 9 cm－ 3 。基板10、110、310、410可摻雜盡可能高而不會由於較低之移動性增加電阻或顯著削弱晶體品質或基板之熱傳導率。(如上所述，若存在n＋＋電流傳播層，則在導電基板中製作盡可能高之摻雜可在某種程度上變得輕鬆。其可使得其更便宜且就無需n＋＋4H SiC基板之基板缺陷而言亦更好。)
磊晶層20、120、320、420應充分絕緣以提供裝置結構30、130、330、430與導電基板10、110、310、410之電隔離。在特定實施例中，磊晶層20、120、320、420應充分絕緣，以在一電晶體(諸如一HEMT)之閘極偏壓以夾斷通道時提供該電晶體之源極區域與汲極區域之電隔離。因此，在本發明之一些實施例中，磊晶層20、120、320、420之高場特徵可比磊晶層20、120、320、420之電阻率更具有決定作用。此高場特徵特徵可在於結構之隔離電壓。因此，在本發明之一些實施例中，磊晶層20、120、320、420充分絕緣以提供至少50 V之隔離電壓，且在本發明之其他實施例中，磊晶層充分絕緣以提供至少100 V之隔離電壓。隔離電壓意指為磊晶層20、120、320、420上之無閘極電晶體結構提供1 mA/mm電流之電壓。因此，結構之隔離電壓可藉由(例如)在磊晶層20、120、320、420上形成一HEMT結構(源極與汲極之間間隔5 μm，且自該結構移除閘極)來量測。位於源極與汲極之間中心處之3 μm之區域受到(例如)離子植入的損害，或通道由(例如)反應性離子蝕刻(RIE)蝕刻掉而損害裝置之通道區域。接著將電壓自源極施加至汲極且量測電流。所量測之每毫米寬度1 mA之電流之電壓在本文中稱為結構之隔離電壓。
半絕緣或絕緣磊晶層20、120、320、420之厚度可視形成於半絕緣或絕緣磊晶層20、120、320、420上之裝置及裝置之預期操作條件而定。舉例而言，對於具有2 GHz之預期操作頻率之HEMT結構而言，適當厚度可為5 μm。對於具有10 GHz之預期操作頻率之HEMT結構而言，適當厚度可為10 μm。半絕緣或絕緣磊晶層20、120、320、420之特定厚度可由活性裝置區域與其下之導電基板之間的可接受電容來控制。此電容可受到裝置層與導電層之間的其他層影響。舉例而言，若非導電層提供於半絕緣或絕緣磊晶層20、120、320、420之間，則半絕緣或絕緣磊晶層20、120、320、420之厚度可基於非導電層之特徵(諸如厚度及介電常數)而予以調節來提供可接受電容。
另外，因為基板10、110、310、410為導電的，所以基板10、110、310、410可用作裝置結構30、130、330、430之接觸件。本發明併入導通孔及導通金屬結構之實施例在圖5至圖9中加以說明。
在圖5至圖7以及圖9中，可如以上參考圖1至圖4之關於基板10、110、310及410之描述來提供導電基板510。基板810可為導電的、半絕緣或絕緣的。可如以上關於半絕緣GaN磊晶層20、120、320及420之描述來提供半絕緣或絕緣GaN磊晶層520或820。緩衝層亦可如上述提供於半絕緣或絕緣GaN磊晶層520或820與基板510、810之間。裝置結構530提供於半絕緣或絕緣GaN磊晶層520或820上且可為如上述之裝置結構30、130、330或430。如在圖6中進一步說明，可如以上關於導電緩衝層315及415之描述來提供導電緩衝層615。因此，圖5至圖8中所說明之實施例之此等態樣將不在下文中做進一步詳細描述。
如圖5中所說明，可為半導體裝置530提供接觸件540、550及560。接觸件540、550及560可分別為用於諸如HEMT之GaN基之電晶體的(例如)源極接觸件、汲極接觸件及閘極接觸件。雖然在圖5至圖9中說明了三個接觸件，但是可基於所提供之半導體裝置提供更少或更多之接觸件。亦可於半導體裝置結構530及/或部分金屬接觸件/上覆層之暴露表面上提供鈍化層570，諸如SiN、SiO2 、氮氧化合物或其他此類層。亦可向基板510提供背側歐姆接觸件590與其上提供半絕緣或絕緣GaN磊晶層520之基板510之面相對。為提高至基板510之歐姆接觸件之電阻率，基板510之背側可經(例如)植入或退火(未展示)。
如在圖5中進一步說明，導通孔575延伸穿過裝置結構530及半絕緣或絕緣GaN磊晶層520抵達及/或進入導電基板510中。若非導電緩衝層提供於半絕緣或絕緣GaN磊晶層520與導電基板510之間，則導通孔575應延伸穿過非導電層抵達導電基板。
在一些實施例中，鈍化層570可提供蝕刻遮罩或可利用獨立的蝕刻遮罩來形成導通孔575。舉例而言，可使用厚的光抗蝕劑作為遮罩來保護GaN基之裝置結構530。導通孔575可藉由(例如)反應性離子蝕刻(RIE)或感應耦合電漿(ICP，其中電漿含有諸如Cl2 、BCl3 之氯化合物或其他化合物)來形成。
導通金屬580提供於導通孔575中且接觸基板510。導通金屬可經選擇以提供與基板510之歐姆接觸。舉例而言，若基板510為SiC，則可使用鎳或其他適當金屬作為導通金屬580。亦可使用諸如多晶矽及/或金屬矽化物之其他導體作為導通金屬580。多種材料可用作導通金屬580。舉例而言，直接與基板510或下文描述之導電緩衝層615接觸之金屬可為鎳，而金屬之剩餘部分可為金。因此，提到導通金屬意指導通孔中之一或多種導電材料之導體。
圖6說明導電緩衝層615包含於半絕緣或絕緣GaN磊晶層520與導電基板510之間。在一些實施例中，導電緩衝層615為基板510中之植入層及/或基板510上之高度摻雜之磊晶層。如圖6中所見，導通孔675延伸穿過裝置結構530及半絕緣或絕緣GaN磊晶層520抵達及/或進入導電緩衝層615中。若非導電緩衝層提供於半絕緣或絕緣GaN磊晶層520與導電緩衝層615之間，則導通孔675應延伸穿過非導電層抵達導電緩衝層615。導通金屬680延伸進入導通孔675中且與導電緩衝層615接觸。導通金屬680可經選擇以提供與導電緩衝層615之接觸。如上所論述，提供導電緩衝層可提供更高品質之歐姆接觸且可提供向基板510之電流傳播。在一些實施例中，導電緩衝層615可充當蝕刻終止層。
可如以上關於圖5之描述來蝕刻導通孔675。然而，因為RIE或ICP在GaN磊晶層520與導電緩衝層615之間可能具有有限的選擇，所以在一些情形下，可蝕刻穿過導電緩衝層615抵達基板510。因此，在本發明之一些實施例中，導通孔675延伸穿過導電緩衝層615抵達基板510。
在本發明之導電緩衝層615包括相反導電型之導電層的實施例中，導通孔675可延伸穿過相反導電型之層抵達基板510且抵達或進入具有與基板510相同導電型之層。舉例而言，若基板510為n型SiC基板且導電緩衝層615包括n＋＋SiC層及在n＋＋SiC層上之p型SiC層，則導通孔675可延伸穿過p型SiC層且抵達或進入n＋＋SiC層中。
在本發明之一些實施例中，導通孔675可延伸穿過導電緩衝層615抵達基板510。舉例而言，若導電緩衝層615包含2DEG結構，則導通孔675及導通金屬680可延伸穿過2DEG結構抵達基板510。
圖7說明基板510中包含摻雜劑濃度高之區域715，其中區域715提供於導通孔775暴露之開口中。此一區域可如以下所列來提供：(例如)經由導通孔775植入摻雜劑以在導通孔775下或附近提供一植入區域，且接著激活植入之摻雜劑。如圖7中所見，導通孔775延伸穿過裝置結構530及半絕緣或絕緣GaN磊晶層520抵達及/或進入基板510中。若非導電緩衝層提供於半絕緣或絕緣GaN磊晶層520與基板510之間，則導通孔775應延伸穿過非導電層抵達基板510。導通金屬780延伸進入導通孔775中且與區域715接觸。導通金屬可經選擇以提供與區域715之歐姆接觸。如上所論述，提供摻雜劑濃度較高之區域可提供與基板510之更高品質之歐姆接觸。可如以上關於圖5之描述來蝕刻導通孔775。
圖8說明本發明之其他實施例，其中導通孔880延伸穿過基板810且導通金屬880延伸穿過導通孔875與背側接觸件890接觸。背側接觸件890位於基板810之與半絕緣或絕緣GaN磊晶層820相對之面上。製造此通道之技術在(例如)美國專利申請公開案第US2004/0241970號(2004年12月4日公開，標題為"METHOD OF FORMING VIAS IN SILICON CARBIDE AND RESULTING DEVICES AND CIRCUITS")中描述，其揭示內容如以其全文闡述一般併入本文中。
除以上關於圖1至圖4所說明之結構，可將額外層包括於半絕緣或絕緣GaN磊晶層520與基板510之間，其提供圖5、6及7中說明之蝕刻導通孔575、675及775之蝕刻終止。此結構在圖9中說明。如圖9中所見，蝕刻終止層910提供於導電緩衝層615與半絕緣或絕緣磊晶層520之間。導通孔975延伸穿過蝕刻終止層910且導通金屬985延伸穿過蝕刻終止層910與緩衝層615接觸。若蝕刻終止層910導電，則導通孔975及導通金屬985可僅延伸至與蝕刻終止層910接觸。
舉例而言，一薄AlN層可提供於半絕緣或絕緣GaN磊晶層520與基板510或導電緩衝層615之間作為蝕刻終止層910。在此情形下，向用於GaN及其他第三族氮化物材料之RIE或ICP之習知含氯電漿中添加含氟化合物(諸如CF4 、NF3 及/或SiF4 )可導致將在AlN層減慢或停止之高選擇性蝕刻。在一些實施例中，AlN晶核層之厚度可調節以提供蝕刻終止層910。晶核層可足夠厚以提供蝕刻終止，但又足夠薄以使得可用對AlN及SiC之非選擇性蝕刻予以移除。若AlN層蝕刻終止層910薄，則其可用非選擇性蝕刻予以移除，或其可用諸如強鹼之濕式蝕刻予以移除而不蝕刻穿透緩衝層615。若使用非選擇性蝕刻，則緩衝層615之厚度可遠大於蝕刻終止層910之厚度。
雖然已就併入導電緩衝層615之實施例說明了蝕刻終止層910之用途，但可在無緩衝層615存在時使用蝕刻終止層910來控制蝕刻進入基板510之深度或作為圖7中說明之植入的前驅物。而且，若提供相同或不同導電型之多個層，則蝕刻終止層910可提供於多個層之兩者之間。圖7中說明之植入可在蝕刻終止層存在或移除之情況下執行。若在蝕刻終止層910存在之情況下執行植入，則蝕刻終止層910可在導通金屬780形成前予以移除。
藉由使用穿過GaN半絕緣或絕緣磊晶層抵達導電基板之通道，不需要薄化晶圓。因此，減少了翹曲且基板之熱性能得以維持，亦可獲得良率更高之製程。
雖然本發明之上述各實施例均利用了導電基板，但是本發明之一些實施例不限於使用導電基板。在導電層存在於半絕緣或絕緣GaN磊晶層之間之情形下，無論基板本身是否導電，仍可提供厚半絕緣或絕緣GaN磊晶層之隔離益處。本發明之此等實施例在圖10及圖11中描述。
圖10說明本發明之其他實施例，其中導電層1015提供於基板1010與半絕緣或絕緣GaN磊晶層1020之間。在一些實施例中，GaN半絕緣或絕緣磊晶層1020可具有至少約4 μm之厚度，在一些實施例中為至少約8 μm，且在一些實施例中為至少約10 μm。半導體基板1010及半絕緣或絕緣磊晶層1020提供一裝置基板1025，在基板1025上提供有諸如GaN基之HEMT的GaN基之半導體裝置結構1030。
在本發明之一些實施例中，緩衝層(未展示)可提供於GaN半絕緣或絕緣磊晶層1020與導電層1015之間。緩衝層(未展示)可視情況提供於基板1010與導電層1015之間。舉例而言，可提供AlN、AlGaN或其他緩衝層。緩衝層可為均勻或不均勻之組份。因此，可提供(例如)一遞變AlGaN層作為緩衝層。緩衝層亦可包括(例如)晶核層，諸如連續或不連續的AlN層。適當緩衝層及其製造在以上論述之美國專利第6,841,001號中描述。
在一些實施例中，基板1010可為SiC基板、GaN基板、金剛石基板、AlN基板、藍寶石基板或Si基板。基板1010亦可為SiC與金剛石之複合基板。基板1010可為半絕緣或絕緣的。基板1010可為獨立式的或梨晶生長之基板且可包括(例如)第三族氮化物及/或GaN層(具有另一可移除材料製成之基板)。在SiC與金剛石之情形下，金剛石通常不移除。因此，在本發明之一些實施例中，導電層1015及基板1010可提供為絕緣或半絕緣金剛石基板上之導電SiC層或導電金剛石基板上之絕緣或半絕緣SiC層。可如(例如)以上論述之美國專利申請案序列第10/707,898號中所述來提供SiC/金剛石基板。製造適當基板之方法為熟習此項技術者所知，因而無需在本文中進一步詳細描述。
導電層1015亦可由導電GaN、AlGaN、AlGaN遞變至GaN、AlGaN/GaN/AlGaN超晶格、終止位錯之低溫GaN間層之多個層、經由稀疏SiN或稀疏AIN來減少位錯之微ELO之多個層等等來提供。在本發明之特定實施例中，位錯終止或減少層提供導電層1015。舉例而言，稀疏SiN可為n型，且可提供導電層1015，在導電層1015上提供有半絕緣或絕緣GaN層。在本發明之一些實施例中，導電層1015由藍寶石基板上之磊晶橫向過度生長(ELO)結構提供。亦可利用提供導電層之其他結構。而且，導電層1015可由可能被半絕緣或絕緣層分隔之多個層提供。
GaN半絕緣或絕緣磊晶層1020之製造可如以上關於GaN半絕緣或絕緣磊晶層20、120、320及/或420之描述來進行。
因為GaN基之半導體裝置1030製造於GaN半絕緣或絕緣磊晶層1020上，所以GaN基之半導體裝置1030可與導電層1015電隔離。而且，因為GaN基之半導體裝置1030及GaN半絕緣或絕緣磊晶層1020均為GaN基之結構，所以與AlN隔離層不同，GaN基之半導體裝置1030及GaN半絕緣或絕緣磊晶層1020可以單步驟及/或於單反應器中製造。而且，如上所論述，藉由MOCVD，GaN可比AlGaN或AlN生長更快。厚GaN亦可具有此在相似條件下(例如相同生長溫度)生長之厚AlN更低之位錯密度。
在本發明之特定實施例中，半絕緣或絕緣磊晶層1020在室溫下具有等於或高於約1×105 Ω－cm之電阻率，且導電層1015在室溫下具有等於或小於約0.1 Ω－cm之電阻率。在本發明之一些實施例中，導電層1015可具有約0.02 Ω－cm或更小之電阻率。磊晶層1020應充分絕緣以提供裝置結構1030與導電層1015之電隔離。在特定實施例中，磊晶層1020應充分絕緣，以在電晶體(諸如HEMT)之閘極如以上所述偏壓以夾斷通道時提供電晶體之源極區域與汲極區域的電隔離。因此，在本發明之一些實施例中，磊晶層1020充分絕緣以提供至少50 V之隔離電壓，在本發明之其他實施例中，磊晶層充分絕緣以提供至少100 V之隔離電壓。
圖11中說明本發明之併入導通孔及導通金屬結構之其他實施例。圖11說明延伸穿過半絕緣或絕緣GaN磊晶層1020與基板1010之間之導電層1015的導通孔1075及導通金屬1080。如圖11中所見，導通孔1075及導通金屬1080延伸穿過裝置結構1030、半絕緣或絕緣GaN磊晶層1020、導電層1015及基板1010且與背側接觸件1090接觸，背側接觸件1090在基板1010與半絕緣或絕緣GaN磊晶層1020相對之一面上。製造此通道之技術在(例如)美國專利申請公開案第US2004/0241970號(2004年12月日公開，標題為"METHOD OF FORMING VIAS IN SILICON CARBIDE AND RESULTING DEVICES AND CIRCUITS")中描述，其揭示內容如以其全文闡述一般併入本文中。
除圖11之通道結構以外，或者圖6之通道結構可與圖10之結構一起使用。導電層1015可由延伸穿過導電層1015之通道耦接至背側接觸件，或可另外提供自背側至導電層1015之通道。
雖然本發明之一些實施例不限於特定GaN半導體裝置結構30、130、330、430、530、1030，但是在本發明之一些實施例中，GaN半導體裝置結構30、130、330、430、530、1030可為GaN基之電晶體結構。舉例而言，GaN半導體裝置結構30、130、330、430、530、1030可包含高電子移動性電晶體(HEMT)結構。舉例而言，本發明之一些實施例可包括電晶體結構，諸如彼等下列文獻中所述：共同讓渡之美國專利6,316,793及美國專利公開案第2002/0066908A1(2001年7月12日申請，2002年6月6日公開，標題為"ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME")、Smorchkova等人之美國專利第6,849,882號(標題為"GROUP－III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR(HEMT)WITH BARRIER/SPACER LAYER")、美國專利申請案序列第10/617,843號(2003年7月11日申請，標題為"NITRIDE－BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON－ETCHED CONTACT RECESSES")、美國專利申請案序列第10/772,882號(2004年2月5日申請，標題為"NITRIDE HETEROJUNCTION TRANSISTORS HAVING CHARGE－TRANSFER INDUCED ENERGY BARRIERS AND METHODS OF FABRICATING THE SAME")、美國專利申請案序列第10/897,726號(2004年7月23日申請，標題為"METHODS OF FABRICATING NITRIDE－BASED TRANSISTORS WITH A CAP LAYER AND A RECESSED GATE")、美國專利申請案序列第10/849,617號(2004年5月20日申請，標題為"METHODS OF FABRICATING NITRIDE－BASED TRANSISTORS HAVING REGROWN OHMIC CONTACT REGIONS AND NITRIDE－BASED TRANSISTORS HAVING REGROWN OHMIC CONTACT REGIONS")、美國專利申請案序列第10/849,589號(2004年5月20日申請，標題為"SEMICONDUCTOR DEVICES HAVING A HYBRID CHANNEL LAYER,CURRENT APERTURE TRANSISTORS AND METHODS OF FABRICATING SAME")、美國專利公開案第2003/0020092號(2002年7月23日申請，公開於2003年1月30日，標題為"INSULATING GATE ALGAN/GAN HEMT")、美國專利申請案序列第10/996,249號(2004年11月23日申請，標題為"CAP LAYERS AND/OR PASSIVATION LAYERS FOR NITRIDE－BASED TRANSISTORS, TRANSISTOR STRUCTURES AND METHODS OF FABRICATING SAME")、美國專利申請案序列第＿＿＿＿＿＿號(代理人案號5308－516)(2005年3月15日申請，標題為"GROUP III NITRIDE FIELD EFFECT TRANSISTORS(FETs)CAPABLE OF WITHSTANDING HIGH TEMPERATURE REVERSE BIAS TEST CONDITIONS")、美國專利申請案序列第11/005,107號(2004年12月6日申請，標題為"HIGH POWER DENSITY AND/OR LINEARITY TRANSISTORS")及美國專利申請案序列第11/005,423號(2004年12月6日申請，標題為"FIELD EFFECT TRANSISTORS(FETs)HAVING MULTI－WATT OUTPUT POWER AT MILLIMETER－WAVE FREQUENCIES,")，其揭示內容如以其全文描述一般併入本文中。
本發明之實施例亦可與諸如下列文獻所述之HEMT結構一起使用：Yu等人之"Schottky barrier engineering in III－V nitrides via the piezoelectric effect"Applied Physics Letters，第73卷，編號13，1998，或美國專利第6,584,33號(2001年7月12日申請，標題為"ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME")，其揭示內容如以其全文闡述一般併入本文中。
雖然已經參考圖1至圖11描述了本發明之各種例示性實施例，但亦可提供圖中說明之特徵及元件之組合及/或子組合。因此，(例如)關於圖9說明之蝕刻終止層可提供於圖1至圖8、10及11中說明之本發明之實施例中。
在圖式及說明書中，已揭示了本發明之典型實施例，且雖然採用了特定術語，但是其僅以一般性及描述性意義使用，而非為限制之目的，本發明之範疇由以下申請專利範圍陳述。
10．．．導電基板
20．．．厚絕緣或半絕緣GaN磊晶層
25．．．裝置基板
30．．．裝置結構
110．．．導電SiC基板
120．．．厚絕緣或半絕緣GaN磊晶層
125．．．裝置基板
130．．．裝置結構
310．．．導電基板
315．．．導電緩衝層
320．．．厚絕緣或半絕緣GaN磊晶層
325．．．裝置基板
330．．．裝置結構
410．．．導電SiC基板
415．．．導電緩衝層
420．．．厚絕緣或半絕緣GaN磊晶層
425．．．裝置基板
430．．．裝置結構
510．．．導電基板
520．．．厚絕緣或半絕緣GaN磊晶層
530．．．裝置結構
540．．．接觸件
550．．．接觸件
560．．．接觸件
570．．．鈍化層
575．．．導通孔
580．．．導通金屬
590．．．背側歐姆接觸件
615．．．導電緩衝層
675．．．導通孔
680．．．導通金屬
715．．．摻雜劑濃度高之區域
775．．．導通孔
780．．．導通金屬
810．．．基板
820．．．厚絕緣或半絕緣GaN磊晶層
875．．．導通孔
880．．．導通金屬
890．．．背側接觸件
910．．．蝕刻終止層
975．．．導通孔
980．．．導通金屬
1010．．．基板
1015．．．導電層
1020．．．厚絕緣或半絕緣GaN磊晶層
1025．．．裝置基板
1030．．．裝置結構
1075．．．導通孔
1080．．．導通金屬
1090．．．背側接觸件
圖1為根據本發明之一些實施例併入厚半絕緣或絕緣GaN層之半導體結構之橫截面。
圖2為根據本發明之其他實施例併入厚半絕緣或絕緣GaN層及導電SiC基板之半導體結構的橫截面。
圖3為根據本發明之其他實施例在導電基板上與導電緩衝層一起併入厚半絕緣或絕緣GaN層的半導體結構之橫截面。
圖4為根據本發明之其他實施例在導電SiC基板上與導電緩衝層一起併入厚半絕緣或絕緣GaN層的半導體結構之橫截面。
圖5為根據本發明之其他實施例併入穿過導電基板上之厚半絕緣或絕緣GaN層的通道的半導體結構之橫截面。
圖6為根據本發明之其他實施例併入穿過導電基板上之厚半絕緣或絕緣GaN層與導電緩衝層的通道的半導體結構的橫截面。
圖7為根據本發明之其他實施例併入穿過厚半絕緣或絕緣GaN層抵達導電基板之植入層的通道的半導體結構的橫截面。
圖8為根據本發明之其他實施例併入穿過厚半絕緣或絕緣GaN層及半導體基板之通道的半導體結構的橫截面。
圖9為根據本發明之其他實施例併入穿過厚半絕緣或絕緣GaN層及蝕刻終止層之通道的半導體結構的橫截面。
圖10為根據本發明之其他實施例併入厚半絕緣或絕緣GaN層與導電層的半導體結構的橫截面。
圖11為根據本發明之其他實施例併入穿過導電層上之厚半絕緣或絕緣GaN層之通道的半導體結構之橫截面。
10．．．導電基板
20．．．厚絕緣或半絕緣GaN磊晶層
25．．．裝置基板
30．．．裝置結構

Claims (88)

  1. 一種半導體裝置結構，其包含：一導電半導體基板；一在該半導體基板上之半絕緣或絕緣GaN磊晶層，該半絕緣或絕緣GaN磊晶層具有至少約4μm之厚度；及一安置於該基板與該半絕緣或絕緣GaN磊晶層之間之導電緩衝層。
  2. 如請求項1之半導體裝置結構，其中該GaN磊晶層具有至少約8μm之厚度。
  3. 如請求項1之半導體裝置結構，其中該GaN磊晶層具有至少約10μm之厚度。
  4. 如請求項1之半導體裝置結構，其中該GaN磊晶層具有至少105Ω-cm之電阻率。
  5. 如請求項1之半導體裝置結構，其中該GaN磊晶層具有至少約50V之隔離電壓。
  6. 如請求項1之半導體裝置結構，其中該GaN磊晶層具有至少約100V之隔離電壓。
  7. 如請求項1之半導體裝置結構，其中該導電緩衝層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間。
  8. 如請求項1之半導體裝置結構，其進一步包含一在該GaN 磊晶層上之GaN基之半導體裝置。
  9. 如請求項8之半導體裝置結構，其進一步包含一導通孔及在該導通孔中之相應的導通金屬，該導通孔延伸穿過該GaN基之半導體裝置之多個層及該GaN磊晶層。
  10. 如請求項9之半導體裝置結構，其中該導通孔及導通金屬延伸至該基板，且其中該導通金屬提供與該基板之歐姆接觸。
  11. 如請求項10之半導體裝置結構，其進一步包含一在該通道下之該基板中之較高摻雜濃度的區域。
  12. 如請求項9之半導體裝置結構，其中該導通孔及該導通金屬延伸至該導電緩衝層，且其中該導通金屬提供與該導電緩衝層之歐姆接觸。
  13. 如請求項9之半導體裝置結構，其進一步包含一安置於該導電緩衝層與該GaN磊晶層之間之蝕刻終止層。
  14. 如請求項9之半導體裝置結構，其中該導電緩衝層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間；及其中，該導通孔及該導通金屬延伸穿過該第二導電層抵達該第一導電層。
  15. 如請求項9之半導體裝置結構，其進一步包含一安置於該基板與該GaN磊晶層之間之二維電子氣結構(2DEG)。
  16. 如請求項15之半導體裝置結構，其中該導通孔及導通金屬延伸穿過該2DEG結構且抵達該基板，且其中該導通金屬提供與該基板之歐姆接觸。
  17. 如請求項1之半導體裝置結構，其中該GaN磊晶層摻雜有深能階過渡金屬摻雜劑。
  18. 如請求項17之半導體裝置結構，其中該GaN磊晶層摻雜有Fe、Co、Mn、Cr、V及/或Ni。
  19. 如請求項18之半導體裝置結構，其中該深能階過渡金屬摻雜劑之濃度為至少約1×1016cm-3。
  20. 一種GaN半導體裝置結構，其包含：一半導體基板；一在該半導體基板上之絕緣或半絕緣GaN磊晶層，該GaN磊晶層具有至少4μm之厚度；及一導電半導體層，其安置於該半導體基板與該絕緣或半絕緣GaN磊晶層之間。
  21. 如請求項20之半導體裝置結構，其中該GaN磊晶層具有至少約8μm之厚度。
  22. 如請求項20之半導體裝置結構，其中該GaN磊晶層具有至少約10μm之厚度。
  23. 如請求項20之半導體裝置結構，其中該半導體基板包含一絕緣或半絕緣半導體基板。
  24. 如請求項23之半導體裝置結構，其中該基板包含碳化矽及/或藍寶石。
  25. 如請求項23之半導體裝置結構，其中該基板包含金剛 石。
  26. 如請求項20半導體裝置結構，其中該半導體基板包含一導電基板。
  27. 如請求項26半導體裝置結構，其中該導電基板包含碳化矽及/或金剛石。
  28. 如請求項20半導體裝置結構，其中該導電半導體層包含導電SiC、導電金剛石、SiN及/或導電GaN基之半導體材料。
  29. 如請求項20半導體裝置結構，其進一步包含一在該GaN磊晶層上之GaN基之半導體裝置。
  30. 如請求項29半導體裝置結構，其進一步包含一導通孔及在該導通孔中之導通金屬，該導通孔延伸穿過該GaN基之半導體裝置之多層及該GaN磊晶層。
  31. 如請求項30半導體裝置結構，其中該導通孔及導通金屬延伸至該基板，且其中該導通金屬提供與該基板之歐姆接觸。
  32. 如請求項31半導體裝置結構，其中該導通孔及該導通金屬延伸至該導電半導體層，且其中該導通金屬提供與該導電半導體層之歐姆接觸。
  33. 如請求項32半導體裝置結構，其中該導電半導體層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置 於該第一導電層與該GaN磊晶層之間；及其中，該導通孔及該導通金屬延伸穿過該第二導電層抵達該第一導電層。
  34. 如請求項20半導體裝置結構，其中該導電半導體層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間。
  35. 如請求項20半導體裝置結構，其進一步包含一安置於該導電半導體層與該GaN磊晶層之間之蝕刻終止層。
  36. 一種GaN半導體裝置結構，其包含：一導電SiC基板；一在該導電SiC基板上之絕緣或半絕緣GaN磊晶層，該GaN磊晶層具有至少4μm之厚度；及一安置於該導電SiC基板與該GaN磊晶層之間之導電緩衝層。
  37. 如請求項36之半導體裝置結構，其中該GaN基之磊晶層具有至少約8μm之厚度。
  38. 如請求項36之半導體裝置結構，其中該GaN基之磊晶層具有至少約10μm之厚度。
  39. 如請求項36之半導體裝置結構，其中該GaN磊晶層具有至少約105Ω-cm之電阻率。
  40. 如請求項36之半導體裝置結構，其中該GaN磊晶層具有 至少約50V之隔離電壓。
  41. 如請求項36之半導體裝置結構，其中該GaN磊晶層具有至少約100V之隔離電壓。
  42. 如請求項36之半導體裝置結構，其中該GaN基之磊晶層摻雜有深能階過渡金屬摻雜劑。
  43. 如請求項42之半導體裝置結構，其中該GaN磊晶層摻雜有Fe、Co、Mn、Cr、V及/或Ni。
  44. 如請求項42之半導體裝置結構，其中該深能階過渡金屬摻雜劑之濃度為至少約1×1016cm-3。
  45. 如請求項36之半導體裝置結構，其進一步包含一安置於該導電緩衝層與該GaN磊晶層之間之蝕刻終止層。
  46. 如請求項36之半導體裝置結構，其中該導電緩衝層包含一具有比該SiC基板高之摻雜濃度之磊晶SiC層。
  47. 如請求項36之半導體裝置結構，其中該導電緩衝層包含一在該SiC基板中之植入SiC層，其具有比該SiC基板高之摻雜濃度。
  48. 如請求項36之半導體裝置結構，其中該導電緩衝層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間。
  49. 如請求項36之半導體裝置結構，其進一步包含一安置於該導電基板與該GaN磊晶層之間之二維電子氣(2DEG)結 構。
  50. 如請求項36之半導體裝置結構，其進一步包含一在該GaN磊晶層上之GaN基之半導體裝置。
  51. 如請求項50之半導體裝置結構，其中該GaN基之半導體裝置包含一在該GaN磊晶層上之GaN基之高電子移動性電晶體。
  52. 如請求項50之半導體裝置結構，其進一步包含一導通孔及在該導通孔中之相應的導通金屬，該導通孔延伸穿過該GaN基之半導體裝置之多層及該GaN磊晶層。
  53. 如請求項52之半導體裝置結構，其中該導通孔及導通金屬延伸穿過該SiC基板。
  54. 如請求項52之半導體裝置結構，其中該導通孔及導通金屬延伸至該基板，且其中該導通金屬提供與該基板之歐姆接觸。
  55. 如請求項54之半導體裝置結構，其進一步包含一在該通道下之該基板中之較高摻雜濃度的區域。
  56. 如請求項55之半導體裝置結構，其進一步包含一安置於該基板與該GaN磊晶層之間之蝕刻終止層。
  57. 如請求項50之半導體裝置結構，其中該導通孔及該導通金屬延伸至該導電緩衝層，且其中該導通金屬提供與該導電緩衝層之歐姆接觸。
  58. 如請求項57之半導體裝置結構，其進一步包含一安置於該導電緩衝層與該GaN磊晶層之間之蝕刻終止層。
  59. 如請求項57之半導體裝置結構，其中該導電緩衝層包 含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間；及其中，該導通孔及該導通金屬延伸穿過該第二導電層抵達該第一導電層。
  60. 如請求項50之半導體裝置結構，其進一步包含一安置於該基板與該GaN磊晶層之間之二維電子氣(2DEG)結構，且其中該導通孔及該導通金屬延伸至該2DEG結構，且其中該導通金屬提供與該2DEG結構之歐姆接觸。
  61. 如請求項60之半導體裝置結構，其進一步包含一安置於該2DEG結構與該GaN磊晶層之間之蝕刻終止層。
  62. 如請求項50之半導體裝置結構，其進一步包含一安置於該基板與該GaN磊晶層之間之二維電子氣(2DEG)結構，且其中該導通孔及該導通金屬延伸穿過該2DEG結構，且其中該導通金屬提供與該基板之歐姆接觸。
  63. 一種GaN半導體裝置結構，其包含：一導電GaN基板；一在該導電GaN基板上之絕緣或半絕緣GaN基之磊晶層；一在該GaN基之磊晶層上之GaN基之半導體裝置；一安置於該導電GaN基板與該GaN磊晶層之間之導電緩衝層；及 一導通孔及在該導通孔中之相應的導通金屬，該導通孔延伸穿過該GaN基之半導體裝置之多層及該GaN基之磊晶層。
  64. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層具有至少約5μm之厚度。
  65. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層具有至少約10μm之厚度。
  66. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層具有至少105Ω-cm之電阻率。
  67. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層具有至少約50V之隔離電壓。
  68. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層具有至少約100V之隔離電壓。
  69. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層摻雜有深能階過渡金屬摻雜劑。
  70. 如請求項69之半導體裝置結構，其中該GaN基之磊晶層摻雜有Fe、Co、Mn、Cr、V及/或Ni。
  71. 如請求項63之半導體裝置結構，其中該深能階過渡金屬摻雜劑之濃度為至少約1×1016cm-3。
  72. 如請求項63之半導體裝置結構，其中該導通孔及該導通金屬延伸至該導電緩衝層，且其中該導通金屬提供與該導電緩衝層之歐姆接觸。
  73. 如請求項72之半導體裝置結構，其進一步包含一安置於該導電緩衝層與該GaN基之磊晶層之間之蝕刻終止層。
  74. 如請求項72之半導體裝置結構，其中該導電緩衝層包含：一第一導電型之一第一導電層；及一第二導電型之一第二導電層，該第二導電型與該第一導電型相反，該第二導電層在該第一導電層上且安置於該第一導電層與該GaN磊晶層之間；及其中該導通孔及該導通金屬延伸穿過該第二導電層抵達該第一導電層。
  75. 如請求項72之半導體裝置結構，其中該導電緩衝層包含一磊晶層，該磊晶層具有比該GaN基板高之摻雜濃度。
  76. 如請求項72之半導體裝置結構，其中該導電緩衝層包含一植入層，該植入層在該GaN基板中且具有比該GaN基板高之摻雜濃度。
  77. 如請求項63之半導體裝置結構，其進一步包含一安置於該導電基板與該GaN基之磊晶層之間之二維電子氣(2DEG)結構，其中該導通孔及該導通金屬延伸至該2DEG結構，且其中該導通金屬提供與該2DEG結構之一歐姆接觸。
  78. 如請求項63之半導體裝置結構，其進一步包含一安置於該導電基板與該GaN基之磊晶層之間之二維電子氣(2DEG)結構，其中該導通孔及該導通金屬延伸穿過該2DEG結構，且其中該導通金屬提供與該基板之歐姆接觸。
  79. 如請求項63之半導體裝置結構，其中該GaN基之半導體 裝置包含一在該GaN磊晶層上之GaN基之高電子移動性電晶體。
  80. 如請求項63之半導體裝置結構，其中該導通孔及導通金屬延伸穿過該GaN基板。
  81. 如請求項63之半導體裝置結構，其中該導通孔及導通金屬延伸至該基板，且其中該導通金屬提供與該基板之歐姆接觸。
  82. 如請求項63之半導體裝置結構，其進一步包含一在該通道下之該基板中之較高摻雜濃度之區域。
  83. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層包含GaN。
  84. 如請求項63之半導體裝置結構，其中該GaN基之磊晶層包含摻雜有Fe之GaN。
  85. 一種製造一半導體裝置結構之方法，其包含：以磊晶法在一導電半導體基板上形成一半絕緣或絕緣GaN磊晶層，該半絕緣或絕緣GaN磊晶層具有至少約4μm之厚度；及提供一安置於該基板與該半絕緣或絕緣GaN磊晶層之間之導電緩衝層。
  86. 一種製造一GaN半導體裝置結構之方法，其包含：以磊晶法在一半導體基板上形成一絕緣或半絕緣GaN磊晶層，該GaN磊晶層具有至少4μm之厚度；及形成一安置於該半導體基板與該絕緣或半絕緣GaN磊晶層之間之導電半導體層。
  87. 一種製造一GaN半導體裝置結構之方法，其包含：以磊晶法在一導電SiC基板上形成一絕緣或半絕緣GaN磊晶層，該GaN磊晶層具有至少4μm之厚度；及提供一安置於該導電SiC基板與該GaN磊晶層之間之導電緩衝層。
  88. 一種製造一GaN半導體裝置結構之方法，其包含：以磊晶法在一導電GaN基板上形成一絕緣或半絕緣GaN磊晶層；在該GaN磊晶層上提供一GaN基之半導體裝置；提供一安置於該導電GaN基板與該GaN磊晶層之間之導電緩衝層；及提供一導通孔及在該導通孔中之相應的導通金屬，該導通孔延伸穿過該GaN基之半導體裝置之多層及該GaN磊晶層。
TW095106153A 2005-04-11 2006-02-23 厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置 TWI520331B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/103,117 US8575651B2 (en) 2005-04-11 2005-04-11 Devices having thick semi-insulating epitaxial gallium nitride layer

Publications (2)

Publication Number Publication Date
TW200636999A TW200636999A (en) 2006-10-16
TWI520331B true TWI520331B (zh) 2016-02-01

Family

ID=36942646

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095106153A TWI520331B (zh) 2005-04-11 2006-02-23 厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置

Country Status (5)

Country Link
US (2) US8575651B2 (zh)
EP (1) EP1869710B1 (zh)
JP (1) JP5465876B2 (zh)
TW (1) TWI520331B (zh)
WO (1) WO2006110204A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887893B2 (en) 2020-10-06 2024-01-30 Globalwafers Co., Ltd. Semiconductor substrate and method of manufacturing the same

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP4514584B2 (ja) * 2004-11-16 2010-07-28 富士通株式会社 化合物半導体装置及びその製造方法
US7405430B2 (en) * 2005-06-10 2008-07-29 Cree, Inc. Highly uniform group III nitride epitaxial layers on 100 millimeter diameter silicon carbide substrates
US9331192B2 (en) 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US7338826B2 (en) * 2005-12-09 2008-03-04 The United States Of America As Represented By The Secretary Of The Navy Silicon nitride passivation with ammonia plasma pretreatment for improving reliability of AlGaN/GaN HEMTs
EP2264741B1 (en) * 2006-01-10 2021-03-10 Cree, Inc. Silicon carbide dimpled substrate
JP5099008B2 (ja) * 2006-07-26 2012-12-12 富士通株式会社 ＳｉＣ基板を用いた化合物半導体装置とその製造方法
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP4531071B2 (ja) * 2007-02-20 2010-08-25 富士通株式会社 化合物半導体装置
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
EP2168162B1 (en) * 2007-07-09 2016-02-24 Freescale Semiconductor, Inc. Hetero-structure field effect transistor, integrated circuit including a hetero-structure field effect transistor and method for manufacturing a hetero-structure field effect transistor
JP5100413B2 (ja) 2008-01-24 2012-12-19 株式会社東芝 半導体装置およびその製造方法
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
WO2010050021A1 (ja) * 2008-10-29 2010-05-06 富士通株式会社 化合物半導体装置及びその製造方法
US20100109018A1 (en) * 2008-10-31 2010-05-06 The Regents Of The University Of California Method of fabricating semi-insulating gallium nitride using an aluminum gallium nitride blocking layer
JP4305574B1 (ja) * 2009-01-14 2009-07-29 住友電気工業株式会社 Ｉｉｉ族窒化物基板、それを備える半導体デバイス、及び、表面処理されたｉｉｉ族窒化物基板を製造する方法
JP5013218B2 (ja) * 2009-02-05 2012-08-29 日立電線株式会社 半導体エピタキシャルウェハの製造方法、並びに電界効果トランジスタの製造方法
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
US8598713B2 (en) * 2009-07-22 2013-12-03 Newport Fab, Llc Deep silicon via for grounding of circuits and devices, emitter ballasting and isolation
EP2458654B1 (en) 2009-07-22 2018-10-03 Panasonic Intellectual Property Management Co., Ltd. Light emitting diode
JP5365454B2 (ja) * 2009-09-30 2013-12-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体基板、エピタキシャル基板及び半導体デバイス
US20110108854A1 (en) * 2009-11-10 2011-05-12 Chien-Min Sung Substantially lattice matched semiconductor materials and associated methods
JP5789967B2 (ja) * 2010-12-03 2015-10-07 富士通株式会社 半導体装置及びその製造方法、電源装置
JP5604147B2 (ja) * 2010-03-25 2014-10-08 パナソニック株式会社 トランジスタ及びその製造方法
JP2012199398A (ja) * 2011-03-22 2012-10-18 Sumitomo Electric Ind Ltd 複合ＧａＮ基板およびその製造方法、ならびにＩＩＩ族窒化物半導体デバイスおよびその製造方法
US8723222B2 (en) 2011-07-19 2014-05-13 Electronics And Telecommunications Research Institute Nitride electronic device and method for manufacturing the same
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
US8791504B2 (en) * 2011-10-20 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
WO2014006562A1 (en) * 2012-07-03 2014-01-09 Element Six Technologies Us Corporation Handle for semiconductor-on-diamond wafers and method of manufacture
KR20140021746A (ko) * 2012-08-09 2014-02-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
JPWO2014041736A1 (ja) * 2012-09-13 2016-08-12 パナソニックＩｐマネジメント株式会社 窒化物半導体構造物
JP6121806B2 (ja) 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP6248359B2 (ja) * 2013-12-20 2017-12-20 住友電工デバイス・イノベーション株式会社 半導体層の表面処理方法
US9837411B2 (en) * 2015-07-14 2017-12-05 Tower Semiconductors Ltd. Semiconductor die with a metal via
US9570438B1 (en) 2015-08-04 2017-02-14 Infineon Technologies Austria Ag Avalanche-rugged quasi-vertical HEMT
US9685545B2 (en) * 2015-11-25 2017-06-20 Texas Instruments Incorporated Isolated III-N semiconductor devices
US9947610B2 (en) * 2016-01-28 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
DE102018107293A1 (de) * 2018-03-27 2019-10-02 Osram Opto Semiconductors Gmbh Verfahren zur bearbeitung einer halbleiterschichtenfolge und optoelektronischer halbleiterchip
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
CN111430218B (zh) * 2019-01-09 2022-11-25 北京大学东莞光电研究院 一种自分离制备GaN单晶衬底的方法
US20200266292A1 (en) * 2019-02-19 2020-08-20 AZ Power, Inc Composite substrates of conductive and insulating or semi-insulating silicon carbide for gallium nitride devices
CN110828298A (zh) * 2019-11-14 2020-02-21 济南晶正电子科技有限公司 单晶薄膜复合基板及其制造方法
US11978790B2 (en) * 2020-12-01 2024-05-07 Texas Instruments Incorporated Normally-on gallium nitride based transistor with p-type gate
CN116868351A (zh) 2021-02-17 2023-10-10 三菱电机株式会社 氮化物半导体装置以及氮化物半导体装置的制造方法
WO2023008031A1 (ja) * 2021-07-26 2023-02-02 ローム株式会社 窒化物半導体装置およびその製造方法
CN116798856B (zh) * 2023-06-29 2024-06-14 芯联动力科技(绍兴)有限公司 SiC基GaN外延结构的制备方法及结构、HBT的制备方法及HBT

Family Cites Families (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2465317A2 (fr) * 1979-03-28 1981-03-20 Thomson Csf Transistor a effet de champ a frequence de coupure elevee
DE3072175D1 (de) * 1979-12-28 1990-04-26 Fujitsu Ltd Halbleitervorrichtungen mit heterouebergang.
JPS61187371A (ja) 1985-02-15 1986-08-21 Hitachi Ltd 半導体装置及びその製造方法
JPH088350B2 (ja) * 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
US4755867A (en) * 1986-08-15 1988-07-05 American Telephone And Telegraph Company, At&T Bell Laboratories Vertical Enhancement-mode Group III-V compound MISFETs
US4788156A (en) * 1986-09-24 1988-11-29 Microwave Technology, Inc. Subchannel doping to reduce short-gate effects in field effect transistors
US4866005A (en) * 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US5411914A (en) 1988-02-19 1995-05-02 Massachusetts Institute Of Technology III-V based integrated circuits having low temperature growth buffer or passivation layers
EP0334006A1 (en) 1988-02-22 1989-09-27 Siemens Aktiengesellschaft Stacked channel heterojunction fet
US4946547A (en) * 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5053348A (en) * 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US5210051A (en) * 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5172197A (en) * 1990-04-11 1992-12-15 Hughes Aircraft Company Hemt structure with passivated donor layer
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
US5200022A (en) * 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
JP3108447B2 (ja) 1991-03-08 2000-11-13 富士通株式会社 半導体装置及びその製造方法
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
DE69202554T2 (de) * 1991-12-25 1995-10-19 Nippon Electric Co Tunneltransistor und dessen Herstellungsverfahren.
JPH05275463A (ja) 1992-03-30 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH05326561A (ja) * 1992-05-22 1993-12-10 Nec Corp 電界効果トランジスタの製造方法
JPH06267991A (ja) * 1993-03-12 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5679152A (en) * 1994-01-27 1997-10-21 Advanced Technology Materials, Inc. Method of making a single crystals Ga*N article
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
US5592501A (en) * 1994-09-20 1997-01-07 Cree Research, Inc. Low-strain laser structures with group III nitride active layers
US5523589A (en) * 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
JP3157690B2 (ja) * 1995-01-19 2001-04-16 沖電気工業株式会社 ｐｎ接合素子の製造方法
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
SE9501311D0 (sv) * 1995-04-10 1995-04-10 Abb Research Ltd Method for producing a semiconductor device having a semiconductor layer of SiC
US6002148A (en) * 1995-06-30 1999-12-14 Motorola, Inc. Silicon carbide transistor and method
KR100195269B1 (ko) * 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
US5915164A (en) * 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
DE19600116C2 (de) * 1996-01-03 2001-03-15 Siemens Ag Doppelheterostruktur-HEMT
JPH1050982A (ja) 1996-07-31 1998-02-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US6936839B2 (en) * 1996-10-16 2005-08-30 The University Of Connecticut Monolithic integrated circuit including a waveguide and quantum well inversion channel devices and a method of fabricating same
US6533874B1 (en) * 1996-12-03 2003-03-18 Advanced Technology Materials, Inc. GaN-based devices using thick (Ga, Al, In)N base layers
US6677619B1 (en) * 1997-01-09 2004-01-13 Nichia Chemical Industries, Ltd. Nitride semiconductor device
US6448648B1 (en) * 1997-03-27 2002-09-10 The United States Of America As Represented By The Secretary Of The Navy Metalization of electronic semiconductor devices
JPH10335637A (ja) * 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
US6201262B1 (en) * 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
JP3168968B2 (ja) * 1997-12-22 2001-05-21 日本電気株式会社 電界効果トランジスタとその製造方法
JP3372470B2 (ja) * 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
US6150680A (en) * 1998-03-05 2000-11-21 Welch Allyn, Inc. Field effect semiconductor device having dipole barrier
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
US6086673A (en) * 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US6582906B1 (en) * 1999-04-05 2003-06-24 Affymetrix, Inc. Proportional amplification of nucleic acids
US6518637B1 (en) * 1999-04-08 2003-02-11 Wayne State University Cubic (zinc-blende) aluminum nitride
US6218680B1 (en) * 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US6639255B2 (en) * 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP4592938B2 (ja) 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
US6380108B1 (en) * 1999-12-21 2002-04-30 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on weak posts, and gallium nitride semiconductor structures fabricated thereby
JP3365380B2 (ja) 1999-12-27 2003-01-08 日本電気株式会社 高周波半導体装置とその製造方法
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
JP4809515B2 (ja) 2000-04-19 2011-11-09 Ｏｋｉセミコンダクタ株式会社 電界効果トランジスタおよびその製造方法
US6396085B1 (en) * 2000-04-25 2002-05-28 The Furukawa Electric Co., Ltd GaN-type semiconductor vertical field effect transistor
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
US6515316B1 (en) * 2000-07-14 2003-02-04 Trw Inc. Partially relaxed channel HEMT device
DE10042947A1 (de) * 2000-08-31 2002-03-21 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3428962B2 (ja) * 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
US6593193B2 (en) * 2001-02-27 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6576927B2 (en) * 2001-03-06 2003-06-10 The Furukawa Electric Co., Ltd. Semiconductor device and GaN-based field effect transistor for use in the same
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US6706114B2 (en) * 2001-05-21 2004-03-16 Cree, Inc. Methods of fabricating silicon carbide crystals
US6646293B2 (en) * 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
AU2002357640A1 (en) * 2001-07-24 2003-04-22 Cree, Inc. Insulting gate algan/gan hemt
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US7138291B2 (en) * 2003-01-30 2006-11-21 Cree, Inc. Methods of treating a silicon carbide substrate for improved epitaxial deposition and resulting structures and devices
JP3986887B2 (ja) * 2002-05-17 2007-10-03 松下電器産業株式会社 半導体装置
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US6841001B2 (en) * 2002-07-19 2005-01-11 Cree, Inc. Strain compensated semiconductor structures and methods of fabricating strain compensated semiconductor structures
US6884704B2 (en) * 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
US20040021152A1 (en) * 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
JP4748498B2 (ja) * 2002-12-05 2011-08-17 古河電気工業株式会社 電流遮断器付きＧａＮ系半導体装置
WO2004061923A1 (en) 2002-12-27 2004-07-22 General Electric Company Gallium nitride crystal, homoepitaxial gallium-nitride-based devices and method for producing same
JP2006525667A (ja) 2003-05-02 2006-11-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 高周波数用途向けの電界効果トランジスタを備えた電子デバイス
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
JP4746825B2 (ja) * 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置
JP2004363563A (ja) 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
US7170095B2 (en) 2003-07-11 2007-01-30 Cree Inc. Semi-insulating GaN and method of making the same
US7009215B2 (en) * 2003-10-24 2006-03-07 General Electric Company Group III-nitride based resonant cavity light emitting devices fabricated on single crystal gallium nitride substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887893B2 (en) 2020-10-06 2024-01-30 Globalwafers Co., Ltd. Semiconductor substrate and method of manufacturing the same

Also Published As

Publication number Publication date
JP5465876B2 (ja) 2014-04-09
JP2008536332A (ja) 2008-09-04
US20060226412A1 (en) 2006-10-12
US8575651B2 (en) 2013-11-05
WO2006110204A2 (en) 2006-10-19
EP1869710A2 (en) 2007-12-26
WO2006110204A3 (en) 2007-03-29
EP1869710B1 (en) 2020-08-05
TW200636999A (en) 2006-10-16
US9224596B2 (en) 2015-12-29
US20130344687A1 (en) 2013-12-26

Similar Documents

Publication Publication Date Title
TWI520331B (zh) 厚半絕緣或絕緣磊晶氮化鎵層及併入其之裝置
TWI464876B (zh) 用於以氮為主之電晶體的帽蓋層和或鈍化層，電晶體結構與其製造方法
JP6196987B2 (ja) 窒化ガリウムナノワイヤに基づくエレクトロニクス
CA2634068C (en) Methods of fabricating transistors including supported gate electrodes and related devices
EP2394299B1 (en) Semiconductor structure and a method for manufacturing a semiconductor structure
US7626217B2 (en) Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
JP5813279B2 (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
TWI433240B (zh) 具有自我對準耐高溫接點之半導體元件及其製造方法
US7960756B2 (en) Transistors including supported gate electrodes
KR102238369B1 (ko) 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
KR20230025527A (ko) 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
US20240021724A1 (en) GaN TRENCH MOSFET AND FABRICATION METHOD