TWI519077B - 於包含複數裝置及具有撓性資料對準之記憶體控制器的系統中之時脈再生及計時方法 - Google Patents

於包含複數裝置及具有撓性資料對準之記憶體控制器的系統中之時脈再生及計時方法 Download PDF

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Description

於包含複數裝置及具有撓性資料對準之記憶體控制器的系統中之時脈再生及計時方法 [相關申請案之對照參考]
此申請案主張來自2007年12月4日之美國臨時專利申請案61/013,784、2008年1月9日之美國臨時專利申請案61/019,907、2008年3月26日之美國臨時專利申請案61/039,605、2008年7月4日之美國專利申請案12/168,091及2008年11月28日之美國專利申請案12/325,074的優先權。
本發明有關於裝置。詳言之，其有關於具有複數裝置之系統及再生此種系統所用之時脈的方法。並且，本發明有關於半導體裝置。詳言之，其有關於具有複數半導體裝置之系統及此種系統所用之計時及控時方法。
電子設備使用半導體裝置，如記憶體裝置。記憶體裝置可包括隨機存取記憶體(RAM)、快閃記憶體(如NAND快閃裝置、NOR快閃裝置)及儲存資料或資訊之其他種類的記憶體。
在電路板上之記憶體系統設計成達成高密度及高速度操作兩者以滿足各種應用的需求。可用來實現電路板上之高密度記憶體系統的兩種設計技術包括序列級聯互連組態及多點匯流排互連組態。這些設計技術藉由允許許多的記憶體裝置連接到單一記憶體控制裝置來解決密度的問題。一種設計技術為多點匯流排互連組態，其中複數記憶體裝置並聯式連接至一記憶體控制器。另一種設計技術為複數記憶體裝置之串聯的連結。
在包括記憶體之系統中可使用各種控時方法。使用共同來源時脈，時脈信號可能會因此種配置之並聯本質而變扭曲。並且，其具有數個偏斜因子、當許多裝置以多點方式連接時操作頻率範圍有限且無法用於高速應用中。來源同步時控系統，使用時脈重新塑型及重新傳送，提供較高的頻率範圍且避免共同同步時脈偏斜因子之一些，但引進不會嚴重影響系統性能之其他偏斜因子。
根據本發明之一態樣，提供一種用於傳輸具有由輸入時脈信號的過渡所界定之週期的資料之裝置。該裝置包含時脈裝置及同步化電路。時脈電路組態成回應於該輸入時脈信號而提供複數再生時脈信號。該複數再生時脈信號的相位與該資料互相不同地位移。時脈電路亦組態成回應於該複數再生時脈信號的至少一者而產生輸出時脈信號。同步化電路同步化該資料與該些再生時脈信號的至少一者之傳輸。該輸出時脈信號之過渡發生在該資料的該週期間。
例如，複數再生時脈信號之相位的每一個係互相相位位移。回應於具有不同相位位移之再生時脈信號，時脈電路可產生具有撓性相位位移之輸出時脈信號。
時脈電路可包含：用於回應於該輸入時脈信號而提供該複數再生時脈信號之鎖相迴路(PLL)，以及用於回應於該複數再生時脈信號的至少一者而提供該輸出時脈信號之時脈輸出電路。
例如，該PLL係組態成回應於具有第一及第二邏輯狀態以分別導致該PLL被致能或禁能之控制信號而被選擇性致能或禁能。在該PLL被致能的情況中，該PLL回應於該輸入時脈信號而產生該複數再生時脈信號。該時脈輸出電路組態成回應於該複數再生時脈信號的至少一者而產生該輸出時脈信號。該同步化電路組態成同步化該資料與該些再生時脈信號的至少一者之傳輸。在該PLL被禁能的情況中，該同步化電路組態成同步化該資料與該輸入時脈信號之傳輸。
有利地，該PLL進一步組態成輸出具有與該資料90°倍數相位位移之該些再生時脈信號。
例如，該裝置接收包含一時脈信號及其互補時脈信號之該輸入時脈信號。回應於該輸入時賣信號，該時脈電路提供內部時脈信號。當該PLL為致能時該PLL回應於該內部時脈信號而產生該複數再生時脈信號。當該PLL為禁能時該PLL同步化該資料與該內部時脈信號之傳輸。
該裝置可進一步包含用於保持與該裝置關聯之識別資訊之保持器，該識別資訊用來識別該裝置。回應於保持在該保持器中之該識別資訊而提供該控制信號。該控制信號為分別導致該PLL被致能及禁能之邏輯高及低之一。
該裝置可進一步包含回應於根據該識別資訊之該裝置的識別而存取該記憶體之存取電路。
根據本發明之另一態樣，提供一種用於從第一裝置傳輸資料至第二裝置之設備，該資料具有由時脈信號的過渡所界定之週期。該第一裝置包含：第一時脈電路及第一同步化電路。第一時脈電路組態成：回應於第一輸入時脈信號而提供複數第一再生時脈信號，該複數第一再生時脈信號的相位與該資料互相不同地位移，以及回應於該複數第一再生時脈信號的至少一者而產生第一輸出時脈信號。第一同步化電路同步化該資料與該複數第一再生時脈信號的至少一者之傳輸，該第一輸出時脈信號之過渡發生在該資料的該週期間。該第二裝置包含：組態成回應於衍生自該第一輸出時脈信號之第二輸入時脈信號而提供第二輸入時脈信號之第二時脈電路，該複數第二再生時脈信號的相位與該資料互相不同地位移，以及用於回應於該第二輸入時脈而接收從該第一裝置所傳輸之該資料之第一資料輸入電路。
例如，該第一時脈電路包含：用於回應於該第一輸入時脈信號而提供該複數第一再生時脈信號之第一鎖相迴路(PLL)、用於回應於該複數第一再生時脈信號的至少一者而產生該第一輸出時脈信號之第一時脈輸出電路以及用於回應於該第二輸入時脈信號而提供該複數第二再生時脈信號之第二PLL。
該第一及第二PLL組態成回應於該第一及第二控制信號而分別選擇性被致能或禁能。當該第一PLL被致能時，該第一PLL回應於該第一輸入時脈信號而產生該複數第一再生時脈信號。當該第二PLL被致能時，該第二PLL回應於該第二輸入時脈信號而產生該複數第二再生時脈信號。
根據本發明之另一態樣，提供一種系統，包含：控制器以及複數串聯連接之裝置，其之操作與時脈信號同步化。該些裝置之每一個包含：組態成被選擇性致能之鎖相迴路(PLL)，當致能時，該PLL回應於輸入時脈信號提供複數再生時脈信號，該些再生時脈信號為該輸入時脈信號之不同相位位移的型式，以及用於同步化資料與該些再生時脈信號的至少一者之傳輸之同步化電路。
根據本發明之另一態樣，提供一種用於複數裝置之方法，該複數裝置的每一個包含鎖相迴路(PLL)，回應於輸入時脈信號一裝置傳輸資料至另一裝置。該方法包含：回應於控制信號選擇性致能該PLL，該致能的PLL回應於該輸入時脈信號而輸出複數再生時脈信號，該些再生時脈信號為該輸入時脈信號的不同相位位移型式。
根據本發明之另一態樣，提供一種用於傳輸根據時脈信號時控之資料的方法，該資料具有由該時脈信號之過渡所界定之週期，該方法包含：選擇性致能或禁能鎖相迴路(PLL)、當該PLL被致能時回應於該輸入時脈信號提供複數再生時脈信號，該些再生時脈信號為該輸入時脈信號之不同相位位移之型式以及同步化該資料與該再生時脈信號的傳輸，該再生時脈信號的時脈過渡係在資料的週期間。
根據本發明之另一態樣，提供一種用於從第一裝置傳輸資料至第二裝置之方法，根據時脈信號時控該資料，該資料具有由該時脈信號的過渡所界定之週期，該方法包含：回應於第一輸入時脈信號而提供複數再生時脈信號，該些再生時脈信號為該第一輸入時脈信號之不同相位位移之型式、同步化該資料與該些再生時脈信號的至少一者之傳輸，該再生時脈信號的時脈過渡係在該資料的該週期間，該再生時脈信號係提供作為輸出時脈信號、回應於來自該第一裝置的該輸出時脈信號提供複數再生時脈信號，該些再生時脈信號為來自該第一裝置之該輸出時脈信號之不同相位位移之型式以及接收從該第一裝置傳輸之該資料。
根據本發明之另一態樣，提供一種用於傳輸根據時脈信號時控之資料的方法，該資料具有由該時脈信號之過渡所界定之週期。該方法包含：選擇性致能或禁能鎖相迴路(PLL)、當該PLL被致能時回應於該輸入時脈信號而提供複數再生時脈信號，該些再生時脈信號為該輸入時脈信號之不同相位位移之型式以及同步化該資料與該些再生時脈信號之至少一者的傳輸。
根據本發明之另一態樣，提供一種用於從第一裝置傳輸資料至第二裝置之方法，根據時脈信號時控該資料，該資料具有由該時脈信號的過渡所界定之週期。在第一裝置，該方法包含：回應於第一輸入時脈信號而提供複數再生時脈信號，該些再生時脈信號為該第一輸入時脈信號之不同相位位移之型式，以及同步化該資料與該些再生時脈信號的至少一者之傳輸，該再生時脈信號的時脈過渡係在該資料的該週期間，該再生時脈信號係提供作為輸出時脈信號。在第二裝置，該方法包含：回應於來自該第一裝置的該輸出時脈信號提供複數再生時脈信號，該些再生時脈信號為來自該第一裝置之該輸出時脈信號之不同相位位移之型式以及接收從該第一裝置傳輸之該資料。
根據本發明之另一態樣，提供一種與利用來源同步時控的串聯連接之複數裝置通訊的設備，該設備包含：用於偵測與該些串聯連接之裝置的數量相關之數量資訊之資訊偵測器，以及用於回應於該偵測的數量資訊而產生時脈信號之時脈產生器，該產生的時脈信號用於同步化該設備及該些裝置間的通訊。
例如，該資訊偵測器包含識別符偵測器，用於偵測與該些串聯連接裝置之一關聯的裝置識別符(ID)，並提供該偵測的裝置ID作為該偵測的數量資訊至該時脈產生器。該識別符偵測器可包含位元資訊偵測器，用於偵測包括在該裝置ID中之位元之一上的資訊。
該位元資訊偵測器可包含位元數字判斷器，用於判斷該裝置ID之最小有效位元(LSB)為「1」或「0」，且提供判斷結果作為該偵測的數量資訊，回應於該判斷結果而產生該對準的時脈信號。
該設備可進一步包含模式偵測器，用於接收呈現ID分配完成之該狀態的信號、判斷該ID分配是否完成並提供該ID分配完成之該狀態至該位元判斷器以判斷該暫存之裝置ID的該LSB。
例如，該時脈產生器回應於裝置識別符分配完成或正在進行中之偵測而產生與資料邊緣對準或中央對準時脈信號，該設備提供用於控制輸入至該裝置並自該裝置輸出之資料的選通信號，該資料與該時脈信號同步傳送。
根據本發明之另一態樣，提供一種用於通訊利用來源同步時控的串聯連接之複數裝置的方法，該方法包含：偵測與該些串聯連接之裝置的數量相關之數量資訊，以及回應於該偵測的數量資訊而產生時脈信號，該產生的時脈信號用於同步化與該些裝置的通訊。
該方法可進一步包含：分配與該些串聯連接裝置的每一個關聯之獨特的裝置識別符(ID)，該些裝置之該些分配的ID為接續性、偵測與該些串聯連接裝置之一關聯的裝置ID以及提供該偵測的裝置ID作為該偵測的數量資訊。該偵測裝置ID之步驟可包含回應於該些裝置ID之分配完成的偵測而偵測包括在該裝置ID中之位元之一上的資訊。
根據本發明之另一態樣，提供一種系統，包含：利用來源同步時控之複數串聯連接裝置，以及組態成與該些串聯連接裝置通訊之控制器，該控制器包括：用於偵測與該些串聯連接之裝置的數量相關之數量資訊之資訊偵測器，以及用於回應於該偵測的數量資訊而產生時脈信號之時脈產生器，該產生的時脈信號用於同步化該設備及該些裝置間的通訊。
根據本發明之另一態樣，提供一種包括記憶體控制器及至少一半導體裝置之系統。
根據本發明之另一態樣，提供一種包括被選擇性致能或禁能之PLL的裝置。當被致能時，該PLL提供與輸入信號及其互補信號所界定之參考時脈信號90°、180°、270°及360°相位位移之複數再生時脈信號。選擇性致能或禁能該PLL。回應於複數再生時脈信號之一或組合，傳輸資料。當被禁能時，該PLL不再生時脈，且回應於參考時脈而傳輸資料。
根據本發明之另一態樣，提供一種包括記憶體控制器及串聯連接至記憶體控制器之複數記憶體裝置。該複數記憶體裝置分群。記憶體控制器提供用於同步化裝置之操作的時脈信號。由來源同步及共同同步時脈結構所提供之時脈信號來時控一群之裝置。裝置之每一個包括由致能信號選擇性致能之PLL。當PLL被致能時，其輸出與資料90°倍數相位位移的複數再生時脈信號。具有致能的PLL之裝置的每一個以該再生時脈信號操作。當PLL被禁能時，以輸入時脈信號操作。禁能的PLL之裝置導致較少耗電量。回應於由致能的PLL所提供之再生時脈信號，針對來源同步時控，提供輸出時脈信號之串聯連結的下一裝置。可以多晶片封裝來構造裝置群。時脈相位位移提供與待傳送之資料中央或邊緣時脈，結果為某些偏斜不構成衰減因子。
根據另一實施例，提供一種具有快閃記憶體(例如NAND快閃裝置)之撓性操作之半導體記憶體裝置。
根據另一實施例，提供一種一種包括記憶體控制器及串聯連接至記憶體控制器之複數記憶體裝置。系統以來源同步時脈結構操作。記憶體控制器包括產生自輸入振盪信號90°、180°、270°及360°之相位位移的PLL(鎖相迴路)。這些相位位移信號的一些用於時脈對準。裝置分配有獨特且接續之識別符(ID)數字。最後裝置之ID數字的最小有效位元係用來判斷時脈對準之判斷：由記憶體控制器產生之與資料邊緣或中央對準的時脈。
根據一實施例，控制器提供與資料中央對準或邊緣對準的時脈。串聯連接之裝置的每一個可提供與資料中央對準或邊緣對準的時脈。所提供之時脈係傳輸至下一裝置。
例如，記憶體裝置包括用於儲存資料之記憶體或資料儲存元件。記憶體包括隨機存取記憶體(RAM)、快閃記憶體(如NAND快閃裝置、NOR快閃裝置)及儲存資料及資訊用之其他類型的記憶體。
此技藝中具通常知識者在閱讀下列本發明之特定實施例後將更明瞭本發明之其他態樣及特徵。
在下列本發明之範例實施例的詳細說明中，參照形成本發明一部分之附圖，且其中例示性顯示可施行本發明之特定範例實施例。以足夠細節說明這些實施例，使熟悉此技藝人士得據以施行本發明，且應了解到可利用其他實施例，且可做出邏輯、電性及其他改變而不背離本發明之範疇。下列詳細說明因此不應視為限制性，且本發明之範疇由所附之申請專利範圍所界定。
如上述，多點及串聯連結組態為解決密度問題之已知的設計技術。
第1圖顯示具有以多點方式連接之複數記憶體裝置的系統。系統實施共同同步時脈結構以符合並聯時脈分佈。在所示的系統中，記憶體控制器110與複數(N)個記憶體裝置120-1、120-2…及120-N通訊，N為大於一的整數。記憶體控制器110及N個記憶體裝置經由n位元資料線131及m位元控制線133連接。資料傳輸與控制信號與連接至記憶體控制器110及N個記憶體裝置120-1至120-N之共同時脈線135上的共同時脈同步化。由時脈來源140提供同步時脈至共同時脈線135。由於匯流排之並聯本質，時脈信號負載成沉重且扭曲。
多記憶體裝置之串聯連結之一範例為「RamLink」，其在1996年變成IEEE標準。RamLink實際上指明兩種替代互連方法。一種方法為RingLink，其係由串聯式連接之裝置所構成，裝置之間有點對點的連結，提供高度擴大性，但長潛伏。另一種方法為SyncLink，其係由小數量裝置之多點互連所構成。
混合式的RamLink組態亦為IEEE標準的一部分。基於RamLink的記憶體系統係由一處理器或記憶體控制器及一或更多記憶體模組所構成。記憶體控制器典型上包括在處理器本身之內或製造為處理器之伴隨晶片組的一部分。各記憶體模組有含有一鏈結輸入及一鏈結輸出之從屬介面。記憶體模組配置成一種RamLink發信拓樸，其稱為於構件間具有單向鏈結之RingLink。每一模組介面上的控制介面將從屬介面與記憶體裝置(RAM)接介。在此系統中，在從屬介面與記憶體裝置之間使用另一種稱為SyncLink的RamLink發信拓樸。在處理器與模組間以沿著RingLink循環的封包來傳輸資料。處理器及記憶體控制器負責產生所有請求封包並排程從屬回應封包的返回。
混合式RamLink組態僅可如模組級之構件連結般地快地操作。其因多點匯流排而在頻率上受限於單一模組內之SyncLink連結，如第1圖中所示之相同方法。在RingLink從屬介面電路中，使用來源同步閃控(strobing)來時控進入資料信號。亦即，伴隨著進入資料信號的選通信號「strobein」係用來取樣進入資料。電路使用鎖相迴路(PLL)來從參考時脈信號產生穩定的本地時脈信號。
根據本發明之一實施例，提供具有控制器及連接的複數裝置之系統，裝置為同步時控。將討論具有串聯式連接之半導體裝置的範例系統。
第2圖顯示具有快閃記憶體之總體系統。參照第2圖，記憶體系統140經由記憶體控制器144與主系統或處理器(主機系統)142通訊。記憶體系統140包括串聯或並聯的複數記憶體裝置。記憶體裝置之範例為快閃裝置。
第3圖顯示串聯式連接之複數記憶體裝置的配置。參照第3圖，此配置包括串聯式連接的N個記憶體裝置145-1、145-2、145-3…及145-N，N為整數。串聯式連接的N個記憶體裝置145-1至145-N對應至第2圖的記憶體系統140。對應至第2圖之記憶體控制器144的記憶體控制器(未圖示)發送一群資料或資訊信號至配置的記憶體裝置。將待處理的資料或資訊發送至第一裝置145-1的資料輸入Dn並傳播經過串聯式連接的配置之裝置。在一實行例中，最後一裝置145-N的資料輸出Qn係連接至另一裝置或系統(未圖示)以在其中使用經傳播的資料或資訊。在另一實行例中，最後一裝置145-N的資料輸出Qn係連接至記憶體控制器，使記憶體控制器可使用從最後一裝置145-N返回的資料。
配置之裝置145-1至145-N的操作顯示於第4圖中。第4圖中所示之配置的裝置以第4圖中所示的初始模式及正常模式操作。在初始模式中，分配裝置位址(DA)或裝置識別符(ID)給裝置。之後，在正常模式中，由ID數字指定之裝置執行命令所指明之操作(如資料寫入、資料讀取)。
第5A圖顯示第3圖之配置，顯示ID配置。參照第3、4及5A圖，在初始模式中，記憶體控制器提供初始ID(=0)至第一裝置145-1。配置之記憶體裝置145-1、145-2、145-3…及145-N的每一個儲存輸入ID，IDi，到其ID暫存器中並執行加法(亦即IDi+1)以產生給下一裝置的輸出ID，IDo。在所示的範例中，記憶體裝置145-1、145-2、145-3…及145-N分配有接續數字「0」、「1」、「2」…「N」的ID，分別由二元數字「000」、「0001」、「0010」…及「…」代表。各裝置具有其最高有效位元(MSB)在最前面及其最低有效位元(LSB)在最後。在另一實行例中，ID可變成LSB在最前且MSB在最後。並且，ID可為從另一值起算之接續數字(如「1」)。此外，可從最大值遞減的數字。在串聯式連接之複數記憶體裝置中的ID分配範例提供在國際專利公開案WO/2007/0109886(2007年10月4日)及國際專利公開案WO/2007/0134444(2007年11月29日)中。
第5B圖顯示第3圖之配置，顯示正常模式操作。參照第3、4及5A圖，在正常模式中，記憶體控制器發出控制資訊(CI)作為命令，包括特定裝置ID數字、操作指令及其他。包括在各記憶體裝置中的裝置控制器執行ID匹配判斷，比較輸入IDi與ID暫存器中的分配到的ID。在ID互相匹配的情況中，裝置控制器執行包括在CI中的命令以存取該裝置之記憶體。命令之操作範例為記憶體存取及資料處理。各命令包括ID數字(亦即裝置位址)及命令操作碼(此後簡稱為「OP碼」)，且亦可包括位址資訊及/或資料。若輸入ID與暫存的ID不互相匹配，則裝置將傳送CI至下一裝置作為輸入命令CO。在回應於接收到經傳輸之CO為CI，下一裝置執行如前一裝置類似的操作。
第6圖為用於如第3圖中所示般串聯式連接之記憶體裝置中的範例命令格式的示意圖。參照第6圖，第一命令格式147-1包括ID數字及OP碼。ID數字用來辨別選定之記憶體裝置，而OP碼欄位含有將由選定裝置執行的OP碼。具有第一命令格式147-1的命令可例如用作含有讀取暫存器值的OP碼之命令。第二命令格式147-2包括ID數字、OP碼及資料。具有第二命令格式147-2的命令可例如用作含有寫入資料至暫存器中之OP碼的命令。第三命令格式147-3包括ID數字、OP碼及額外位址。此額外位址可例如包括用來定址記憶體單元中之位置的列及/或行位址。具有第三命令格式147-3的命令可例如用作含有從選定的記憶體裝置之記憶體單元讀取資料之OP碼的命令。第四命令格式147-4包括ID數字、OP碼、額外位址及資料。具有第四命令格式147-4的命令可例如用作含有寫入資料至選定的記憶體裝置之記憶體單元之OP碼的命令。注意到所有四種範例命令格式147-1、147-2、147-3及147-4以ID數字作為起頭以供定址。從前述應了解到在此所用之詞「命令」不僅參照命令OP碼，因命令可包括ID數字、OP碼、額外位址、資料或與控制串聯式連接之記憶體裝置配置有關的任何其他資訊。命令格式之範例揭露於國際專利公開案WO/2008/098342(2008年8月21日)中。命令及操作之範例揭露於國際專利公開案WO/2007/036048(2007年4月5日)及在2008年2月21日申請之名稱為「多獨立序列埠中之序列資料流控制(Serial Data Flow Control in Multiple Independent Serial Port)」的美國專利申請案12/034,686中。
針對需要大記憶體空間的應用(或大量儲存系統)，可實行使用複數快閃記憶體裝置之快閃記憶體系統。記憶體控制器可存取每一快閃記憶體裝置且一次僅可選擇一個快閃記憶體。
為了增進實行在快閃記憶體系統(如USB快閃裝置、快閃記憶卡及HDD替換的固態裝置(SSD))中之大量快閃裝置上的信號完整性，可實行NAND快閃記憶體。串聯式連接的NAND快閃記憶體為先進且提供使用點對點序列裝置連結的高性能快閃裝置。
回應於時脈信號可傳輸或捕捉資料。回應於時脈信號的上升邊緣或下降邊緣而可執行操作。記憶體裝置可執行單資料率(SDR)操作或雙資料率(DDR)操作，分別顯示在第7A及7B圖中。並可在時脈週期中操作記憶體裝置超過兩次。
第8A圖顯示具有串聯式連接之複數記憶體裝置的系統，具有符合並聯時脈分佈拓樸之共同同步時脈結構。參照第8A圖，記憶體控制器150與複數(N)個記憶體裝置152-1、152-2…及152-N通訊，N為大於一的整數。記憶體控制器150連接至第一記憶體裝置152-1，以發送控制及/或資料資訊，回應於記憶體控制器150所提供的共同同步時脈信號CLKcsycl而傳播其經過其餘的記憶體裝置152-2至152-N。經傳播的資訊從最後裝置152-N提供到另一裝置或設備(未圖示)以在其做進一步處理。第8B圖顯示具有串聯式連接之複數記憶體裝置的系統，有共同同步時脈結構，此系統形成環形結構。在所示範例中，記憶體控制器160與複數(N)個記憶體裝置162-1、162-2…及162-N通訊，N為大於一的整數。記憶體控制器160連接至第一記憶體裝置162-1，以發送控制及/或資料資訊，回應於記憶體控制器150所提供的共同同步時脈信號CLKcsyc2而傳播其經過其餘的記憶體裝置162-2至162-N。在系統中，最後(第N個)記憶體裝置162-N將經傳播的資訊反饋到記憶體控制器160，使系統形成環形連結。若有必要，將經傳播的控制信號返還到記憶體控制器160。
第9圖顯示第8A及8B圖中所示的記憶體裝置之一的細節。第8A及8B圖中所示的每一記憶體裝置具有相同結構。參照第9圖，裝置i，其代表第8A及8B圖中所示的裝置之任一者，具有用於從前一裝置，裝置(i-1)，接收輸入信號173的輸入電路172、用於將輸出信號175提供至下一裝置，裝置(i+1)的輸出電路174、時脈電路176及記憶體核心電路178。回應於輸入共同同步時脈信號CLKcsyc 177，時脈電路176傳遞時脈至輸入電路172、記憶體核心電路178及輸出電路174以供其操作。輸入電路172及輸出電路174回應於時脈信號CLKcsyc而執行介面操作。
第10A圖顯示第8A圖之系統的細節。此特定範例包括記憶體控制器210及串聯式連接的複數記憶體裝置212-1至212-4。此範例系統具有串聯式連接的記憶體裝置，實施共同同步時脈結構。所示的範例顯示四個裝置，但可串聯式連接任何數量的裝置。參照第10A圖，各記憶體裝置212-1至212-4具有硬接線或預先分配的ID數字，使得在正常模式操作中根據ID匹配判斷可一次選擇一個裝置。記憶體裝置具有點對點連結。記憶體控制器210具有連接至裝置的複數輸出，以傳送各種資訊。各裝置具有複數輸入及輸出，以接收及傳送各種資訊。
記憶體控制器210具有資料輸出DOC[0：3]、命令選通輸出CSOC、資料選通輸出DSOC、晶片選擇輸出/CEC及重設輸出/RSTC。並且，記憶體控制器210具有一對時脈輸出CKOC及/CKOC。各裝置具有資料輸入D[0：3]、命令選通輸入CSI、資料選通輸入DSI、重設輸入/RST、晶片致能輸入/CE及一對時脈輸入CK 及/CK。並且，各裝置具有資料輸出Q[0：3]、命令選通輸出CSO及資料選通輸出DSO。一裝置的資料輸出Q[0：3]、命令選通輸出CSO及資料選通輸出DSO分別耦合至下一裝置的資料輸入D[0：3]、命令選通輸入CSI及資料選通輸入DSI。
裝置接收晶片致能信號/SCE(此後稱為「/SCE信號」)及重設信號/SRST(此後稱為「/SRT信號」)。並且，裝置接收一對時脈信號SCLKI(此後稱為「SCLKI信號」)及互補時脈信號/SCLKI(此後稱為「/SCLKI信號」)。通常由記憶體控制器210提供/SCE、/SRST、SCLKI及/SCLKI給記憶體裝置212-12至12-4。記憶體控制器210的資料輸出DOC[0：3]提供輸入資料DI1[0：3]至第一裝置212-1(裝置1)的資料輸入D[0：3]。第一裝置212-1傳輸輸出資料DQ[0：3]至下一裝置。第二裝置212-2(裝置2)從前一裝置(裝置1)所傳送之輸出資料DQ[0：3]作為輸入資料DI2[0：3]。一裝置之命令選通輸入CSI及資料選通輸入DSI分別接收命令選通輸入信號SCSI及資料選通輸入信號SDSI。並且，一裝置的命令選通輸入CSO及資料選通輸出DSO分別傳送命令選通輸出信號SCSO及資料選通輸出信號SDSO至下一裝置。由每一裝置之命令選通輸入及資料選通輸入信號控制資料傳輸。
每一裝置提供命令選通輸入信號SCSI(此後稱為「SCSI信號」)及資料選通輸入信號SDSI(此後稱為「SDSI信號」)之延遲型式，即命令選通輸出信號SCSO(此後稱為「SCSO信號」)及資料選通輸出信號SDSO(此後稱為「SDSO信號」)，至下一裝置。回應於SCLKI及/SCLKI信號，執行資料及SCSI及SDSI的傳輸。在美國專利公開案2007/0076502 A1(2007年4月5日)及國際專利公開案WO/2007/036048中提供具有串聯式連接之裝置的架構之範例細節。亦在國際專利公開案WO/2008/067652(2008年6月12日)及國際專利公開案WO/2008/022454(2008年2月28日)中提供具有串聯式連接之裝置的架構之其他範例細節。第10B圖顯示第8B圖之系統的細節。第10B圖中所示之系統的連結與結構幾乎與第10A圖中所示的相同。差別僅在於串聯連結之最後裝置(亦即裝置4)的輸出資料DQ4[0：3]及SCSO4與SDSO4信號係饋送至記憶體控制器220。SCSO4與SDSO4信號可隨意提供至記憶體控制器220以偵測有效資料位置。
在特定範例中，以多點方式由記憶體控制器提供SCK及/SCK信號至各記憶體裝置。因此，即使以點對點介面傳送進入資料至單一構件(亦即，串聯式連接之記憶體裝置或任何其他串聯式連接的記憶體)，由多記憶體構件載入時脈信號。結果為此技術之實際實行可具有如200 MHz或更少之操作頻率限制。第11圖顯示第10A及10B圖中所示之裝置的細節。第11圖顯示裝置之一般性實行。輸入及輸出資料為n位元的並聯資料。
參照第11圖，顯示第10A或8B中所示之系統的裝置的兩個。參照第11圖，第I個裝置212-i(裝置i)及下一裝置212-(i+1)(裝置i+1)共同接收重設信號/SRST、晶片致能信號/SCE及一對時脈信號SCLKI及/SCLKI。裝置i的資料輸入D[0：(n-1)]從前一裝置(裝置(i-1)，未圖示)接收輸入資料DIi[0：(n-1)]，並從其資料輸出Q[0：(n-1)]輸出輸出資料DQi[0：(n-1)]。來自裝置i的輸出資料DQi[0：(n-1)]係饋送作為輸入資料DI(i+1)[0：(n-1)]至裝置(i+1)的資料輸入D。裝置(i+1)從其資料輸出Q輸出輸出資料DQ(i+1)[0：(n-1)]，其傳送至下一裝置，裝置(i+2)(未圖示)。裝置i的命令選通輸入CSI及資料選通輸入DSI分別從前一裝置(裝置(i-1))接收命令選通輸入信號SCSIi及資料選通輸入信號SDSIi。裝置i分別從其命令選通輸出CSO及資料選通輸出DSO輸出命令選通輸出信號SCSOi及資料選通輸出信號SDSOi。來自裝置i的命令選通輸出信號SCSOi及資料選通輸出信號SDSOi係分別饋送至裝置(i+1)的命令選通輸入CSI及資料選通輸入DSI，作為命令選通輸入信號SCSI(i+1)及資料選通輸入SDSI(i+1)。裝置(i+1)分別輸出命令選通輸出信號SCSO(i+1)及資料選通輸出信號SDSO(i+1)至下一裝置，裝置(i+2)(未圖示)。
第12圖描繪共同同步時脈結構。所示之範例包括互連的兩個結構。各裝置具有如第9圖中所示的結構。在所示範例中，裝置具有相同結構。裝置之一詳細顯示其輸出介面電路而另一者詳細顯示其輸入介面。參照第12圖，一裝置(裝置i)具有複數多工器(Muxs)。類似地，另一裝置(裝置(i+1))具有複數解多工器(DeMuxs)。在所示範例中，裝置i作為「傳送器」。類似地，裝置(i+1)作為「接收器」。時脈來源230提供共同同步時脈信號CLKcsyc至這兩個裝置，裝置i及裝置(i+1)。由時脈信號CLKcsyc同步化來自裝置i的資料傳輸以及由裝置(i+1)所接收之資料。
在裝置i中，時脈信號CLKcsyc係饋送至緩衝器，其則共同地提供經緩衝的輸出時脈信號CLKb0至多工器，以進行多工操作。由多工器多工資料(n位元)並且經由各差動輸出緩衝器輸出各多工器輸出之多工的資料。由與裝置(i+1)之一對接腳連接的裝置i之一對接腳輸出各差動輸出資料。
在裝置(i+1)中，時脈信號CLKcsyc係饋送至緩衝器中，其則共同地提供經緩衝的輸出時脈信號CLKb1至解多工器，以進行解多工操作。在該對接腳所接收之資料係提供至對應的輸入差動緩衝器，其提供經緩衝的輸出資料至對應的解多工器。從各解多工器提供經解多工的資料(n位元)。由共同同步時脈信號CLKcsyc同步化裝置i之多工器及裝置(i+1)之解多工器之操作。
共同同步時脈結構具有如第12圖中所示般的一些偏斜因素，例如：(i)傳送與接收裝置中之tBUFF(從時脈輸入墊至設置於同步電路中之最終時脈驅動器之時脈插入時間)間之差異，(ii)包括tTs(傳送器輸出延遲)之信號傳播路徑中之延遲，(iii)tRS(接收器輸入延遲)，(iv)tFL(傳送器與接收器之間的傳播時間(flight time))及多個信號中這些延遲間的差異，以及(v)tJITTER(由於許多因素造成之時脈抖動，包括電源位準波動、時脈信號線上之瞬間電器特徵改變及來自存在於系統中之其他信號的雜訊)。
因此，當許多裝置以多點方式連接時，其具有有限的操作頻率範圍。
共同同步時脈結構具有許多缺點，源自於信號完整性的問題，如來自傳輸線效應及記憶體裝置負載之緩慢過渡、低抗雜訊能力、時脈相位位移即時脈波形扭曲。因此，若由共同時脈驅動許多裝置，具有如第1圖中所示般之單一時脈來源的共同同步時脈結構並不適用於高速應用。為了增進性能，使用差動時脈。已提出利用差動脈之DDR動態隨機存取記憶體(DRAM)產品。藉由嚴格計時條件及對於裝置與模組間之距離的限制，可利用並聯(多點)時脈分佈方法。然而，多點時脈係用來捕捉以sDR傳輸之位址與控制資訊。在讀取及寫入操作兩者中，使用由提供資料之裝置所驅動的來源同步時脈捕捉DDR資料。
為了解決並聯分佈時脈結構的問題，另一種方式為來源同步時脈分佈方法。來源同步時脈分佈方法提供更多時序餘裕，因為排除掉多點時脈結構中之許多偏斜來源。在來源同步時脈結構中，可由時脈重新產生器調整時脈，如鎖相迴路(PLL)或鎖延遲迴路(DLL)。在具有來源同步時脈結構之串聯連接裝置的情況中，PLL較有利，因其無短期抖動累積且事實上可在輸入時脈上提供抖動過濾功能。然而，PLL比DLL更複雜且必須考量迴路之穩定性。
第13圖顯示具有串聯連接之複數記憶體裝置的系統，具有符合序列時脈分佈拓樸之來源同步時脈結構，系統形成環形結構。在所示範例系統中，記憶體控制器260與複數(N)個記憶體裝置262-1、262-2…及262-N通訊。記憶體控制器260連接至第一記憶體裝置262-1，以發送控制及/或資料資訊，回應於來源同步時脈信號CLKssyc而傳播其經過其餘的記憶體裝置262-2至262-N。由記憶體控制器260提供初始來源同步時脈信號CLKssyc，並由裝置提供同步化時脈信號至下一裝置。在系統中，最後(第N個)記憶體裝置262-N將經傳播的資訊反饋到記憶體控制器260，使系統形成環形連結。若有必要，將經傳播的控制信號返還到記憶體控制器260。
第14圖顯示第13圖中所示之記憶體裝置之一的細節。參照第14圖，裝置i具有用於接收輸入信號283的輸入電路282、用於提供輸出信號285輸出電路284、時脈電路286及記憶體核心電路288。時脈電路286包括時脈再生器，用於調整進入時脈信號之延遲並產生適當同步化的時脈信號。針對此目的，有各種時脈再生器之可能的實行例，例如使用PLL或DLL來調整或同步化時脈。回應於輸入來源同步時脈信號CLKssyci 287，時脈電路286傳遞時脈至輸入電路282、記憶體核心電路288及輸出電路284以供其個別之操作。時脈電路286之時脈再生器提供與輸入來源同步時脈信號CLKssyci 287同步的輸出來源同步時脈信號CLKssyco 289至下一裝置。輸出時脈信號CLKssyco 289為輸入時脈信號CLKssyci 287之再生的型式。輸入電路282及輸出電路284回應於由時脈電路286所提供之時脈而執行介面操作。第15圖顯示具有如第13圖所示般串聯連接之記憶體控制器及複數記憶體裝置的系統。系統具有來源同步時脈結構。在系統中，最後裝置連接至控制器。參照第15圖，系統包括記憶體控制器310及串聯連接複數記憶體裝置312-1至312-4，具有來源同步時脈結構。各裝置與第10A圖的類似，但時控與第10A圖不同。各裝置從前一構件(記憶體裝置，或針對第一記憶體裝置或裝置1為記憶體控制器)接收時脈信號。各裝置具有產生內部時脈之PLL(未圖示)。於國際專利公開案WO/2008/067636(2008年6月12日)中提供有具有時脈同步化用之PLL的裝置之架構的範例細節。
在第15圖中所示的範例中，來源同步時脈結構要求在各構件(如裝置)中有PLL，以提供相位位移的內部時脈以捕捉進入資料或提供相位位移之輸出時脈。若例如接收到的時脈邊緣與接收到的資料過渡重疊，PLL需要產生90°時脈相位位移，以將接收到的輸入時脈SCLKI及/SCLKI信號置中於資料輸入信號D[0：3]的資料有效窗內。另一方面，若SCLKI及/SCLKI信號的接收到之時脈邊緣置中於接收到的資料有效窗內，需要90°位移之時脈以產生輸出時脈信號SCLKO及互補輸出時脈信號/SCLKO(此後分別稱為「SCLKO信號」及「/SCLKO信號」)。於下列說明中假設記憶體裝置在後者的模式中操作。
在寫入操作中，記憶體控制器310傳送寫入命令及寫入資料(Q[0：3])至裝置串聯連結中的第一裝置(裝置1，312-1)。第一裝置312-1捕捉以輸入時脈捕捉進入資料D[0：3]，輸入時脈與來自控制器310之進入資料中央對準。若第一裝置312-1為寫入操作之「目標」或「指定」裝置，其係經由裝置ID匹配判斷根據記憶體控制器310發出作為寫入命令之一部分的ID裝置來做判斷，捕捉的資料將寫入那個裝置的記憶體陣列(未圖示)中。在此情況中，可隨意地防止再傳送寫入命令及寫入資料至裝置串聯連結中的下一裝置。指定特定裝置之ID數字係顯示於第6圖中，如「147-2」所參照，且輸入資料DI1[0：3]為命令格式147-2的「資料」。
若根據記憶體控制器310發出作為寫入命令之一部分的ID裝置而判斷第一裝置312-2並非寫入操作的「目標」或「指定」裝置，則必須連同90°位移之時脈輸出CKO及/CKO再傳送進入資料至第二構件(裝置2，312-2)。第二構件(裝置2，312-2)從第一構件(裝置1，312-1)接收再傳送之資料及與進入資料中央對準的時脈。藉由此方法，從第一構件裝置1，312-1)遞送資料至最後構件(最後裝置312-3)。
來自裝置串聯連結之最後裝置(亦即裝置4)的輸出資料DQ[0：3]、SCLKO、/SCLKO、SCSO及SDSO信號係饋送回到記憶體控制器310。提供SCSO及SDSO信號至記憶體控制器310以偵測有效資料點。不像並聯分佈時脈，控制器310並不知道串聯連接之裝置的確實潛伏，因此需要SCSO及SDSO信號連同SCLKO及/SCLKO作為輸入。
在讀取操作中，記憶體控制器310發出具有指定裝置的ID數字之讀取命令至裝置串聯連結之第一裝置。同樣地，若經過裝置ID匹配判斷判斷出指定裝置為裝置1，則裝置1將處理此命令(亦即讀取)以存取那個裝置之記憶體陣列。將第一裝置之讀取結果連同90°位移之時脈傳送至第二構件(裝置2，312-2)。接著，第二構件(裝置2，312-2)連同連同與輸入資料中央對準的時脈接收第一構件的讀取結果。藉由此流程，經過其餘的裝置遞送讀取資料至記憶體控制器310。第6圖中所示的格式147-3提供ID數字。根據包括在命令格式中之位址執行存取。
第16圖顯示第15圖中所示之兩個裝置。參照第16圖，一裝置(裝置i)及下一裝置(裝置i+1)共同接收重設信號/SRST、晶片致能信號/SCE及一對時脈信號SCLKI及/SCKLI。
裝置i之時脈輸入CK及/CK分別從前一裝置(裝置(i-1)未圖示)接收輸入時脈信號SCLKIi及/SCLKIi，並分別從其之時脈輸出CKO及/CKO輸出對應的輸出時脈信號SCLKOi及/SCLKOi。裝置(i+1)分別從裝置i接收輸出時脈信號SCLKOi及/SCLKOi作為輸入時脈信號SCLKI(i+1)及/SCLKI(i+1)，並且分別從其之時脈輸出CKO及/CKO輸出對應的輸出時脈信號SCLKO(i+1)及/SCLKO(i+1)，其傳輸至下一裝置，裝置(i+2)(未圖示)。
裝置i的資料輸入D從前一裝置(裝置(i-1))接收輸入資料DIi[0：(n-1)]，並從其資料輸出Q輸出輸出資料DQi[0：(n-1)]。來自裝置i的輸出資料DQi[0：(n-1)]係饋送作為輸入資料DI(i+1)[0：(n-1)]至裝置(i+1)的資料輸入D。裝置(i+1)從其資料輸出Q輸出輸出資料DQ(i+1)[0：(n-1)]，其被傳送至下一裝置，裝置(i+2)。裝置i的命令選通輸入CSI及資料選通輸入DSI分別從前一裝置(裝置(i-1))接收命令選通輸入信號SCSIi及資料選通輸入SDSIi。裝置i分別從其命令選通輸出CSO及資料選通輸出DSO輸出命令選通輸出信號SCSOi及資料選通輸出信號SDSOi。來自裝置i的命令選通輸出信號SCSOi及資料選通輸出信號SDSOi係分別饋送至裝置(i+1)的命令選通輸入CSI及資料選通輸入DSI，作為命令選通輸入信號SCSI(i+1)及資料選通輸入信號SDSI(i+1)。裝置(i+1)分別輸出命令選通輸出信號SCSO(i+1)及資料選通輸出信號SDSO(i+1)至下一裝置，裝置(i+2)(未圖示)。
第17圖顯示具有PLL之來源同步時脈結構。所示之範例包括互連的兩個裝置。其之一作為傳送器且另一作為接收器。各裝置具有如第14圖中所示般的結構。在所示的範例中，裝置具有相同的結構。裝置之一詳細顯示其輸出介面電路，且另一詳細顯示其輸入介面電路。參照第17圖，一裝置312-i，裝置1(傳送器)，具有複數多工器(Muxs)、PLL 316、時脈多工器、差動輸入緩衝器及複數差動輸出緩衝器。
另一裝置312-(i+1)(接收器)，裝置(i+1)，包括複數解多工器(DeMux)及複數差動輸入緩衝器。輸入差動時脈信號CLKi(CK及/CK)287經過差動輸入緩衝器至裝置i的PLL，其則提供重新產生的內部時脈給多工器以同步化多工器的操作。重新產生的內部時脈亦饋送至時脈多工器，其以與產生輸出資料完全相同方式產生輸出時脈，以匹配資料與時脈路徑間的延遲。提供輸出時脈以驅動傳輸至裝置(i+1)之輸出時脈信號。裝置(i+1)接收時脈並提供其至解多工器以同步化解多工器之操作。
與多點時脈結構相比，具有PLL之來源同步時脈結構有較少偏斜成分。其無顯著的時脈插入延遲問題(tBUFF偏斜)，因內部重新產生的時脈相位上鎖定至輸入時脈。兩個裝置i及(i+1)之間的傳播時間偏斜(tFL)不再是問題，因輸出時脈及輸出資料跟隨相同的路徑。此外，因為PLL的過濾動作可減少tJITTER。來源同步時脈結構比多點時脈結構提供較高頻率操作範圍。例如，若可良好控制PLL抖動及相位誤差，可達成在超過800 MHz之頻率的操作。有鑑於此，來源同步時脈結構適合用在具有串聯式連接的記憶體之系統中以提供較高資料讀取頻寬。
在2004年6月16日的IEEE 2004 VLSI電路研討會中的「設計高資料率介面(Designing High Data Rate Interfaces)」中揭露來源同步時脈結構的範例。第18A圖顯示第15圖中所示的串聯連接裝置之一。參照第18A圖，提供各種輸入信號(如SCLKIi、/SCLKIi、SCSIi及SDSIi信號)及輸入資料DIi[0：3]至串聯連接之裝置中的第i個裝置「裝置i」312-i，且那個裝置提供各種輸出信號(如SCLKOi、/SCLKOi、SCSOi及SDSOi信號)及輸入資料DOi[0：3]。在特定範例中，資料具有四個位元[0：3]。資料可具有另一位元數量。裝置312-i包括具有鎖相迴路(PLL)的時脈I/O電路401、資料I/O電路403、選通I/O電路405及具有記憶體核心電路之控制電路407。時脈I/O電路401在時脈輸入CK及/CK接收SCLKIi及/SCLKIi信號，並且經由時脈輸出CKO及/CKO輸出SCLKOi及/SCLKOi信號。時脈I/O電路401提供參考時脈信號Ref_clk至資料I/O電路403及選通I/O電路405。提供參考時脈信號Ref_clk作為內部時脈信號。時脈I/O電路401產生複數時脈信號。在特定範例中，時脈I/O電路401輸出180°、270°及360°相位位移的時脈信號至資料I/O電路403及選通I/O電路405。
從記憶體控制器(如第15圖中所示的記憶體控制器310)提供參考電壓Vref之信號SVREF至資料I/O電路403及選通I/O電路405。資料I/O電路403接收輸入資料DIi[0：3]並輸出輸出資料DQi[0：3]。選通I/O電路405接收SCSIi及SDSIi信號並輸出SCSOi及SDSOi信號。控制電路407從選通I/O電路405接收內部命令選通輸入信號iCSI及內部資料選通輸入信號iDSI，並從資料I/O電路403接收待寫入之資料「寫入資料」。控制電路407提供從其記憶體(未圖示)讀取之「讀取資料」至資料I/O電路403。
第18B圖顯示第18A圖中所示之具有記憶體核心電路之控制電路的範例。控制電路407在第4及5A圖中的初始模式中執行ID分配操作，並在第4及5B圖中的正常模式中執行記憶體存取操作。參照第18A及18B圖，ID分配電路491在初始模式中執行ID分配及ID數字計算。在ID暫存器492中暫存輸入ID之數字，IDi。由裝置i提供計算結果(亦即IDi+1)的數字至下一裝置。ID暫存器492保持分配的ID。之後，在正常模式中，具有如第6圖中所示般的格式之命令係饋送至ID匹配判斷器493及命令解譯器495。ID匹配判斷器493判斷輸入的ID數字是否匹配保持在ID暫存器491中的分配的ID，且若匹配，則提供邏輯「高」之ID匹配信號，ID匹配。若不匹配，則ID匹配信號為邏輯「低」。在與IDi做ID匹配判斷的情況中，裝置i為指定或目標裝置。在無ID匹配的情況中，裝置i非指定的裝置。包括OP碼解碼器之命令解譯器495回應於「高」ID匹配信號而解碼含在輸入命令中之OP碼，並提供經解譯之命令(如寫入、讀取)。回應於解譯命令及ID匹配信號，模式信號產生器497提供「準備(primed)」信號。在特定範例中，當無ID匹配時，準備信號為邏輯「低」。當有ID匹配時，針對OP碼為「讀取」(亦即命令為資料讀取命令)及「寫入」(亦即命令為資料寫入命令)，準備信號分別為邏輯「高」及「低」。回應於解譯之命令，例如，寫入資料至接收內部命令選通輸入信號iCSI及內部資料選通輸入信號iDSI之記憶體核心電路498或從其讀取資料。在國際專利公開案WO/2008/067659(2008年6月12日)中揭露命令解譯器之範例。在美國專利公開案12/034,686中揭露ID匹配判斷器之範例。
第18C圖顯示第18A圖中所示之時脈I/O電路401的細節。參照第18A及18C圖，SCLKIi及/SCLKIi信號係饋送至輸入緩衝器411的「+」及「-」輸入，其則提供參考時脈信號Ref_clk至PLL 413的參考時脈輸入「Ref_clk輸入」。參考時脈信號Ref_clk在SCLKIi信號過渡(如從「高」至「低」)且/SCLKIi信號以相反方向過渡(如從「低」至「高」)的時候過渡。PLL 413與參考時脈信號Ref_clk之過渡同步操作。
PLL 413包括振盪器，並分別經由緩衝器414-1、414-2、414-3及414-4產生相關於輸入參考時脈信號Ref_clk相位位移90°、180°、270°及360°四個時脈信號。由Clk90、Clk180、Clk270、Clk360參照的這四個90°、180°、270°及360°相位位移時脈信號此後分別稱為「Clk90信號」、「Clk180信號」、「Clk270信號」及「Clk360信號」。Clk360信號係饋送至PLL413的振盪輸入「Osc_loop輸入」。Clk360及Clk180信號分別饋送至選擇器417及419之選擇輸入。各選擇器417及419分別在其「0」及「1」輸入接收邏輯「0」及「1」信號。在選擇器417中，回應於Clk360信號而選擇其「0」或「1」輸入，其之輸出信號經由輸出緩衝器421提供作為SCLKOi信號。類似地，在選擇器419中，回應於Clk180信號而選擇其「0」或「1」輸入，其之輸出信號經由輸出緩衝器423提供作為/SCLKOi信號。SCKO及/SCKO信號因此為180°異相之互補差動時脈信號。選擇器417及419要匹配時脈與資料路徑間的延遲。
第18D圖顯示第18A圖中所示之資料I/O電路403的細節。參照第18A及18D圖，參考電壓信號SVREF係提供至輸入緩衝器425的「-」輸入。輸入資料DIi[0：3]係饋送至輸入緩衝器425的「+」輸入，其之輸出<0：3>係饋送至D型正反器(D-FF)461及463之資料輸入「D」，其由參考時脈信號Ref_clk之正與負邊緣加以時控以捕捉DDR資料。雖裝置具有四位元資料路徑，僅顯示針對單一位元之電路。在真實裝置中電路元件處理資料重複四次。D-FF 463的四位元輸出Din1[0：3]包含位元4、5、6及7，並饋送至選擇器465的「0」輸入。類似地，D-FF 463的四位元輸出Din2[0：3]包含位元0、1、2及3，並饋送至選擇器467的「0」輸入。選擇器465及467的「1」輸入分別接收讀取資料為Rout1[0：3](位元4、5、6及7)及Rout2[0：3](位元0、1、2及3)。選擇器465及467根據「準備」信號執行選擇操作。當由/SCE信號選擇裝置的同時，根據ID匹配判斷而選擇裝置時，準備信號變「高」，且當不選擇時為「低」。來自選擇器465及467之選擇的輸出信號係饋送至D-FF 469及471的資料輸入，其分別由Clk180及Clk 360信號時控以供資料閂鎖操作。D-FF 469之內部閂鎖的輸出資料Do1[0：3]及D-FF 471之內部閂鎖的輸出資料Do0[0：3]分別饋送至選擇器473的「1」及「0」輸入，其回應於Clk270信號而執行選擇操作。來自選擇器473之選擇的輸出經由輸出緩衝器475提供作為輸出資料DQi(0：3]。
第18E圖顯示第18A圖中所示之選通I/O電路405。參照第18A及18E圖，參考電壓信號SVREF係提供至輸入緩衝器(補償器)427及429的「-」輸入。SCSIi及SDSIi係分別饋送至輸入緩衝器427及429的「+」輸入，且其輸出提供至D-FF 431及433的D輸入。D-FF 431及433回應於參考時脈信號Ref_clk而執行閂鎖操作。D-FF 431及433輸出內部命令選通輸入信號iCSI(此後稱為「iCSI信號」)以及內部資料選通輸入信號iDSI(此後稱為「iDSI信號」)，其被提供至核心邏輯電路407。iCSI信號係饋送至分別被Clk180及Clk360信號所時控之D-FF 437及439的D輸入。D-FF 437及439輸出iCSO1及iCSO0信號，其分別饋送至選擇器441的「1」及「0」輸入。回應於Clk270信號，來自選擇器441之選擇的輸出信號經由輸出緩衝器443提供作為SCSOi信號。iDSI信號係饋送至分別被Clk180及Clk360信號所時控之D-FF 445及447的D輸入。類似地，來自D-FF 445之iDSO1信號及來自D-FF 447之iDSO0信號係饋送至選擇器449的「1」及「0」輸入，選擇器449則回應於Clk270信號而選擇iDSO1及iDSO0之一。來自選擇器449之選擇的輸出信號經由輸出緩衝器451提供作為SDSOi信號。第19圖顯示第18A至18E圖中所示之來源同步時脈結構之各種信號及資料。參照第18A至18E圖及19圖，各裝置包括在SCLKOi及/SCLKOi信號與輸出資料DQi(0：3]、SCSOi及SDSOi信號之間建立90°相位差之PLL，以為下一裝置提供置中的時脈。如第19圖中所示，輸出資料DQi[0：3]與在SCLKOi及/SCLKOi信號之間有90°相位差。
如前述，在正常操作模式中，取決於ID匹配判斷及操作模式，準備信號具有「邏輯」低(亦即0)或「邏輯」高(亦即1)狀態。在無ID匹配判斷中，裝置i僅轉送資料至下一裝置(i+1)。準備信號係在邏輯「0」且因此，由選擇器465及467選擇來自D-FF 461及463(Din1[0：3](亦即位元4、5、6及7)及Din2[0：3](亦即位元0、1、2及3))之閂鎖資料並提供輸出資料DQi[0：3]至下一記憶體裝置。並且，因為「準備」信號控制(未圖示)的緣故來自D-FF461及463(Din1[0：3](亦即位元4、5、6及7)及Din2[0：3](亦即位元0、1、2及3))之閂鎖資料並未寫入寫入暫存器481中。在無ID匹配判斷時，8位元的寫入資料(位元0至7)並未提供至核心邏輯電路407。然而，在ID匹配判斷及寫入操作模式中，來自D-FF 461及463(Din1[0：3](亦即位元4、5、6及7)及Din2[0：3](亦即位元0、1、2及3))的閂鎖資料經由寫入暫存器481寫入記憶體核心電路498中。
在ID匹配判斷及讀取操作模式的情況中(準備信號為邏輯「1」)，核心邏輯電路407存取其中之資料儲存元件並讀取資料，且寫入讀取資料至讀取暫存器483中。由選擇器465及467分別選擇讀取資料(Rout1[0：3](位元4、5、6及7)及Rout2[0：3](位元0、1、2及3))，並最終提供輸出資料DQi[0：3]至下一裝置。
當具有串聯連接之記憶體裝置的系統用於一些應用中時，將開啟所有串聯連接之記憶體裝置中的PLL，以傳送輸入資料至下一裝置，因為使用所有的輸入及輸出緩衝器。因此，若系統中有大量的記憶體裝置，會因PLL操作而耗費大量電源。
此範例解決此耗電量問題，例如針對以多堆疊晶片為基礎之記憶體，具有混合式同步時控，例如，非依電性快閃記憶體，其一般與多晶片封裝在一起以減少安裝記憶體於系統板上之面積。連同此，引進具有交替PLL開及關控制特徵之完全來源同步時控。如上述，複數記憶體裝置連接在一起。可將這些裝置分組，每一群以時脈結構而有別於其他群。包括具有PLL之串聯連接的裝置之系統係揭露在國際專利公開案WO/2008/098367(2008年8月21日)中。在所揭露的系統中，所有裝置中的PLL為開啟，且若有必要，將關閉所有裝置的PLL以節省電源。
第20A圖顯示具有記憶體控制器及串聯連接的複數記憶體裝置之系統。在所示的範例中，裝置分組，各群具有來源同步時脈結構及共同來源時脈結構的結合。最後一群的最後裝置並未連接至來源控制器，但連接至其他控制器或邏輯(未圖示)。參照第20A圖，記憶體控制器510與包括在群組1至N(512-1至512-N)中之複數記憶體裝置通訊。在每一組1至N中，複數裝置(如四個裝置)係如第15圖中般串聯連接。記憶體控制器510發送輸入時脈信號SCLKI1至群組1(512-1)，連同資料與其他資訊。每一組1至N輸出其之輸出時脈信號至下一組。群組N輸出串聯連結的輸出時脈信號SCLKON。
第20B圖顯示具有記憶體控制器及串聯連接的複數記憶體裝置之系統，裝置分組。在系統中，各組具有來源同步時脈結構及共同來源時脈結構的結合，且最後一組的最後裝置連接至控制器。在所示範例中，記憶體控制器520與包括在群組1、2至N中之複數記憶體裝置通訊。在每一組1至N中，複數裝置係如第15圖中般串聯連接。時脈傳輸路徑與第20A圖的類似。來自群組N之輸出時脈信號係提供至記憶體控制器520。並且，含有資料與其他資訊之傳播信號係從群組N之最後裝置反饋回到記憶體控制器520。
在第20A及20B圖中所示的系統中，一群組內的時脈結構可與另一群組的不同。一群組內的個別裝置亦可用與其他群組不同時脈結構加以時控。各記憶體裝置可包含單一晶粒或晶片，或多晶片模組(MCM)或多晶片封裝(MCP)形式之多晶粒或晶片。第21A圖顯示實施在具有打線接合之多晶片封裝(MCP)中之範例系統。參照第21A圖，系統具有安裝在基底533(其為電線板)上之垂直堆疊中的複數記憶體裝置531-1至531-4。裝置由絕緣體535分隔。裝置531-1至531-4具有多個連結墊537。基底533具有多個連結墊539。裝置531-1至531-4之墊537藉由電線541連接至基底533之墊539以及其他裝置的墊。裝置531-1至531-4、基底533及電線541係設置於MCP封閉體(未圖示)中。MPC封閉體可包含在所有側圍封系統構件之密封媒介或樹脂，藉此提供可將裝置固定於其中之堅固封裝。基底533在與裝置相對的側具有其他連結墊或端子(未圖示)。其他端子連接至記憶體控制器之另一MCP以發送或接收信號。裝置531-1至531-4能夠與其他MCP之裝置或記憶體控制器通訊。在此特定範例中，系統包括四個晶片(亦即四個記憶體裝置)，但系統包括任何數量之裝置。第21B圖顯示具有矽通孔之MCP結構的另一範例。參照第21B圖，記憶體裝置551-1至551-3在基底553封閉體內(未圖示)互相水平設置。各裝置在矽基底上具有連結線及端子。裝置間的端子藉由矽通孔555連接在一起，使裝置發送並接收信號。
在封裝內，從晶片輸入到晶片墊之負載效應及相關之靜電放電(ESD)結構為造成互連電容之主因。然而，與板子上的封裝與封裝間之連結相比，在模組內之連結的負載效應較不嚴重。MCP中之兩晶片間的距離比封裝至封裝連結的短許多。因此，共同來源時脈特徵可為MCP內之適當的解決方法，而來源同步時脈結構可用於高頻操作(如200 MHz)之封裝至封裝連結。使用此種方式，不需開啟MCP內的所有PLL。可同時達成高頻操作與相對低耗電量。
第22圖顯示具有基於MCP間來源同步時控及MCP內共同同步時控之MCP裝置的混合式同步時脈特徵的系統。參照第22圖，複數(N)MCP 1至MCPN(561-1至561-N)為串聯式連接並且與記憶體控制器(未圖示)通訊。在此特定範例中，各MCP具有串聯連接的四個裝置。
各裝置具有接收輸入資料及傳輸輸出資料之資料輸入D及資料輸出Q。各裝置包括用於再生時脈信號之PLL。記憶體控制器發送含有各種資料及指令的資訊之輸入資料DI至MCP1，562-1。並且，記憶體控制器發送一對輸入時脈信號SCLKI及/SCKI至MCP1，輸入時脈信號SCLKI及/SCKI共同饋送至MCP1的所有裝置。資料信號DI係饋送至MCP1之第一裝置的資料輸入D，並回應於時脈信號SCLKI及/SCKI而傳播經過MCP1的裝置。
在第22圖中所示的特定範例中，在每一個MCP1至MCPN中，第一至第三裝置的PLL為關閉(亦即禁能)且第四裝置的PLL為開啟(亦即致能)。分別提供邏輯「低」及「高」位準電壓「Vss(如0伏)」及「Vdd(如正電壓)」至待開啟或關閉之PLL。各MCP的最後裝置執行時脈再生的功能並且提供再生的時脈信號至下一MCP。在第22圖中所示的特定範例中，各MCP中的時脈結構為共同同步時控。然而，MCP2至MCPN(562-2至562-N)之第一裝置從前一MCP的最後裝置接收再生時脈信號，因此，以來源同步時脈時控MCP1至MCPN之第一裝置。含有各種資料及指令的資訊之輸入資料DI係傳播經過MCP1至MCPN之裝置，且MCPN之最後裝置輸出輸出資料DQ。並且，從MCPN的最後裝置輸出SCLKO及/SCKLO的輸出時脈信號。
在第22圖中所示的系統中，MCP的最後裝置(晶片或構件)具有致能的PLL以傳送資料及與資料中央對準的時脈到下一MCP，以最佳化高頻之操作性能。以邏輯位準「高」的電壓Vdd開啟各MCP之最後裝置的PLL，並致能PLL。以邏輯位準「低」的電壓Vss關閉各MCP中之其他裝置的PLL，並因此禁能PLL。在第22圖中所示的系統中，各MCP中之裝置為共同同步時控。所有MCP的輸入及輸出以與資料中央對準之時脈操作。MCP以來源同步時控操作。
在第22圖中所示的範例中，僅致能各MCP之一個PLL。相同的時脈結構亦可應用置直接安裝在印刷電路板(PCB)上之個別的裝置。無需在每一裝置或模組中重新產生時脈。共同同步時脈結構可驅動超過單一裝置，允許關閉某些裝置中的PLL以節省電源。對此技藝中具通常知識人士而言很明顯地一MCP內的裝置的數量不限於四個，且於MCP中可連接超過一裝置。
第23A圖顯示具有基於串聯互連之MCP裝置的混合式來源時脈結構之另一系統。參照第23A圖，複數(N)MCP1至MCPN(572-1至572-N)為串聯式連接並且與記憶體控制器(未圖示)通訊。各MCP具有串聯連接的複數裝置(如四個)。各裝置具有接收輸入資料及傳輸輸出資料之資料輸入D及資料輸出Q。各裝置包括再生時脈信號之PLL。
在第23A圖中所示的範例中，在每一個MCP1至MCPN中，由邏輯「低」電壓Vss關閉(亦即禁能)第一及第三裝置的PLL，並由邏輯「高」電壓Vdd關閉(亦即致能)第二及第四裝置的PLL。在此，關閉每第二個PLL。
記憶體控制器發送含有各種資料及指令的資訊之輸入資料DI至MCP1，572-1。並且，記憶體控制器發送一對輸入時脈信號SCLKI及/SCKLI至MCP1，輸入時脈信號SCLKI及/SCKLI係共同饋送至MCP1的第一及第二裝置。第二裝置(致能的PLL)共同提供再生時脈信號SCLKO2及/SCLKO2至第三及第四裝置。第四裝置(致能的PLL)輸出再生時脈信號，將其提供至下一MCP，MCP2。
在MCP1中，以來源同步時脈結構時控第三裝置，並且以共同同步時脈結構時控第二及第四裝置。在每一其他MCP中，以共同同步時脈結構時控第二及第四裝置，並以來源同步時脈結構時控第一及第三裝置。資料信號DI饋送至MCP1的第一裝置之資料輸入D並回應於時脈信號SCKLI及/SCKLI傳播經過MCP1中之裝置。含有各種資料及指令的資訊之輸入資料DI係傳播經過MCP1至MCPN之裝置，且MCPN之最後裝置輸出輸出資料DQ。並且從MCPN的最後裝置輸出SCLKO及/SCKLO。
第23B圖顯示具有基於串聯互連之MCP裝置的混合式來源時脈結構之另一系統。參照第23B圖，複數(N)MCP1至MCPN(582-1至582-N)為串聯式連接。在特定範例中，各MCP包括八個串聯連接的複數裝置。在每一個MCP中，由邏輯「低」電壓Vss關閉(亦即禁能)第一至第三及第五至第七裝置的PLL。並由邏輯「高」電壓Vdd關閉(亦即致能)第四及第八裝置的PLL。各致能的PLL回應於輸入時脈信號而輸出再生信號至下一裝置。第23B圖之系統為八晶片封裝基座。若最大操作頻率可應用至所示的情況而無信號完整性問題，可連接任何數量的裝置及MCP。
在第23A及23B圖中所示的系統中，各MCP中之兩個裝置(晶片或構件)為開啟，以達成高速操作。為了達成上述混合式同步時脈結構，在正常操作開始前需先進行各晶片之PLL是否該開啟的裝置選擇方法。選擇晶片(或構件)之PLL的一範例方法為使用進入MCP之針對每一晶片(或構件)的外部接腳。第22、23A及23B圖顯示如何藉由固定電壓Vss及Vdd進行四選一、二選一及八選二的情況。
在來源同步時脈結構中，假設SCLKI及/SCKLI信號在輸入資料窗的中央對準，且SCLKO及/SCKLO信號亦在給下一串聯連接構件的輸出資料之中央對準。這與資料的對準係藉由PLL以相位位移達成。
在混合式同步時脈結構中，來源同步時脈結構與前述者相同，傳送與時脈中央對準的輸入與輸出資料。在輸出級進行時脈之90°時脈相位位移，如在第18A至18D及19圖中所示。這對於在MCP外部總體使用來源同步時脈結構連同在MCP內部，亦即本地使用共同同步時脈結構為必須。藉此方式。在混合同步時脈結構中具有禁能的PLL之晶片(或構件)以共同同步時脈結構取得輸入信號，同時具有致能PLL之裝置重新產生時脈，以在傳送輸出資料至具有禁能PLL的下一裝置之前進行工作週期校正及90°時脈相位位移。
在第22、23A及23B圖中所示的範例系統中，第一MCP從另一裝置(如記憶體控制器)接收中央對準之時脈及資料。範例中央對準時脈及資料的範例揭露於在2008年11月28日申請之美國專利申請案12/325,074中。第24A圖顯示如第15圖中所示般串聯連接的裝置之一。此裝置用於混合式同步時脈結構中。
在此特定範例中，時脈為中央對準。在此範例中，當提供PLL致能信號PLL_EN(此後稱為「PLL_EN」信號)以控制選擇性致能或禁能之PLL。當PLL_EN信號為邏輯「高」或「低」時，致能(開啟)或禁能(關閉)PLL。在所示範例中，將各種輸入資料(如SCLKIi、/SCLKIi、SCSIi及/SDSIi信號)及資料DIi[0：3]輸入到一裝置，並從一裝置輸出各種輸入資料(如SCLKOi、/SCLKOi、SCSOi及/SDSOi信號)及資料DQi[0：3]。
第24圖之裝置的結構與第18A圖的類似。顯示在第24A圖中的裝置之電路進一步回應於PLL_EN信號並執行額外資料與控制信號選擇的功能。因此，以相同參考符號顯示對應至第18A圖之裝置的元件、電路、信號及資訊。參考第24圖，裝置包括具有PLL之時脈I/O電路601、資料I/O電路603、選通I/O電路605及具有記憶體核心電路之控制電路607。時脈I/O電路601接收SCLKI、/SCLKIi信號及PLL_EN信號。時脈I/O電路601輸出SCLKOi及/SCLKOi信號。時脈I/O電路601提供參考時脈信號Ref_clk至資料I/O電路603及選通I/O電路605。包括PLL之時脈I/O電路601輸出180°、270°及360°相位位移的時脈信號。亦提供PLL_EN信號至資料I/O電路603及選通I/O電路605。提供參考電壓SVREF至資料I/O電路603及選通I/O電路605。資料I/O電路603接收輸入資料DIi[0：3]及180°、270°及360°相位位移時脈信號。資料I/O電路603提供輸出資料DQi[0：3]。選通I/O電路605接收SCSIi與SDSIi信號180°、270°及360°相位位移時脈信號。選通I/O電路605輸出SCSOi及SDSOi信號。控制電路607從選通I/O電路605接收內部命令選通輸入信號iCSI及內部資料選通輸入信號iDSI，並從資料I/O電路603接收待寫入之資料「寫入資料」。控制電路607提供讀取資料至資料I/O電路603。
具有記憶體核心電路607之控制電路的結構與第18B圖中所示的具有記憶體核心電路407之控制電路的類似。控制電路607提供邏輯「高」或「低」之準備信號。第24B圖顯示第24A圖中所示之時脈I/O電路601的細節。參照第24A及24B圖，SCLKIi及/SCLKIi信號係饋送至輸入緩衝器611的「+」及「-」輸入，其則提供參考時脈信號Ref_clk。參考時脈信號Ref_clk及PLL_EN信號係饋送至包括振盪器之PLL 613。回應於PLL_EN信號為邏輯「高」及「低」而分別開啟及關閉PLL 613。分別經由緩衝器614-1、614-2、614-3及614-4輸出相關於輸入參考時脈信號Ref_clk相位位移90°、180°、270°及360°的四個時脈信號。PLL_EN信號係分別饋送至插於選擇器617與619及輸出緩衝器625及627之間的選擇器621與623之選擇輸入。分別提供邏輯「0」及「1」電壓至選擇器617與619之每一個的「0」與「1」輸入。選擇器621與623之「1」輸入分別接收來自選擇器617與619之選擇的輸出信號。提供低位準電壓Vss(邏輯「0」)至選擇器621與623之「0」輸入。提供360°相位位移之時脈信號(亦即Clk360信號)至PLL 613的振盪迴路輸入及選擇器617的選擇輸入。經由輸出緩衝器625與627提供來自選擇器621與623之選擇輸出分別作為SCLKOi及/SCLKOi信號。從時脈I/O電路601提供180°、270°及360°三種相位位移的時脈信號(亦即Clk180信號、Clk270信號及Clk360信號)。
第24C圖顯示第24A圖中所示之資料I/O電路603的細節。參照第24A及24C圖，參考電壓信號SVREF係提供至輸入緩衝器629的「-」輸入。輸入資料DIi[0：3]係饋送至輸入緩衝器629的「+」輸入，其之輸出<0：3>係饋送至D-FF661及663之資料輸入「D」，其由參考時脈信號Ref_clk之正與負邊緣加以時控以捕捉DDR資料。雖裝置具有四位元資料路徑，僅顯示針對單一位元之電路。在真實裝置中電路元件處理資料重複四次。D-FF 661的四位元輸出Din1[0：3]包含位元4、5、6及7，並饋送至選擇器665的「0」輸入。類似地，D-FF 663的四位元輸出Din2[0：3]包含位元0、1、2及3，並饋送至選擇器667的「0」輸入。選擇器665及667根據「準備」信號執行選擇操作。當根據ID匹配判斷及資料讀取模式而選擇裝置並同時由/SCE信號致能裝置時，準備信號變「高」。來自選擇器665及667之選擇的輸出信號係饋送至D-FF 669及671的資料輸入，其分別由Clk180及Clk 360信號時控以供資料閂鎖操作。D-FF 669之內部閂鎖的輸出資料Do1[0：3]及D-FF 671之內部閂鎖的輸出資料Do0[0：3]分別饋送至選擇器673的「1」及「0」輸入，其回應於Clk270信號而執行選擇操作。來自選擇器673之選擇的輸出<0：3>係饋送至選擇器633之「1」輸入。
參考時脈信號Ref_clk係饋送至選擇器631之選擇輸入，其之「0」及「1」輸入分別從選擇器665及667之輸出接收內部輸出資料ido[0：3]及ido[4：7]。提供來自選擇器631之選擇的輸出信號至插於選擇器631及輸出緩衝器675之間之選擇器633的「0」輸入。回應於信號PLL_EN，選擇器633選擇來自選擇器631或選擇器673之輸出信號，並且經由輸出緩衝器675輸出選擇的輸出資料<0：3>作為輸出資料DQi[0：3]。
第24D圖顯示第24A圖中所示之選通I/O電路605的細節。參照第24A及24D圖，參考電壓信號SVREF係提供至輸入緩衝器641及643的「-」輸入。SCSIi及SDSIi係分別饋送至輸入緩衝器641及643的「+」輸入，且其之輸出係提供至D-FF 645及647的D輸入。D-FF 645及647回應於參考時脈信號Ref_clk而執行閂鎖操作。D-FF 645及647輸出內部命令選通輸入信號iCSI(此後稱為「iCSI信號」)以及內部資料選通輸入信號iDSI(此後稱為「iDSI信號」)，其被提供至核心邏輯電路607。iCSI信號係饋送至D-FF 649、651及653的D輸入。iDSI信號係饋送D-FF 655、657及659的D輸入。D-FF 649及655受Clk180信號的時控。D-FF 651及657受Clk360信號的時控。D-FF 653及659受參考時脈信號Ref_clk之反向型式的時控。D-FF 649及651輸出iCSO1及iCSO0信號，其分別被饋送至選擇器677的「1」及「0」輸入。回應於Clk270信號，由選擇器677選擇iCSO1或iCSO0，且選擇的輸出信號係提供至選擇器687的「1」輸入，其之「0」輸入接收D-FF 653之輸出信號。
D-FF 655及657輸出iDSO1及iDSO0信號，其分別被饋送至選擇器679的「1」及「0」輸入。回應於Clk270信號，由選擇器679選擇iDSO1或iDSO0，且選擇的輸出信號係提供至選擇器689的「1」輸入，其之「0」輸入接收D-FF 659之輸出信號。
回應於PLL_EN信號，D-FF 687選擇選擇器677或D-FF 653的輸出信號，且選擇的輸出信號係經由輸出緩衝器691提供作為SCSOi信號。類似地，回應於PLL_EN信號，D-FF 689選擇選擇器679或D-FF653的輸出信號，且選擇的輸出信號係經由輸出緩衝器693提供作為SDSOi信號。
第25圖顯示第24A至24D圖中所示之裝置的各種信號。在第25圖中的例示性範例中，在PLL_EN信號為「低」的情況中，PLL 613關閉(或被禁能)，且不產生Clk90信號、Clk180信號、Clk270信號及Clk360信號。在SCSi信號與參考時脈信號重疊的時期中執行禁能PLL的裝置中之輸入資料捕捉。在禁能PLL的裝置之間，無時脈相位位移，但藉由下列關係確保資料的保持時間tHOLD及設定時間tSETUP。
tHOLD=tOUT-tINS+tDTD　(1)
tSETUP=tCK×0.5-tHOLD　(2)
其中tOUT為參考時脈至輸出緩衝器的延遲、tINS為時脈插入延遲、tDTD為裝置至裝置延遲以及tCK為時脈週期。
如上述，時間餘裕隨緩衝路徑延遲及裝置至裝置距離而變化，因此僅在MCP或群組內部使用共同同步時脈結構。
第26圖顯示第24A至24D圖中所示之裝置的各種信號。在此特定範例中，時脈為中央對準。在範例中，PLL_EN信號為邏輯「高」，其導致PLL被開啟或致能。
參照第24A至24D、25及26圖，在PLL_EN信號為邏輯「高」的情況中，PLL 613為開啟並產生Clk90信號、Clk180信號、Clk270信號及Clk360信號。
不像共同同步時脈結構，來源同步時脈結構提供有90°相位位移及使用2輸入選擇器(如第24B及24D圖中所示)而匹配時脈與資料路徑間之延遲的重新產生時脈。由於此延遲匹配90°相位位移的時脈，設定及保持時間總與DDR操作中之tCK×0.25相同。
此為混合式同步時脈結構。第一種方式係根據來自記憶體控制器及在兩MPC之間的與資料中央對準的時脈。將在此說明另一種與資料邊緣對準的時脈。在與資料中央對準的時脈之情況中，輸入資料及SCLKI與/SCKLI之間具有不平衡的負載，如第22、23A及23B圖中所示。由於此不平衡的負載的效果(見CK及/CK連結之「D」)，可從記憶體控制器起點變更時脈及資料間的相位差。因此，此替代方式提供解決方法。假設所有輸入資料及輸出係與時脈邊緣對準，除了兩禁能PLL構件之間。
第27圖顯示根據本發明之另一實施例的另一系統。系統包括複數裝置群組，DGP-1至DGP-N。系統實施具有與資料邊緣對準時脈的混合式同步時脈結構。各裝置群組與第22圖中所示的以MCP為基礎之系統有相同的結構。在第27圖中所示的特定範例中，各裝置群組包括具有PLL之四個裝置。第一裝置的PLL為開啟(致能)，且第二至第四裝置的PLL為關閉(禁能)。以來源同步時脈結構時控第一裝置，並藉由第一裝置輸出之再生時脈信號SCLKO及/SCLKO以共同同步時脈結構時控第二至第四裝置。輸入資料DI及輸入時脈信號對SCLKI及/SCLKI在MCP的輸入側具有相同負載效果，可輕易將它們保持相同相位位移，以供從控制器至第一MCP之連結負載。第28圖顯示在控制器與記憶體裝置間通訊之各種信號。
為了製造與資料邊緣對準之時脈，各MCP的最後構件提供時脈至下一MCP。無PLL或DLL，可實施邊緣對準時脈，其中輸出時脈與輸出資料間有延遲路徑匹配。第29A圖顯示具有混合同步時脈結構之介面的一裝置之另一範例。
在所示範例中，輸出各種輸入信號(如SCLKIi、/SCLKIi、SCSIi及SDSIi信號)及資料DIi至此一裝置，且從此一裝置輸出各種輸出信號(如SCLKOi、/SCLKOi、SCSOi及SDSOi信號)及資料DQi。參照第29A圖，裝置包括包括PLL之時脈I/O電路701、資料I/O電路703、選通I/O電路705及具有記憶體核心電路之控制電路707。時脈I/O電路701接收SCLKIi、/SCLKIi信號及PLL_EN信號。時脈I/O電路701輸出兩內部產生時脈信號Clk_en1及Clk_en2(此後分別稱為「Clk_en1時脈信號及Clk_en2時脈信號」至資料I/O電路703及選通I/O電路705。提供參考時脈信號SVREF至資料I/O電路703及選通I/O電路705。資料I/O電路703接收輸入資料DIi[0：3]並提供輸出資料DQi[0：3]。選通I/O電路705接收SCSIi與SDSIi信號並輸出SCSOi及SDSOi信號。控制電路707從選通I/O電路705接收內部命令選通輸入信號iCSI1及內部資料選通輸入信號iDSI1，並從資料I/O電路703接收待寫入之資料「寫入資料」。控制電路707提供讀取資料至資料I/O電路703。
具有記憶體核心電路707之控制電路的結構與第18B圖中所示的具有記憶體核心電路407之控制電路的類似。控制電路707在有ID匹配及資料讀取命令時提供邏輯「高」之準備信號。
第29B圖顯示第29A圖中所示之時脈I/O電路701的細節。參照第29A及29B圖，SCLKOi及/SCLKOi信號係饋送至輸入緩衝器711，其則提供參考時脈信號Ref_clk至包括振盪器之PLL 713的輸入。並且，PLL_EN信號係饋送至PLL 713的致能輸入「PLL_EN輸入」。PLL 713產生對照於參考時脈信號Ref_clk為90°、180°、270°及360°相位位移的四個時脈信號。由PLL 713經由個別的緩衝器714-1、714-2、714-3及714-4提供Clk90信號、Clk180信號、Clk270信號及Clk360信號。360°相位位移時脈信號Clk360係饋送至PLL 713的振盪輸入(Osc_loop輸入)中。
參考時脈信號Ref_clk及90°相位位移時脈信號Clk90信號係分別饋送至選擇器715之「0」及「1」輸入，其之選擇輸入接收PLL_EN信號。來自選擇器715之選擇的信號提供作為Clk_en1時脈信號。參考時脈信號Ref_clk及來自緩衝器755之延遲型式的Clk-dly係分別提供至選擇器725之「0」及「1」輸入，並且由選擇器725回應於PLL_EN信號來選擇。來自選擇器725之選擇的信號提供作為Clk_en2時脈信號。
參考時脈信號Ref_clk亦饋送至選擇器717之「0」輸入，選擇器717之「1」輸入及選擇輸入為下拉(邏輯「0」)，因此選擇器717總是選擇「0」輸入的信號，結果為從其選擇參考時脈信號Ref_clk。選擇器717之選擇的輸出信號係提供至選擇器719及720之選擇輸入。分別提供邏輯「0」及「1」至選擇器719之「0」及「1」輸入。分別提供邏輯「1」及「0」至選擇器720之「0」及「1」輸入。提供來自選擇器719及720之選擇輸出經過輸出緩衝器721及723，分別作為SCLKOi及/SCLKOi信號。第29C圖顯示第29A圖中所示之資料I/O電路703的細節。參照第29A及29C圖，參考電壓信號SVREF係提供至輸入緩衝器(比較器)727的「-」輸入。輸入資料DIi[0：3]係饋送至輸入緩衝器727的「+」輸入，輸入緩衝器727之輸出<0：3>係饋送至D-FF 761及763之資料輸入「D」，其分別受到Clk_en1時脈信號及其反向型式之時控。在此範例中，D-FF 763之資料閂鎖操作自D-FF 761相位上位移Clk_en1時脈信號之180°。雖裝置具有四位元資料路徑，僅顯示針對單一位元之電路。在真實裝置中電路元件處理資料重複四次。包含位元4、5、6及7之D-FF 761的四位元輸出Din1[0：3]係饋送至選擇器765的「0」輸入。類似地，包含位元0、1、2及3之D-FF 763的四位元輸出Din2[0：3]係饋送至選擇器767的「0」輸入。選擇器765及767根據饋送到選擇器765及767之選擇輸入的「準備」信號執行選擇操作。在此特定範例中，當無ID匹配時，準備信號為邏輯「低」。當有ID匹配時，在資料讀取及資料寫入的情況中，準備信號分別為「高」及「低」。回應於準備信號，來自選擇器765及767之內部選擇的輸出信號Do1[0：3]及Do0[0：3]係分別饋送至選擇器773之「0」及「1」輸入，選擇器773之選擇輸入接收來自時脈I/O電路701之Clk_en2。來自選擇器773之選擇的輸出資料<0：3>係經由輸出緩衝器775提供作為輸出資料DQi[0：3]。
第29D圖顯示第29A圖中所示之選通I/O電路705的細節。參照第29A及29D圖，參考電壓信號SVREF係提供至輸入緩衝器(比較器)737及739的「-」輸入，其之「+」輸入分別接收SCSIi及SDSIi信號。輸入緩衝器737及739之輸出係提供至D-FF 741及781與743及783的D輸入。Clk_en1時脈信號係分別提供至D-FF 741及743的時脈輸入與D-FF 781及783之反向時脈輸入。回應於Clk_en1時脈信號，D-FF 741及743分別輸出iCSI1及iDSI1信號，其被提供至控制電路707。iCSI1及iDSI1信號係分別饋送至選擇器791及793的「0」輸入。從D-FF 781及783分別提供額外的內部命令選通及資料選通輸入信號iSCSI2及iSDSI2至選擇器791及793的「1」輸入。Clk_en2時脈信號係饋送至選擇器791及793的選擇輸入。選擇器791回應於Clk-en2時脈信號而選擇iCSI1信號或iCSI2信號，並且選擇器791之選擇的輸出信號係經由輸出緩衝器751提供作為SCSOi信號。選擇器793回應於Clk-en2時脈信號而選擇iDSI1信號或iDSI2信號，並且選擇器793之選擇的輸出信號係經由輸出緩衝器753提供作為SDSOi信號。
具有記憶體核心電路707之控制電路與第18B圖的具有相同結構。
參照第29A至29D圖，在寫入操作(準備信號為邏輯「0」)中，來自D-FF761及763的閂鎖資料(Din1[0：3](亦即位元4、5、6及7)及Din2(0：3](亦即位元0、1、2及3))係寫入寫入暫存器795中。在ID匹配後，提供8位元的寫入資料(位元0至7)至控制電路707以將寫入資料儲存在包括於其中之核心單元中。在正常操作的讀取模式中(準備信號為邏輯「1」)，在ID匹配後，控制電路707存取其中之資料儲存元件並讀取資料，並將讀取資料寫入讀取暫存器797中。由選擇器765及767分別選擇寫入資料(Rout1[0：3](位元4、5、6及7)及Rout2(0：3](位元0、1、2及3))，並最終提供輸出資料DQi[0：3]至下一記憶體裝置。在讀取操作中，來自D-FF 761及763的閂鎖資料(Din1[0：3](亦即位元4、5、6及7)及Din2[0：3](亦即位元0、1、2及3))並不寫入寫入暫存器795中。因此，並不提供8位元的寫入資料(位元0至7)至控制電路707。第30圖顯示第29A至29D之裝置的各種信號。第30圖描繪在混合式同步時脈結構中之邊緣對準時脈的情況中的致能PLL裝置操作。由「高」PLL_EN信號致能PLL。
參照第29A至29D及30圖，當由邏輯「高」位準電壓Vdd提供PLL_EN信號，PLL 713開始產生內部相位位移之時脈信號，且使用其中之一(90°相位位移時脈信號Clk90)來閂鎖在資料輸入側之輸入資料，其為包括資料I/O電路703之D-FF 761及763的電路。與資料邊緣對準之時脈信號若無時脈相位位移沒有設定時間餘裕，因此需將90°相位位移時脈信號提供給每一輸入閂鎖器，如第29C及29D圖中所示。在此情況中，輸入資料(DQi、SCSOi及SDSOi)及SCLKIi及/SCLKIi信號間的相位差極為重要，因而使用延遲的時脈「Clk_dly」來發送輸出資料，以當時脈與輸入資料抵達下一裝置的輸入閂鎖級時給予下一裝置時間餘裕。各MCP之最後構件(或裝置)之SCLKOi及/SCLKOi信號係饋送至其他MCP，同時相同MCP中之第一構件(或裝置)的輸出時脈以進入相同MCP中之共同時控方式連接至其他構件。
在PLL_EN信號為邏輯「低」(Vss)的情況中，禁能PLL 713並使用參考時脈信號Ref_clk來閂鎖輸入資料並傳送輸出資料至具有邊緣對準時控之下一構件。當匹配時脈與輸出資料間的延遲時，獲得時脈與輸出資料的邊緣對準。在下一構件，由SCLKOi及/SCLKOi信號以兩構件間之一週期延遲捕捉輸入資料，如第31圖中所示。第31圖顯示裝置之各種信號。第31圖描繪在混合式同步時脈結構中邊緣對準時脈情況的禁能PLL裝置之操作。由「低」PLL_EN信號禁能PLL。使用混合時控，可減少來自PLL之耗電量並以MCP及分組裝置其提供高速操作。實施完全來源同步時脈結構之第二替代例沒有混合式同步時控。
由於僅有來源同步時脈結構，有減少來自PLL之耗電量的方法。使用交替PLL開及關(或關及開)操作，可達成資料捕捉及傳送。在此情況中，僅考慮來源同步時脈結構，使得可比其他前兩種情況獲得完全速度性能。並且，另一優點為其可應用至所有分組連結系統，包括環型連結系統，不限於MCP。針對單一構件封裝，可無類似前兩情況之限制下應用此技術。
第32圖描繪具有完全來源同步時脈結構之系統的範例。在所示範例中，系統包括14個裝置799-1至799-14，各具有一PLL。每一個裝置具有保持二元碼的相關ID之ID暫存器。在此特定範例中，ID為四位元之二元數字。由於無ID分配至裝置799-1至799-14，其之ID暫存器保持初始ID(亦即「0000」)。根據初始ID的LSB(亦即「0」)各裝置之PLL_EN信號為邏輯「高」。因此，所有裝置的PLL皆為致能(「開啟」)。第33A圖顯示具有完全來源同步時脈結構之串聯連接之複數裝置的範例，該時脈結構在邊緣對準時脈及中央對準時脈間交替。在此特定範例中，系統使用與資料邊緣對準之時脈。參照第33A圖，在初始模式中，裝置799-1至799-14分別分配有ID數字「0000」至「1101」。根據分配給裝置之ID的LSB，各裝置之PLL_EN信號為邏輯「高」或邏輯「低」。在第33A圖中所示的特定範例中，第一、第三...裝置的LSB為「0」且其PLL_EN信號為邏輯「高」。第二、第四...裝置的LSB為「1」且其PLL_EN信號為邏輯「低」。
第33B圖顯示具有完全來源同步時脈結構之串聯連接之複數裝置的另一範例，該時脈結構在中央對準時脈及邊緣對準時脈間交替。在此特定範例中，系統使用與資料中央對準之時脈。參照第33B圖，在初始模式中，裝置799-1至799-14分別分配有ID數字「0000」至「1101」。根據分配給裝置之ID的LSB，各裝置之PLL_EN信號為邏輯「低」或邏輯「高」。在此特定範例中，第一、第三...裝置的PLL_EN信號為邏輯「低」。第二、第四...裝置的PLL_EN信號為邏輯「高」。在第32、33A及33B圖中所示的每一系統中，裝置數量N為14(偶數)，但串聯連接之裝置的數量不限於此。亦顯示在第33A及33B圖中，致能(開啟)N/2裝置並禁能(關閉)其他N/2裝置。
第34A圖顯示具有完全來源同步時控介面的裝置之一。參照第34A圖，裝置包括包括PLL之時脈I/O電路801、資料I/O電路803、選通I/O電路805及具有記憶體核心電路之控制電路807。時脈I/O電路801接收SCLKIi、/SCLKIi信號並輸出SCLKOi、/SCLKOi信號。時脈I/O電路801提供兩內部產生時脈信號Clk_in1及Clk_in2(此後分別稱為「Clk_in1時脈信號及Clk_in2時脈信號」至資料I/O電路803及選通I/O電路805。提供參考時脈信號SVREF至資料I/O電路803及選通I/O電路805。資料I/O電路803接收輸入資料DIi[0：3]並提供輸出資料DQi[0：3]。選通I/O電路805接收SCSIi與SDSIi信號並輸出SCSOi及SDSOi信號。控制電路807提供讀取資料至資料I/O電路803。控制電路807從選通I/O電路805接收內部命令選通輸入信號iCSI1及內部資料選通輸入信號iDSI1，並從資料I/O電路803接收待寫入之資料。控制電路807提供讀取資料致資料I/O電路803。控制電路807提供PLL_EN信號至時脈I/O電路801、資料I/O電路803及選通I/O電路805。並且，控制電路807提供ID分配完成信號至時脈I/O電路801。
第34B圖顯示顯示在第34A圖中之具有記憶體核心電路之控制電路807。參照第34A及34B圖，在初始模式中ID分配電路371執行ID分配及ID計算。輸入ID的數字(IDi)係暫存於ID暫存器372中。由裝置i提供計算結果之數字(亦即ID+1)作為至下一裝置的輸出IDo。ID暫存器372保持分配到的ID。
ID暫存器372提供代表分配到之IDi的最小有效位元(LSB)之邏輯狀態的一位元信號374至反向器376，其之反向的輸出信號輸出作為PLL_EN信號。因此，回應於分配IDi之LSB的「0」或「1」，PLL_EN信號具有邏輯狀態「高」或「低」。並且，ID分配電路371在ID分配完成後輸出ID分配完成信號379。在初始模式中，先重設ID暫存器372並且所有ID暫存器372之LSB為「0」。因此，PLL_EN信號為邏輯「高」且所有裝置的PLL為致能(開啟)，如第32圖中所示。在暫存ID後，回應於偶數ID的LSB，PLL_EN信號為邏輯「高」且回應於奇數ID的LSB，PLL_EN信號為邏輯「低」。回應於「高」PLL_EN信號，第一、第三、第五...裝置之PLL為致能(開啟)，且回應於「低」PLL_EN信號，第二、第四、...裝置之PLL為禁能(關閉)，如第33A圖中所示。
之後，在正常模式中，具有如第6圖中所示之格式的命令係饋送至ID匹配判斷器373及命令解譯器375。ID匹配判斷器373判斷輸入ID數字是否匹配ID暫存器372中所保持的分配ID，且若它們匹配，提供邏輯「高」ID匹配信號。若無匹配，ID匹配信號為邏輯「低」。回應於「高」ID匹配信號，包括OP碼解碼器之命令解譯器375解碼包含在輸入命令中之OP碼並提供解譯的命令(如寫入或讀取)。回應於解譯命令及ID匹配信號，模式信號產生器377提供「準備」信號。在此特定範例中，當無ID匹配時準備信號為邏輯「低」，且當有ID匹配及OP碼為「讀取」(亦即命令為資料讀取命令)時邏輯「高」。回應於解譯命令，例如，寫入資料置具有資料貯存或記憶體元件(未圖示)之記憶體核心電路378或從其讀取資料。記憶體核心電路378從選通I/O電路805接收內部命令選通輸入信號iCSI1及內部資料選通輸入信號iDSI1。
第34C圖顯示顯示在第34A圖中之時脈I/O電路801。參照第34A及34C圖，提供PLL_EN信號至PLL 813。SCLKIi及/SCLKIi信號係饋送至輸入緩衝器811的「+」及「-」輸入，輸入緩衝器811則提供參考時脈信號Ref_clk至PLL 813的參考時脈輸入「Ref_clk輸入」。PLL 813包括振盪器，並經由緩衝器緩衝器814-1、814-2、814-3及814-4分別提供對照於參考時脈信號Ref_clk為90°、180°、270°及360°相位位移的四個時脈信號。由Clk90、Clk180、Clk270及Clk360參照之這四個相位位移的時脈信號此後分別稱為「Clk90信號」、「Clk180信號」、「Clk270信號」及「Clk360信號」。Clk360信號係饋送至PLL 813之振盪輸入「Osc_loop輸入」。Clk360信號、參考時脈信號Ref_clk及PLL_EN信號係分別饋送至選擇器817之「1」、「0」及選擇輸入，選擇器718之輸出信號係饋送至選擇器819及820的選擇輸入。
選擇器819之「0」及「1」輸入分別接收邏輯「0」及「1」信號。選擇器820的「0」及「1」輸入分別接收邏輯「1」及「0」信號。選擇器819之輸出信號係經由輸出緩衝器821提供作為SCLKOi信號。類似地，選擇器820之輸出信號係經由輸出緩衝器8213供作為/SCLKOi信號。SCLKOi及/SCLKOi信號因此為180°異相之互補差動時脈信號。
ID分配完成信號379及PLL_EN信號係饋送至及(AND)閘853，其之邏輯輸出信號係饋送至選擇器815的選擇輸入。參考時脈信號Ref_clk及Clk80信號係分別饋送至選擇器815的「0」及「1」輸入，其之選擇的輸出信號係提供作為Clk_in1時脈信號。並且，PLL信號係饋送至選擇器824的選擇輸入，「1」及「0」輸入分別接收接收Clk270信號及參考時脈信號Ref_clk。選擇器824的選擇輸出信號係提供作為Clk_in2時脈信號。
第34D圖顯示第34A圖中所示之資料I/O電路803的細節。參照第34A及34D圖，參考電壓信號SVREF係提供至輸入緩衝器825的「-」輸入。輸入資料DIi[0：3]係饋送至輸入緩衝器825的「+」輸入，輸入緩衝器825之輸出資料<0：3>係饋送至D-FF 861及863之資料輸入「D」，其分別受到Clk_in1時脈信號之正及負邊緣的時控，以捕捉DDR資料。雖裝置具有四位元資料路徑，僅顯示針對單一位元之電路。在真實裝置中電路元件處理資料重複四次。包含位元4、5、6及7之D-FF 861的四位元輸出Din1[0：3]係饋送至選擇器865的「0」輸入。類似地，包含位元0、1、2及3之D-FF 863的四位元輸出Din2[0：3]係饋送至選擇器867的「0」輸入。選擇器865及867根據饋送到選擇器865及867之選擇輸入的「準備」信號來執行選擇操作。來自選擇器865及867之選擇的輸出信號係分別饋送至D-FF 881及883之資料輸入，其受到Clk_in1之負及正邊緣時控，以供內部資料閂鎖操作。
來自選擇器865之內部選擇輸出資料Do1[0：3]及D-FF 881之內部閂鎖輸出資料Do1_d[0：3]係分別饋送至選擇器885之「1」及「0」輸入。來自選擇器867之內部選擇輸出資料Do0[0：3]及D-FF 883之內部閂鎖輸出資料Do0_d[0：3]係分別饋送至選擇器887之「1」及「0」輸入。選擇器885及887之選擇輸入接收PLL_EN信號。選擇器885之選擇輸出信號<0：3>係饋送到選擇器888之「1」輸入，且選擇器887之選擇輸出信號<0：3>係饋送到選擇器888之「0」輸入，選擇器888之選擇輸入接收內部時脈信號Clk_in2。回應於內部時脈信號Clk_in2，選擇器888之選擇輸出資料<0：3>經由輸出緩衝器802提供作為輸出資料DQi[0：3]。
在寫入操作中，來自D-FF 861及863的閂鎖資料(Din1[0：3](亦即位元4、5、6及7)及Din2[0：3](亦即位元0、1、2及3))係提供至寫入暫存器795中。在讀取操作中，具有記憶體核心電路之控制電路807存取其中之資料儲存元件並讀取資料，並將讀取資料寫入讀取暫存器897中。由選擇器865及867分別選擇讀取資料(Rout1[0：3](位元4、5、6及7)及Rout2[0：3](位元0、1、2及3))，並最終提供輸出資料DQi[0：3]至下一記憶體裝置。
第34E圖顯示第34A圖中所示之選通I/O電路805的細節。參照第34A及34E圖，參考電壓信號SVREF係提供至輸入緩衝器(比較器)827及829的「-」輸入。SCSIi及SDSIi信號分別饋送至輸入緩衝器827及829的「+」輸入。緩衝器827之輸出係提供至D-FF 831及835的D輸入。緩衝器829之輸出係提供至D-FF 833及837的D輸入。Clk_in1時脈信號係提供至D-FF 831及833之時脈輸入並且至D-FF 835及837之反向時脈輸入。回應於Clk_in1時脈信號的正邊緣，D-FF 831及833執行閂鎖操作。回應於Clk_in1時脈信號的負邊緣，D-FF 835及837執行閂鎖操作。因此，D-FF 835及837為Clk_in1時脈信號的180°相位位移。D-FF 831及833輸出內部命令選通輸入信號iCSI1(此後稱為「iCSI1信號」)及內部資料選通輸入信號iDSI1(此後稱為「iDSI1信號」)，其被提供至控制電路807。D-FF 835及837輸出另一內部命令選通輸入信號iCSI2(此後稱為「iCSI2信號」)及內部資料選通輸入信號iDSI2(此後稱為「iDSI2信號」)。
iCSI1及iDSI1信號係分別饋送至D-FF 862及864的D輸入，其受到Clk_in1時脈信號的負邊緣時控。iCSI2及iDSI2信號係分別饋送至D-FF 866及868的D輸入，其受到Clk_in1時脈信號的正邊緣時控。來自D-FF 862之iCSI1信號及iCSI1_d輸出信號係饋送至選擇器871之「1」及「0」輸入。來自D-FF 866之iCSI2信號及iCSI2_d輸出信號係饋送至選擇器873之「1」及「0」輸入。來自D-FF 864之iDSI1信號及iDSI1_d輸出信號係饋送至選擇器875之「1」及「0」輸入。來自D-FF 868之iDSI2信號及iDSI2_d輸出信號係饋送至選擇器877之「1」及「0」輸入。PLL_EN信號係饋送至選擇器871、873、875及877之選擇輸入。選擇器871及873之選擇輸出信號係分別饋送至選擇器891的「1」及「0」輸入。選擇器875及877之選擇輸出信號係分別饋送至選擇器893的「1」及「0」輸入。Clk_in2時脈信號係饋送至選擇器891及893之選擇輸入。來自選擇器891之選擇的輸出信號經由輸出緩衝器843提供作為SCSOi信號。來自選擇器893之選擇的輸出信號經由輸出緩衝器851提供作為SDSOi信號。
第35A圖顯示第34A至34E圖中所示之裝置的各種信號。參照第34A至34E及35A圖，在分配ID之LSB為「0」的情況中，來自ID暫存器372之輸出信號374為邏輯「低」且反向器376之輸出信號為「高」，造成PLL_EN信號為邏輯「高」。在分配ID之LSB為「1」的情況中，來自ID暫存器372之輸出信號374為邏輯「高」且PLL_EN信號為邏輯「低」。回應於具有邏輯「高」或「低」之PLL_EN信號，PLL 813為禁能或致能。
在分配裝置ID前，所有記憶體構件具有「0000」ID數字作為預設值。因此，所有構件(或裝置)的所有PLL為致能且其以如第32圖中所示之所有PLL為開啟之情形開始ID分配操作。ID的LSB係用來判斷PLL是否為開啟(致能)或關閉(禁能)。若LSB為「0」，則開啟PLL。否則，在LSB等於「1」的情況中，則開閉PLL。在中央對準時控及邊緣對準時控間之切換需在電源啟動(power-up)序列操作有數百週期。然而，其不影響構件操作的真實性能。並且，根據最後裝置ID數字(亦即環型連結之總構件(或裝置)數量)，最後輸出可為與資料邊緣對準的資料或與資料中央對準的資料。
在電源啟動序列期間，對具有致能PLL之各裝置自動執行裝置位址(DA)或裝置識別符(ID)分配操作。因此，針對此操作，即使所有構件中的PLL為開啟，各構件之輸入側具有參考時脈信號Ref_clk，而非如第34C圖中所示般因ID分配完成信號379的邏輯零狀態有90°相位位移時脈信號。由於輸入資料已經有來自記憶體控制器之與資料中央對準的時脈且前一構件(或裝置)產生與資料中央對準的時脈。此例外僅發生在ID分配前。這係由ID分配完成信號379所控制。若其為「低」，其將致能連接至「Ref_c1k」的「0」輸入。若其為「高」，其將致能連接至90°相位位移時脈的「1」輸入。需控制記憶體控制器中之中央對準時脈及邊緣對準時脈間的時序關係以支援此來源同步方式。比較全部開啟的PLL之情況，此提供50%耗電量的減少，當與全部開啟的PLL之情況相比時。記憶體控制器中之中央對準時脈及邊緣對準時脈間的控制之範例係揭露在2008年11月28日申請之美國專利申請案12/325,074中。
第36A圖顯示在第34A圖中之具有記憶體核心電路之控制電路807的另一範例。參照第34A及36A圖，在初始模式中ID分配電路391執行ID分配及ID計算。輸入ID的數字(IDi)係暫存於ID暫存器392中。由裝置i提供計算結果之數字(亦即ID+1)作為至下一裝置的輸出IDo。ID暫存器392保持分配到的ID。
ID暫存器392提供代表分配到之IDi的最小有效位元(LSB)之邏輯狀態的一位元信號394至反向器396，其之反向的輸出信號係提供至反及(NAND)閘395。ID分配電路391提供ID分配完成信號399至NAND閘395，其之邏輯輸出信號係提供作為PLL_EN信號。PLL_EN信號及ID分配完成信號399係饋送至AND閘853。並且，PLL_EN信號係饋送至PLL 813、AND閘853及選擇器817與824。
之後，在正常操作中，第36A圖中所示的控制電路執行與第34B圖中所示之控制電路807類似的操作。第37A圖為第34A、34C至34E及36圖中所示之裝置的時序圖。第37B圖為具有禁能PLL之第34A、34C至34E及36圖中所示之裝置的時序圖。
參照第34A、34C至34E、37A及37B圖，當PLL 813為開啟，則藉由輸入級中的90°相位位移時脈閂鎖輸入資料。輸出信號，如SCSOi及SDSOi信號及DQi[0：3]以90°相位差與中央時脈對準。藉由此位移時脈，下一裝置可捕捉輸入資料而無需自PLL之任何時脈相位改變。這即是為何交替PLL開啟(致能)及關閉(禁能)在完全來源同步時脈結構中為可行之原因。
在具有第34A至34E、36A及36B圖中所示之裝置的系統中，從具有禁能的PLL之裝置提供邊緣對準輸出資料，並將其在與連接至前一裝置的具有致能PLL之下一裝置中重新對準。在所提出的完全來源同步時脈結構中重複兩種時序關係(如第35A及35B與37A及37B圖中所示)。
例如，在具有控制器及連接的複數裝置之系統中，以同步方法時控裝置，如來源同步方法。來源同步時脈結構可提供比共同來源同步時脈結構更高頻率操作範圍，如超過800 MHz，若良好控制PLL抖動及相位誤差。有鑑於此，將在具有串聯連接記憶體之系統中採用來源同步時脈結構以提供較高資料讀取與寫入範圍及頻寬。
若例如良好地設計一時脈系統並良好控制PLL抖動及相位誤差，此時脈系統可允許比共同來源時脈信號之操作範圍更高的頻率操作範圍。
第38圖顯示具有記憶體控制器1410及串聯連接的複數裝置之系統的另一範例。在2007年2月16日申請之名稱為「非依電性記憶體系統(Non-Volatile Memory System)」的美國臨時專利申請案60/902,003以及國際專利公開案WO/2008/109981(2008年9月18日)中更詳細說明來源同步時脈方法的範例。系統包括串聯連接之複數(N)裝置1420-1、1420-1...1420-N，N為大於一之整數。
在第38圖中所示之特定範例中，記憶體控制器1410具有針對資料/位址/命令的資料出連結DOC[0：7]、命令選通輸出連結CSOC、資料選通輸出連結DSOC、晶片致能輸出連結/CEC、參考電壓連結VREF及重設輸出連結/RSTC。並且，記憶體控制器1410具有資一對時脈輸出連結CKOC及/CKOC。各裝置具有資料輸入D、命令選通輸入CSI、資料選通輸入DSI、重設輸入/RST、晶片致能輸入/CE及一對時脈輸入CK及/CK。並且，各裝置具有資料輸出Q、命令選通輸出CSO及資料選通輸出DSO。一裝置的資料輸出Q、命令選通輸出CSO及資料選通輸出DSO分別耦合至下一裝置的資料輸入D、命令選通輸入CSI及資料選通輸入DSI。裝置1420-1至1420-N從記憶體控制器1410以平行方式接收晶片致能信號「/CE」、重設信號「/RST」及參考電壓「Vref」。以序列資料或平行資料的方式來提供並傳送資料。
記憶體控制器1410之資料輸出DOC[0：7]提供輸入資料DI1[0：7]至第一裝置1420-1的資料輸入D。第一裝置1420-1提供輸出資料DO1[0：7]至第二裝置1420-2。第二裝置1420-2接收從第一裝置1420-1所傳送的輸出資料DO1[0：7]做為其之輸入資料DI2[0：7]。其他裝置的每一個執行相同功能。一裝置之命令選通輸入CSI及資料選通輸入DSI分別接收CSI信號及DSI信號。並且，一裝置之命令選通輸出CSO及資料選通輸出DSO分別傳送CSO信號及DSO信號至下一裝置。由各裝置中的命令選通輸入及資料選通輸入來控制資料傳輸。各裝置提供CSI信號及DSI信號之延遲的型式(即CSO信號及DSO信號)至下一裝置。回應於時脈信號CK及/CK，執行資料、CSI及DSI之傳輸。在美國專利申請公開案2007/0076502(2007年4月5日)及國際專利公開案WO/2007/036048中提供具有串聯連接之裝置的架構之範例細節。在國際專利公開案WO/2008/067652及WO/2008/022454中提供具有串聯連接之裝置的架構之其他範例細節。
最後裝置(記憶體裝置1420-N)分別提供輸出資料DO[0：7]、命令選通輸出CSO、資料選通輸出DSO及一對輸出時脈信號CKO及/CKO至記憶體控制器1410之個別的接收連結DIC、CSIC、DSIC、CKIC及/CKIC。第39圖顯示包括串聯連接的複數裝置之來源同步時脈系統的範例。系統包括控制器(未圖示)，產生控制器輸出信號1510及串聯複數裝置1520-1、1520-2、...、1520-N，N為整數。在第39圖的範例中，各裝置1520-1、1520-2、...、1520-N包含PLL 1522作為時脈重塑型器。在第39圖中，所有裝置的PLL 1522在裝置識別符(ID)分配前為開啟。PLL 1522重塑時脈形狀，無論輸入之時脈種類為何，使得各裝置產生其自己的時脈。PLL 1522使各裝置1520-1、1520-2、...、1520-N能夠發送較清楚或較佳的時脈信號至下一裝置。使用產生的時脈信號，使輸出同步化成外出信號1530並發送至控制。由裝置的內部PLL 1522控制所有輸入及輸出。
被第一裝置1520-1視為進入信號之控制器輸出信號1510係傳送置串聯連接記憶體裝置之第一裝置1520-1。差動時脈(CK及/CK)用來製造待輸入到PLL 1522之內部參考時脈。接著提供90°相位位移時脈，並連同相位位移時脈之工作週期校正。接著以從控制器已中央對準之輸入時脈來捕捉資料，以在輸入級中執行資料捕捉而無由PLL之額外資料或時脈重塑型。PLL 1522用來重新產生內部時脈以提供自輸入時脈CK及/CK的90°時脈位移之外出資料。因此，在來源同步時脈系統上之所有裝置產生與輸出資料中央對準的時脈。
在第一裝置1520-1中的PLL 1522產生時脈並發送其至第二裝置1520-2。第一裝置1520-1之讀取結果(若在資料讀取操作中)或進入資料的傳遞經過(若為傳輸操作)係傳送至第二裝置1520-2，連同90°位移的時脈輸出。第二裝置1520-2接收輸入時脈並亦根據從第一裝置1520-1接收到之輸入時脈來產生新的時脈。例如，第二裝置1520-2可接收從第一裝置1520-1傳遞經過之資料，或第一裝置之讀取結果，連同與進入資料中央對準之時脈。藉由此流程，資料從第一裝置1520-1傳遞至最後裝置1520-N，以從複數串聯連接記憶體裝置提供外出資料1530，其被控制器視為控制器輸入資料。
使用重塑型之時脈信號，使外出信號1530中之輸出同步化並發送至控制器。在此情況中，亦發送時脈，以判斷哪一點為有效輸出點。在一組串聯連接記憶體裝置之輸入及輸出的CK及CKO信號的相位不同。即使使用PLL頻率相同，頻率不改變。在此範例中，PLL僅作為相位位移器。在第39圖的範例中，發送或返還CKO及/CKO信號至控制器，連同DO信號。在另一範例中，可將DO發送至另一控制器。不像平行時控，輸出即時脈信號與輸入端無關。
若無PLL 1522，時脈係提供至簡單的驅動器，且可在數個連接裝置之輸出變更或扭曲工作週期。事實上，在大量連接裝置的情況下，時脈可能會降級而變成穩定信號。隨著雙資料率(DDR)逐漸受到歡迎，工作週期變得重要，且可甚至為關鍵。使用PLL的一項缺點為較高的耗電量。即使具有低功率PLL之裝置仍比無PLL之裝置耗費更多電源。然而，需要PLL來確保高頻操作。例如，PLL可貢獻約記憶體裝置之總耗電量的10%。假設裝置使用25 mW，PLL則佔了2.5 mW。在具有10個裝置的系統中，PLL造成的總耗電量與整個裝置之耗電量相同。因此，本發明之實施例允許在相同耗電量臨限值內使用較多數量的裝置。
本發明之實施例包括記憶體控制器，可在如第38或39圖中之系統中的來源同步時控方法背景中實施。在此種系統的一些實施例中，在初始設定及組態階段後，在操作期間僅開啟每第二個裝置的PLL。根據本發明之一實施例，PLL之最大50%為操作中，可節省電源同時確保高頻操作。例如，在具有3個串聯裝置之系統中，其中一裝置關閉且2裝置開啟之一實施例節省一些電源。在另一實施例中，具有2裝置關閉且1裝置開啟比具有交替裝置關閉之PLL的類似配置節省更多電源。在許多其他情況中，當每一交替裝置為關閉時約關閉裝置之50%。
在開啟及關閉交替的PLL之前，需開啟每一PLL，如第39圖中所示，其描繪在操作實施前組態相位期間的裝置PLL。這是在ID分配前的狀態，由於在此時尚不知道哪些裝置為奇數裝置，且那些為偶數裝置。所有裝置ID皆初始設定成0000。因此，在預先ID分配狀態中，所有裝置具有0000的ID並且每一裝置的PLL為開啟，如第39圖中所示。在國際專利公開案WO/2007/109886(2007年10月4日)、WO/2007/134444(2007年11月29日)、WO/2008/074126(2008年6月26日)中揭露串聯連接裝置中之ID分配之範例。
在ID產生期間，即使各記憶體裝置具有獨特的ID數字，其不影響中央對準時脈之時脈形狀，直到最後裝置發送其ID至控制器。在各記憶體裝置及控制器中考量到一些固定的時間潛伏以避免時脈與資料操作的故障。因此，在ID分配期間無時脈重塑型。即使在分配ID至各記憶體裝置後所有裝置仍為致能。在從最後裝置取得最後ID數字後，若控制器應改變其時脈的話，控制器開始重新塑造時脈之形狀。在ID分配及時脈重塑型之間，有足夠的時間以防止故障。藉由此額外等待時間，不會有時脈與資料間之關係的突然改變所造成的故障。雖在初始設定階段開啟具有PLL的所有裝置，如第39圖中所示，與裝置之整體操作時間相比，此設定為小。在一範例中，整體時間的少於1至5%係花在設定階段中。就算在電源頻繁地開啟與關閉的情況中，設定階段耗電量也只是小問題。
第40A及40B圖顯示兩種不同操作實行例中之交替PLL開啟控制。根據交替PLL開啟控制的一些範例，可在電源開啟操作後節省約50%的PLL耗電量。電源開啟操作包括例如串聯連接記憶體裝置之ID產生或分配。針對第一種情況(第40A圖)及第二種情況(第40B圖)傳送不同的時脈。第40A圖描繪當分配至裝置之ID的最小有效位元(LSB)為「0」時，此裝置(偶數裝置)之PLL為開啟。第40B圖描繪當分配ID 的 LSB為「1」時，此裝置(奇數裝置)之PLL為開啟。在第40A及40B圖中所示的特定範例中，分配至各裝置之裝置ID為二元碼。在第40A圖中，複數裝置1620-1、1620-2、1620-3、1620-4、...、1620-N為串聯式連接。奇數裝置1620-1、1620-3...具有開啟之PLL 1622，同時偶數裝置1620-2、1620-4...具有關閉之PLL 1632。當具有偶數ID數字(「0000」、「0010」...)之裝置的PLL 1622為開啟時，將發送與資料中央對準的時脈至下一裝置。當具有奇數ID數字(「0001」、「0001」...)之裝置的PLL 1632為關閉時，將發送與資料邊緣對準的時脈至下一裝置。在第40B圖中，奇數裝置1640-1、1640-3...具有關閉之PLL 1642，同時偶數裝置1640-2、1640-4...具有開啟之PLL 1652。在此情況中，當具有偶數ID數字(「0000」、「0010」...)之裝置的PLL 1642為關閉時，將發送與資料邊緣對準的時脈至下一裝置。並且，當具有奇數ID數字(「0001」、「0001」...)之裝置的PLL 1652為開啟時，將發送與資料中央對準的時脈至下一裝置。
根據交替PLL控制方式，記憶體控制器將根據在任何正常操作開始前會發生的偵測來預期不同之時脈與資料時序關係。
第41A圖顯示與串聯連接裝置中之最後裝置的ID數字的時脈對準判斷之範例的流程圖，如針對與第40A圖相關描述的情況1或第一情況。在步驟1711中，重設所有裝置的狀態。所有裝置之PLL如第39圖中所示般為開啟。在步驟1712中，從記憶體控制器發送一與資料中央對準的時脈，並在記憶體控制器接收一與資料中央對準的時脈，如來自最後記憶體體構件(最後裝置1620-N)。在步驟1713中，分配獨特的識別符或ID給串聯連接裝置1620-1至1620-N中的各個裝置。例如，可序列式分配裝置ID。在步驟1714中，記憶體控制器接收分配給最後裝置1620-N的ID數字。在步驟1715中，記憶體控制器判斷最後裝置之ID數字的最小有效位元(LSB)是否為「1」。
如第41A圖中之步驟1716中所示，若最後裝置的ID之LSB為「1」(如「1101」(奇數ID)：步驟1715的「是」)，則從記憶體控制器提供與資料邊緣對準之時脈，並且從最後裝置1620-N提供與資料邊緣對準之時脈至記憶體控制器。在步驟1717中，若最後裝置的ID之LSB為「0」(如「1100」(偶數ID)：步驟1715的「否」)，則從記憶體控制器提供與資料邊緣對準之時脈至第一裝置1620-1，並且從最後裝置(如分配有ID「1100」的裝置)提供與資料中央對準之時脈至記憶體控制器。
第41B圖顯示與串聯連接裝置中之最後裝置的ID數字的時脈對準判斷之另一範例的流程圖，如針對與第40A圖相關描述的情況2或第二情況。在步驟1721中，重設所有裝置的狀態。所有裝置之PLL如第39圖中所示般為開啟。在步驟1722中，從記憶體控制器發送一與資料中央對準的時脈至第一裝置1640-1，並在控制器接收一與資料中央對準的時脈，如來自記憶體體構件(最後裝置1640-N)。在步驟1723中，分配獨特的識別符或ID給串聯連接裝置中的各個裝置。在步驟1724中，記憶體控制器接收分配給最後裝置1640-N的ID數字。在步驟1725中，記憶體控制器判斷接收之ID數字的LSB是否為「1」。如步驟1726中所示，若最後裝置的ID之LSB為「1」(如「1101」(奇數ID)：步驟1725的「是」)，則從最後裝置1640-N提供與資料中央對準之時脈至記憶體控制器。若接收的ID之LSB為「0」(如「1100」(偶數ID)：步驟1725的「否」)，則從記憶體構件(如ID「1100」的裝置)提供與資料邊緣對準之時脈至記憶體控制器。
在第41B圖之方法中，尤其在步驟1726及1727中，在記憶體控制器中之中央對準時脈之使用為隱含的。當重設ID數字時，在控制器中使用中央對準時脈。一旦分配ID數字給記憶體裝置，此時脈不會改變。第41A圖之流程圖係針對情況1，其中具有偶數LSB(LSB=0)裝置具有開啟的PLL。第41B圖之流程圖係針對情況2，其中具有LSB=1之裝置，PLL=開啟。在各情況中，考量到連接裝置的數量。取決於裝置數量，以及情況，選擇邊緣對準或中央對準時脈。方法中的步驟僅考量分配至串聯連接裝置的最後裝置之ID數字的LSB。有四種不同的情況，且控制器針對不同情況具有不同時脈控制。針對這四種情況僅有兩種不同的操作或輸出情況：邊緣對準或中央對準。
目前較佳之實施例包括針對複數串聯記憶體裝置之PLL(如一開、一關、一開、一關等等)的單一交替開/關型樣。在其他實施例中，可實行其他的型樣，但可能無法提供高頻操作。根據ID分配狀態，各裝置可認定已接收之ID分配命令，且根據裝置之ID數字的LSB，是否開啟或關閉其之PLL。
取決於裝置數量，時脈對準有所不同。在其中偶數LSB之PLL開啟的情況中，且裝置串列包括偶數數量的裝置，最後裝置具有邊緣對準時脈。針對奇數數量的裝置，最後裝置具有中央對準時脈。在其中奇數LSB之PLL開啟的情況中，且裝置串列包括偶數數量的裝置，最後裝置具有中央對準時脈。針對奇數數量的裝置，最後裝置具有邊緣對準時脈。因此，最後時脈對準可依照不同情況而變。
第42圖顯示範例電源開啟序列中之ID產生時序。時序圖描繪在電源開啟序列中相互比照之數個信號的相對狀態，包括VCC/VCCQ、/RST、/CE、Ck、/CK、CSI、DSI及DI。並且，顯示數組信號DSO及DO。在第42圖中所示的特定範例中，N為裝置位址(在此範例中N=30)；「Dev」代表裝置數字且「CTRL」代表控制器。根據本發明之一實施例的記憶體控制器具有判斷應分配哪一種時脈對準的特徵。這係根據交替PLL之哪一種配置(奇數或偶數)為開啟，且根據串聯連接裝置的總數。本發明之實施例控制是否發送中央對準或邊緣對準時脈，並以自動方式進行。
根據本發明之一實施例的記憶體控制器可根據串聯連接記憶體裝置之邏輯組態來判斷要傳送哪種時脈至記憶體並從記憶體接收哪種時脈。本發明之實施例可連同完全來源同步時控方法一起使用，並有交替PLL控制。一些PLL為開啟或關閉，根據其之位置或ID分配。針對此方式需要根據本發明之一實施例的一種新型的記憶體控制器。第43A及43B圖顯示記憶體控制器的一範例之電路圖，具有第一情況(前述與第40A及41A圖相關說明之情況1)之與時脈撓性的資料對準。邏輯組合僅為一範例，使熟悉此技藝人士可輕易製造不同類型之電路組態。針對情況1，控制器應產生與資料邊緣對準之時脈。
參照第43A及43B圖，欲從記憶體控制器提供與資料中央對準之時脈，Clock_out 1901及/Clock_out 1902與Clk360_out 1903同步。DO(命令/位址/資料)1904、CSO(命令選通輸出)1905及DSO(資料選通輸出)1906信號與Clk270_out 1907同步。具有時脈振盪器1911之時脈產生器1910、PLL 1912及複數輸出緩衝器產生時脈信號。由時脈振盪器1911提供內部產生的時脈信號「Clk_src」1913至PLL 1912的參考時脈輸入「Ref_clock」，其則產生複數90°、180°、270°及360°相位位移時脈信號。180°、270°及360°相位位移時脈信號係經由個別的輸出緩衝器提供作為Clk180_out 1909、Clk270_out 1907及Clk360_out 1903。Clk180_out 1909、Clk270_out 1907及Clk360_out 1903與內部產生時脈信號1913同步。Clk360_out 1903及Clk270_out 1907係提供至包括兩個選擇器1981及1982之模式偵測邏輯電路1980，選擇器各具有「0」及「1」輸入及選擇輸入。選擇器1981之「0」及「1」輸入分別接收Clk360_out 1903及Clk270_out 1907。選擇器1982之「1」輸入接收Clk270_out 1907，且選擇器1982之「0」輸入為下拉。選擇器1982之選擇輸入為上拉且因此，總會選擇其之「1」輸入到輸出Clk270_out作為選擇的270時脈信號1983。
控制邏輯電路1924具有各種輸入及輸出連結。控制邏輯電路1924之輸入Icsi中的內部命令選通從D型正反器(D-FF)1939接收信號「icsi」1925中的內部命令選通。類似地，輸入Idsi中的內部資料選通從D-FF 1957接收信號「idsi」1915中的內部資料選通。時脈輸入Iclk接收Clk360_out 1903。控制邏輯電路1924從其「Power_up_seq_done」輸出提供「ID_assignment_status」信號1933，以及從其Oltid輸出提供閂鎖ID信號「latch_ID」1927。「ID_assignment_status」信號1933代表ID分配是否完成或正在進行中的狀態。ID分配狀態係在電源開啟序列中。
「ID_assignment_status」信號1933係饋送至選擇器1981之選擇輸入。來自選擇器1981之選擇的輸出信號係提供至選擇器1921及1922的選擇輸入，選擇器1921及1922各具有「0」及「1」輸入及選擇輸入。分別提供邏輯「0」及「1」信號至選擇器1921之「0」及「1」輸入。分別提供邏輯「1」及「0」信號至選擇器1922之「0」及「1」輸入。選擇器1921及1922的選擇輸入從選擇器1981接收選擇的輸出信號。選擇器1921及1922的選擇輸出信號係經由個別的輸出緩衝器1923及1926提供作為Clock_out 1901及/Clock_out 1902。
Clk360_out 1903亦係提供至命令/位址/資料產生器1928，其則提供位元0至7的八位元資料。偶數位元[0,2,4,6]的四位元及奇數位元[1,3,5,7]的四位元係分別提供至D-FF 1929及1936的資料D輸入。Clk180_out 1909係提供至D-FF 1929的時脈輸入及D-FF 1936的反向時脈輸入。偶數位元[0,2,4,6]及奇數位元[1,3,5,7]係分別閂鎖在D-FF 1929及1936中。D-FF 1929及1936分別提供偶數資料位元「Even_d」及奇數資料位元「Odd_d」至選擇器1937的「1」及「0」輸入。「Odd_d」自「Even_d」180°相位位移。回應於選擇的270時脈信號1983，選擇器1937選擇偶數或奇數資料位元。選擇的資料位元係經由輸出緩衝器1938提供作為DO(命令/位址/資料)1904。
控制邏輯電路1924分別從其輸出CSO_SRC及DSO_SRC提供命令選通輸出及資料選通輸出信號，其連接至命令選通輸出電路1941及資料選通輸出電路1946。回應於Clk360_out 1903之內部產生的命令選通輸出信號係饋送至命令選通輸出電路1941的兩D-FF 1942及1943之D輸入。Clk180_out 1909係提供至D-FF 1942的時脈輸入及D-FF 1943的反向時脈輸入。D-FF 1942及1943的輸出信號分別作為「icso_1」及「icso_2」信號提供至選擇器1944之「1」及「0」輸入。「icso_2」信號與「icso_1」信號為180°相位位移。回應於選擇的270時脈信號1983，選擇器1944選擇「icso_1」及「icso_2」信號之一，且選擇的信號係經由輸出緩衝器1945提供作為CSO 1905。
資料選通輸出電路1946與包括兩D-FF及一選擇器的命令選通輸出電路1941有相同的結構。回應於Clk360_out 1903之內部產生的資料選通輸出信號係從控制邏輯電路1924提供至資料選通輸出電路1946的兩D-FF 1947及1948之D輸入。Clk180_out 1909係提供至D-FF 1947的時脈輸入及D-FF 1948的反向時脈輸入。來自D-FF 1947及1948的「idso_1」及「idso_2」輸出信號係饋送至選擇器1949之「1」及「0」輸入。「idso_2」信號與「idso_1」信號為180°相位位移。回應於選擇的270時脈信號1983，選擇器1949選擇「idso_1」及「idso_2」信號之一，且選擇的信號係經由輸出緩衝器1951提供作為DSO(資料選輸出)1905。
最後(第N個)裝置1420-N(參見第38圖)發送CKO及/CKO信號至記憶體控制器1410。CKO及/CKO信號係提供作為Clock_in 1934及Clock_in# 1935至差動輸入緩衝器1952的「+」及「-」輸入，其則提供參考時脈信號Ref_clk 1953。參考時脈信號1953係饋送至PLL 1970的參考時脈輸入「Ref_clk」及選擇器1960之「0」輸入。PLL 1970輸出相位位移與參考時脈信號1953為90°、180°、270°及360°的四個時脈信號。90°相位時脈信號係經由輸出緩衝器提供作為「Clk90_in」至選擇器1960之「1」輸入。360°相位時脈信號係經由輸出緩衝器提供作為「Clk360_in」至PLL 1970之「Osc_loop Input」。「Latch_ID」信號1927係提供至構件ID暫存器1920，其從資料暫存器1940接收八位元「Idata[0：7]」的內部資料信號1968。構件ID暫存器1920回應於「Latch_ID」信號1927而儲存輸入資料。構件ID暫存器1920輸出其所暫存之ID的最小有效位元(LSB)至AND閘1950，其接收「ID_assignment_status」信號1933。AND閘1950提供邏輯輸出信號至選擇器1960的選擇輸入以選擇參考時脈信號1953或90°相位位移之時脈信號「Clk90_in」。來自選擇器1960的選擇時脈信號1959係提供至D-FF 1939及1957之時脈輸入。
最後(第N個)裝置1420-N(參見第38圖)發送DI信號1931、DSI信號1932及CSI信號1916至記憶體控制器1410。DI信號「資料/位址/命令輸入」1931、DSI信號「資料選通輸入」1932及CSI信號「命令選通輸入」1916至記憶體控制器1410。參考電壓「Vref」1917係在記憶體控制器1410本身中內部產生或從電源產生器(未圖示)外部產生。參考電壓Vref係提供至差動輸入緩衝器1954之「-」輸入，其之「+」輸入接收CSI 1916。輸入緩衝器1954輸出差動緩衝器輸出信號至D-FF 1939的D輸入，其回應於選擇的時脈信號1959而輸出「icsl」信號1925至控制邏輯電路1924。DSI信號1932及參考電壓Vref信號係提供至差動輸入緩衝器1955之「+」及「-」輸入，其之差動輸入緩衝器輸出信號係饋送至D-FF 1957之D輸入。資料信號「D」1931及參考電壓Vref信號係提供至差動輸入緩衝器1956之「+」及「-」輸入，其之差動輸入緩衝器輸出信號1967係饋送至閂鎖器電路1961及1963。電路1961包括串聯連接之四個D-FF 1965-6、1965-4、...、1965-0。D-FF之Q輸出係耦合至下一D-FF的D輸入。類似地，電路1963包括串聯連接之四個D-FF 1965-7、1965-5、...、1965-1。
D-FF 1957之輸出信號係提供作為信號「idsi」1915中之內部資料選通。「idsi」信號1915係提供至控制邏輯電路1924並至具有八個AND閘1958-7、1958-6、...、1958-0之電路1962中之資料選通。來自選擇器1960之選擇的時脈信號1959係提供至D-FF 1965-6、1965-4、...1965-0及D-FF 1965-7、1965-5、...1965-1之反向時脈輸入。來自輸入緩衝器1956的差動輸入緩衝器輸出信號1967回應於選擇的輸入信號1959而饋送至D-FF 1965-6的D輸入並依序傳輸至電路1961中連接的D-FF。並且，來自輸入緩衝器1956差動輸入緩衝器輸出信號1967回應於選擇的輸入信號1959的反向型式而饋送至D-FF 1965-7的D輸入並依序傳輸至電路1963中連接的D-FF。因此，電路1963中之資料傳輸與電路1961的180°相位位移。D-FF 1965-7及1965-6的輸出信號i7及i6係分別饋送至AND閘1958-7及1958-6。類似地，D-FF 1965-5及1965-4、...、1965-1及1965-0的輸出信號係饋送至電路1962中之資料選通之個別的AND閘。AND閘1958-7、1958-6、...、1958-0之每一個接收「idsi」信號1915。AND閘1958-7、1958-6、...、1958-0之每一個的邏輯輸出信號係提供至資料暫存器1940，其輸出內部資料信號「Idata[0：7]」1968。
在獲得串聯連接記憶體裝置上的最後裝置之ID數字前，記憶體控制器不會從最後裝置之輸出埠獲得任何輸入。在傳送初始ID數字(如「0000」)後，記憶體控制器之輸入埠接收輸入資料串流。由DSI(資料選通輸入)之下降邊緣來執行ID分配完成之判斷。
一旦記憶體控制器從串聯連接記憶體裝置之最後裝置獲得ID數字，回應於「Latch_ID」信號1927，ID數字係透過D埠1931儲存在構件ID暫存器1920及資料暫存器1940中，如第43B圖中所示。當正在執行此操作時，亦接收DSI 1932以告知記憶體控制器ID數字之起點與結束點。從DSI信號之下降邊緣，「ID_assignment_status」信號1933根據其中ID數字傳輸至構件ID暫存器1920之一週期的延遲來判斷過渡點。由從D-FF 1957接收「idsi」信號1915之控制邏輯電路1924提供「ID_assignment_status」信號1933。針對記憶體裝置之ID產生，DSI及DSO係用來產生ID數字並傳送ID號碼至下一記憶體裝置。當「ID_assignment_status」信號1933處於高狀態，記憶體控制器認識到ID產生操作的結束，亦即裝置ID分配之完成。
當「ID_assignment_status」信號為低，則所有裝置之PLL為開啟以初始分配ID數字至其所有。當「ID_assignment_status」信號為高，則分配所有ID，且PLL開啟僅施加至奇數或偶數的裝置。因此，這由ID分配狀態信號控制。
在初始狀態中，記憶體控制器不知道判斷串聯受控裝置處於之情況所需的資訊。因此，CKO、/CKO及DO信號係提供至記憶體控制器作為CK、/CK及DI，如第43B圖中所示。在電源開啟前，裝置並未分配到ID數字。在電源開啟後，第一項操作為重設裝置ID使得每一裝置具有零狀態ID(如「0000」)。
如第43B圖中所示，「ID_assignment_status」信號1933及分配給最後記憶體裝置之ID的LSB(儲存於構件ID暫存器1920)皆提供至AND閘1950。回應於AND閘1950之輸出，時脈選擇器1960選擇記憶體控制器將提供之時脈。在第43B圖之範例中，PLL 1970(其為相位位移器及時脈重塑型器)之輸出Clk90_in係連接至時脈選擇器1960之輸入。在一實施例中，元件1960及1970皆可視為時脈組態器之一部分。當AND閘1950偵測到ID分配完成時，如藉由偵測「ID_assignment_status」信號1933為高，輸出為構件ID暫存器1920之LSB。當ID分配未完成時，時脈選擇器1960選擇參考時脈信號Ref_clk 1953。選擇器1960提供選擇的時脈信號1959。在ID分配情況中，在ID產生期間記憶體裝置之所有的PLL為開啟，且來自串聯連接記憶體裝置之最後裝置的來源同步時脈與資料中央對準。如第43A及43B圖中所示，記憶體控制器提供中央對準信號或邊緣對準信號，取決於ID分配是否已完成之偵測。
參照回第43A圖，記憶體控制器包括模式偵測邏輯電路1980，以偵測ID分配是否完成，並回應於偵測而產生時脈信號。在第43A圖的範例中，模式偵測邏輯電路1980回應於模式偵測邏輯偵測到ID分配並未完成而輸出與Clk360_out 1903對準之中央對準時脈。模式偵測邏輯電路1980回應於模式偵測邏輯偵測到ID分配完成而輸出與Clk270_out 1907對準之邊緣對準時脈，且因此系統在正常操作模式中。第44及45圖顯示ID分配(產生)操作期間之時序圖。在揭露中，「/」符號用來代表互補信號(如/clock)。
第46圖顯示根據一範例實施例時脈產生之時序圖，連同與Clock_out及/Clock_out無相位差之同步的控制輸出，如CSO/DSO及DO。藉由「ID_assignment_status」之高狀態，時脈產生路徑選擇器選擇連接至「Clk270_out」之「1」輸入，使得時脈及資料控制與資料(CSO/DSO/DO)之間不會產生相位差。這發生在ID分配後的正常操作期間。在ID分配後的正常操作期間，與資料之輸入時脈對準係以儲存於「構件ID暫存器」之最後構件ID的LSB(最小有效位元)來判斷。若ID之LSB為「0」，時脈及資料控制與資料間的時序關係不會改變。這與第45圖中所示在ID產生前的時序相同，除了「ID_assignment_status」的狀態改變，其之狀態回應於信號中之資料選通而改變。
誠如所見，若串聯連接記憶體裝置之最後裝置具有「0」作為ID之LSB，則意味著最後裝置具有開啟的PLL。第47圖顯示根據一範例實施例與資料中央對準時脈之時序圖，因最後裝置具有開啟的PLL。在一替代情況中，若ID的LSB為「1」，則意味著最後裝置具有關閉的PLL。所以從其產生邊緣對準時脈(參見第40A圖之第一情況)。
如稍早所述，根據本發明之一實施例的記憶體控制器根據交替PLL開/關所用之情況而可有所不同。第43A及43B圖顯示與在此參照為情況1之實行例匹配的記憶體控制器。
第49A及49B圖描繪根據本發明之另一實施例的與在此參照為情況2之實行例匹配的記憶體控制器。第49A及49B圖所示之記憶體控制器的結構與第43A及43B圖的類似。第49A及49B圖中所示之記憶體控制器無模式偵測邏輯電路，並具有額外的反向器2521以將構件ID暫存器2520所提供之ID的LSB反向。在ID產生期間第二情況之時序圖可與第一情況的類似，因為所有記憶體裝置有開啟的PLL(參見第39圖)。
第49A及49B圖之記憶體控制器，匹配情況2之實行例，在ID分配完成與正常操作中皆產生與資料中央對準時脈。在ID分配前，應使用LSB偶數「開啟」的方式，以重設所有ID，因為在重設階段中如情況1般所有PLL為開啟，因此無需煩惱不同操作類型。在情況2中，僅開啟奇數PLL。
參照第49A及49B圖，時脈產生器2510具有時脈振盪器2511及PLL 2512。由時脈振盪器2511提供內部產生的時脈信號「Clk_src」至產生複數90°、180°、270°及360°相位位移時脈信號之PLL 2512的參考時脈輸入「Ref_clk」。180°、270°及360°相位位移時脈信號係經由個別的輸出緩衝器提供作為Clk180_out 2508、Clk270_out 2507及Clk360_out 2503。Clk180_out 2508、Clk270_out 2507及Clk360_out 2503與內部產生時脈信號「Clk_src」同步。Clk360_out 2503係提供至包括兩個選擇器2513及2514之選擇輸入。「0」及「1」邏輯信號係分別饋送至選擇器2513之「0」及「1」輸入以及另一選擇器2514之「1」及「0」輸入。回應於Clk360_out 2503，選擇器2513及2514提供互補輸出信號，其分別經由個別輸出緩出衝器提供作為「Clock out」2501及「Clock out#」2502。
Clk360_out 2503亦係提供至命令/位址/資料產生器2580，其則提供位元0至7的八位元資料。資料的偶數位元[0,2,4,6]係提供至由Clk180_out 2508時控之D-FF。資料的奇數位元[1,3,5,7]係提供至由Clk180_out 2508的反向型式時控之另一D-FF。兩D-FF提供偶數資料位元「Even_d」及奇數資料位元「Odd_d」至選擇器2523之「1」及「0」輸入。「Odd_d」與「Even_d」180°相位位移。回應於Clk270_out 2507，選擇器2523選擇偶數或奇數資料位元。選擇的資料位元係經由輸出緩衝器提供作為DO(命令/位址/資料)2504。
控制邏輯電路2530接收Clk360_out 2503、來自D-FF 2561之「icsi」2534中的內部命令選通及來自D-FF 2563之「idsi」2565中的內部資料選通。控制邏輯電路2530分別從其輸出CSO_SRC及DSO_SRC提供命令選通輸出及資料選通輸出信號，其連接至命令選通輸出電路2541及資料選通輸出電路2551。內部產生之命令選通輸出信號係饋送至命令選通輸出電路2541的兩個D-FF。這兩D-FF由Clk180_out 2508及其反向型式時控，並分別提供作為「icso_1」及「icso_2」的輸出信號至選擇器2524。回應於Clk270_out 2507，選擇器2524選擇「icso_1」及「icso_2」信號之一，且選擇的信號係經由輸出緩衝器提供作為CSO 2505。
內部產生之資料選通輸出信號係從控制邏輯電路2530提供至資料選通輸出電路2551的兩個D-FF。這兩D-FF由Clk180_out 2508及其反向型式時控，並分別提供作為「idso_1」及「idso_2」的輸出信號至選擇器2525。回應於Clk270_out 2507，選擇器2525選擇「idso_1」及「idso_2」信號之一，且選擇的信號係經由輸出緩衝器提供作為DSO(資料選通輸出)2506。
由差動輸入緩衝器比較CSI 2536及參考電壓「Vref」2537。Vref係在記憶體控制器本身中內部產生或從電源產生器(未圖示)外部產生。回應於來自選擇器2560之選擇的時脈信號輸出2559，由D-FF 2561閂鎖差動緩衝器輸出信號。D-FF 2561之輸出信號提供作為「icsi」信號2534至控制邏輯電路2530。
類似地，由差動輸入緩衝器比較DSI信號2532及參考電壓Vref信號，並且回應於來自選擇的時脈信號輸出2559，由D-FF 2563閂鎖差動緩衝器輸出信號。D-FF 2563之輸出信號提供作為「idsi」信號2565至控制邏輯電路2530及具有八個AND閘之電路2590中之資料選通。
並且，由差動輸入緩衝器比較「DI」2531及參考電壓Vref，並提供差動緩衝器輸出信號至兩個資料閂鎖器電路2591及2592，各包括四個串聯連接之D-FF。在每一個資料閂鎖器電路中一D-FF之Q輸出連接至下一D-FF之D輸出。回應於選擇的時脈信號輸出2559，閂鎖並經由兩資料閂鎖器電路2591及2592之每一個中的串聯連接D-FF依序傳輸差動緩衝器輸出信號之資料。電路2592之D-FF回應於選擇的時脈信號輸出2559及其反向型式而執行資料傳輸。因此，電路2592中之資料傳輸與電路2591的有180°相位位移。例如，電路2592中之第一D-FF的輸出信號i7與電路2591中之第一D-FF的輸出信號i6有180°相位位移。輸出信號i7、i6、...及i1係饋送至電路2590中之資料選通的個別AND閘。電路2590中之資料選通的八個AND閘共同接收「idsi」信號2565，且八個AND閘之邏輯輸出信號係提供至資料暫存器2540，其輸出內部資料信號「Idata[0：7]」。
控制邏輯電路2530分別從D-FF 2561及2563在其Icsi輸入接收「icsi」信號2534並在其Idsi輸入接收「idsi」信號2565。控制邏輯電路2530從時脈產生器2510在其Iclk輸入接收Clk360_out 2503。控制邏輯電路2530從其Power_up_seq_done輸出提供「ID_assignment_status」信號2533及從其OItid輸出提供閂鎖ID信號「Latch_ID」。「ID_assignment_status」信號2533代表ID分配完成。
在第49A圖，與第43A圖類似，欲從記憶體控制器提供與資料中央對準時脈，Clock_out 2501及/Clock_out 2502與Clk360_out 2503同步化。此同步化不受到「ID_assignment_status」信號2533狀態的影響。DO(命令/位址/資料)2504、CSO(命令選通輸出)2502及DSO(資料選通輸出)2506信號與Clk270_out 2507同步。時脈產生器2510例如藉由PLL提供信號Clk360_out 2503及Clk270_out 2507。同樣地，時脈同步化不受到「ID_assignment_status」信號2533狀態的影響，與情況1之控制器相反。第49A圖之記憶體控制器不需要如第43A圖之模式偵測邏輯電路1980，因為無論模式如何改變(ID分配模式或正常操作模式)時脈輸出不變。
在第49B圖中，操作與第43B圖類似。一旦記憶體控制器經由D埠2531至資料暫存器2540從串聯連接記憶體裝置之最後裝置獲得ID數字，回應於來自控制邏輯電路2530之「Latch_ID」信號，儲存暫存的ID數字於構件ID暫存器1920中。當正在執行此操作時，亦接收DSI 2532以告知記憶體控制器ID數字之起點與結束點。從DSI信號之下降邊緣，「ID_assignment_status」信號2533根據其中ID數字傳輸至構件ID暫存器2520之一週期的延遲來判斷過渡點。針對記憶體裝置之ID產生，DSI及DSO係用來產生ID數字並傳送ID號碼至下一記憶體裝置。當「ID_assignment_status」信號2533處於高狀態，記憶體控制器認識到ID產生操作的結束。
如第49B圖中所示，「ID_assignment_status」信號2533及最後記憶體裝置之LSB係皆提供至AND閘2550，其操作為比較器。回應於AND閘2550之輸出，操作為時脈組態器之選擇器2560組態將由記憶體控制器提供之時脈。PLL 2570可與選擇器2560通訊。在一實施例中，選擇器2560及PLL 2570皆可視為時脈組態器之一部分。第49B圖之PLL 2570執行如同第43B圖之PLL 1970般之產生相位位移時脈的功能。參考時脈信號「Ref_clk」及90°相位位移的時脈信號「Clk90_in」係饋送至選擇器2560。選擇器2560回應於從AND閘2550之輸出饋送至其選擇輸入之輸入信號而輸出選擇的時脈信號2559。當儲存在構件ID暫存器2520中之ID的LSB為低時，反向器2521之輸出信號為高，且接著AND閘2550偵測到ID分配完成，例如藉由偵測「ID_assignment_status」信號2533為高。回應於AND閘255之「高」輸出信號，選擇器2560選擇Clk90_in作為選擇的時脈信號2559。當ID分配未完成(亦即「ID_assignment_status」信號2533之邏輯狀態為低)時，時脈組態器產生相反的輸出(亦即提供參考時脈信號「Ref_clk」)作為選擇的時脈信號2559。此邏輯判斷預期從最後裝置或記憶體構件接收之時脈對準。
針對情況2，由於第一裝置的PLL為關閉，情況2之自動偵測為可能。針對情況1，若第一裝置的PLL為開啟，必須進行檢查以判斷ID分配是否正在進行中；僅當ID分配完成後才能判斷情況1是否存在。
如上述，控制器可回應於情況1或情況2的偵測而改變信號產生之類型。串聯連接裝置組典型不具有混合的設定；連接的裝置序列中之各裝置有相同的設定。在目前較佳的實施例中，根據情況1或情況2控制所有裝置，但在相同連接的裝置序列中不能有這兩種方式的混合。
典型由使用者做出使用情況1或情況2之決定；控制器簡單地偵測該進行哪一種實行例。控制器可包括這兩種情況之邏輯實行例，但其根據使用者選擇一次僅實行一種情況。
使用者可決定控制器實行例。第43A及43B圖中的實施例及第49A及49B圖中的實施例以耗電量而言為相等。兩種不同的實行例可結合到一個控制器中，或可實行為不同的控制器。使用者根據所用的方法(如奇數PLL開啟或關閉)使用匹配的控制器。控制器必須匹配交替PLL供電之實施例。
正常上，無需即時從一種方法切換到另一種。在電源開啟後，方法已定。選擇可儲存在記憶體中，或可在每次裝置電源開啟時重新進行。然而，在電源開啟時重新分配，所有連接裝置的裝置ID必須重設。主要目的在於減少耗電量。若實行了一實施例，無需切換至另一實施例。
控制器可從各裝置接收或獲取組態資訊，但其僅需最後裝置之組態資訊，因為所有連結裝置會有相同的組態。根據組態資訊，控制器可偵測組態方式，且回應地判斷適當的將發送之時脈信號。
對於這些組態之一中可連接在一起的裝置數量並無限制。已知平行時控方法的一限制為即使裝置以菊鏈連接，由於時脈可驅動性及信號完整性，無法連接無限數量的裝置在一起。根據本發明之一實施例，可連接任何數量的裝置在一起。
根據最後裝置之ID的LSB，以及連接裝置的數量，控制器可判斷組態資訊。控制器可讀取最後裝置之組態以判斷是否為情況1或情況2。
第50圖顯示根據一範例實施例在ID產生後從記憶體控制器之時脈產生的時序圖(輸出信號，第二情況)。針對第二情況，在ID分配後之輸出信號的時序實質上類似ID分配期間的時序，除了「ID_assignment_status」。由於記憶體控制器之輸出信號不受控於ID分配完成之狀態。
在第二情況之ID產生後，具有ID之LSB=0的時序圖(第51圖)與具有ID之LSB=1的時序圖(第48圖)實質上類似。具有ID之LSB=1的第52圖(第二情況)與具有ID之LSB=0的第47圖(第一情況)相同。在第二情況中在ID之LSB反向後進行ID之LSB的多工器控制。差別顯示在第43A及43B圖與第49A及49B圖中。
本發明之實施例可描述成提供記憶體控制器之撓性時脈準控制(與資料中央對準的時脈及與資料邊緣對準的時脈)。使用最後裝置之ID數字，可判斷時脈對準控制。ID分配前與後，以及ID的LSB=0及1可能產生不同的時序圖。邊緣對準方法可使用時脈與資料控制間一樣的延遲路徑。時脈結構可以SDR及DDR介面操作。
在此所述之實施例已參照串聯連接之複數裝置。在串聯連接裝置組中之每一裝置可唯一實體裝置，或可為包括複數平行連接實體裝置之邏輯裝置。串聯連接之堆疊型裝置各分配到一個自己的ID數字，且由不同裝置代表，如第40A及40B圖中所示。
例如，若三個平行連接裝置提供在複數串聯連接裝置的中間，那三個平行連接裝置以根據本發明之一實施例供電或控制PLL方面而言係視為一個邏輯裝置。故可具有平行連接的裝置，但每一組平行連接裝置視為一個邏輯裝置。若需開啟一邏輯裝置(包括複數平行連接裝置)之PLL，則僅需使複數平行連接裝置中之一個PLL開啟。可開啟其他PLL，但會不必要地增加耗電量。
根據本發明之一實施例，交替串聯連接裝置之PLL為開啟，無論裝置為邏輯裝置或實體裝置，且不管裝置的總數量為何。本發明之實施例說明控制裝置連結之方法。
交替PLL供電之開/關/開/關(或關/開/關/開)方法的替代例為可行，但有可能會需要額外的電路。最大頻率可能受限於此種其他方法。例如，若所有PLL除了一個外皆為關閉，系統操作不可行。
使用來源同步發信方式，連結僅從一裝置到另一裝置，其可視為點對點的連結。點對點的連結確保高頻率操作。
此技術可應用於非依電性裝置，如快閃裝置。快閃裝置包括任何種類的快閃裝置，如NAND快閃或NOR快閃。
在上述範例中，裝置為記憶體裝置。記憶體裝置可為依電性或非依電性記憶體的任一者。並且，裝置可為任何半導體裝置，其之操作與時脈信號同步。
使用半導體裝置之電子設備可包括各種電性裝置，如數位靜止及視訊相機、個人數位助理、行動電腦、聲音及音樂設備及手機。
在上述範例中，為了說明簡單，裝置、元件及電路如圖所示般互相連接。在本發明之實際應用中，元件及電路等等可直接互相連接。並且，元件及電路等等可經由裝置或設備操作所需之其他元件及電路等等間接互相連接。因此，在真實組態中，裝置、元件及電路直接或間接互相耦合。
本發明的上述及所示之範例僅意圖作為範例。熟悉此項技藝人士可對特定實施例做出改變、修改及變異而不背離本發明之範疇，其僅由所附之申請專利範圍所界定。
110．．．記憶體控制器
120-1~120-N．．．記憶體裝置
131．．．資料線
133．．．控制線
135．．．共同時脈線
140．．．記憶體系統
142．．．主系統或處理器(主機系統)
144．．．記憶體控制器
145-1~145-N．．．記憶體裝置
147-1．．．第一命令格式
147-2．．．第二命令格式
147-3．．．第三命令格式
147-4．．．第四命令格式
150．．．記憶體控制器
152-1~152-N．．．記憶體裝置
160．．．記憶體控制器
162-1~162-N．．．記憶體裝置
172．．．輸入電路
173．．．輸入信號
174．．．輸出電路
175．．．輸出信號
176．．．時脈電路
178．．．記憶體核心電路
177．．．共同同步時脈信號
210、220．．．記憶體控制器
212-1~212-4．．．記憶體裝置
230．．．時脈來源
260．．．記憶體控制器
262-1~262-N．．．記憶體裝置
282．．．輸入電路
283．．．輸入信號
284．．．輸出電路
285．．．輸出信號
286．．．時脈電路
287．．．輸入來源同步時脈信號
288．．．記憶體核心電路
289．．．輸出來源同步時脈信號
310．．．記憶體控制器
312-1~312-4．．．記憶體裝置
316．．．PLL
371．．．ID分配電路
372．．．ID暫存器
373．．．ID匹配判斷器
375．．．命令解譯器
376．．．反向器
377．．．模式信號產生器
378．．．記憶體核心電路
379．．．ID分配完成信號
391．．．ID分配電路
392．．．ID暫存器
394．．．一位元信號
396．．．反向器
399．．．ID分配完成信號
395．．．反及閘
401．．．時脈I/O電路
403．．．資料I/O電路
405．．．選通I/O電路
407．．．控制電路
411．．．輸入緩衝器
413．．．PLL
414-1~414-4．．．緩衝器
417、419．．．選擇器
421、423．．．輸出緩衝器
425．．．輸入緩衝器
429、472．．．輸入緩衝器
431、433．．．D型正反器
441．．．選擇器
443．．．輸出緩衝器
445、447．．．D型正反器
449．．．選擇器
451．．．輸出緩衝器
461、463、469、471．．．D型正反器
465、467、473．．．選擇器
475．．．輸出緩衝器
481．．．寫入暫存器
483．．．讀取暫存器
491．．．ID分配電路
492．．．ID暫存器
493．．．ID匹配判斷器
495．．．命令解譯器
497．．．模式信號產生器
498．．．記憶體核心電路
510、520．．．記憶體控制器
512-1~512-N．．．記憶體裝置群組
531-1~531-4．．．記憶體裝置
533．．．基底
535．．．絕緣體
537．．．連結墊
541．．．電線
551-1~551-3．．．記憶體裝置
553．．．基底
555．．．矽通孔
561-1~561-N、572-1~572-N、582-1~582-N．．．多晶片封裝
601．．．時脈I/O電路
603．．．資料I/O電路
605．．．選通I/O電路
607．．．控制電路
611．．．輸入緩衝器
613．．．PLL
614-1~614-4．．．緩衝器
617、619、621、623．．．選擇器
625、627．．．輸出緩衝器
629．．．輸入緩衝器
641、643．．．輸入緩衝器
645、647．．．D型正反器
649、651、653、655、657、659．．．D型正反器
661、663、669、671．．．D型正反器
663、665、667、673、677、679、687、689．．．選擇器
675．．．輸出緩衝器
691、693．．．輸出緩衝器
701．．．時脈I/O電路
703．．．資料I/O電路
705．．．選通I/O電路
707．．．控制電路
711．．．輸入緩衝器
713．．．PLL
714-1~714-4．．．緩衝器
715、717、719、720、725．．．選擇器
721、723．．．輸出緩衝器
727．．．輸入緩衝器
737、739．．．輸入緩衝器
741、743、781、783．．．D型正反器
751、753．．．輸出緩衝器
755．．．緩衝器
761、763．．．D型正反器
765、767、773、781、783、791、793．．．選擇器
775．．．輸出緩衝器
795．．．寫入暫存器
797．．．讀取暫存器
799-1~799-14．．．裝置
801．．．時脈I/O電路
803．．．資料I/O電路
805．．．選通I/O電路
807．．．控制電路
811．．．輸入緩衝器
815、817、819、820、824、865、867、871、873、875、877、885、887、888、891．．．選擇器
821、823、843、851、890．．．輸出緩衝器
825、827、829．．．輸入緩衝器
831、833、835、837、861、862、863、864、866、868、881、883．．．D型正反器
853．．．及閘
895．．．寫入暫存器
897．．．讀取暫存器
1410．．．記憶體控制器
1420-1~1420-N．．．記憶體裝置
1510．．．控制器輸出信號
1520-1~1520-N．．．裝置
1522．．．PLL
1530．．．外出信號
1620-1~1620-N．．．裝置
1622、1632．．．PLL
1640-1~1640-N．．．裝置
1642、1652．．．PLL
1911．．．時脈振盪器
1910．．．時脈產生器
1912．．．PLL
1915、1916、1925、1927、1931、1932、1933．．．信號
1920．．．構件ID暫存器
1921、1922、1937、1944、1949、1960、1981．．．選擇器
1923、1926、1938、1945、1951．．．輸出緩衝器
1924．．．控制邏輯電路
1929、1936、1939、1942、1943、1947、1948、19571965-7~1965-0．．．D型正反器
1928．．．命令/位址/資料產生器
1940．．．資料暫存器
1941．．．命令選通輸出電路
1946．．．資料選通輸出電路
1950、1958-7~1958-0．．．及閘
1952、1954、1955、1956．．．差動輸入緩衝器
1953．．．參考時脈信號
1959．．．選擇時脈信號
1961、1963．．．閂鎖電路
1962．．．電路
1967．．．差動輸入緩衝器輸出信號
1968．．．內部資料信號
1970．．．PLL
1980．．．模式偵測邏輯電路
1981、1982．．．選擇器
2510．．．時脈產生器
2511．．．時脈振盪器
2512、2570．．．PLL
2513、2514、2523、2524、2525、2560．．．選擇器
2520．．．構件ID暫存器
2521．．．反向器
2530．．．控制邏輯電路
2533．．．信號
2541．．．命令選通輸出電路
2550．．．及閘
2551．．．資料選通輸出電路
2559．．．時脈信號輸出
2561、2563．．．D型正反器
2565．．．資料暫存器
2580．．．命令/位址/資料產生器
2590．．．電路
2591、2592．．．資料閂鎖器電路
參照附圖討論本發明之實施例，圖中：
第1圖為具有以多點方式連接之複數記憶體裝置的先前技術系統之區塊圖；
第2圖為可應用本發明之實施例的具有快閃記憶體之總體系統的區塊圖；
第3圖為可應用本發明之實施例的串聯連接之複數記憶體裝置之配置的區塊圖；
第4圖為第3圖中所示之裝置的操作之流程圖；
第5A圖為顯示裝置識別符(ID)分配的操作之第3圖之配置的區塊圖；
第5B圖為顯示正常模式操作的第3圖之配置的區塊圖；
第6圖為用於第2圖中所示之配置中的範例命令格式之區塊圖；
第7A圖為單資料率(SDR)操作之時序圖；
第7B圖為雙資料率(DDR)操作之時序圖；
第8A圖為含有共同同步時脈結構的具有串聯連接之複數記憶體裝置之系統的一範例之區塊圖；
第8B圖為含有共同同步時脈結構的具有串聯連接之複數記憶體裝置之系統的另一範例之區塊圖；
第9圖為第8A圖中所示之記憶體裝置之一的區塊圖；
第10A圖為具有記憶體控制器及串聯連接之複數記憶體裝置的系統之一範例的區塊圖；
第10B圖為具有記憶體控制器及串聯連接之複數記憶體裝置的系統之另一範例的區塊圖；
第11圖為第10A及10B圖中所示之兩個裝置的區塊圖；
第12圖為含有具有共同時脈來源之共同同步時脈結構的兩個裝置之區塊圖；
第13圖為含有來源同步時脈結構的具有串聯連接之複數記憶體裝置之系統的區塊圖；
第14圖為第13圖中所示之記憶體裝置之一的區塊圖；
第15圖為含有來源同步時脈結構的具有串聯連接之複數記憶體裝置之系統的區塊圖；
第16圖為第15圖中所示之兩個裝置的區塊圖；
第17圖為具有來源同步時脈結構的兩個裝置之區塊圖；
第18A圖為第15圖中所示之串聯連接裝置之一裝置的區塊圖；
第18B圖為第18A圖中所示之裝置的具有記憶體核心電路之控制電路的區塊圖；
第18C圖為第18A圖中所示之裝置的時脈I/O電路之區塊圖；
第18D圖為第18A圖中所示之裝置的資料I/O電路之區塊圖；
第18E圖為第18A圖中所示之裝置的選通I/O電路之區塊圖；
第19圖為第18A至18E圖中所示之來源同步時脈結構的時序圖；
第20A圖含有來源同步時脈結構及共同同步時脈之具有記憶體控制器及串聯連接之複數記憶體裝置的一系統之區塊圖；
第20B圖為含有來源同步時脈結構及共同同步時脈之具有記憶體控制器及串聯連接之複數記憶體裝置的另一系統之區塊圖；
第21A圖為具有打線接合之多晶片封裝(MCP)的一範例之剖面圖；
第21B圖為具有矽通孔之MCP結構的另一範例之剖面圖；
第22圖為MCP裝置用之具有混合式同步時脈結構的系統之區塊圖；
第23A圖為MCP裝置用之具有交替混合式同步時脈結構的另一系統之區塊圖；
第23B圖為MCP裝置用之具有另一交替混合式同步時脈結構的另一系統之區塊圖；
第24A圖為接收中央對準資料以捕捉輸入資料且隨意地提供中央對準來源同步時脈輸出之一記憶體裝置的區塊圖；
第24B圖為第24A圖中所示的時脈I/O電路之區塊圖；
第24C圖為第24A圖中所示的資料I/O電路之區塊圖；
第24D圖為第24A圖中所示的選通I/O電路之區塊圖；
第25圖為與禁能之鎖相迴路(PLL)操作之第24A
至24D圖中所示之裝置的時序圖；
第26圖為與致能之PLL操作之第24A至24D圖中所示之裝置的時序圖；
第27圖為根據來源同步時脈結構及共同同步時脈之MCP裝置用的具有交替時脈結構之系統的區塊圖；
第28圖為顯示在控制器及第一記憶體裝置之來源同步信號間的關係之時序圖；
第29A圖為能夠使用邊緣對準時脈或中央對準時脈來接收輸入資料的一記憶體裝置之區塊圖；
第29B圖為第29A圖中所示之裝置的時脈I/O電路之區塊圖；
第29C圖為第29A圖中所示之裝置的資料I/O電路之區塊圖；
第29D圖為第29A圖中所示之裝置的選通I/O電路之區塊圖；
第30圖為與致能之PLL操作之第29A至29D圖中所示之裝置的時序圖；
第31圖為與禁能之PLL操作之第29A至29D圖中所示之裝置的時序圖；
第32圖為在ID分配前含有來源同步時脈結構之具有複數裝置的一範例系統之區塊圖；
第33A圖為在ID分配後具有複數裝置的一範例系統之區塊圖；
第33B圖為在ID分配後具有複數裝置的另一範例系統之區塊圖；
第34A圖為與來源同步時脈一起使用之一記憶體裝置的區塊圖；
第34B圖為第34A圖中所示的具有記憶體核心電路之控制電路的區塊圖；
第34C圖為第34A圖中所示的時脈I/O電路之區塊圖；
第34D圖為第34A圖中所示的資料I/O電路之區塊圖；
第34E圖為第34A圖中所示的選通I/O電路之區塊圖；
第35A圖為具有致能PLL的第34A至34E圖中所示之裝置的時序圖；
第35B圖為具有禁能PLL的第34A至34E圖中所示之裝置的時序圖；
第36A圖為第34A圖中所示的具有記憶體核心電路之控制電路的另一範例之區塊圖；
第36B圖為第34A圖中所示的時脈I/O電路之另一範例的區塊圖；
第37A圖為具有致能PLL的第34A、34D至34E、36A及36B圖中所示之裝置的時序圖；
第37B圖為具有禁能PLL的第34A、34D至34E、36A及36B圖中所示之裝置的時序圖；
第38圖顯示具有控制器及以來源同步時控方法串聯連接的複數裝置之系統的另一範例；
第39圖顯示包括串聯連接之複數裝置之來源同步時控系統之一範例；
第40A圖顯示在具有交替PLL開啟控制之串聯連接的裝置中之完全來源同步時控方法的一範例；
第40B圖顯示在具有交替PLL開啟控制之串聯連接的裝置中之完全來源同步時控方法的另一範例；
第41A圖顯示以串聯連接裝置中的最後裝置之ID數字的時脈對準判斷之一範例的流程圖；
第41B圖顯示以串聯連接裝置中的最後裝置之ID數字的時脈對準判斷之另一範例的流程圖
第42圖顯示在範例電源開啟序列中之ID產生的時序；
第43A及43B圖顯示根據本發明之一實施例之一範例記憶體控制器邏輯組態，以支援撓性資料對準；
第44及45圖顯示第43A及43B圖中所示之記憶體控制器的信號之時序圖；
第46圖顯示根據一範例實施例在ID產生後來自記憶體控制器之時脈產生的時序圖；
第47圖顯示根據一範例實施例在ID產生且ID的最小有效位元(LSB)=0之後來自記憶體控制器之時脈產生的時序圖；
第48圖顯示根據一範例實施例在ID產生且ID的LSB=1之後來自記憶體控制器之時脈產生的時序圖；
第49A及49B圖顯示顯示根據本發明之一實施例之記憶體控制器邏輯組態的另一範例，以支援撓性資料對準；
第50圖顯示根據一範例實施例在ID產生後來自記憶體控制器之時脈產生的時序圖；
第51圖顯示根據一範例實施例在ID產生且ID的LSB=0之後來自記憶體控制器之時脈產生的時序圖；以及
第52圖顯示根據一範例實施例在ID產生且ID的LSB=1之後來自記憶體控制器之時脈產生的時序圖。
401．．．時脈I/O電路
403．．．資料I/O電路
405．．．選通I/O電路
407．．．控制電路

Claims (15)

  1. 一種與利用來源同步時控的串聯連接之複數裝置通訊的設備，該些串聯連接裝置的至少一者與獨特的裝置識別符關聯，該設備包含：識別符偵測器，用於偵測與該些串聯連接裝置的該至少一者關聯的該裝置識別符，及根據該偵測的裝置識別符以提供偵測的數量資訊，該識別符偵測器包含位元資訊偵測器，用於偵測包括在該偵測的裝置識別符中的位元之一上的位元內容資訊，該位元資訊偵測器用於包括位元數字判斷器，用於偵測該偵測的裝置識別符之最小有效位元(LSB)為「1」或「0」且提供判斷結果作為該偵測的數量資訊；以及時脈產生器，用於回應於該偵測的數量資訊而產生對準的時脈信號，該對準的時脈信號用於同步化該設備及該些裝置間的通訊。
  2. 如申請專利範圍第1項所述之設備，其中該位元數字判斷器包含：暫存器，用於儲存與該些串聯連接裝置的該至少一者關聯之該裝置識別符的該些位元；以及位元判斷器，用於判斷該暫存之裝置識別符的該最小有效位元是否為「1」或「0」。
  3. 如申請專利範圍第2項所述之設備，進一步包含：模式偵測器，用於接收呈現識別符分配完成之該狀態的信號、判斷該識別符分配是否完成並提供該識別符分配 完成之該狀態至該位元判斷器以判斷該暫存之裝置識別符的該最小有效位元。
  4. 如申請專利範圍第1項所述之設備，其中該時脈產生器回應於裝置識別符分配完成之偵測而產生與資料邊緣對準或中央對準時脈信號，該設備提供用於控制輸入至該裝置並自該裝置輸出之資料的選通信號，該資料與該時脈信號同步傳送。
  5. 如申請專利範圍第2項所述之設備，其中該些串聯連接裝置的該至少一者包含該些串聯連接裝置的最後裝置。
  6. 如申請專利範圍第1項所述之設備，其中該位元資訊偵測器用於偵測包括在該偵測的裝置識別符中的該些位元之一的值。
  7. 一種用於通訊利用來源同步時控的串聯連接之複數裝置的方法，該些串聯連接裝置的至少一者與獨特的裝置識別符關聯，該方法包含：偵測與該些串聯連接裝置的該至少一者關聯的該裝置識別符，以根據該偵測的裝置識別符而提供偵測的數量資訊；偵測包括在該偵測的裝置識別符中的位元之一上的位元內容資訊，包括判斷該偵測的裝置識別符之最小有效位元(LSB)為「1」或「0」且提供判斷結果作為該偵測的數量資訊；以及回應於該偵測的數量資訊而產生對準的時脈信號，該 對準的時脈信號用於同步化與該些裝置的通訊。
  8. 如申請專利範圍第7項所述之方法，其中該判斷步驟包含：接收與該些串聯連接裝置的該至少一者關聯之該裝置識別符的該些位元；以及判斷該接收的裝置識別符的該最小有效位元是否為「1」或「0」以產生判斷結果，回應於該判斷結果而產生與資料邊緣對準或中央對準的時脈信號。
  9. 如申請專利範圍第7項所述之方法，其中該產生步驟包含：產生與資料邊緣對準或中央對準的時脈信號，其中該方法進一步包含：提供用於控制輸入至該裝置並自該裝置輸出之資料的選通信號，該資料與該對準的時脈信號同步傳送。
  10. 如申請專利範圍第8項所述之方法，其中該些串聯連接裝置的該至少一者包含該些串聯連接裝置的最後裝置。
  11. 如申請專利範圍第7項所述之方法，其中偵測位元內容資訊包含偵測包括在該偵測的裝置識別符中的該些位元之一的值。
  12. 一種來源同步時控系統，包含：利用來源同步時控之複數串聯連接裝置，該些串聯連接裝置的至少一者與獨特的裝置識別符關聯；以及組態成與該些串聯連接裝置通訊之控制器，該控制器 包括：識別符偵測器，用於偵測與該些串聯連接裝置的該至少一者關聯的該裝置識別符，及根據該偵測的裝置識別符以提供偵測的數量資訊；該識別符偵測器包含位元資訊偵測器，用於偵測包括在由二元碼代表的該裝置識別符中的位元之一上的位元內容資訊，該位元資訊偵測器用於包括位元數字判斷器，用於偵測該裝置識別符之最小有效位元(LSB)為「1」或「0」且提供判斷結果作為該偵測的數量資訊；以及時脈產生器，用於回應於該偵測的數量資訊而產生對準的時脈信號，該對準的時脈信號用於同步化該控制器及該些裝置間的通訊。
  13. 如申請專利範圍第12項所述之系統，其中該位元數字偵測器包含：暫存器，用於儲存與該些串聯連接裝置的該至少一者關聯之該裝置識別符的該些位元；以及位元判斷器，用於偵測該儲存之裝置識別符的該最小有效位元是否為「1」或「0」。
  14. 如申請專利範圍第13項所述之系統，其中該些串聯連接裝置的該至少一者包含該些串聯連接裝置的最後裝置。
  15. 如申請專利範圍第12項所述之系統，其中該位元資訊偵測器用於偵測包括在該偵測的裝置識別符中的該些 位元之一的值。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8121237B2 (en) 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8781053B2 (en) * 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US7957173B2 (en) 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8549209B2 (en) 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
US9160349B2 (en) * 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
US8710879B2 (en) * 2012-07-06 2014-04-29 Silicon Integrated System Corp. Apparatus and method for multiplying frequency of a clock signal
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
US9054717B2 (en) * 2012-11-09 2015-06-09 Novachips Canada Inc. PLL locking control in daisy chained memory system
US9257164B2 (en) * 2013-03-14 2016-02-09 Altera Corporation Circuits and methods for DQS autogating
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
US8860479B2 (en) * 2013-03-15 2014-10-14 Intel Corporation Integrated clock differential buffering
KR102022645B1 (ko) * 2013-07-16 2019-09-18 에스케이하이닉스 주식회사 반도체 집적 회로 및 클럭 동기화 방법
US9825755B2 (en) * 2013-08-30 2017-11-21 Qualcomm Incorporated Configurable clock tree
US9478268B2 (en) * 2014-06-12 2016-10-25 Qualcomm Incorporated Distributed clock synchronization
US9429982B2 (en) * 2014-09-27 2016-08-30 Qualcomm Incorporated Configurable last level clock driver for improved energy efficiency of a resonant clock
CN104506179B (zh) * 2014-12-25 2017-05-17 中国电子科技集团公司第二十九研究所 多通道时钟分配及信号同步和分配电路及其选控方法
US9692402B2 (en) * 2014-12-25 2017-06-27 Intel Corporation Method, apparatus, system for centering in a high performance interconnect
US9698967B2 (en) 2015-09-11 2017-07-04 Apple Inc. Dual path source synchronous interface
US10019170B2 (en) 2016-03-30 2018-07-10 Micron Technology, Inc. Controlling timing and edge transition of a delayed clock signal and data latching methods using such a delayed clock signal
US10254782B2 (en) * 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
US10482935B2 (en) * 2017-06-01 2019-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory including duty correction circuit and storage device including the nonvolatile memory
JP2019057344A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 メモリシステム
CN108646984B (zh) * 2018-05-16 2020-01-03 华为技术有限公司 一种dqs位置调整方法和装置
KR102298275B1 (ko) * 2019-10-29 2021-09-06 주식회사 레오엘에스아이 디바이스의 아이디 할당 방법, 그 디바이스 및 그 디바이스를 포함하는 시스템
JP2021149659A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体集積回路、メモリコントローラ、およびメモリシステム
US10944407B1 (en) 2020-06-03 2021-03-09 Stmicroelectronics International N.V. Source synchronous interface with selectable delay on source and delay on destination control
KR20220006927A (ko) * 2020-07-09 2022-01-18 삼성전자주식회사 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템
US11967363B2 (en) 2020-11-25 2024-04-23 Ap Memory Technology Corporation Display controller having a surge protection unit and display system thereof

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5249270A (en) * 1991-03-29 1993-09-28 Echelon Corporation Development system protocol
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US5751773A (en) * 1992-03-12 1998-05-12 Ntp Incorporated System for wireless serial transmission of encoded information
EP0654168B1 (en) * 1992-08-10 2001-10-31 Monolithic System Technology, Inc. Fault-tolerant hierarchical bus system
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5475854A (en) * 1994-01-28 1995-12-12 Vlsi Technology, Inc. Serial bus I/O system and method for serializing interrupt requests and DMA requests in a computer system
US5729683A (en) * 1995-05-18 1998-03-17 Compaq Computer Corporation Programming memory devices through the parallel port of a computer system
US5768173A (en) * 1995-11-11 1998-06-16 Samsung Electronics Co., Ltd. Memory modules, circuit substrates and methods of fabrication therefor using partially defective memory devices
JP3455040B2 (ja) * 1996-12-16 2003-10-06 株式会社日立製作所 ソースクロック同期式メモリシステムおよびメモリユニット
US6205191B1 (en) * 1997-07-21 2001-03-20 Rambus Inc. Method and apparatus for synchronizing a control signal
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
DE69923769T2 (de) * 1998-04-01 2006-02-02 Mosaid Technologies Incorporated, Kanata Asynchrones halbleiterspeicher-fliessband
JP2000030448A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 同期型半導体記憶装置
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US6891584B1 (en) 1998-10-28 2005-05-10 Dai Nippon Printing Co., Ltd. Liquid-crystal display
US6304921B1 (en) * 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
US6301322B1 (en) * 1999-04-23 2001-10-09 Micron Technology, Inc. Balanced dual-edge triggered data bit shifting circuit and method
US6505149B1 (en) * 1999-08-02 2003-01-07 International Business Machines Corporation Method and system for verifying a source-synchronous communication interface of a device
US6393502B1 (en) * 1999-08-31 2002-05-21 Advanced Micro Devices, Inc. System and method for initiating a serial data transfer between two clock domains
US7110423B1 (en) * 1999-11-29 2006-09-19 Cisco Technology, Inc. Method and system for source synchronous clocking
DE10101901A1 (de) * 2000-01-20 2001-11-08 Nec Corp Halbleiter-Speichervorrichtung
JP2002082830A (ja) * 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
JP2001251283A (ja) * 2000-03-06 2001-09-14 Hitachi Ltd インターフェース回路
US6816933B1 (en) * 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
JP3757757B2 (ja) * 2000-05-18 2006-03-22 株式会社日立製作所 リード優先メモリシステム
JP4480855B2 (ja) * 2000-06-08 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体デバイスを含むモジュール、及びモジュールを含むシステム
JP4081963B2 (ja) * 2000-06-30 2008-04-30 セイコーエプソン株式会社 記憶装置および記憶装置に対するアクセス方法
US6782459B1 (en) * 2000-08-14 2004-08-24 Rambus, Inc. Method and apparatus for controlling a read valid window of a synchronous memory device
US6510100B2 (en) * 2000-12-04 2003-01-21 International Business Machines Corporation Synchronous memory modules and memory systems with selectable clock termination
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
US6889335B2 (en) * 2001-04-07 2005-05-03 Hewlett-Packard Development Company, L.P. Memory controller receiver circuitry with tri-state noise immunity
US6671211B2 (en) * 2001-04-17 2003-12-30 International Business Machines Corporation Data strobe gating for source synchronous communications interface
US6937680B2 (en) * 2001-04-24 2005-08-30 Sun Microsystems, Inc. Source synchronous receiver link initialization and input floating control by clock detection and DLL lock detection
US6504790B1 (en) * 2001-08-09 2003-01-07 International Business Machines Corporation Configurable DDR write-channel phase advance and delay capability
US7062625B1 (en) * 2001-09-14 2006-06-13 Denali Software, Inc. Input/output cells for a double data rate (DDR) memory controller
US6889334B1 (en) * 2001-10-02 2005-05-03 Advanced Micro Devices, Inc. Multimode system for calibrating a data strobe delay for a memory read operation
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US6999516B1 (en) * 2001-10-24 2006-02-14 Rambus Inc. Technique for emulating differential signaling
US6799235B2 (en) * 2002-01-02 2004-09-28 Intel Corporation Daisy chain latency reduction
US6928504B2 (en) * 2002-01-02 2005-08-09 International Business Machines Corporation PC card motion detector
JP2003202936A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体集積回路
US7139308B2 (en) * 2002-04-05 2006-11-21 Sun Microsystems, Inc. Source synchronous bus repeater
US7003686B2 (en) * 2002-05-20 2006-02-21 Hitachi Ltd. Interface circuit
JP4031671B2 (ja) * 2002-06-11 2008-01-09 松下電器産業株式会社 クロックリカバリ回路
US6854043B2 (en) * 2002-07-05 2005-02-08 Hewlett-Packard Development Company, L.P. System and method for multi-modal memory controller system operation
US8949716B2 (en) * 2002-07-23 2015-02-03 Motorola Mobility Llc Adjusting target size of display images based on input device detection
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6791360B2 (en) * 2002-09-11 2004-09-14 Sun Microsystems, Inc. Source synchronous interface using variable digital data delay lines
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
US7198197B2 (en) * 2002-11-05 2007-04-03 Rambus, Inc. Method and apparatus for data acquisition
US7076677B2 (en) * 2002-12-30 2006-07-11 Intel Corporation Same edge strobing for source synchronous bus systems
US7308524B2 (en) 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US7069370B2 (en) * 2003-01-31 2006-06-27 Toshiba Corporation USB memory storage apparatus with integrated circuit in a connector
JP2004246525A (ja) * 2003-02-13 2004-09-02 Matsushita Electric Ind Co Ltd 順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体
US7168027B2 (en) * 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7280589B2 (en) * 2003-07-24 2007-10-09 Sun Microsystems, Inc. Source synchronous I/O bus retimer
DE10393614B4 (de) * 2003-10-06 2012-04-05 Mitsubishi Denki K.K. Folgeregeleinheit
US7280628B1 (en) * 2003-10-14 2007-10-09 Xilinx, Inc. Data capture for a source synchronous interface
KR100591758B1 (ko) * 2003-10-31 2006-06-22 삼성전자주식회사 패킷 방식을 이용한 메모리 및 그것을 포함한 메모리 시스템
US7031221B2 (en) * 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
US7475174B2 (en) * 2004-03-17 2009-01-06 Super Talent Electronics, Inc. Flash / phase-change memory in multi-ring topology using serial-link packet interface
JP2007536773A (ja) 2004-04-29 2007-12-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 多重データレートｒａｍメモリコントローラ
US7212423B2 (en) * 2004-05-31 2007-05-01 Intel Corporation Memory agent core clock aligned to lane
US7171321B2 (en) * 2004-08-20 2007-01-30 Rambus Inc. Individual data line strobe-offset control in memory systems
JP2006072968A (ja) * 2004-08-31 2006-03-16 Samsung Electronics Co Ltd 非周期クロックを有するメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法
KR100551475B1 (ko) 2004-08-31 2006-02-14 삼성전자주식회사 비주기 클록옵션을 가지는 메모리 모듈과 모듈용 메모리칩 및 허브 칩
US7145362B1 (en) * 2004-09-10 2006-12-05 Xilinx, Inc. Clock signal-distribution network for an integrated circuit
US6950325B1 (en) * 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
KR100719343B1 (ko) * 2005-02-28 2007-05-17 삼성전자주식회사 독립적인 클럭 소스를 기준으로 직렬 클럭을 생성하는 직렬변환기와 데이터의 직렬 전송 방법
JP2006277867A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体記憶装置
US7561651B1 (en) * 2005-03-31 2009-07-14 Chris Karabatsos Synchronization of a data output signal to a clock input
CA2612296A1 (en) 2005-06-23 2007-01-04 Array Biopharma Inc. Snar process for preparing benzimidazole compounds
US7443741B2 (en) * 2005-07-07 2008-10-28 Lsi Corporation DQS strobe centering (data eye training) method
WO2007013444A1 (ja) 2005-07-25 2007-02-01 Yoichiro Ito 標識認証システム及び標識認証方法
US7404050B2 (en) * 2005-08-01 2008-07-22 Infineon Technologies Ag Method of operating a memory device, memory module, and a memory device comprising the memory module
ATE449475T1 (de) 2005-08-02 2009-12-15 Alcatel Lucent Empfänger eines optischen signals
JP3950899B2 (ja) * 2005-08-03 2007-08-01 株式会社日立コミュニケーションテクノロジー ビット同期回路
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7496777B2 (en) * 2005-10-12 2009-02-24 Sun Microsystems, Inc. Power throttling in a memory system
US7321524B2 (en) * 2005-10-17 2008-01-22 Rambus Inc. Memory controller with staggered request signal output
US7411429B2 (en) * 2005-10-28 2008-08-12 Silicon Integrated Systems Corp. System and method for clock switching
TWI309531B (en) * 2006-01-19 2009-05-01 Realtek Semiconductor Corp Waveform generator and related method thereof
JP4625863B2 (ja) * 2006-03-01 2011-02-02 パナソニック株式会社 送信装置および送受信装置
US8364861B2 (en) 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
DE102006030799B4 (de) 2006-06-30 2010-06-17 Trumpf Laser- Und Systemtechnik Gmbh Gaslaser mit einem instabilen Laserresonator und einer Lichtleiterfaser
KR20060087485A (ko) 2006-06-30 2006-08-02 (주)케이시크 통합문서를 이용한 웹서비스 운용 방법
CA2659828A1 (en) 2006-08-22 2008-02-28 Mosaid Technologies Incorporated Scalable memory system
US20080086590A1 (en) * 2006-10-04 2008-04-10 Masayuki Urabe Flash Memory Control Interface
US7818464B2 (en) 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
WO2008067636A1 (en) 2006-12-06 2008-06-12 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
US8433874B2 (en) 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US8984249B2 (en) 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
WO2008098342A1 (en) 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US7865756B2 (en) 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US7624310B2 (en) * 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
US20090125790A1 (en) * 2007-11-13 2009-05-14 Mcm Portfolio Llc Method and Apparatus of Automatically Selecting Error Correction Algorithms by a NAND Flash Controller
WO2009069244A1 (ja) 2007-11-30 2009-06-04 Panasonic Corporation 送信方法および送信装置
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock

Also Published As

Publication number Publication date
EP2220766A1 (en) 2010-08-25
JP5562922B2 (ja) 2014-07-30
US20150082072A1 (en) 2015-03-19
JP5523333B2 (ja) 2014-06-18
TW201214975A (en) 2012-04-01
KR20140007468A (ko) 2014-01-17
US8467486B2 (en) 2013-06-18
KR101647849B1 (ko) 2016-08-11
JP2011507358A (ja) 2011-03-03
CN101897119B (zh) 2014-04-30
US8837655B2 (en) 2014-09-16
JP2012060677A (ja) 2012-03-22
US20130243137A1 (en) 2013-09-19
CN102623039B (zh) 2015-08-19
US20090154285A1 (en) 2009-06-18
CN101897119A (zh) 2010-11-24
KR20100092930A (ko) 2010-08-23
KR101582020B1 (ko) 2015-12-31
JP2012085318A (ja) 2012-04-26
CN102623039A (zh) 2012-08-01
WO2009076748A1 (en) 2009-06-25
JP5432976B2 (ja) 2014-03-05
EP2220766A4 (en) 2012-02-01

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US11880569B2 (en) Clock mode determination in a memory system
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