KR20100092930A - 플렉시블 데이터 정렬을 가진 다수의 디바이스 및 메모리 제어기를 갖는 시스템에서의 클록 재생 및 타이밍 방법 - Google Patents

플렉시블 데이터 정렬을 가진 다수의 디바이스 및 메모리 제어기를 갖는 시스템에서의 클록 재생 및 타이밍 방법 Download PDF

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Abstract

시스템은 메모리 제어기 및 직렬 접속된 다수의 반도체 디바이스를 포함한다. 각 디바이스는 데이터를 기억한다. 제어기는 디바이스 동작을 동기하는 클록을 제공한다. 각 디바이스는 인에이블 신호에 의해 선택적으로 인에이블 또는 디스에이블되는 위상 고정 루프 (PLL)를 포함한다. 선택된 디바이스의 PLLs는 인에이블 신호에 의해 인에이블되고, 다른 디바이스는 디스에이블된다. 인에이블된 PLL은 90°의 배수의 위상 시프트를 가진 다수의 재생된 클록을 제공한다. 데이터 전달은 재생된 클록의 하나 이상과 동기된다. 디스에이블된 PLLs의 디바이스에서, 데이터 전달은 입력 클록과 동기된다. 인에이블 및 디스에이블된 PLLs은 디바이스가 제각기 소스 및 공통 동기 클로킹이도록 한다. 최종 디바이스에 할당된 디바이스 식별자의 최하위 비트는 클록 정렬: 제어기에 의해 생성된 데이터와 에지 또는 센터 정렬된 클록을 결정한다.

Description

플렉시블 데이터 정렬을 가진 다수의 디바이스 및 메모리 제어기를 갖는 시스템에서의 클록 재생 및 타이밍 방법{CLOCK REPRODUCING AND TIMING METHOD IN A SYSTEM HAVING A PLURALITY OF DEVICES AND MEMORY CONTROLLER WITH FLEXIBLE DATA ALIGNMENT}
이 출원은, 2007년 12월 14일자로 출원된 미국 가특허원 제61/013,784호; 2008년 1월 9일자로 출원된 미국 가특허원 제61/019,907호; 2008년 3월 26일자로 출원된 미국 가특허원 제61/039,605호; 2008년 7월 4일자로 출원된 미국 특허원 제12/168,091호; 2008년 11월 28일자로 출원된 미국 특허원 제12/325,074호로부터에 대해 우선권을 주장한다.
본 발명은 디바이스에 관한 것이다. 특히, 본 발명은 다수의 디바이스를 가진 시스템 및, 이와 같은 시스템 내에 이용하기 위한 클록을 재생하는 방법에 관한 것이다. 또한, 본 발명은 반도체 디바이스에 관한 것이다. 특히, 본 발명은 다수의 반도체 디바이스를 가진 시스템 및, 이와 같은 시스템 내에 이용하기 위한 타이밍 및 클로킹(clocking) 방법에 관한 것이다.
전자 장비는, 예컨대, 메모리 디바이스와 같은 반도체 디바이스를 이용한다. 메모리 디바이스는 랜덤 액세스 메모리 (RAMs), 플래시 메모리 (예컨대, NAND 플래시 메모리, NOR 플래시 디바이스), 및 데이터 또는 정보를 저장하는 다른 타입의 메모리를 포함할 수 있다.
회로판 상의 메모리 시스템은 다양한 응용의 요구를 충족하기 위해 고밀도 및 고속 동작의 양방을 달성하도록 설계된다. 회로판 상의 고밀도 메모리 시스템을 실현하기 위해 채용될 수 있는 2개의 설계 기술은 직렬 케스케이드(serial cascade) 상호 접속 구성 및 멀티 드롭 버스(multi-drop bus) 상호 접속 구성을 포함한다. 이들 설계 기술은 많은 메모리 디바이스가 단일 메모리 제어 디바이스에 접속되도록 함으로써 밀도 문제를 처리한다. 하나의 설계 기술은 다수의 메모리 디바이스가 메모리 제어기와 병렬로 접속되는 멀티 드롭 버스 상호 접속 구성이다. 다른 설계 기술은 다수의 메모리 디바이스의 직렬 접속이다.
메모리들을 포함하는 시스템 내에는 다양한 클로킹 방법이 이용될 수 있다. 공통 소스 클록을 이용하여, 클록 신호는 이런 장치의 병렬 성질(parallel nature)로 인해 왜곡될 수 있다. 또한, 이 클록 신호는 수개의 스큐 요소(skew factor)를 가지며, 많은 디바이스가 멀티 드롭 형식으로 접속될 시에 제한된 동작 주파수 범위를 가져, 고속 응용에 이용될 수 없다. 소스 동기 클로킹 시스템은, 클록 재형성(reshaping) 및 재전송을 이용하여, 보다 고 주파수 동작 범위를 제공하여, 공통 동기 클록 스큐 요소의 일부를 회피하지만, 시스템의 성능에 심하게 영향을 주지 않는 다른 스큐 요소를 도입한다.
본 발명의 한 양태에 따르면, 입력 클록 신호의 전이(transition)로 정의된 주기를 가진 데이터를 전달하는 디바이스가 제공된다. 상기 디바이스는 클록 회로 및 동기 회로를 포함한다. 클록 회로는 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하도록 구성된다. 다수의 재생된 클록 신호의 위상은 서로에 대해 데이터와 다르게 시프트된다. 클록 회로는 또한 다수의 재생된 클록 신호 중 적어도 하나에 응답하여 출력 클록 신호를 생성하도록 구성된다. 동기 회로는 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기한다. 출력 클록 신호의 전이는 데이터의 주기 동안에 발생한다.
예컨대, 다수의 재생된 클록 신호의 위상의 각각은 서로에 위상 시프트된다. 다르게 시프트된 위상을 가진 재생된 클록 신호에 응답하여, 클록 회로는 플렉시블 위상 시프트를 가진 출력 클록 신호를 생성할 수 있다.
클록 회로는, 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 위상 고정 루프 (PLL); 및 다수의 재생된 클록 신호 중 적어도 하나에 응답하여 출력 클록 신호를 생성하는 클록 출력 회로를 포함할 수 있다.
예컨대, PLL은, PLL이 제각기 인에이블 및 디스에이블되게 하도록 제 1 및 2 논리 상태를 가진 제어 신호에 응답하여 선택적으로 인에이블되거나 디스에이블되도록 구성된다. PLL이 인에이블되는 경우에, PLL은 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 생성한다. 클록 출력 회로는 다수의 재생된 클록 신호 중 적어도 하나에 응답하여 출력 클록 신호를 생성한다. 동기 회로는 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기한다. PLL이 디스에이블되는 경우에, 동기 회로는 입력 클록 신호와 데이터의 전달을 동기한다.
이점으로, PLL은 데이터와 90°의 배수인 위상 시프트를 가진 재생된 클록 신호를 출력하도록 더 구성된다.
예컨대, 디바이스는 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는 입력 클록 신호를 수신한다. 입력 클록 신호에 응답하여, 클록 회로는 내부 클록 신호를 제공한다. PLL은 PLL이 인에이블될 시에 내부 클록 신호에 응답하여 다수의 재생된 클록 신호를 생성한다. PLL이 디스에이블될 시에, 동기 회로는 내부 클록 신호와 데이터의 전달을 동기한다.
디바이스는 디바이스와 관련된 식별 정보를 보유하는 홀더(holder)를 더 포함할 수 있는데, 이 식별 정보는 디바이스를 식별하기 위해 이용된다. 제어 신호는 홀더 내에 보유된 식별 정보에 응답하여 제공될 수 있다. 제어 신호는 PLL이 제각기 인에이블 및 디스에이블되게 하는 논리 하이 및 로우 중 하나이다.
디바이스는 식별 정보를 기반으로 하여 디바이스의 식별에 응답하여 메모리에 액세스하는 액세스 회로를 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 데이터를 제 1 디바이스에서 제 2 디바이스로 전달하는 장치가 제공되는데, 상기 데이터는 클록 신호의 전이로 정의된 주기를 갖는다. 제 1 디바이스는 제 1 클록 회로 및 제 1 동기 회로를 포함한다. 제 1 클록 회로는 제 1 입력 클록 신호에 응답하여 다수의 제 1 재생된 클록 신호를 제공하도록 구성되는데, 상기 다수의 제 1 재생된 클록 신호의 위상은 서로에 대해 데이터와 다르게 시프트되며, 제 1 클록 회로는 또한 다수의 제 1 재생된 클록 신호 중 적어도 하나에 응답하여 제 1 출력 클록 신호를 생성하도록 구성된다. 제 1 동기 회로는 상기 다수의 제 1 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기하며, 상기 제 1 출력 클록 신호의 전이는 데이터의 주기 동안에 발생한다. 제 2 디바이스는, 상기 제 1 출력 클록 신호로부터 유도된 제 2 입력 클록 신호에 응답하여 다수의 제 2 재생된 클록 신호를 제공하도록 구성되는 제 2 클록 회로를 포함하는데, 상기 다수의 제 2 재생된 클록 신호의 위상은 서로에 대해 데이터와 다르게 시프트되며, 제 2 디바이스는 또한 제 2 입력 클록에 응답하여 상기 제 1 디바이스로부터 전달된 데이터를 수신하는 제 1 데이터 입력 회로를 포함한다.
예컨대, 제 1 클록 회로는, 상기 제 1 입력 클록 신호에 응답하여 다수의 제 1 재생된 클록 신호를 제공하는 제 1 위상 고정 루프 (PLL); 다수의 제 1 재생된 클록 신호 중 적어도 하나에 응답하여 상기 제 1 출력 클록 신호를 생성하는 제 1 클록 출력 회로를 포함한다. 제 2 클록 회로는 상기 제 2 입력 클록 신호에 응답하여 다수의 제 2 재생된 클록 신호를 제공하는 제 2 PLL을 포함한다.
제 1 및 2 PLL은 제각기 제 1 및 2 제어 신호에 응답하여 선택적으로 인에이블되거나 디스에이블되도록 구성될 수 있다. 제 1 PLL이 인에이블될 시에, 제 1 PLL은 제 1 입력 클록 신호에 응답하여 다수의 제 1 재생된 클록 신호를 생성한다. 제 2 PLL이 인에이블될 시에, 제 2 PLL은 제 2 입력 클록 신호에 응답하여 다수의 제 2 재생된 클록 신호를 생성한다.
본 발명의 다른 양태에 따르면, 제어기; 및 직렬 접속되고, 동작이 클록 신호와 동기되는 다수의 디바이스를 포함하는 시스템이 제공된다. 상기 디바이스의 각각은 선택적으로 인에이블되도록 구성되는 위상 고정 루프 (PLL)를 포함하는데, 상기 PLL은 인에이블될 동안에 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하며, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전이며, 상기 디바이스의 각각은 또한 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기하는 동기 회로를 포함한다.
본 발명의 다른 양태에 따르면, 다수의 디바이스에서 이용하는 방법이 제공되는데, 상기 다수의 디바이스의 각각은 위상 고정 루프 (PLL)를 포함하고, 하나의 디바이스는 입력 클록 신호에 응답하여 데이터를 다른 디바이스로 전달한다. 상기 방법은 제어 신호에 응답하여 PLL을 선택적으로 인에이블하는 단계를 포함하며, 인에이블된 PLL은 상기 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 출력하며, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전이다.
본 발명의 다른 양태에 따르면, 클록 신호에 따라 클록되는 데이터를 전달하는 방법이 제공되는데, 상기 데이터는 클록 신호의 전이로 정의된 주기를 가지며, 상기 방법은, 위상 고정 루프 (PLL)를 선택적으로 인에이블하거나 디스에이블하는 단계; 상기 PLL이 인에이블될 동안에 입력 클록 신호에 응답하여 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 입력 클록 신호의 위상 시프트된 버전인 단계; 및 재생된 클록 신호와 데이터의 전달을 동기하는 단계를 포함하는데, 상기 재생된 클록 신호의 클록 전이는 데이터의 주기 동안이다.
본 발명의 다른 양태에 따르면, 데이터를 제 1 디바이스에서 제 2 디바이스로 전달하는 방법이 제공되는데, 상기 데이터는 클록 신호에 따라 클록되고, 상기 데이터는 클록 신호의 전이로 정의된 주기를 가지며, 상기 방법은, 제 1 입력 클록 신호에 응답하여 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 입력 클록 신호의 위상 시프트된 버전인 단계; 상기 재생된 클록 신호와 데이터의 전달을 동기하는 단계로서, 상기 재생된 클록 신호의 클록 전이는 데이터의 주기 동안이고, 상기 재생된 클록 신호는 출력 클록 신호로서 제공되는 단계; 상기 제 1 디바이스로부터의 출력 클록 신호에 응답하여 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 디바이스로부터의 출력 클록 신호의 위상 시프트된 버전인 단계, 및 상기 제 1 디바이스로부터 전달되는 데이터를 수신하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 클록 신호에 따라 클록되는 데이터를 전달하는 방법이 제공되는데, 상기 데이터는 상기 클록 신호의 전이로 정의된 주기를 갖는다. 상기 방법은, 위상 고정 루프 (PLL)를 선택적으로 인에이블하거나 디스에이블하는 단계; 상기 PLL이 인에이블될 동안에 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전인 단계; 및 상기 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 데이터를 제 1 디바이스에서 제 2 디바이스로 전달하는 방법이 제공되는데, 상기 데이터는 클록 신호에 따라 클록되고, 상기 데이터는 클록 신호의 전이로 정의된 주기를 갖는다. 상기 제 1 디바이스에서, 상기 방법은, 제 1 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 입력 클록 신호의 다르게 위상 시프트된 버전인 단계; 및 상기 재생된 클록 신호 중 적어도 하나와 데이터의 전달을 동기하는 단계로서, 상기 재생된 클록 신호의 클록 전이는 데이터의 주기 동안이고, 상기 재생된 클록 신호는 출력 클록 신호로서 제공되는 단계를 포함한다. 상기 제 2 디바이스에서, 상기 방법은, 상기 제 1 디바이스로부터의 출력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 디바이스로부터의 출력 클록 신호의 다르게 위상 시프트된 버전인 단계, 및 상기 제 1 디바이스로부터 전달되는 데이터를 수신하는 단계를 포함한다.
본 발명의 한 양태에 따르면, 직렬로 접속되고, 소스 동기 클로킹을 채용하는 다수의 디바이스와 통신하는 장치가 제공되는데, 상기 장치는, 직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 정보 검출기; 및 검출된 수 정보에 응답하여 클록 신호를 생성하는 클록 생성기(producer)를 포함하는데, 상기 생성된 클록 신호는 상기 장치와 상기 디바이스 간의 통신을 동기하기 위해 이용된다.
예컨대, 정보 검출기는, 직렬 접속된 디바이스 중 하나와 관련된 디바이스 식별자 (ID)를 검출하여, 검출된 수 정보로서 검출된 디바이스 ID를 클록 생성기에 제공하는 식별자 검출기를 포함한다. 식별자 검출기는 디바이스 ID 내에 포함된 비트 중 하나에 관한 정보를 검출하는 비트 정보 검출기를 포함할 수 있다.
비트 정보 검출기는, 디바이스 ID의 최하위 비트 (LSB)가 "1" 또는 "0"인지를 결정하여, 결정 결과를 검출된 수 정보로서 제공하는 비트 번호 결정기(bit number determiner)를 포함할 수 있으며, 정렬된 클록 신호는 상기 결정 결과에 응답하여 생성된다.
상기 장치는 ID 할당의 완료의 상태를 나타내는 신호를 수신하고, ID 할당이 완료되는지를 결정하며, ID 할당 완료의 상태를 비트 결정기에 제공하여 등록된 디바이스 ID의 LSB를 결정하는 모드 검출기를 더 포함할 수 있다.
예컨대, 클록 생성기는 디바이스 식별자 정렬이 완료되거나 진행중인 검출에 응답하여 데이터와 에지 정렬된 또는 센터 정렬된 클록 신호를 생성하며, 상기 장치는 상기 디바이스로 입력되고, 상기 디바이스로부터 출력되는 데이터를 제어하는 스트로브(strobe) 신호를 제공하며, 상기 데이터는 상기 클록 신호와 동기하여 전송된다.
본 발명의 다른 양태에 따르면, 직렬로 접속되고, 소스 동기 클로킹을 채용하는 다수의 디바이스와 통신하는 방법이 제공되는데, 상기 방법은, 직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 단계; 및 검출된 수 정보에 응답하여 클록 신호를 생성하는 단계를 포함하는데, 상기 생성된 클록 신호는 상기 디바이스와의 통신을 동기하기 위해 이용된다.
상기 방법은, 직렬 접속된 디바이스의 각각과 관련된 고유 디바이스 식별자 (ID)를 할당하는 단계로서, 상기 디바이스의 할당된 ID는 연속적인 단계; 상기 직렬 접속된 디바이스 중 하나와 관련된 디바이스 ID를 검출하는 단계; 및 검출된 디바이스 ID를 검출된 수 정보로서 제공하는 단계를 더 포함할 수 있다. 상기 디바이스 ID를 검출하는 단계는 디바이스 ID의 완료의 검출에 응답하여 디바이스 ID 내에 포함되는 비트 중 하나에 관한 정보를 검출하는 단계를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 소스 동기 클로킹을 채용하는 다수의 직렬 접속된 디바이스; 및 상기 직렬 접속된 디바이스와 통신하도록 구성되는 제어기를 포함하는 시스템이 제공되는데, 상기 제어기는, 직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 정보 검출기; 및 검출된 수 정보에 응답하여 클록 신호를 생성하는 클록 생성기를 포함하며, 상기 생성된 클록 신호는 상기 제어기와 상기 디바이스 간의 통신을 동기하기 위해 이용된다.
본 발명의 한 실시예에 따르면, 메모리 제어기 및 적어도 하나의 반도체 디바이스를 포함하는 시스템이 제공된다.
본 발명의 실시예에 따르면, 선택적으로 인에이블되거나 디스에이블되는 PLL을 포함하는 디바이스가 제공된다. 인에이블될 시에, PLL은, 입력 클록 신호 및 그의 상보 신호로 정의되는 기준 클록 신호로 90°, 180°, 270° 및 360°만큼 위상 시프트되는 다수의 재생된 클록 신호를 제공한다. PLL은 선택적으로 인에이블되거나 디스에이블된다. 다수의 재생된 클록 신호의 하나 또는 조합에 응답하여, 데이터는 전달된다. 디스에이블될 시에는, 기준 신호에 응답하여 PLL에 의해 어떤 클록도 재생되지 않고, 데이터는 전달된다.
본 발명의 다른 실시예에 따르면, 메모리 제어기 및, 상기 메모리 제어기에 직렬 접속되는 다수의 메모리 디바이스를 포함하는 시스템이 제공된다. 상기 다수의 메모리 디바이스는 다수의 그룹으로 분할된다. 상기 메모리 제어기는 상기 디바이스의 동작을 동기하기 위한 클록 신호를 제공한다. 하나의 그룹의 디바이스는 소스 동기 및 공통 동기 클록 구조에 의해 제공되는 클록 신호에 의해 클록된다. 상기 디바이스의 각각은 인에이블 신호에 의해 선택적으로 인에이블되는 PLL을 포함한다. PLL이 인에이블될 시에, PLL은 데이터와 90°의 배수인 위상 시프트를 가진 다수의 재생된 클록 신호를 출력한다. 인에이블된 PLL을 가진 상기 디바이스의 각각은 상기 재생된 클록 신호로 동작한다. PLL이 디스에이블될 시에는, 그 디바이스는 입력 클록 신호로 동작한다. 디스에이블된 PLL의 디바이스는 전력 소비를 적게 한다. 인에이블된 PLL에 의해 제공되는 재생된 클록 신호에 응답하여, 출력 클록 신호는 소스 동기 클로킹을 위해 직렬 접속의 다음 디바이스에 제공된다. 그룹의 디바이스는 다중 칩 패키지에 의해 구조화된다. 클록 위상 시프트는 전송될 데이터로 센터-에지 클록을 제공하여, 결과적으로 어떤 종류의 스큐는 저하 요인으로 생각되지 않는다.
다른 실시예에 따르면, 플래시 메모리, 예컨대, NAND 플래시 디바이스의 동작이 플렉시블한 반도체 메모리 디바이스가 제공된다.
다른 실시예에 따르면, 메모리 제어기 및, 상기 메모리 제어기에 직렬 접속되는 다수의 메모리 디바이스를 포함하는 시스템이 제공된다. 상기 시스템은 소스 동기 클록 구조로 동작된다. 상기 메모리 제어기는 입력 발진 신호로부터 90°, 180°, 270° 및 360° 위상 시프트를 생성시키는 PLL (위상 고정 루프)을 포함한다. 이들 위상 시프트 신호의 일부는 클록 정렬을 위해 이용된다. 상기 디바이스는 고유 및 연속적 식별자 (ID) 번호로 할당된다. 최종 디바이스의 ID 번호의 최하위 비트는 클록 정렬: 상기 메모리 제어기에 의해 생성된 데이터와 에지 또는 센터 정렬된 클록의 결정을 위해 이용된다.
한 실시예에 따르면, 제어기는 데이터와 에지 정렬된 또는 센터 정렬된 클록을 제공할 수 있다. 제공된 클록은 다음 디바이스로 전달된다.
예컨대, 메모리 디바이스는 데이터를 저장하기 위한 메모리 또는 데이터 저장 소자를 포함한다. 메모리는 랜덤 액세스 메모리 (RAMs), 플래시 메모리 (예컨대, NAND 플래시 디바이스, NOR 플래시 디바이스), 및 데이터 또는 정보를 저장하는 다른 타입의 메모리를 포함한다.
본 발명의 다른 양태 및 특징은, 본 발명의 특정 실시예의 다음의 설명으로 당업자에게는 자명하게 될 것이다.
이제는, 첨부한 도면을 참조로 본 발명의 실시예가 기술될 것이다.
도 1은 멀티 드롭 형식으로 접속되는 다수의 메모리 디바이스를 가진 종래 기술의 시스템의 블록도이다.
도 2는 본 발명의 실시예가 적용 가능한 플래시 메모리를 가진 글로벌 시스템의 블록도이다.
도 3은 본 발명의 실시예가 적용 가능한 직렬 접속된 다수의 메모리 디바이스의 장치의 블록도이다.
도 4는 도 3에 도시된 디바이스의 동작을 도시한 흐름도이다.
도 5의 (a)는 디바이스 식별자 (ID) 할당의 동작을 도시하는 도 3의 장치의 블록도이다.
도 5의 (b)는 정규 모드 동작을 도시하는 도 3의 장치의 블록도이다.
도 6은 도 3에 도시된 바와 같은 장치에 이용하기 위한 예시적 명령 포맷의 블록도이다.
도 7의 (a)는 싱글 데이터 레이트(single data rate) (SDR) 동작을 위한 타이밍도이다.
도 7의 (b)는 더블 데이터 레이트 (DDR) 동작을 위한 타이밍도이다.
도 8의 (a)는 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템의 일례의 블록도이다.
도 8의 (b)는 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템의 다른 예의 블록도이다.
도 9는 도 8의 (a) 및 (b)에 도시된 메모리 디바이스 중 하나의 블록도이다.
도 10A는 메모리 제어기 및 직렬 접속되는 다수의 메모리 디바이스를 가진 시스템의 일례의 블록도이다.
도 10B는 메모리 제어기 및 직렬 접속되는 다수의 메모리 디바이스를 가진 시스템의 다른 예의 블록도이다.
도 11은 도 10A 및 10B에 도시된 2개의 디바이스의 블록도이다.
도 12는 공통 클록 소스를 가진 공통 동기 클록 구조를 갖는 2개의 디바이스의 블록도이다.
도 13은 소스 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템의 블록도이다.
도 14는 도 13에 도시된 메모리 디바이스 중 하나의 블록도이다.
도 15는 메모리 제어기 및, 소스 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템의 블록도이다.
도 16은 도 15에 도시된 2개의 디바이스의 블록도이다.
도 17은 소스 동기 클록 구조를 갖는 2개의 디바이스의 블록도이다.
도 18A는 도 15에 도시된 직렬 접속된 디바이스 중 하나의 디바이스의 블록도이다.
도 18B는 도 18A에 도시된 디바이스의 메모리 코어 회로를 가진 제어 회로의 블록도이다.
도 18C는 도 18A에 도시된 디바이스의 클록 I/O 회로의 블록도이다.
도 18D는 도 18A에 도시된 디바이스의 데이터 I/O 회로의 블록도이다.
도 18E는 도 18A에 도시된 디바이스의 스트로브 I/O 회로의 블록도이다.
도 19는 도 18A-18E에 도시된 바와 같은 소스 동기 클록 구조의 타이밍도이다.
도 20의 (a)는 메모리 제어기 및, 소스 동기 클록 구조 및 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템의 블록도이다.
도 20의 (b)는 메모리 제어기 및, 소스 동기 클록 구조 및 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 다른 시스템의 블록도이다.
도 21의 (a)는 와이어 본딩(wire bonding)을 가진 MCP (Multiple-Chip Package) 구조의 일례의 단면도이다.
도 21의 (b)는 실리콘 스루 홀(silicon-through-hole)을 가진 MCP 구조의 다른 예의 단면도이다.
도 22는 MCP 디바이스에 대한 하이브리드 동기 클록 구조를 가진 시스템의 블록도이다.
도 23A는 MCP 디바이스에 대한 대체(alternate) 하이브리드 동기 클록 구조를 가진 다른 시스템의 블록도이다.
도 23B는 MCP 디바이스에 대한 다른 대체 하이브리드 동기 클록 구조를 가진 다른 시스템의 블록도이다.
도 24A는 입력 데이터를 획득하도록 센터 정렬된 클록을 수신하여, 선택적으로 센터 정렬된 소스 동기 클록 출력을 제공하는 하나의 메모리 디바이스의 블록도이다.
도 24B는 도 24A에 도시된 디바이스의 클록 I/O 회로의 블록도이다.
도 24C는 도 24A에 도시된 디바이스의 데이터 I/O 회로의 블록도이다.
도 24D는 도 24A에 도시된 디바이스의 스트로브 I/O 회로의 블록도이다.
도 25는 디스에이블된 위상 고정 루프 (PLL)와 동작 중에 도 24A-24D에 도시된 디바이스의 타이밍도이다.
도 26은 인에이블된 PLL과 동작 중에 도 24A-24D에 도시된 디바이스의 타이밍도이다.
도 27은 소스 동기 클록 구조 및 공통 동기 클록 구조를 기반으로 하는 MCP 디바이스에 대한 대체 클록 구조를 갖는 시스템의 블록도이다.
도 28은 제어기 및 제 1 메모리 디바이스에서의 소스 동기 신호 간의 관계를 도시한 타이밍도이다.
도 29A는 에지 정렬된 클록 또는 센터 정렬된 클록을 이용하여 입력 데이터를 수신할 수 있는 하나의 메모리 디바이스의 블록도이다.
도 29B는 도 29A에 도시된 디바이스의 클록 I/O 회로의 블록도이다.
도 29C는 도 29A에 도시된 디바이스의 데이터 I/O 회로의 블록도이다.
도 29D는 도 29A에 도시된 디바이스의 스트로브 I/O 회로의 블록도이다.
도 30은 인에이블된 PLL과 동작 중에 도 29A-29D에 도시된 디바이스의 타이밍도이다.
도 31은 디스에이블된 PLL과 동작 중에 도 29A-29D에 도시된 디바이스의 타이밍도이다.
도 32는 ID 할당 전에 소스 동기 클록 구조를 가진 다수의 디바이스를 갖는 일례의 시스템의 블록도이다.
도 33A는 ID 할당 후에 다수의 디바이스를 갖는 일례의 시스템의 블록도이다.
도 33B는 ID 할당 후에 다수의 디바이스를 갖는 다른 예의 시스템의 블록도이다.
도 34A는 소스 동기 클록과 함께 이용하기 위한 하나의 메모리 디바이스의 블록도이다.
도 34B는 도 34A에 도시된 메모리 코어 회로를 가진 제어 회로의 블록도이다.
도 34C는 도 34A에 도시된 디바이스의 클록 I/O 회로의 블록도이다.
도 34D는 도 34A에 도시된 디바이스의 데이터 I/O 회로의 블록도이다.
도 34E는 도 34A에 도시된 디바이스의 스트로브 I/O 회로의 블록도이다.
도 35A는 인에이블된 PLL로 도 34A-34E에 도시된 디바이스의 타이밍도이다.
도 35B는 디스에이블된 PLL로 도 34A-34E에 도시된 디바이스의 타이밍도이다.
도 36A는 도 34A에 도시된 메모리 코어 회로를 가진 제어 회로의 다른 예의 블록도이다.
도 36B는 도 34A에 도시된 클록 I/O 회로의 다른 예의 블록도이다.
도 37A는 인에이블된 PLL로 도 34A, 34D-34E 및 36A, 36B에 도시된 디바이스의 타이밍도이다.
도 37B는 디스에이블된 PLL로 도 34A, 34D-34E 및 36A, 36B에 도시된 디바이스의 타이밍도이다.
도 38은 소스 동기 클로킹 방법으로, 제어기 및 직렬로 접속된 다수의 디바이스를 갖는 시스템의 다른 예를 도시한 것이다.
도 39는 직렬로 접속되고, 제각기 PLL을 포함하는 다수의 디바이스를 포함한 소스 동기 클로킹 시스템의 일례를 도시한 것이다.
도 40A는 대체 PLL 온 제어(on-control)를 가진 직렬 접속된 디바이스에서 풀(full) 소스 동기 클로킹 방법의 일례를 도시한 것이다.
도 40B는 대체 PLL 온 제어를 가진 직렬 접속된 디바이스에서 풀 소스 동기 클로킹 방법의 다른 예를 도시한 것이다.
도 41A는 직렬 접속된 디바이스에서 최종 디바이스의 ID 번호에 의한 클록 정렬 결정의 일례의 흐름도이다.
도 41B는 직렬 접속된 디바이스에서 최종 디바이스의 ID 번호에 의한 클록 정렬 결정의 다른 예의 흐름도이다.
도 42는 일례의 파워업 시퀀스에서의 ID 생성 타이밍을 도시한 것이다.
도 43A 및 43B는 플렉시블 데이터 정렬을 지원하도록 본 발명의 실시예에 따른 일례의 메모리 제어기 논리 구성을 도시한 것이다.
도 44 및 45는 도 43A 및 43B에 도시된 메모리 제어기에 대한 신호의 타이밍도를 도시한 것이다.
도 46은 일례의 실시예에 따라 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
도 47은 일례의 실시예에 따라 ID = 0의 최하위 비트 (LSB) 및 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
도 48은 일례의 실시예에 따라 ID = 1의 LSB 및 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
도 49A 및 49B는 플렉시블 데이터 정렬을 지원하도록 본 발명의 실시예에 따른 다른 예의 메모리 제어기 논리 구성을 도시한 것이다.
도 50은 일례의 실시예에 따라 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
도 51은 일례의 실시예에 따라 ID = 0의 LSB 및 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
도 52는 일례의 실시예에 따라 ID = 1의 LSB 및 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도를 도시한 것이다.
본 발명의 샘플 실시예의 다음의 상세한 설명에서, 첨부한 도면의 부분을 형성하고, 본 발명을 실시할 수 있는 특정 샘플 실시예를 실례로서 도시되는 첨부한 도면에 대한 참조가 행해진다. 이들 실시예는 당업자가 본 발명을 실시할 수 있게 하도록 충분히 상세하게 기술되며, 다른 실시예가 이용될 수 있고, 논리적, 기계적, 전기적, 및 다른 변경이 본 발명의 범주로부터 벗어나지 않고 행해질 수 있는 것으로 이해될 수 있다. 그래서, 다음의 상세한 설명은 제한하는 의미로 취해지지 않으며, 본 발명의 범주는 첨부된 청구범위에 의해 규정된다.
상술한 바와 같이, 멀티 드롭 및 직렬 접속 구성은 밀도 문제를 처리할 공지된 설계 기술이다.
도 1은 멀티 드롭 형식으로 접속되는 다수의 메모리 디바이스를 가진 시스템을 도시한 것이다. 이 시스템은 병렬 클록 분배에 따를 공통 동기 클록 구조를 실시한다. 도시된 시스템에서, 메모리 제어기(110)는 다수(N)의 메모리 디바이스(120-1, 120-2, ..., 120-N)와 통신하며, 여기서, N은 1보다 큰 정수이다. 메모리 제어기(110) 및 N 메모리 디바이스는 n 비트 데이터 라인(131) 및 m 비트 제어 라인(133)을 통해 접속된다. 데이터 전달 및 제어 신호는 메모리 제어기(110) 및 N 메모리 디바이스(120-1 - 120-N)에 접속되는 공통 클록 라인(135) 상의 공통 클록과 동기된다. 동기 클록은 클록 소스(140)에 의해 공통 클록 라인(135)에 제공된다. 버스의 병렬 성질 때문에, 클록 신호는 상당히 로드(load)되어 왜곡된다.
다중 메모리 디바이스의 직렬 접속에 대한 일례는 1996년 IEEE 표준이 된 "RamLink"이다. RamLink는 사실상 2개의 대체 상호 접속 방법을 열거한다. 하나의 방법은 직렬 접속된 디바이스 간에 점 대 점 통신을 갖는 직렬 접속된 디바이스로 구성되고, 고도의 확장 가능성(expandability)을 제공하지만, 롱 래이턴시(long latency)를 제공하는 RingLink이다. 다른 방법은 소수의 디바이스의 멀티 드롭 상호 접속으로 구성되는 SyncLink이다.
하이브리드 RamLink 구성은 또한 IEEE 표준의 부분이다. RamLink 구성을 기반으로 하는 메모리 시스템은 프로세서 또는 메모리 제어기 및 하나 이상의 메모리 모듈로 구성된다. 메모리 제어기는 전형적으로 그 자체가 프로세서 내에 포함되거나, 프로세서에 대한 컴패니언 칩세트(companion chipset)으 부분으로서 제작된다. 각 메모리 모듈은 하나의 링크 입력 및 하나의 링크 출력을 가진 종속(slave) 인터페이스를 갖는다. 이 메모리 모듈은 구성 요소 간의 단방향 링크를 가진 RingLink로서 공지된 RamLink 시그널링 토폴로지 내에 배치된다. 각 모듈 상의 제어 인터페이스는 메모리 디바이스 (RAMs)와 종속 인터페이스를 인터페이스한다. 이 시스템에서, SyncLink로서 공지된 다른 RamLink 시스널링 토폴로지는 종속 인터페이스와 메모리 디바이스 간에 이용된다. 데이터는 RingLink를 따라 순환하는 패킷으로 프로세서와 모듈의 사이에 전달된다. 프로세서 또는 메모리 제어기는 모든 요구 패킷을 생성하고, 종속 응답 패킷의 복귀를 스케줄링할 책임이 있다.
하이브리드 RamLink 구성은 단지 모듈 레벨 구성 요소 접속만큼 빠르게 동작할 수 있다. 그것은 멀티 드롭 버스로 인해 단일 모듈 내의 SyncLink 접속에 의해 자주 제한되며, 동일한 방법이 도 1에 도시되어 있다. RingLink 종속 인터페이스 회로에서, 소스 동기 스트로빙(strobing)은 입력(incoming) 데이터 신호를 클록하는데 이용된다. 즉, 입력 데이터 신호를 수반하는 스트로브 신호 "strobeln"는 입력 데이터를 샘플하는데 이용된다. 회로는 위상 고정 루프 (PLL)를 이용하여, 기준 클록 신호로부터 안정 로컬 클록 신호를 생성시킨다.
본 발명의 실시예에 따르면, 제어기 및 접속되는 다수의 디바이스를 가진 시스템이 제공되며, 이 디바이스는 동기하여 클록된다. 직렬 접속된 반도체 디바이스를 가진 예시적 시스템이 기술될 것이다.
도 2는 플래시 메모리를 가진 글로벌 시스템을 도시한 것이다. 도 2를 참조하면, 메모리 시스템(140)은 메모리 제어기(144)를 통해 주요 시스템 또는 프로세서 (주(host) 시스템)와 통신한다. 메모리 시스템(140)은 직렬 또는 병렬 접속되는 다수의 메모리 디바이스를 포함한다. 이 메모리 디바이스의 예들은 플래시 디바이스이다.
도 3은 직렬 접속되는 다수의 메모리 디바이스의 장치를 도시한 것이다. 도 3을 참조하면, 이 장치는 직렬 접속되는 N 메모리 디바이스(145-1, 145-2, 145-3, ..., 및 145-N)를 포함하며, 여기서, N은 정수이다. 직렬 접속된 메모리 디바이스(140-1 - 140-N)는 도 2의 메모리 시스템(140)에 대응한다. 도 2의 메모리 제어기(144)에 대응하는 (도시되지 않은) 메모리 제어기는 데이터 및 정보의 신호의 그룹을 이 장치의 메모리 디바이스로 송신한다. 처리될 데이터 또는 정보는 제 1 디바이스(145-1)의 데이터 입력 Dn으로 송신되고, 직렬 접속된 장치의 디바이스를 통해 전파된다. 한 구성에서, 최종 디바이스(145-N)의 데이터 출력 Qn은 여기서 전파된 데이터 또는 정보를 이용하기 위한 (도시되지 않은) 다른 디바이스 또는 시스템에 접속된다. 다른 구성에서, 최종 디바이스(145-N)의 출력은 메모리 제어기에 접속됨으로써, 메모리 제어기가 최종 디바이스(145-N)로부터 복귀되는 데이터를 이용할 수 있다.
이 장치의 디바이스(145-1 - 145-N)의 동작은 도 4에 도시된다. 도 4에 도시된 장치의 디바이스는 도 4에 도시된 바와 같이 초기 모드 및 정규 모드와 동작한다. 초기 모드에서, 이들 디바이스에는 디바이스 어드레스 (DAs) 또는 디바이스 식별자 (ID) 번호가 할당된다. 그 후, 정규 모드에서, ID 번호로 지정된 디바이스는 명령 (예컨대, 데이터 기록, 데이터 판독)에 의해 명기되는 동작을 실행한다.
도 5의 (a)는 ID 할당을 도시하는 도 3의 장치를 도시한 것이다. 도 3, 4 및 5A를 참조하면, 메모리 제어기는 초기 ID (="0")를 제 1 디바이스(145-1)에 제공한다. 이 장치의 메모리 디바이스(145-1, 145-2, 145-3, ..., 및 145-N)의 각각은 입력 ID, IDi을 그의 ID 레지스터 내에 저장하고, 부가 (즉, IDi+1)를 실행하여, 다음 디바이스에 대한 출력 ID, IDo을 생성시킨다. 도시된 예에서, 디바이스(145-1, 145-2, 145-3, ..., 및 145-N)에는, 제각기 이진수 "000", "0001", "0010", ..., 및 "...."로 나타내는 연속 수 "0", "1", "2", ..., 및 "N"인 IDs가 할당된다. 각 디바이스는 처음에는 그의 MSB (최상위 비트)를 갖고, 최종에는 LSB (최하위 비트)를 갖는다. 다른 구성에서, ID는 처음에는 LSB 및 최종에는 MSB로 변경될 수 있다. 또한, IDs는 다른 값 (예컨대, "1")으로부터의 연속 수일 수 있다. 더욱이, IDs는 최대 값으로부터 감소되는 수일 수 있다. 직렬 접속되는 다수의 메모리 디바이스 내의 ID 할당의 예들은 국제 공개 번호 WO/2007/0109886 (2007년 10월 4일) 및 국제 공개 번호 WO/2007/0134444 (2007년 11월 29일)에서 제공된다.
도 5의 (b)는 정규 모드 동작을 도시하는 도 3의 장치를 도시한 것이다. 도 3, 4 및 5B를 참조하면, 정규 모드에서, 메모리 제어기는 특정 디바이스 ID 번호, 동작 명령 및 다른 것을 포함하는 제어 정보 (CI)를 명령으로서 내린다. 각 메모리 디바이스 내에 포함되는 디바이스 제어기는 ID 레지스터 내에 할당된 ID와 입력 IDi을 비교하는 ID 일치 결정을 실행한다. ID 일치의 경우에, 디바이스 제어기는 CI 내에 포함된 명령을 실행하여 그 디바이스의 메모리에 액세스한다. 명령의 동작의 예들은 메모리 액세스 및 데이터 프로세스이다. 각 명령은 ID 번호 (즉, 디바이스 어드레스) 및 명령 OP 코드 (이하, 간단히 "OP 코드"라 함)를 포함하고, 또한 어드레스 정보 및/또는 데이터를 포함할 수 있다. 입력 ID와 등록된 ID 간에 일치하지 않으면, 디바이스는 출력 명령 CO로서 CI를 다음 디바이스로 전달할 것이다. CI로서 수신되는 전달된 CO에 응답하여, 다음 디바이스는 이전의 디바이스와 유사한 동작을 실행한다.
도 6은 도 3에 도시된 바와 같이 직렬 접속되는 메모리 디바이스 내에 이용하기 위한 예시적 명령 포맷의 개략도이다. 도 6을 참조하면, 제 1 명령 포맷(147-1)은 ID 번호 및 OP 코드를 포함한다. ID 번호는 선택된 메모리 디바이스를 식별하는데 이용되지만, OP 코드 필드는 선택된 디바이스에 의해 실행될 OP 코드를 포함한다. 제 1 명령 포맷(147-1)에 의한 명령은 예컨대 레지스터 값을 판독하기 위한 OP 코드를 포함하는 명령에 이용될 수 있다. 제 2 명령 포맷(147-2)은 ID 번호, OP 코드 및 데이터를 포함한다. 제 2 명령 포맷(147-2)에 의한 명령은 예컨대 데이터를 레지스터에 기록하기 위한 OP 코드를 포함하는 명령에 이용될 수 있다. 제 3 명령 포맷(147-3)은 ID 번호, OP 코드, 및 부가적 어드레스를 포함한다. 부가적 어드레스는 예컨대 메모리 셀 내에 로케이션(location)을 어드레스하기 위한 행 및/또는 열 어드레스를 포함할 수 있다. 제 3 명령 포맷(147-3)에 의한 명령은 예컨대 선택된 메모리 디바이스의 메모리 셀로부터 데이터를 판독하기 위한 OP 코드를 포함하는 명령에 이용될 수 있다. 제 4 명령 포맷(147-4)은 ID 번호, OP 코드, 부가적 어드레스, 및 데이터를 포함한다. 제 4 명령 포맷(147-4)에 의한 명령은 예컨대 선택된 메모리 디바이스의 메모리 셀에 데이터를 기록하기 위한 OP 코드를 포함하는 명령에 이용될 수 있다. 모든 4개의 예시적 명령 포맷(147-1, 147-2, 147-3, 147-4)은 어드레싱을 위해 ID 번호로 개시함에 주목한다. 상술한 바로부터, 여기에 이용된 바와 같은 용어 "명령"은, 명령이 ID 번호, OP 코드, 부가적 어드레스, 데이터, 또는 직렬 접속되는 메모리 디바이스의 장치의 제어에 관계하는 어떤 다른 정보를 포함할 수 있음에 따라, 단지 명령 OP 코드만을 나타내지 않는 것으로 이해되어야 한다. 명령 포맷의 예들은 국제 공개 번호 WO/2008/098342 (2008년 8월 21일)에 개시되어 있다. 명령 및 동작의 예들은 국제 공개 번호 WO/2007/036048 (2007년 4월 5일) 및, 2008년 2월 21일자로 출원되고, 명칭이 "Serial Data Flow Control In Multiple Independent Serial Port"인 미국 특허원 제12/034,686호에 개시되어 있다.
대규모 메모리 공간 (또는 대용량 기억 시스템)을 필요로 하는 응용에 대해, 다수의 플래시 메모리 디바이스를 이용하는 플래시 메모리 시스템이 실시될 수 있다. 메모리 제어기는 플래시 메모리 디바이스의 각각에 액세스할 수 있고, 하나의 플래시 메모리만이 한번에 선택될 수 있다.
예컨대, HDD 교체를 위해 USB 플래시 드라이브, 플래시 메모리 카드 및 고체 상태 드라이브 (SSDs)와 같은 플래시 메모리 시스템 내에서 실시되는 상당수의 플래시 디바이스에서 신호 무결성(signal integrity)을 개선하기 위해, 직렬 접속된 NAND 플래시 메모리가 실시될 수 있다. 직렬 접속된 NAND 플래시 메모리는 증진되어, 점 대 점, 직렬 디바이스 접속을 이용하여 고 성능 플래시 디바이스를 제공한다.
데이터는 클록 신호에 응답하여 전달되거나 획득될 수 있다. 동작은 클록 신호의 상승 에지 및/또는 하강 에지에 응답하여 실행될 수 있다. 메모리 디바이스는, 도 7의 (a) 및 (b)에 제각기 도시된 바와 같은 싱글 데이터 레이트 (SDR) 동작 및 더블 데이터 레이트 (DDR) 동작을 실행할 수 있다. 또한, 메모리 디바이스는 클록 사이클 동안에 두번 이상 동작할 수 있다.
도 8의 (a)는 병렬 클록 분배 토폴로지에 따른 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템을 도시한 것이다. 도 8의 (a)를 참조하면, 메모리 제어기(150)는 다수(N)의 메모리 디바이스(152-1, 152-2, ..., 152-N)와 통신하며, 여기서, N은 1보다 큰 정수이다. 메모리 제어기(150)는 제 1 메모리 디바이스(152-1)에 접속되어, 메모리 제어기(150)에 의해 제공되는 공통 동기 클록 신호 CLKcsyc1에 응답하여 잔여 메모리 디바이스(152-2 - 152-N)를 통해 전파되는 데이터 및/또는 제어에 관한 정보를 송신한다. 전파된 정보는 더 처리를 위해 최종 디바이스(152-N)로부터 (도시되지 않은) 다른 디바이스 또는 장치로 제공된다.
도 8의 (b)는 공통 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 다른 시스템을 도시하며, 이 시스템은 링 구조를 형성한다. 도시된 예시적 시스템에서, 메모리 제어기(160)는 다수(N)의 메모리 디바이스(162-1, 162-2, ..., 162-N)와 통신한다. 메모리 제어기(160)는 제 1 메모리 디바이스(162-1)에 접속되어, 메모리 제어기(160)에 의해 제공되는 공통 동기 클록 신호 CLKcsyc2에 응답하여 잔여 메모리 디바이스(162-2 - 162-N)를 통해 전파되는 데이터 및/또는 제어에 관한 정보를 송신한다. 이 시스템에서, 최종 (N) 메모리 디바이스(162-N)는 전파된 정보를 메모리 제어기(160)로 피드백함으로서, 시스템이 링 타입 접속을 형성한다. 필요하다면, 전파된 제어 신호는 메모리 제어기(160)로 복귀될 것이다.
도 9는 도 8의 (a) 및 (b)에 도시된 메모리 디바이스 중 하나의 상세 사항을 도시한 것이다. 도 8의 (a) 및 (b)에 도시된 메모리 디바이스의 각각은 동일한 구조를 갖는다. 도 9를 참조하면, 도 8의 (a) 및 (b)에 도시된 디바이스 중 어느 하나를 나타내는 디바이스 (i)는 이전의 디바이스로부터 입력 신호(173)를 수신하는 입력 회로(172)를 가지고, 디바이스 (i-1)는 출력 신호(175)를 다음 디바이스에 제공하는 출력 회로(174)를 가지며, 디바이스 (i+1)는 클록 회로(176) 및 메모리 코어 회로(178)를 갖는다. 입력 공통 동기 클록 신호 CLKcsyc(177)에 응답하여, 클록 회로(176)는 동작을 위해 클록을, 입력 회로(172), 메모리 코어 회로(178) 및 출력 회로(174)로 전한다. 입력 회로(172) 및 출력 회로(174)는 클록 신호 CLKcsyc에 응답하여 인터페이스 동작을 실행한다.
도 10A는 도 8의 (a)의 시스템의 상세 사항을 도시한 것이다. 특정 예는 메모리 제어기(210) 및 직렬 접속되는 다수의 메모리 디바이스(212-1 - 212-4)를 포함한다. 예시적 시스템은 공통 동기 클록 구조를 실시하는 직렬 접속된 메모리 디바이스를 갖는다. 도시된 예는 4개의 디바이스를 도시하지만, 어느 수의 디바이스는 직렬 접속될 수 있다.
도 10A를 참조하면, 메모리 디바이스(212-1 - 212-4)의 각각은, 하나의 디바이스가 ID 일치 결정을 기반으로 하여 정규 모드 동작에서 한번에 선택될 수 있도록 하드 와이어(hard wired)되거나 사전 할당되는 디바이스 ID 번호를 갖는다. 메모리 디바이스는 점 대 점 접속을 갖는다. 메모리 제어기(210)는 다양한 정보를 전송하기 위해 디바이스에 접속되는 다수의 출력을 갖는다. 이들 디바이스의 각각은 다양한 정보를 수신하고 전달하기 위한 다수의 입력 및 출력을 갖는다.
메모리 제어기(210)는 데이터 출력 DOC[0:3], 명령 스트로브 출력 CSOC, 데이터 스트로브 출력 DSOC, 칩 선택 출력 /CEC 및 리셋 출력 /RSTC을 갖는다. 또한, 메모리 제어기(210)는 한쌍의 클록 출력 CKOC 및 /CKOC을 갖는다. 이들 디바이스의 각각은 데이터 입력 D[0:3], 명령 스트로브 입력 CSI, 데이터 스트로브 입력 DSI, 리셋 입력 /RST, 칩 인에이블 입력 /CE 및 한쌍의 클록 입력 CK 및 /CK을 갖는다. 또한, 이들 디바이스의 각각은 데이터 출력 Q[0:3], 명령 스트로브 출력 CSO, 데이터 스트로브 출력 DSO을 갖는다. 하나의 디바이스의 데이터 출력 Q[0:3], 명령 스트로브 출력 CSO 및 데이터 스트로브 출력 DSO은 제각기 다음 디바이스의 데이터 입력 D[0:3], 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI에 결합된다.
이들 디바이스는 칩 인에이블 신호 /SCE (이하, "/SCE 신호"라 칭한다) 및 리셋 신호 /SRST (이하, "/SRT 신호"라 칭한다)를 수신한다. 또한, 이들 디바이스는 한쌍의 클록 신호 SCLKI (이하, "SCLKI 신호"라 칭한다) 및 상보 클록 신호 /SCLKI (이하, "/SCLKI 신호"라 칭한다)를 수신한다. /SCE, /SRST, SCLKI 및 /SCLKI 신호는 일반적으로 메모리 제어기(210)에 의해 디바이스(212-1 - 212-4)에 제공된다.
메모리 제어기(210)의 데이터 출력 DOC[0:3]은 입력 데이터 DI1[0:3]를 제 1 디바이스(212-1), 디바이스 1의 데이터 입력 D[0:3]에 제공한다. 제 1 디바이스(212-1)는 출력 데이터 DQ1[0:3]를 다음 디바이스로 전달한다. 제 2 디바이스(212-2), 디바이스 2는 이전의 디바이스, 디바이스 1로부터 전송된 입력 데이터 DI2[0:3]로서 출력 데이터 DQ1[0:3]를 수신한다. 하나의 디바이스의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI은 제각기 명령 스트로브 입력 신호 SCSI 및 데이터 스트로브 입력 신호 SCSO를 수신한다. 또한, 하나의 디바이스의 명령 스트로브 출력 CSO 및 데이터 스트로브 출력 DSO은 제각기 명령 스트로브 출력 신호 SCSO 및 데이터 스트로브 신호 SDSO를 다음 디바이스로 전송한다. 데이터 전달은 각 디바이스 내의 명령 스트로브 입력 및 데이터 스트로브 입력 신호에 의해 제어된다.
이들 디바이스의 각각은 명령 스트로브 입력 신호 SCSI (이하, "SCSI 신호"라 칭한다) 및 데이터 스트로브 입력 신호 SDSI (이하, "SDSI 신호"라 칭한다), 명령 스트로브 출력 신호 SCSO (이하, "SCSO 신호"라 칭한다) 및 데이터 스트로브 출력 신호 SDSO (이하, "SDSO 신호"라 칭한다)의 지연된 버전을 다음 디바이스에 제공한다. 데이터 SCSI, SDSI의 전달은 SCLKI 및 /SCLKI 신호에 응답하여 실행된다.
직렬 접속되는 아키텍쳐 특징 디바이스의 예시적 상세 사항은 미국 특허원 공보 번호 2007/0076502 A1 (2007년 4월 5일); 및 국제 공개 번호 WO/2007/036048에 제공된다. 직렬 접속되는 아키텍쳐 특징 디바이스의 다른 예시적 상세 사항은 국제 공개 번호 WO/2008/067652 (2008년 6월 12일) 및 국제 공개 번호 WO/2008/022454 (2008년 2월 28일)에 제공된다.
도 10B는 도 8의 (b)의 시스템의 상세 사항을 도시한 것이다. 도 10A에 도시된 시스템의 접속 및 구조는 도 10A에 도시된 시스템의 것과 거의 동일하다. 그 차는, 직렬 접속의 최종 디바이스 (즉, 디바이스 4)의 출력 데이터 DQ4[0:3] 및 SCSO4, SDSO4 신호가 메모리 제어기(220)에 공급된다는 것이다. SCSO4 및 SDSO4 신호는 선택적으로 메모리 제어기(220)에 제공되어 유효 데이터 위치를 검출한다.
특정 예들에서, SCK 및 /SCK 신호는 멀티 드롭 형식으로 메모리 제어기에 의해 각 메모리 디바이스에 제공된다. 그래서, 입력 데이터가 점 대 점 인터페이스를 가진 단일 구성 요소 (즉, 직렬 접속된 메모리 디바이스, 또는 어떤 다른 직렬 접속된 메모리)로 전송될지라도, 클록 신호는 다중 메모리 구성 요소에 의해 로딩된다. 결과로서, 이 기술의 실제적 구성은 예컨대 200 MHz 이하의 동작 주파수 제한을 가질 수 있다.
도 11은 도 10A 및 10B에 도시된 디바이스의 상세 사항을 도시한 것이다. 도 11은 이들 디바이스의 일반적 구성을 도시한 것이다. 입력 및 출력 데이터는 n-비트 병렬 데이터이다.
도 11을 참조하면, 도 10A 또는 도 8의 (b)에 도시된 시스템의 디바이스 중 2개가 도시된다. 도 11을 참조하면, 제 i 디바이스(212-i), 디바이스 (i), 및 다음 디바이스 (212-(i+1)), 디바이스 (i+1)는, 일반적으로 리셋 신호 /SRST, 칩 인에이블 신호 /SCE 및 클록 신호 SCLKI 및 /SCLKI의 쌍을 수신한다. 디바이스 (i)의 데이터 입력 D[0:(n-1)]은 (도시되지 않은) 이전의 디바이스, 디바이스 (i-1)로부터 입력 데이터 DIi[0:(n-1)]를 수신하고, 데이터 출력 Q[0:(n-1)]으로부터 출력 데이터 DQi[0:(n-1)]를 출력한다. 디바이스 (i)로부터의 출력 데이터 DQi[0:(n-1)]는 입력 데이터 DI(i+1)[0:(n-1)]로서 디바이스 (i+1)의 데이터 입력 D에 공급된다. 디바이스 (i+1)는 (도시되지 않은) 다음 디바이스, 디바이스 (i+1)로 전송되는 데이터 출력 Q으로부터 출력 데이터 DQ(i+1)[0:(n-1)]를 출력한다. 디바이스 (i)의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI은 이전의 디바이스, 디바이스 (i-1)로부터 제각기 명령 스트로브 입력 신호 SCSIi 및 데이터 스트로브 입력 신호 SDSIi를 수신한다. 디바이스 (i)는 제각기 명령 스트로브 출력 CSO으로부터 명령 스트로브 출력 신호 SCSOi를 출력하고, 데이터 스트로브 출력 DSO로부터 데이터 스트로브 출력 신호 SDSOi를 출력한다. 디바이스 (i)로부터의 명령 스트로브 출력 신호 SCSOi 및 데이터 스트로브 출력 신호 SDSOi는 제각기 명령 스트로브 입력 신호 SCSI(i+1) 및 데이터 스트로브 입력 신호 SDSI(i+1)로서 디바이스 (i+1)의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI에 공급된다. 디바이스 (i+1)는 제각기 명령 스트로브 출력 신호 SCSO(i+1) 및 데이터 스트로브 출력 신호 SDSO(i+1)를 (도시되지 않은) 다음 디바이스, 디바이스(i+2)로 출력한다.
도 12는 공통 동기 클록 구조를 도시한 것이다. 도시된 예는 상호 접속되는 2개의 디바이스를 포함한다. 이들 디바이스의 각각은 도 9에 도시된 바와 같은 구조를 갖는다. 도시된 예에서, 디바이스는 동일한 구조를 갖는다. 이들 디바이스 중 하나는 그의 출력 인터페이스 회로를 도시하고, 다른 디바이스는 그의 입력 인터페이스 회로를 상세히 도시한다. 도 12를 참조하면, 하나의 디바이스, 디바이스 (i)는 다수의 멀티플렉서 (Muxs)를 갖는다. 마찬가지로, 다른 디바이스, 디바이스 (i+1)는 다수의 디멀티플렉서 (DeMuxs)를 갖는다. 도시된 예에서, 디바이스 (i)는 "전송기" 역할을 한다. 마찬가지로, 디바이스 (i+1)는 "수신기" 역할을 한다. 클록 소스(230)는 공통 동기 클록 신호 CLKcsyc를 양방의 디바이스, 디바이스 (i) 및 디바이스 (i+1)에 제공한다. 데이터는 디바이스 (i)로부터 전달하고, 디바이스 (i+1)에 의해 수신되는 데이터는 클록 신호 CLKcsyc에 의해 동기된다.
디바이스 (i)에서, 클록 신호 CLKcsyc는 결과적으로 버퍼된 출력 클록 신호 CLKb0를 일반적으로 동작을 다중화하는 멀티플렉서에 제공하는 버퍼에 공급된다. 데이터 (n 비트)는 멀티플렉서에 의해 다중화되고, 이들 멀티플렉서의 각각으로부터 출력되는 다중화된 데이터는 각각의 차동 출력(differential output) 버퍼를 통해 출력된다. 각 차동 출력 데이터는 디바이스의 한쌍의 핀을 통해, 디바이스 (i+1)의 한쌍의 핀에 접속되는 라인으로 전송된다.
디바이스 (i)에서, 클록 신호 CLKcsyc는 결과적으로 버퍼된 출력 클록 신호 CLKb1를 일반적으로 동작을 역 다중화하는 디멀티플렉서에 제공하는 버퍼에 공급된다. 핀의 쌍에서 수신되는 데이터는 버퍼된 출력 데이터를 대응하는 디멀티플렉서에 제공하는 대응하는 입력 차동 버퍼에 제공된다. 디멀티플렉서의 각각으로부터의 역 다중화된 데이터 (n 비트)가 제공된다. 디바이스 (i)의 멀티플렉서 및 디바이스 (i+1)의 디멀티플렉서의 동작은 공통 동기 클록 신호 CLKcsyc에 의해 동기된다.
공통 동기 클록 구조는 도 12에 도시된 바와 같이, 예컨대 다음과 같은 수개의 스큐 요소를 갖는다:
(i) 전송 및 수신 디바이스에서의 tBUFF (클록 입력 패드에서 동기 회로 내에 위치된 최종 클록 드라이버까지의 클록 삽입 시간) 간의 차,
(ii) tTS를 포함하는 신호 전파 경로의 지연 (전송기 출력 지연),
(iii) tRS (수신기 입력 지연),
(iv) tFL (전송기와 수신기 간의 비행 시간(flight time)) 뿐만 아니라, 다중 신호 중에 이들 지연 간의 차, 및
(v) tJITTER (전력 레벨 파동, 클록 신호 라인 상의 순시 전기적 특성 변화, 및 시스템 내에 제공된 다른 신호로부터의 노이즈를 포함하는 많은 요소로 인한 클록 지터).
그래서, 그것은 많은 디바이스가 멀티 드롭 형식으로 접속될 시에 제한된 동작 주파수 범위를 갖는다.
공통 동기 클록 구조는 저속 전이, 저 노이즈 면역성(noise immunity), 클록 위상 시프트, 및 전송 라인 효과 및 메모리 디바이스 로딩으로부터의 클록 파형 왜곡과 같은 신호 무결성 문제로 인한 결점을 갖는다. 그래서, 도 1에 도시된 바와 같이 단일 클록 소스를 가진 공통 동기 클록 구조는 많은 디바이스가 공통 클록에 의해 구동될 경우에 고속 응용에 적용할 수 없다.
성능을 향상시키기 위해, 차동 클록이 이용될 수 있다. 차동 클록을 채용한 DDR 동적 랜덤 액세스 메모리 (DRAM) 제품이 도입되었다. 디바이스와 모듈 간의 거리에서 엄격한 타이밍 조건 및 제한에 의해, 병렬 (멀티 드롭) 클록 분배 방법이 채용될 수 있다. 그러나, 멀티 드롭 클록은 단지 SDR에서 전달되는 어드레스 및 제어 정보를 획득하기 위해 이용된다. DDR 데이터는 양방의 판독 및 기록 동작에서 데이터를 제공하는 어떤 디바이스에 의해 구동되는 소스 동기 클록을 이용하여 획득된다.
병렬 분배 클록 구조에 따른 문제를 해결하기 위한 다른 접근법은 소스 동기 클록 분배 방법이다. 소스 동기 클록 분배 방법은 멀티 드롭 클록 구조 내의 스큐의 많은 소스가 제거되기 때문에 더 많은 타이밍 마진(timing margin)을 제공한다. 소스 동기 클록 구조에서, 클록은, 예컨대, 위상 고정 루프 (PLL) 또는 지연 고정 루프 (DLL)와 같은 클록 재생기에 의해 조정될 수 있다. 소스 동기 클록 구조를 가진 직렬 접속된 디바이스의 경우에, PLL은 단기(short-term) 지터 축적이 없고, 사실상 입력 클록에 지터 필터링 기능을 제공할 수 있으므로 유익하다. 그러나, PLL은 DLL에 비해 더 많이 복잡하여, 루프 안정성이 고려되어야 한다.
도 13은 직렬 클록 분배 토폴로지에 따른 소스 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스를 갖는 시스템을 도시하며, 이 시스템은 링 구조를 형성한다. 도시된 예시적 시스템에서, 메모리 제어기(260)는 다수(N)의 메모리 디바이스(262-1, 262-2, ..., 262-N)와 통신한다. 메모리 제어기(260)는 제 1 메모리 디바이스(262-1)에 접속되어, 소스 동기 클록 신호 CLKssyc에 응답하여 잔여 메모리 디바이스(262-2 - 262-N)를 통해 전파되는 데이터 및/또는 제어에 관한 정보를 송신한다. 초기 소스 동기 클록 신호 CLKssyc는 메모리 제어기(260)에 의해 제공되고, 동기 클록 신호는 디바이스에 의해 다음 디바이스에 제공된다. 이 시스템에서, 최종 (N) 메모리 디바이스(262-N)는 전파된 정보를 메모리 제어기(260)로 피드백함으로서, 시스템이 링 타입 접속을 형성한다. 필요하다면, 전파된 제어 신호는 메모리 제어기(260)로 복귀될 것이다.
도 14는 도 13에 도시된 메모리 디바이스 중 하나의 상세 사항을 도시한 것이다. 도 14를 참조하면, 디바이스 (i)는 입력 신호(283)를 수신하는 입력 회로(282), 출력 신호(285)를 제공하는 출력 회로(284), 클록 회로(286) 및 메모리 코어 회로(288)를 갖는다. 클록 회로(286)는 입력 클록 신호의 지연을 조정하여, 적절히 동기된 클록 신호를 생성하는 클록 재생기를 포함한다. 이를 위해, 예컨대, PLL 또는 DLL을 이용하여, 클록을 조정하거나 동기하기 위해 클록 재생기에 대한 여러 가능 구성이 존재한다. 입력 소스 동기 클록 신호 CLKcsyci(287)에 응답하여, 클록 회로(286)는 각각의 동작을 위해 클록을 입력 회로(282), 메모리 코어 회로(288) 및 출력 회로(284)로 전송한다. 클록 회로(286)의 클록 재생기는, 입력 소스 동기 클록 신호 CLKssyci(287)와 동기되는 출력 소스 동기 클록 신호 CLKcsyco(289)를 다음 디바이스에 제공한다. 출력 클록 신호 CLKssyco(289)는 입력 클록 신호 CLKssyci의 재생된 버전이다. 입력 회로(222) 및 출력 회로(284)는 클록 회로(286)에 의해 제공되는 클록에 응답하여 인터페이스 동작을 실행한다.
도 15는 도 13에 도시된 바와 같이 메모리 제어기 및 직렬 접속되는 다수의 메모리 디바이스를 갖는 시스템을 도시한 것이다. 이 시스템은 소스 동기 클록 구조를 갖는다. 이 시스템에서, 최종 디바이스는 제어기에 접속된다. 도 15를 참조하면, 시스템은 메모리 제어기(310) 및, 소스 동기 클록 구조를 가진 직렬 접속된 다수의 메모리 디바이스(312-1 - 312-4)를 포함한다. 각 디바이스는 도 10A의 디바이스와 유사하지만, 클로킹은 도 10A의 클로킹과 상이하다. 각 디바이스는 이전의 구성 요소 (메모리 디바이스 또는 제 1 메모리 디바이스 또는 디바이스 1에 대한 메모리 제어기)로부터 클록 신호를 수신한다. 각 디바이스는 내부 클록을 생성하기 위한 (도시되지 않은) PLL을 갖는다. 클록 동기를 위해 PLL을 갖는 아키텍쳐 특징 디바이스의 예시적 상세 사항은 국제 공개 번호 WO/2008/067636 (2008년 6월 12일)에 제공된다.
도 15에 도시된 예에서, 소스 동기 클록 구조는, 입력 데이터를 획득하도록 위상 시프트된 내부 클록을 제공하거나 위상 시프트된 출력 클록을 제공하기 위해 각 구성 요소 (예컨대, 디바이스) 내에 PLL을 필요로 한다. 예컨대, 수신된 클록 에지가 수신된 데이터 전이와 일치하면, PLL은 데이터 입력 신호 D[0:3]의 데이터 유효 윈도우 내에 수신된 입력 SCLKI 및 /SCLKI 신호를 센터시키도록 90° 클록 위상 시프트를 생성하는데 필요로 된다. 다른 한편, SCLKI 및 /SCLKI 신호의 수신된 클록 에지가 수신된 데이터 유효 윈도우 내에 센터되면, 90° 위상 시프트된 클록은 출력 클록 신호 SCLKO 및 상보 출력 클록 신호 /SCLKO (이하, 제각기 "SCLKO 신호" 및 "/SCLKO 신호"라 칭한다)를 생성시키는데 필요로 된다. 메모리 디바이스는 다음의 설명에서 이런 후자 모드에서 동작하는 것으로 추정될 것이다.
기록 동작에서, 메모리 제어기(310)는 기록 명령 및 기록 데이터 (Q[0:3])를 디바이스의 직렬 접속의 제 1 디바이스 (디바이스 1, 312-1)로 전송한다. 제 1 디바이스(312-1)는 제어기(310)로부터의 입력 데이터와 센터 정렬되는 입력 클록을 가진 입력 데이터 D[0:3]를 획득한다. 제 1 디바이스(312-1)가, 디바이스 ID 일치 결정을 할 시에, 메모리 제어기(310)에 의해 기록 명령의 부분으로서 내려진 디바이스 ID에 의해 결정되는 기록 동작의 "타겟" 또는 "지정된(designated)" 디바이스이면, 획득된 데이터는 그 디바이스의 (도시되지 않은) 메모리 어레이 내로 기록될 것이다. 이 경우에, 기록 명령 및 기록 데이터는 선택적으로 디바이스의 직렬 접속에서 다음 디바이스로 재전송되지 않게 될 수 있다. 특정 디바이스를 지정하는 ID 번호는 도 6에 도시되고, 예컨대, "147-2"로 나타내며, 입력 데이터 DI1[0:3]는 명령 포맷(147-2)의 "데이터"이다.
제 1 디바이스(312-1)가 메모리 제어기(310)에 의해 기록 명령의 부분으로서 내려진 디바이스 ID에 의해 결정되는 기록 동작의 "타겟" 또는 "지정된" 디바이스가 아니면, 입력 데이터는 90° 시프트된 클록 출력 CKO 및 /CKO과 함께 제 2 구성 요소 (디바이스 2, 312-2)로 재전송되어야 한다. 제 2 구성 요소 (디바이스 2, 312-2)는 입력 데이터와 센터 정렬되는 클록과 함께 제 1 구성 요소 (디바이스 1, 312-1)로부터 재전송된 데이터를 수신한다. 이런 방법에 의해, 데이터는 제 1 구성 요소 (제 1 디바이스(312-1))에서 최종 구성 요소 (최종 디바이스(312-3))로 통과된다.
디바이스의 직렬 접속의 최종 디바이스 (즉, 디바이스 4)로부터의 출력 데이터 DQ[0:3], SCLKO, /SCLKO, SCSO 및 SDSO 신호는 메모리 제어기(310)로 피드백된다. SCSO 및 SDSO 신호는 데이터의 유효점을 검출하도록 메모리 제어기(310)에 제공된다. 병렬 분배된 클록과 달리, 제어기(310)는 직렬 접속된 디바이스로부터 정확한 래이턴시를 알지 못하기 때문에, SCLKO, /SCLKO 신호와 함께 SCSO 및 SDSO 신호는 입력으로서 필요로 된다.
판독 동작에서, 메모리 제어기(310)는 지정된 디바이스의 ID 번호로 판독 명령을 디바이스의 직렬 접속의 제 1 디바이스에 내린다. 다시 말하면, 지정된 디바이스가, 디바이스 ID 일치 결정 시에, 디바이스 1이면, 디바이스 1은 그 디바이스 내의 메모리 어레이에 액세스하도록 명령 (즉, 판독)을 처리할 것이다. 제 1 디바이스의 판독 결과는 90° 시프트된 클록의 출력과 함께 제 2 구성 요소 (디바이스 2, 312-2)로 전송된다. 그리고 나서, 제 2 구성 요소 (디바이스 2, 312-2)는 입력 데이터와 센터 정렬되는 클록과 함께 제 1 구성 요소의 판독 결과를 수신한다. 이런 흐름에 의해, 판독 데이터는 잔여 디바이스로부터 메모리 제어기(310)로 통과된다. ID 번호는 도 6에 도시된 포맷(147-3)에 의해 주어진다. 액세스는 그 명령 포맷 내에 포함된 어드레스에 따라 실행된다.
도 16은 도 15에 도시된 2개의 디바이스를 도시한 것이다. 도 16을 참조하면, 하나의 디바이스, 디바이스 (i), 및 다음 디바이스, 디바이스 (i+1)는, 일반적으로 리셋 신호 /SRST, 칩 인에이블 신호 /SCE 및 클록 신호 SCLKI 및 /SCLKI의 쌍을 수신한다.
디바이스 (i)의 클록 입력 CK 및 /CK은 이전의 디바이스, (도시되지 않은) 디바이스 (i-1)로부터 제각기 입력 클록 신호 SCLKIi 및 /SCLKIi를 수신하고, 제각기 그의 클록 출력 CKO 및 /CKO으로부터 대응하는 출력 클록 신호 SCLKOi 및 /SCLKOi를 출력한다. 디바이스 (i+1)는, 제각기 입력 클록 신호 SCLKI(i+1) 및 /SCLKI(i+1)로서, 디바이스 (i)로부터 출력 클록 신호 SCLKOi 및 /SCLKOi를 수신하고, 제각기 그의 클록 출력 CKO 및 /CKO으로부터 출력 클록 신호 SCLKO(i+1) 및 /SCLKO(i+1)를 출력하며, 이들 신호는 다음 디바이스, (도시되지 않은) 디바이스 (i+2)로 전달된다.
디바이스 (i)의 데이터 입력 D은 이전의 디바이스, 디바이스 (i-1)로부터 입력 데이터 DIi[0:(n-1)]를 수신하고, 데이터 출력 Q으로부터 출력 데이터 DQi[0:(n-1)]를 출력한다. 디바이스 (i)로부터의 출력 데이터 DQi[0:(n-1)]는 입력 데이터 Di(i+1)[0:(n-1)]로서 디바이스 (i+1)의 데이터 입력 D에 공급된다. 디바이스 (i+1)는 다음 디바이스, 디바이스 (i+1)로 전송되는 데이터 출력 Q으로부터 출력 데이터 DQ(i+1)[0:(n-1)]를 출력한다. 디바이스 (i)의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI은 이전의 디바이스, 디바이스 (i-1)로부터 제각기 명령 스트로브 입력 신호 SCSIi 및 데이터 스트로브 입력 신호 SDSIi를 수신한다. 디바이스 (i)는 제각기 명령 스트로브 출력 CSO으로부터 명령 스트로브 출력 신호 SCSOi를 출력하고, 데이터 스트로브 출력 DSO로부터 데이터 스트로브 출력 신호 SDSOi를 출력한다. 디바이스 (i)로부터의 명령 스트로브 출력 신호 SCSOi 및 데이터 스트로브 출력 신호 SDSOi는 제각기 명령 스트로브 입력 신호 SCSI(i+1) 및 데이터 스트로브 입력 신호 SDSI(i+1)로서 디바이스 (i+1)의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI에 공급된다. 디바이스 (i+1)는 제각기 명령 스트로브 출력 신호 SCSO(i+1) 및 데이터 스트로브 출력 신호 SDSO(i+1)를 다음 디바이스, (도시되지 않은) 디바이스(i+2)로 출력한다.
도 17은 PLL을 가진 소스 동기 클록 구조를 도시한 것이다. 도시된 예는 상호 접속되는 2개의 디바이스를 포함한다. 이들 중 하나는 전송기의 역할을 하고, 다른 하나는 수신기의 역할을 한다. 이들 디바이스의 각각은 도 14에 도시된 바와 같은 구조를 갖는다. 도시된 예에서, 디바이스는 동일한 구조를 갖는다. 이들 디바이스 중 하나는 그의 출력 인터페이스 회로를 도시하고, 다른 디바이스는 그의 입력 인터페이스 회로를 상세히 도시한다. 도 17을 참조하면, 하나의 디바이스(312-i), 디바이스 1 (전송기)은 다수의 멀티플렉서 (Muxs), PLL(316), 클록 멀티플렉서, 차동 입력 버퍼 및 다수의 차동 출력 버퍼를 갖는다.
다른 디바이스(312-(i+1))(수신기), 디바이스 (i+1)는 다수의 디멀티플렉서 (DeMuxs), 다수의 차동 입력 버퍼를 포함한다.
차동 클록 신호 CLKi (CK 및 /CK)(287)는, 차동 입력 버퍼를 통해, 결과적으로 멀티플렉서의 동작을 동기하도록 재생된 내부 클록을 멀티플렉서에 제공하는 디바이스 (i)의 PLL로 입력된다. 재생된 클록은 또한, 출력 데이터가 데이터와 클록 경로 간의 지연에 일치하도록 생성되는 바와 정확히 동일한 방식으로 출력 클록을 생성하는 클록 멀티플렉서에 공급된다. 출력 클록은 디바이스 (i+1)로의 전송을 위해 출력 클록 신호를 구동하도록 제공된다. 디바이스 (i+1)는 클록을 수신하여, 디멀티플렉서의 동작을 동기하도록 디멀티플렉서에 제공한다.
멀티 드롭 클록 구조에 비해, PLL을 가진 소스 동기 클록 구조는 보다 적은 스큐 구성 요소를 갖는다. 그것은 내부 재생된 클록이 입력 클록에 위상 고정되기 때문에 상당한 클록 삽입 지연 문제 (tBUFF 스큐)를 갖지 않는다. 2개의 디바이스 (i) 및 (i+1) 간의 비행 시간 스큐 (tFL)는 출력 클록 및 출력 데이터가 동일한 경로에 따르기 때문에 더 이상 문제가 있지 않다. 게다가, tJITTER은 PLL의 필터링 동작으로 인해 감소될 수 있다.
소스 동기 클록 구조는 멀티 드롭 클록 구조 보다 더 고 주파수 동작 범위를 제공한다. 예컨대, 800 MHz를 초과하는 주파수에서의 동작은 PLL 지터 및 위상 에러가 잘 제어될 경우에 달성될 수 있다. 이런 이유로, 소스 동기 클록 구조는 더욱 고 데이터 판독 대역폭을 제공하기 위해 직렬 접속된 메모리를 가진 시스템 내에 채용된다.
소스 동기 클록 구조의 일례는 2004년 6월 16일, "Designing High Data Rate Interfaces", IEEE 2004 VLSI Circuits Symposium에 개시되어 있다.
도 18A는 도 15에 도시된 직렬 접속된 디바이스 중 하나를 도시한 것이다. 도 18A를 참조하면, 여러 입력 신호 (예컨대, SCLKIi, /SCLKIi, SCSIi, SDSIi 신호) 및 입력 데이터 DIi[0:3]는 직렬 접속된 디바이스의 제 i 디바이스 "디바이스 (i)"(312-i)에 제공되고, 이 디바이스는 여러 출력 신호 (예컨대, SCLKOi, /SCLKOi, SCSOi, SDSOi 신호) 및 출력 데이터 DQi[0:3]를 제공한다. 특정 예에서, 데이터는 4 비트 [0:3]를 갖는다. 이 데이터는 다른 수의 비트를 가질 수 있다.
디바이스 (312-i)는 위상 고정 루프 (PLL)를 가진 클록 I/O 회로(401), 데이터 I/O 회로(403), 스트로브 I/O 회로(405), 및 메모리 코어 회로를 가진 제어 회로(407)를 포함한다. 클록 I/O 회로(401)는 클록 입력 CK 및 /CK에서 SCLKIi, /SCLKIi 신호를 수신하고, 클록 출력 CKO 및 /CKO를 통해 SCLKOi, /SCLKOi 신호를 출력한다. 클록 I/O 회로(401)는 기준 클록 신호 Ref_clk를 데이터 I/O 회로(403) 및 스트로브 I/O 회로(405)에 제공한다. 기준 클록 신호 Ref_clk는 내부 클록 신호로서 제공된다. 클록 I/O 회로(401)는 다수의 클록 신호를 생성시킨다. 특정 예에서, 클록 I/O 회로(401)는 180°, 270° 및 360°의 위상 시프트된 클록 신호를 데이터 I/O 회로(403) 및 스트로브 I/O 회로(405)로 출력한다.
메모리 제어기 (예컨대, 도 15에 도시된 메모리 제어기(310))로부터의 기준 전압 Vref의 신호 SVREF는 데이터 I/O 회로(403) 및 스트로브 I/O 회로(405)에 제공된다. 데이터 I/O 회로(403)는 입력 데이터 DIi[0:3]를 수신하고, 출력 데이터 DQi[0:3]를 출력한다. 스트로브 I/O 회로(405)는 SCSIi 및 SDSIi 신호를 수신하고, SCSOi 및 SDSOi 신호를 출력한다. 제어 회로(407)는, 스트로브 I/O 회로(405)로부터 내부 명령 스트로브 입력 신호 iCSI 및 내부 데이터 스트로브 입력 신호 iDSI를 수신하고, 데이터 I/O 회로(403)로부터 기록될 데이터 "기록 데이터"를 수신한다. 제어 회로(407)는 (도시되지 않은) 메모리로부터 판독되는 "판독 데이터"를 스트로브 I/O 회로(405)에 제공한다.
도 18B는 도 18A에 도시된 메모리 코어 회로를 가진 제어 회로(407)의 일례를 도시한 것이다. 제어 회로(407)는 도 4 및 도 5A에 도시된 바와 같은 초기 모드에서의 ID 할당 동작 및, 도 4 및 도 5B에 도시된 바와 같은 정규 모드에서의 메모리 액세스 동작을 실행한다.
도 18A 및 18B를 참조하면, ID 할당 회로(491)는 초기 모드에서 ID 할당 및 ID 번호 계산을 실행한다. 입력 ID, IDi의 번호는 ID 레지스터(492) 내에 등록된다. 계산 결과 (즉, IDi+1)의 번호는 디바이스 1에 의해 다음 디바이스에 대한 출력 IDo으로서 제공된다. ID 레지스터(492)는 할당된 ID를 보유한다. 그 후, 정규 모드에서, 도 6에 도시된 바와 같은 포맷을 가진 명령은 ID 일치 결정기(493) 및 명령 해석기(495)에 공급된다. ID 일치 결정기(493)는 입력 ID 번호가 ID 레지스터(491) 내에 보유된 할당된 ID에 일치하는지를 결정하고, 이들이 일치하면, 논리 "하이"의 ID 일치 신호, ID 일치가 제공될 것이다. 일치하지 않으면, ID 일치 신호는 논리 "로우"일 것이다. IDi로의 ID 일치 결정의 경우에, 디바이스 (i)는 지정된 또는 타겟 디바이스이다. ID 일치가 되지 않은 경우에, 디바이스 (i)는 지정된 디바이스가 아니다. OP 코드 디코더를 포함하는 명령 해석기(495)는 입력 명령에 포함된 OP 코드를 디코드하고, "하이" ID 일치 신호에 응답하여 해석된 명령 (예컨대, 기록, 판독)을 제공한다. 해석된 명령 및 ID 일치 신호에 응답하여, 모드 신호 생성기(497)는 "Primed" 신호를 제공한다. 특정 예에서, Primed 신호는 ID 일치가 되지 않은 시에 논리 "로우"이다. ID 일치가 존재할 시에는, Primed 신호는 "하이" 및 "로우"이고, OP 코드는 제각기 "판독" (즉, 명령은 데이터 판독 명령이다) 및 "기록" (즉, 명령은 데이터 기록 명령이다)이다. 해석된 명령에 응답하여, 예컨대, 데이터는 내부 명령 스트로브 입력 신호 iCSI 및 내부 데이터 스트로브 입력 신호 iDSI를 수신하는 메모리 코어 회로(498)에 기록되거나 그로부터 판독된다. 명령 해석기에 대한 일례는 국제 공개 번호 WO/2008/067659 (2008년 6월 12일)에 개시되어 있다. ID 일치 결정기에 대한 일례는 미국 특허원 제12/034,686호에 개시되어 있다.
도 18C는 도 18A에 도시된 클록 I/O 회로(401)의 상세 사항을 도시한 것이다. 도 18A 및 18C를 참조하면, SCLKIi 및 /SCLKIi 신호는 결과적으로 기준 클록 신호 Ref_clk를 PLL(413)의 기준 클록 입력 "Ref_clk 입력"에 제공하는 입력 버퍼(411)의 "+" 및 "-" 입력에 공급된다. 기준 클록 신호 Ref_clk는 SCLKIi 신호가 (예컨대, "하이"에서 "로우"로) 전이하고, /SCLKIi 신호가 반대 방향으로 (예컨대, "로우"에서 "하이"로) 전이할 시에 한번에 전이한다. PLL(413)은 기준 클록 신호 Ref_clk의 전이와 동기하여 동작한다.
PLL(413)은 발진기를 포함하고, 입력 기준 클록 신호 Ref_clk에 대해, 제각기 버퍼(414-1, 414-2, 414-3 및 414-4)를 통해 90°, 180°, 270° 및 360° 만큼 위상 시프트되는 4개의 클록 신호를 생성시킨다. Clk90, Clk180, Clk270 및 Clk360으로 나타내는 90°, 180°, 270° 및 360°의 4개의 위상 시프트된 클록 신호는 이하 제각기 "Clk90 신호", "Clk180 신호", "Clk270 신호" 및 "Clk360 신호"로서 지칭된다. Clk360 신호는 PLL(413)의 발진 입력 "Osc_loop 입력"에 공급된다. Clk360 및 Clk180 신호는 제각기 선택기(417 및 419)의 선택 입력에 공급된다. 선택기(417 및 419)의 각각은 제각기 "0" 및 "1" 입력에서 논리 "0" 및 "1" 신호를 수신한다. 선택기(417)에서, 그의 "0" 또는 "1" 입력은 Clk360 신호에 응답하여 선택되며, 그의 출력 신호는 출력 버퍼(421)를 통해 SCLKOi 신호로서 제공된다. 마찬가지로, 선택기(419)에서, 그의 "0" 또는 "1" 입력은 Clk180 신호에 응답하여 선택되며, 그의 출력 신호는 출력 버퍼(423)를 통해 /SCLKOi 신호로서 제공된다. 그래서, SCKO 및 /SCKO 신호는 180° 이상(out of phase)인 상보 차동 클록 신호이다. 선택기(417 및 419)는 클록과 데이터 경로 간의 지연에 일치할 수 있다.
도 18D는 도 18A에 도시된 데이터 I/O 회로(403)를 도시한 것이다. 도 18A 및 18D를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(425)의 "-" 입력에 제공된다. 입력 데이터 DIi[0:3]는 입력 버퍼(425)의 "+" 입력에 공급되고, 그의 출력 <0:3>은 DDR 데이터를 획득하도록 기준 클록 신호 Ref_clk의 양 및 음 에지에 의해 클록되는 D형 플립 플롭 (D-FFs)(461 및 463)의 데이터 입력 "D"에 공급된다. 디바이스가 4 비트 데이터 경로를 가질지라도, 단일 비트 만에 대한 회로가 도시된다. 데이터를 처리하는 회로 소자의 각각은 실제 디바이스에서 4번 반복된다. D-FF(461)의 4 비트 출력 Din1 [0:3]은 비트 4, 5, 6 및 7를 포함하고, 선택기(465)의 "0" 입력에 공급된다. 마찬가지로, D-FF(463)의 4 비트 출력 Din2 [0:3]은 비트 0, 1, 2 및 3를 포함하고, 선택기(467)의 "0" 입력에 공급된다. 선택기(465 및 467)의 "1" 입력은 제각기 Rout1[0:3] (비트 4, 5, 6 및 7) 및 Rout2[0:3] (비트 0, 1, 2 및 3)으로서 판독 데이터를 수신한다. 선택기(465 및 467)는 "Primed" 신호에 따라 선택 동작을 실행한다. Primed 신호는 ID 일치 결정에 따라 디바이스가 선택될 시에는 "하이"로 되고, 선택되지 않을 시에는 "로우"로 되지만, 이 디바이스는 /SCE 신호에 의해 선택된다. 선택기(465 및 467)로부터의 선택된 출력 신호는 데이터 래칭 동작을 위해 제각기 Clk180 및 Clk360 신호에 의해 클록되는 D-FFs(469 및 471)의 데이터 입력 D에 공급된다. D-FF(469)의 내부 래치된 출력 데이터 Do1[0:3] 및 D-FF(471)의 내부 래치된 출력 데이터 Do0[0:3]는 제각기 Clk270 신호에 응답하여 선택 동작을 실행하는 선택기(473)의 "1" 및 "0" 입력에 공급된다. 선택기(473)로부터의 선택된 출력 <0:3>은 출력 데이터 DQi[0:3]로서 출력 버퍼(475)를 통해 제공된다.
도 18E는 도 18A에 도시된 스트로브 I/O 회로(405)를 도시한 것이다. 도 18A 및 18E를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(비교기)(427 및 429)의 "-" 입력에 제공된다. SCSIi 및 SDSIi 신호는 제각기 입력 버퍼(427 및 429)의 "+" 입력에 공급되고, 그의 출력은 D-FFs(431 및 433)의 D 입력에 제공된다. D-FFs(431 및 433)는 기준 클록 신호 Ref_clk에 응답하여 래칭 동작을 실행한다. D-FFs(431 및 433)는, 코어 논리 회로(407)에 제공되는 내부 명령 스트로브 입력 신호 iCSI (이하, "iCSI 신호"라 칭한다) 및 내부 데이터 스트로브 입력 신호 iDSI 신호(이하, "iDSI 신호"라 칭한다)를 출력한다.
iCSI 신호는 제각기 Clk180 및 Clk360 신호에 의해 클록되는 D-FFs(437 및 439)의 D 입력에 공급된다. D-FFs(437 및 439)는 제각기 선택기(441)의 "1" 및 "0" 입력에 공급되는 iCSO1 및 iCSO0 신호를 출력한다. Clk270 신호에 응답하여, 선택기(441)로부터 선택된 출력 신호는 SCSOi 신호로서 출력 버퍼(443)를 통해 제공된다. iDSI 신호는 제각기 Clk180 및 Clk360 신호에 의해 클록되는 D-FFs(445 및 447)의 D 입력에 공급된다. 마찬가지로, D-FF(445)로부터 출력되는 iDSO1 신호 및 D-FF(447)로부터 출력되는 iDSO0 신호는, 결과적으로 Clk270 신호에 응답하여 iDSO1 및 iDSO0 중 하나를 선택하는 선택기(449)의 "1" 및 "0" 입력에 공급된다. 선택기(449)로부터 선택된 출력 신호는 SDSOi 신호로서 출력 버퍼(451)를 통해 제공된다.
도 19는 도 18A-18E에 도시된 바와 같은 소스 동기 클록 구조에 대한 여러 신호 및 데이터를 도시한 것이다. 도 18A-18E 및 도 19를 참조하면, 각 디바이스는 SCLKOi, /SCLKOi 신호와 출력 데이터 DQi[0:3] 간에 90° 위상차를 확립하는 PLL을 포함하고, SCSOi 및 SDSOi 신호는 다음 디바이스에 대한 센터된 클록을 제공한다. 도 19에 도시된 바와 같이, 출력 데이터 DQi[0:3]와 SCLKOi, /SCLKOi 신호 간에 90° 위상차가 존재한다.
상술한 바와 같이, 정규 동작 모드에서, Primed 신호는 ID 일치 결정 및 동작 모드에 따라 논리 "로우 (즉, 0)" 또는 "하이 (즉, 1)" 상태를 갖는다. 넌(non)-ID 일치 결정에서, 디바이스 (i)는 단지 데이터를 다음 디바이스 (i+1)로 전송시킨다. Primed 신호가 논리 "0"에 있어, D-FFs(461 및 463), Din1 [0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2 [0:3] (즉, 비트 0, 1, 2 및 3)로부터의 래치된 데이터는 선택기(465 및 467)에 의해 선택되고, 출력 데이터 DQi[0:3]는 다음 메모리 디바이스에 제공된다. 또한, D-FFs(461 및 463), Din1 [0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2 [0:3] (즉, 비트 0, 1, 2 및 3)로부터의 래치된 데이터는 (도시되지 않은) "Primed" 신호 제어에 의해 기록 레지스터(481) 내에 기록되지 않는다. 넌-ID 일치 결정 시에, 8 비트 (비트 0-7)의 기록된 데이터는 코어 논리 회로(407)에 제공되지 않는다. 그러나, ID 일치 결정 및 기록 동작 모드의 경우에, D-FFs(461 및 463), Din1 [0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2 [0:3] (즉, 비트 0, 1, 2 및 3)로부터의 래치된 데이터는 기록 레지스터(481)를 통해 메모리 코어 회로(498) 내에 기록된다.
ID 일치 결정 및 판독 동작 모드 (Primed 신호가 논리 "1"임)의 경우에, 코어 논리 회로(407)는 여기서 데이터 기억 소자에 액세스하여 데이터를 판독하고, 판독 데이터는 판독 레지스터(483)에 기록된다. 판독 데이터는, Rout1[0:3] (비트 4, 5, 6 및 7) 및 Rout2[0:3] (비트 0, 1, 2 및 3)로서, 제각기 선택기(465 및 467)에 의해 선택되고, 궁극적으로 출력 데이터 DQi[0:3]는 다음 디바이스에 제공된다.
직렬 접속된 메모리 디바이스를 가진 시스템이 어떤 응용에 채택될 시에, 모든 직렬 접속된 메모리 디바이스 내의 PLLs은 모든 입력 및 출력 버퍼가 이용되기 때문에 입력 데이터를 다음 디바이스로 전송하도록 턴온될 수 있다. 그래서, 시스템 내에 상당수의 메모리 디바이스가 존재하면, PLL 동작 때문에 많은 전력이 소비할 것이다.
예로서, 예컨대, 비휘발성 플래시 메모리와 같이 하이브리드 동기 클로킹을 가진 예컨대 멀티 스택된(multi-stacked) 칩 기반 메모리에 대해 이런 전력 소비 문제를 다루는데, 상기 메모리는 일반적으로 시스템판 상의 설치 메모리의 면적을 감소시키도록 멀티 칩으로 패키지된다. 이와 함께, 대체 PLL 온 및 오프 제어 특징을 가진 전체 소스 동기 클로킹이 도입된다.
상술한 바와 같이, 다수의 메모리 디바이스가 접속된다. 이와 같은 디바이스는 그룹을 형성하도록 분할될 수 있으며, 각 그룹은 특히 클록 구조로 특징지워진다.
PLLs를 가진 직렬 접속된 디바이스를 포함하는 시스템은 국제 공개 번호 WO/2008/098367 (2008년 8월 21)에 개시되어 있다. 개시된 시스템에서, 모든 디바이스의 PLLs는 턴온되고, 불필요하다면, 모든 디바이스의 PLLs는 턴오프되어 전력 소비를 줄인다.
도 20의 (a)는 메모리 제어기 및 직렬 접속되는 다수의 메모리 디바이스를 가진 시스템을 도시한 것이다. 도시된 예에서, 이들 디바이스는 그룹화되고, 각 그룹은 소스 동기 클록 구조 및 공통 동기 클록 구조의 조합을 갖는다. 최종 그룹의 최종 디바이스는 소스 제어기에 접속되지 않고, (도시되지 않은) 다른 제어기 또는 논리에 접속된다. 도 20의 (a)를 참조하면, 메모리 제어기(510)는 그룹(1 - N, 512-1 - 512-N) 내에 포함되는 다수의 메모리 디바이스와 통신한다. 그룹(1 - N)의 각각에서, 다수의 디바이스(예컨대, 4개의 디바이스)는 도 15에 도시된 바와 같이 직렬 접속된다. 메모리 제어기(510)는 데이터 및 다른 정보와 함께 입력 클록 신호 SCLKI1를 그룹(1, 512-1)으로 송신한다. 그룹(1 - N)의 각각은 그의 출력 클록 신호를 다음 그룹으로 출력한다. 그룹 (N)은 직렬 접속의 출력 클록 신호 SCLKON를 출력한다.
도 20의 (b)는 메모리 제어기 및 직렬 접속되는 다수의 메모리 디바이스를 가진 시스템을 도시하며, 이들 디바이스는 그룹화된다. 이 시스템에서, 각 그룹은 소스 동기 클록 구조 및 공통 동기 클록 구조의 조합을 가지며, 최종 그룹의 최종 디바이스는 제어기에 접속된다. 도시된 예에서, 메모리 제어기(520)는 그룹(1, 2, ...., N) 내에 포함되는 다수의 메모리 디바이스와 통신한다. 그룹(1 - N)의 각각에서, 다수의 디바이스(예컨대, 4개의 디바이스)는 도 15에 도시된 바와 같이 직렬 접속된다. 클록 전달 경로는 도 20의 (a)의 것과 유사하다. 그룹 (N)으로부터의 출력 클록 신호 SCLKON는 메모리 제어기(520)에 제공된다. 또한, 데이터 및 다른 정보를 포함하는 전파된 신호는 그룹(N)의 최종 디바이스에서 메모리 제어기(520)로 피드백된다.
도 20의 (a) 및 (b)에 도시된 바와 같은 시스템에서, 하나의 그룹 내의 클록 구조는 다른 그룹의 클록 구조와 상이할 수 있다. 하나의 그룹 내의 개별 디바이스는 또한 다른 그룹의 것과 상이한 클록 구조를 이용하여 클록될 수 있다. 각 메모리 디바이스는 멀티 칩 모듈 (MCM) 또는 멀티 칩 패키지 (MCP)의 형태로 단일 다이 또는 칩, 또는 멀티 다이 또는 칩을 포함할 수 있다.
도 21의 (a)는 와이어 본딩을 가진 멀티 칩 패키지 (MCP) 구조에서 실시되는 예시적 시스템을 도시한 것이다. 도 21의 (a)를 참조하면, 이 시스템은 와이어 보드(wiring board)인 기판(533) 상에 설치되는 수직 스택에서 다수의 메모리 디바이스(531-1 - 531-4)를 갖는다. 이들 디바이스는 절연체로 분리된다. 디바이스(531-1 - 531-4)는 다중 접속 패드(537)를 갖는다. 기판(533)은 다중 접속 패드(539)를 갖는다. 디바이스(531-1 - 531-4)의 패드(537)는 와이어(541)에 의해 기판(533)의 패드(539) 및 다른 디바이스의 패드에 접속된다. 디바이스(531-1 - 531-4), 기판(533) 및 와이어(541)는 (도시되지 않은) MCP 인클로저(enclosure) 내에 하우스(house)된다. MCP 인클로저는 모든 측면에 시스템 구성 요소를 넣는 밀봉 매체 또는 수지를 포함하여, 이 구성 요소가 고정되는 단단한 패키지를 제공할 수 있다. 기판(533)은 이들 디바이스에 대한 대향 측에서 (도시되지 않은) 다른 접속 패드 또는 단자를 갖는다. 다른 단자는 다른 MCP 또는 메모리 제어기에 접속되어, 신호를 송신하거나 수신한다. 디바이스(531-1 - 531-4)는 다른 MCP 또는 메모리 제어기의 디바이스와 통신할 수 있다. 특정 예에서, 이 시스템은 4개의 칩 (즉, 4개의 메모리 디바이스)을 포함하지만, 이 시스템은 어떤 수의 칩을 포함한다.
도 21의 (b)는 실리콘 스루 홀을 가진 MCP 구조의 다른 예를 도시한 것이다. 도 21의 (b)를 참조하면, 메모리 디바이스(551-1 - 551-3)는 (도시되지 않은) 인클로저 내부의 기판(553) 위에 서로 나란히 수평으로 위치된다. 이들 디바이스의 각각은 실리콘 기판 상에 접속 라인 및 단자를 갖는다. 이들 디바이스 간의 단자는 실리콘 스루 커넥터(555)에 의해 접속됨으로써, 이들 디바이스는 신호를 송신하고 수신한다.
패키지 내에서, 칩 입력 및 출력 패드와 관련된 ESD (Electro-Static Discharge) 구조로부터의 로딩 효과는 상호 접속된 커패시턴스에 기여하는 주요 요소이다. 그러나, 로딩 효과는 보드 상에서 패키지 간의 접속에 비해 모듈 내의 접속의 경우에 심하지 않다. MCP 내의 2개의 칩 간의 거리는 패키지 대 패키지 접속의 거리보다 훨씬 짧다. 그래서, 공통 동기 클록 구조는 MCP 내에서 적절한 솔루션일 수 있지만, 소스 동기 클록 구조는 고주파 동작, 예컨대, 200 MHz 이상에 대한 패키지 대 패키지 상호 접속에 이용될 수 있다. 이런 접근법을 이용하면, MCP 내에서 모든 PLL을 턴온할 필요가 없다. 고주파 동작 및 비교적 저 전력 소비의 양방을 달성할 수 있다.
도 22는 MCP 간의 소스 동기 클로킹 및 MCP 내의 공통 동기 클로킹을 기반으로 하는 MCP 디바이스에 대한 하이브리드 동기 클록 구조를 가진 시스템을 도시한 것이다. 도 22를 참조하면, 다수(N)의 MCP 1 - MCPN(562-1 - 562-N)은 직렬 접속되어, (도시되지 않은) 메모리 제어기와 통신한다. 특정 예에서, MCP의 각각은 직렬 접속되는 4개의 디바이스를 갖는다.
각 디바이스는 입력 데이터를 수신하고, 출력 데이터를 전달하는 데이터 입력 D 및 데이터 출력 Q를 갖는다. 각 디바이스는 클록 신호를 재생하는 PLL을 포함한다. 메모리 제어기는 데이터 및 명령에 관한 여러 정보를 포함하는 입력 데이터 신호 DI를 MCP1 (562-1)로 송신한다. 또한, 메모리 제어기는 한쌍의 입력 클록 신호 SCLKI 및 /SCLKI를 MCP1로 송신하며, 입력 클록 신호 SCLKI 및 /SCLKI는 일반적으로 MCP1의 모든 디바이스에 공급된다. 데이터 신호 DI는 MCP1의 제 1 디바이스의 데이터 입력 D에 공급되고, 클록 신호 SCLKI 및 /SCLKI에 응답하여 MCP1의 디바이스를 통해 전파된다.
도 22에 도시된 특정 예에서, MCP 1 - MCPN의 각각에서, 제 1 내지 3 디바이스의 PLL은 오프 (즉, 디스에이블)되고, 제 4 디바이스의 PLL은 온 (즉, 인에이블)된다. 논리 "로우" 및 "하이" 레벨 전압 "Vss (예컨대, 0 볼트)" 및 "Vdd (예컨대, 양의 전압)"은 PLL에 제공되어 제각기 턴오프 및 온된다. 각 MCP의 최종 디바이스는 클록 재생 기능을 실행하고, 재생된 클록 신호는 다음 MCP에 제공된다. 도 22에 도시된 특정 예에서, 각 MCP 내의 클록 구조는 공통 동기 클로킹이다. 그러나, MCP2 - MCPN(562-2 - 562-N)의 제 1 디바이스는 이전의 MCP의 최종 디바이스로부터 재생된 클록 신호를 수신하며, 그래서, MCP1 - MCPN의 제 1 디바이스는 소스 동기 클록 구조에 의해 클록된다. 데이터 및 명령에 관한 여러 정보를 포함하는 입력 데이터 신호 DI는 MCP1 - MCPN의 디바이스를 통해 전파되고, MCPN의 최종 디바이스는 출력 데이터 DQ를 출력한다. 또한, 출력 클록 신호 SCLKO 및 /SCLKO는 MCPN의 최종 디바이스로부터 출력된다.
도 22에 도시된 시스템에서, MCP의 최종 디바이스 (칩 또는 구성 요소)는 PLL을 인에이블시켜, 고주파로 동작 성능을 최적화하기 위해 데이터에 대한 센터 정렬된 클록을 가진 출력 데이터를 다음 MCP로 전송한다. 각 MCP 내의 최종 디바이스의 PLL은 논리 레벨 "하이"의 전압 Vdd에 의해 턴온되고, PLL은 인에이블된다. 각 MCP 내의 다른 디바이스의 PLL은 논리 "로우"의 전압 Vss에 의해 턴오프되고, 따라서, PLL은 디스에이블된다
도 22에 도시된 시스템에서, 각 MCP의 디바이스는 공통 동기 클로킹이다. 모든 MCP의 입력 및 출력은 데이터와 센터 정렬된 클록으로 동작한다. MCP는 소스 동기 클로킹으로 동작한다.
도 22에 예시된 예에서, 각 MCP 내에서 하나의 PLL만이 인에이블된다. 동일한 클록 구조가 또한 인쇄 회로 기판 (PCB) 상에 직접 설치된 개별 디바이스에 적용될 수 있다. 모든 디바이스 또는 모듈 내에서 클록이 재생될 필요는 없다. 공통 동기 클록 구조는 단일 디바이스 이상으로 구동할 수 있어, 일부 디바이스 내의 PLL이 전력을 절약하기 위해 턴오프되도록 한다.
당업자에게는 하나의 MCP 내의 디바이스의 수가 4개로 제한되지 않고, 하나 이상의 디바이스가 MCP 상에 접속될 수 있음이 자명하다.
도 23A는 직렬 접속을 기반으로 하는 MCP 디바이스에 대한 하이브리드 동기 클록 구조를 가진 다른 시스템을 도시한 것이다. 도 23A를 참조하면, 다수(N)의 MCP 1 - MCPN(572-1 - 572-N)은 직렬 접속되어, (도시되지 않은) 메모리 제어기와 통신한다. MCP의 각각은 직렬 접속되는 다수의 디바이스 (예컨대, 4)를 갖는다. 각 디바이스는 입력 데이터를 수신하고, 출력 데이터를 전달하는 데이터 입력 D 및 데이터 출력 Q를 갖는다. 각 디바이스는 클록 신호를 재생하는 PLL을 포함한다.
도 23A에 도시된 특정 예에서, MCP 1 - MCPN의 각각에서, 제 1 및 3 디바이스의 PLL은 논리 "로우" 전압 Vss에 의해 오프 (즉, 디스에이블)되고, 제 2 및 4 디바이스의 PLL은 논리 "하이" 전압 Vdd에 의해 온 (즉, 인에이블)된다. 여기서, 모든 제 2 PLL은 턴오프된다.
메모리 제어기는 데이터 및 명령에 관한 여러 정보를 포함하는 입력 데이터 신호 DI를 MCP1(572-1)로 송신한다. 또한, 메모리 제어기는 한쌍의 입력 클록 신호 SCLKI 및 /SCLKI를 MCP1로 송신하며, 입력 클록 신호 SCLKI 및 /SCLKI는 일반적으로 MCP1의 제 1 및 2 디바이스에 공급된다. 제 2 디바이스 (인에이블된 PLL)는 재생된 클록 신호 SCLKO2 및 /SCLKO2를 일반적으로 제 3 및 4 디바이스에 제공한다. 제 4 디바이스 (인에이블된 PLL)는 다음 MCP, MCP2에 제공되는 재생된 클록 신호를 출력한다.
MCP1에서, 제 3 디바이스는 소스 동기 클록 구조에 의해 클록되고, 제 2 및 4 디바이스는 공통 동기 클록 구조에 의해 클록된다. 다른 MCPs의 각각에서, 제 2 및 4 디바이스는 공통 동기 클록 구조에 의해 클록되고, 제 1 및 3 디바이스는 소스 동기 클록 구조에 의해 클록된다.
데이터 신호 DI은 MCP1의 제 1 디바이스의 데이터 입력 D에 공급되고, 클록 신호 SCLKI 및 /SCLKI에 응답하여 MCP1의 디바이스를 통해 전파된다. 데이터 및 명령에 관한 여러 정보를 포함하는 입력 데이터 신호 DI는 MCP1 - MCPN의 디바이스를 통해 전파되고, MCPN의 최종 디바이스는 출력 데이터 DQ를 출력한다. 또한, SCLKO 및 /SCLKO 신호는 MCPN의 최종 디바이스로부터 출력된다.
도 23B는 직렬 접속을 기반으로 하는 MCP 디바이스에 대한 하이브리드 동기 클록 구조의 다른 시스템을 도시한 것이다. 도 23B를 참조하면, 다수(N)의 MCPs, MCP1 - MCPN(582-1 - 582-N)은 직렬 접속된다. 특정 예에서, 각 MCP는 직렬 접속되는 8개의 디바이스를 포함한다. 각 MCP에서, 제 1 내지 3 및 제 5 내지 7 디바이스의 PLL은 논리 "로우" 전압 Vss에 의해 오프 (즉, 디스에이블)된다. 제 4 및 8 디바이스의 PLL은 논리 "하이" 전압 Vdd에 의해 온 (즉, 인에이블)된다. 인에이블된 PLL의 각각은 입력 클록 신호에 응답하여 재생된 클록 신호를 다음 디바이스로 출력한다. 도 23B의 시스템은 8-칩 패키지 베이스이다. 최대 동작 주파수가 신호 무결성 문제 없이 도시된 케이스에 적용될 경우에는 어떤 수의 디바이스 및 MCPs가 접속될 수 있다.
도 23A 및 23B에 도시된 시스템에서, 각 MCP의 2개의 디바이스 (칩 또는 구성 요소)는 고속 동작을 달성하기 위해 온된다.
상술한 바와 같은 하이브리드 동기 클록 구조를 달성하기 위해, 각 칩의 PLL이 턴온되는지의 여부의 디바이스 선택 방법은 정규 동작을 개시하기 전에 필요로 된다. 칩 (또는 구성 요소)의 PLL을 선택하는 일례의 방법은 MCP 내의 각 칩 (또는 구성 요소)에 대한 외부 핀을 이용할 수 있다. 도 22, 23A 및 23B는 정전압 Vss, Vdd에 의해 8개 케이스 중 2개와 함께 4개의 디바이스 중 하나 및 2개의 디바이스 중 하나를 선택하는 방법을 도시한다.
소스 동기 클록 구조에서, SCLKI 및 /SCLKI 신호는 입력 데이터 윈도우의 센터에서 정렬되고, SCLKO 및 /SCLKO 신호는 또한 다음 직렬 접속된 구성 요소에 대한 출력 데이터의 센터에서 정렬된다. 데이터와의 이와 같은 정렬은 위상 시프트를 가진 PLLs에 의해 달성된다.
하이브리드 동기 클록 구조에서, 소스 동기 클록 구조는 상술한 것과 동일하여 클록으로 센터 정렬된 입력 및 출력 데이터를 전송한다. 클록의 90° 클록 위상 시프트는 도 18A - 18D 및 19에 도시된 바와 같은 출력 스테이지에서 행해진다. 이것은 국부적으로, 즉, MCP의 내부에서 공통 동기 클록 구조와 함께 MCP의 외부에서 글로벌로 소스 동기 클록 구조를 이용하는데 필요로 된다.
이런 식으로, 하이브리드 동기 클록 구조에서 디스에이블된 PLL을 가진 칩 (또는 구성 요소)은 공통 동기 클록 구조로 입력 신호를 취하지만, 인에이블된 PLL을 가진 디바이스는, 출력 데이터를 디스에이블된 PLL을 가진 다음 디바이스로 전송하기 전에 듀티 사이클 보정 및 90° 클록 위상 시프트를 행하도록 클록을 재생시킨다.
도 22, 23A 및 23B에 도시된 예시적 시스템에서, 제 1 MCP는 다른 디바이스, 예컨대, 메모리 제어기로부터 데이터와 센터 정렬된 클록을 수신한다. 메모리 제어기에 의해 제공되는 데이터와 센터 정렬된 클록의 예들은 2008년 11월 28일자로 출원된 미국 특허원 제12/325,074에 개시되어 있다.
도 24A는 도 15에 도시된 바와 같이 직렬 접속되는 디바이스 중 하나의 일례를 도시한 것이다. 이 디바이스는 하이브리드 동기 클록 구조에 이용하기 위한 것이다.
특정 예에서, 클록은 센터 정렬된다. 이 예에서, PLL 인에이블 신호 PLL_EN (이하, "PLL_EN 신호"라 칭한다)가 제어하기 위해 제공될 시에, PLL은 선택적으로 인에이블되거나 디스에이블된다. PLL_EN 신호가 논리 "하이" 또는 "로우"이면, PLL은 인에이블(온)되거나 디스에이블(오프)된다. 예시된 예에서, 여러 입력 신호 (예컨대, SCLKIi, /SCLKIi, SCSIi, SDSIi 신호) 및 데이터 DIi[0:3]는 하나의 디바이스로 입력되고, 여러 출력 신호 (예컨대, SCLKOi, /SCLKOi, SCSOi, SDSOi 신호) 및 데이터 DQi[0:3]는 하나의 디바이스로부터 출력된다.
도 24A의 디바이스의 구조는 도 18A의 것과 유사하다. 도 24A에 도시된 디바이스의 회로는 PLL_EN 신호에 더 응답하고, 데이터 및 제어 신호 선택의 부가적 기능을 실행한다. 그래서, 도 18A의 디바이스의 구조에 대응하는 소자, 회로, 신호 및 정보는 동일한 참조 부호로 나타낸다.
도 24A를 참조하면, 디바이스는 PLL을 가진 클록 I/O 회로(601), 데이터 I/O 회로(603), 스트로브 I/O 회로(605), 및 메모리 코어 회로를 가진 제어 회로(607)를 포함한다. 클록 I/O 회로(601)는 SCLKIi, /SCLKIi 신호 및 PLL_EN 신호를 수신한다. 클록 I/O 회로(601)는 SCLKOi, /SCLKOi 신호를 출력한다. 클록 I/O 회로(601)는 기준 클록 신호 Ref_clk를 데이터 I/O 회로(603) 및 스트로브 I/O 회로(605)에 제공한다. PLL을 포함하는 클록 I/O 회로(601)는 180°, 270° 및 360°의 위상 시프트된 클록 신호를 출력한다. PLL_EN 신호는 또한 데이터 I/O 회로(603) 및 스트로브 I/O 회로(605)에 제공된다. 기준 전압 신호 SVREF는 데이터 I/O 회로(603) 및 스트로브 I/O 회로(605)에 제공된다. 데이터 I/O 회로(603)는 입력 데이터 DIi[0:3] 및 180°, 270° 및 360°의 위상 시프트된 클록 신호를 수신한다. 데이터 I/O 회로(603)는 출력 데이터 DQi[0:3]를 제공한다. 스트로브 I/O 회로(605)는 SCSIi, SDSIi 신호 및 180°, 270° 및 360°의 위상 시프트된 클록 신호를 수신한다. 스트로브 I/O 회로(605)는 SCSOi, SDSOi 신호를 출력한다. 제어 회로(607)는, 스트로브 I/O 회로(605)로부터 내부 명령 스트로브 입력 신호 iCSI 및 내부 데이터 스트로브 입력 신호 iDSI 및, 데이터 I/O 회로(603)로부터 기록될 데이터를 수신한다. 제어 회로(607)는 판독 데이터를 데이터 I/O 회로(603)에 제공한다.
메모리 코어 회로를 가진 제어 회로(607)의 구조는 도 18B에 도시된 메모리 코어 회로를 가진 제어 회로(407)의 구조와 유사하다. 제어 회로(607)는 논리 "하이" 또는 "로우"의 Primed 신호를 제공한다.
도 24B는 도 24A에 도시된 클록 I/O 회로(601)의 상세 사항을 도시한 것이다. 도 24A 및 24B를 참조하면, SCLKIi 및 /SCLKIi 신호는 결과적으로 기준 클록 신호 Ref_clk를 제공하는 입력 버퍼(611)의 "+" 및 "-" 입력에 공급된다. 기준 클록 신호 Ref_clk 및 PLL_EN 신호는 발진기를 포함하는 PLL(613)에 공급된다. PLL(613)은 제각기 논리 "하이" 및 "로우"인 PLL_EN 신호에 응답하여 턴온 및 턴오프된다. 기준 클록 신호 Ref_clk에 대해, 90°, 180°, 270° 및 360° 만큼 위상 시프트되는 4개의 클록 신호는 제각기 버퍼(614-1, 614-2, 614-3 및 614-4)를 통해 출력된다. PLL_EN 신호는 제각기 선택기(617, 619) 및 출력 버퍼(625, 627)의 사이에 삽입되는 선택기(621, 623)의 선택 입력에 공급된다. 선택기(617 및 619)의 각각의 "0" 및 "1" 입력에는 제각기 논리 "0" 및 "1" 전압이 제공된다. 선택기(621 및 623)의 "1" 입력은 제각기 선택기(617 및 619)로부터 선택된 출력 신호를 수신한다. 선택기(621 및 623)의 "0" 입력에는 저 레벨 전압 Vss (논리 "0")이 제공된다. 3600의 위상 시프트된 클록 신호 (즉, Clk360 신호)는 PLL(613)의 발진 루프 입력 및 선택기(617)의 선택 입력에 제공된다. 선택기(621 및 623)로부터 선택된 출력은 제각기 SCLKOi 및 /SCLKOi 신호로서 출력 버퍼(625 및 627)를 통해 제공된다. 180°, 270° 및 360°의 3개의 위상 시프트된 클록 신호 (즉, Clk180 신호, Clk270 신호 및 Clk360 신호)는 클록 I/O 회로(601)로부터 제공된다.
도 24C는 도 24A에 도시된 데이터 I/O 회로(603)의 상세 사항을 도시한 것이다. 도 24A 및 24C를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(629)의 "-" 입력에 제공된다. 입력 데이터 DIi[0:3]는 입력 버퍼(629)의 "+" 입력에 공급되고, 그의 출력 <0:3>은 DDR 데이터를 획득하도록 기준 클록 신호 Ref_clk의 양 및 음 에지에 의해 클록되는 D-FFs(661 및 663)의 데이터 입력 "D"에 공급된다. 디바이스가 4 비트 데이터 경로를 가질지라도, 단일 비트 만에 대한 회로가 도시된다. 데이터를 처리하는 회로 소자의 각각은 실제 디바이스에서 4번 반복된다. D-FF(661)의 4 비트 출력 Din1 [0:3]은 비트 4, 5, 6 및 7를 포함하고, 선택기(665)의 "0" 입력에 공급된다. 마찬가지로, D-FF(663)의 4 비트 출력 Din2 [0:3]은 비트 0, 1, 2 및 3를 포함하고, 선택기(667)의 "0" 입력에 공급된다. 선택기(665 및 667)는 "Primed" 신호에 따라 선택 동작을 실행한다. Primed 신호는 디바이스가 ID 일치 결정 및 데이터 판독 동작 모드에 따라 선택될 시에는 "하이"로 되지만, 디바이스는 /SCE 신호에 의해 인에이블된다. 선택기(665 및 667)로부터의 선택된 출력은, 데이터 래칭 동작을 위해, 제각기 Clk180 및 Clk360 신호에 의해 클록되는 D-FFs(669 및 671)의 데이터 입력 D에 공급된다. D-FF(669)의 내부 래치된 출력 데이터 Do1[0:3] 및 D-FF(671)의 데이터 Do0[0:3]는 제각기, Clk270 신호에 응답하여 선택 동작을 실행하는 선택기(673)의 "1" 및 "0" 입력에 공급된다. 선택기(673)로부터의 선택된 출력 <0:3>은 선택기(633)의 "1" 입력에 공급된다.
기준 클록 신호 Ref_clk는 선택기(631)의 선택 입력에 공급되고, 그의 "0" 및 "1" 입력은 제각기 선택기(665 및 667)의 출력으로부터 내부 출력 데이터 ido[0:3] 및 ido[4:7]을 수신한다. 선택기(631)로부터의 선택된 출력 신호는 선택기(631)와 출력 버퍼(675)의 사이에 삽입되는 선택기(633)의 "0" 입력에 제공된다. PLL_EN 신호에 응답하여, 선택기(633)는 선택기(631) 또는 선택기(673)로부터 출력 신호를 선택하고, 선택된 출력 데이터<0:3>는 출력 버퍼(675)를 통해 출력 데이터 DQi[0:3]로서 출력된다.
도 24D는 도 24A에 도시된 스트로브 I/O 회로(605)의 상세 사항을 도시한 것이다. 도 24A 및 24D를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(641 및 643)의 "-" 입력에 제공된다. SCSIi 및 SDSIi 신호는 제각기 입력 버퍼(641 및 643)의 "+" 입력에 공급되고, 그의 출력은 D-FFs(645 및 647)의 D 입력에 제공된다. D-FFs(645 및 647)는 기준 클록 신호 Ref_clk에 응답하여 래칭 동작을 실행한다. D-FFs(645 및 647)는, 메모리 코어 회로를 가진 제어 회로(607)에 제공되는 내부 명령 스트로브 입력 신호 iCSI (이하, "iCSI 신호"라 칭한다) 및 내부 데이터 스트로브 입력 신호 iDSI 신호(이하, "iDSI 신호"라 칭한다)를 출력한다.
iCSI 신호는 D-FFs(649, 651 및 653)의 D 입력에 공급된다. iDSI 신호는 D-FFs(655, 657 및 659)의 D 입력에 공급된다. D-FFs(649 및 655)는 Clk180 신호에 의해 클록된다. D-FFs(651 및 657)는 Clk360 신호에 의해 클록된다. D-FFs(653 및 659)는 기준 클록 신호 Ref_clk의 반전된 버전에 의해 클록된다. D-FFs(649 및 651)는 제각기 선택기(677)의 "1" 및 "0" 입력에 공급되는 iCSO1 및 iCSO0 신호를 출력한다. Clk270 신호에 응답하여, iCSO1 또는 iCSO0은 선택기(677)에 의해 선택되고, 선택된 출력 신호는 선택기(687)의 "1" 입력에 제공되고, 그의 "0" 입력은 D-FF(653)의 출력 신호를 수신한다.
D-FFs(655 및 657)는 제각기 선택기(679)의 "1" 및 "0" 입력에 공급되는 iDSO1 및 iDSO0 신호를 출력한다. Clk270 신호에 응답하여, iDSO1 또는 iDSO0은 선택기(679)에 의해 선택되고, 선택된 출력 신호는 선택기(689)의 "1" 입력에 제공되고, 그의 "0" 입력은 D-FF(659)의 출력 신호를 수신한다.
PLL_EN 신호에 응답하여, D-FF(687)는 선택기(677) 또는 D-FF(653)의 출력 신호를 선택하고, 선택된 출력 신호는 출력 버퍼(691)를 통해 SCSOi 신호로서 제공된다. 마찬가지로, PLL_EN 신호에 응답하여, 선택기(689)는 선택기(679) 또는 D-FF(659)의 출력 신호를 선택하고, 선택된 출력 신호는 출력 버퍼(693)를 통해 SDSOi 신호로서 제공된다.
도 25는 도 24A-24D에 도시된 디바이스에 대한 다양한 신호를 도시한 것이다. 도 25에서 예시된 예에서, PLL_EN 신호가 "로우"인 경우에, PLL(613)은 오프 (또는 디스에이블)되고, Clk90 신호, Clk180 신호, Clk270 신호 및 Clk360 신호는 생성되지 않는다. 디스에이블된 PLL의 디바이스 내의 입력 데이터 획득은 SCSi 신호 및 기준 클록 신호의 오버랩 주기 동안에 실행된다. 디스에이블된 PLLs의 디바이스의 사이에서는, 클록 위상 시프트가 존재하지 않지만, 데이터의 보유된 시간 tHOLD 및 설정된 시간 tSETUP는 다음의 관계식에 의해 확실하게 된다:
tHOLD = tOUT - tINS + tDTD (1)
tSETUP = tCK × 0.5 - tHOLD (2)
여기서, tOUT은 출력 버퍼에 대한 기준 클록의 지연이고; tINS는 클록 삽입 지연이며; tDTD는 디바이스 대 디바이스 지연이고; tCK는 클록 주기이다.
상술한 바와 같이, 타이밍 마진이 버퍼 경로 지연 및 디바이스 대 디바이스 거리에 따라 변화됨으로써, 공통 동기 클록 구조가 MCP 또는 그룹에서 내부적으로만 이용된다.
도 26은 24A-24D에 도시된 디바이스에 대한 여러 신호를 도시한 것이다. 특정 예에서, 클록은 센터 정렬된다. 예에서, PLL_EN 신호는 PLLs이 온되거나 인에이블되도록 하는 논리 "하이"이다.
도 24A-24D, 25 및 26을 참조하면, PLL_EN 신호가 "하이"인 경우에, PLL(613)은 온되고, Clk90 신호, Clk180 신호, Clk270 신호 및 Clk360 신호는 생성된다.
공통 동기 클록 구조와는 달리, 소스 동기 클록 구조는 도 24B-24D에 도시된 바와 같이 2-입력 선택기를 이용하여 클록과 데이터 경로 간의 90° 위상 시프트 및 지연 일치로 생성된 클록을 제공한다. 클록의 90° 위상 시프트로의 이런 지연 일치 때문에, 항상 설정 및 보유 시간은 DDR 동작에서 tCK × 0.25 값과 동일하다.
하이브리드 동기 클록 구조가 존재한다. 제 1 접근법은 2개의 MCP의 중간에서 메모리 제어기로부터 데이터와 센터 정렬된 클록을 기반으로 한다. 데이터와 에지 정렬된 클록에 대한 다른 방식이 여기에 기술될 것이다. 데이터와 센터 정렬된 클록의 경우에는, 도 22 및 도 23A, 23B에 도시된 바와 같이 입력 데이터와 SCLKI 및 /SCLKI 신호 간의 로딩이 균형이 맞지 않았다. 이런 불균형 로딩 효과로 인해 ("D" 및 CK 및 /CK 접속 참조), 클록과 데이터 간의 위상차는 메모리 제어기에서의 개시점으로부터 변경될 수 있다. 그래서, 이런 선택적 방식은 그에 대한 솔루션을 제공한다. 모든 입력 데이터 및 출력은 2개의 디스에이블된 PLL 구성 요소의 중간을 제외하고는 클록과 에지 정렬되는 것으로 추정된다.
도 27은 본 발명의 실시예에 따른 다른 시스템을 도시한 것이다. 이 시스템은 다수(N)의 디바이스 그룹 DGP1 - DGPN을 포함한다. 이 시스템은 데이터와 에지 정렬된 클록을 가진 하이브리드 동기 클록 구조를 실시한다. 각 디바이스 그룹은 도 22에 도시된 MCP 기반 시스템의 구조와 동일한 구조를 갖는다. 도 27에 도시된 특정 예에서, 각 디바이스 그룹은 PLLs를 가진 4개의 디바이스를 포함한다. 제 1 디바이스의 PLLs은 온(인에이블)되고, 제 2 내지 4 디바이스의 PLLs은 오프(디스에이블)된다. 제 1 디바이스는 소스 동기 클록 구조에 의해 클록되고, 제 2 내지 4 디바이스는, 제 1 디바이스에 의해 출력되는 재생된 클록 신호 SCLKO 및 /SCLKO에 의해 공통 동기 클록 구조에 의해 클록된다. 입력 데이터 DI 및 입력 클록 신호 SCLKI 및 /SCLKI의 쌍은 MCP의 입력측에서 동일한 로딩 효과를 가짐으로써, 이들이 제어기에서 제 1 MCP로 접속 로딩을 위한 동일한 위상 시프트를 쉽게 유지할 수 있다.
도 28은 제어기와 메모리 디바이스 간에 통신되는 여러 신호를 도시한 것이다.
데이터와 에지 정렬된 클록을 형성하기 위해, 각 MCP의 최종 구성 요소는 클록을 다음 MCP에 제공한다. PLL 또는 DLL 없이, 데이터와 에지 정렬된 클록은 출력 클록과 출력 데이터 간의 지연 경로 일치로 실시될 수 있다.
도 29A는 하이브리드 동기 클록 구조의 인터페이스를 가진 하나의 디바이스의 다른 예를 도시한 것이다.
예시된 예에서, 여러 입력 신호 (예컨대, SCLKIi, /SCLKIi, SCSIi, SDSIi 신호) 및 데이터 DIi는 하나의 디바이스로 입력되고, 여러 출력 신호 (예컨대, SCLKOi, /SCLKOi, SCSOi, SDSOi 신호) 및 데이터 DQi는 하나의 디바이스로부터 출력된다.
도 29A를 참조하면, 디바이스는 PLL을 포함하는 클록 I/O 회로(701), 데이터 I/O 회로(703), 스트로브 I/O 회로(705), 및 메모리 코어 회로를 가진 제어 회로(707)를 포함한다. 클록 I/O 회로(701)는 SCLKIi, /SCLKIi 신호 및 PLL_EN 신호를 수신한다. 클록 I/O 회로(701)는 2개의 내부적으로 생성된 클록 신호 Clk_en1 및 Clk_en2 (이하, 제각기 "Clk_en1 클록 신호" 및 "Clk_en2 클록 신호"라 칭한다)를 데이터 I/O 회로(703) 및 스트로브 I/O 회로(705)로 출력한다. 기준 전압 신호 SVREF는 데이터 I/O 회로(703) 및 스트로브 I/O 회로(705)에 제공된다. 데이터 I/O 회로(703)는 입력 데이터 DIi[0:3]를 수신하고, 출력 데이터 DQi[0:3]를 제공한다. 스트로브 I/O 회로(705)는 SCSIi, SDSIi 신호를 수신하고, SCSOi, SDSOi 신호를 출력한다. 제어 회로(707)는, 스트로브 I/O 회로(705)로부터 내부 명령 스트로브 입력 신호 iCSI1 및 내부 데이터 스트로브 입력 신호 iDS1 및, 데이터 I/O 회로(703)로부터 기록될 데이터를 수신한다. 제어 회로(707)는 판독 데이터를 데이터 I/O 회로(703)에 제공한다.
메모리 코어 회로를 가진 제어 회로(707)의 구조는 도 18B에 도시된 메모리 코어 회로를 가진 제어 회로(407)와 유사하다. 제어 회로(707)는 ID 일치 및 데이터 판독 명령이 있을 시에 논리 "하이"의 Primed 신호를 제공한다.
도 29B는 도 29A에 도시된 클록 I/O 회로(701)의 상세 사항을 도시한 것이다. 도 29A 및 29B를 참조하면, SCLKOi 및 /SCLKOi 신호는 결과적으로 기준 클록 신호 Ref_clk를 발진기를 포함하는 PLL(713)의 입력에 제공하는 입력 버퍼(711)로 입력된다. 또한, PLL_EN 신호는 PLL(713)의 인에이블 입력 "PLL_EN 입력"에 공급된다. PLL(713)은 기준 클록 신호 Ref_clk와 관련하여, 90°, 180°, 270° 및 360°의 4개의 위상 시프트된 클록 신호를 생성시킨다. Clk90 신호, Clk180 신호, Clk270 신호 및 Clk360 신호는 각각의 버퍼(714-1, 714-2, 714-3 및 714-4)를 통해 PLL(713)에 의해 제공된다. 360° 위상 시프트된 클록 신호 Clk360는 PLL(713)의 발진 입력, Osc_loop Input에 공급된다.
기준 클록 신호 Ref_clk 및 90° 위상 시프트된 클록 신호 Clk90 신호는 제각기 선택기(715)의 "0" 및 "1" 입력에 공급되고, 그의 선택 입력은 PLL_EN 신호를 수신한다. 선택기(715)로부터의 선택된 신호는 Clk_en1 클록 신호로서 제공된다. 기준 클록 신호 Ref_clk 및 버퍼(755)로부터의 지연된 버전 Clk-dly는 제각기 선택기(725)의 "0" 및 "1" 입력에 제공되고, PLL_EN 신호에 응답하여 선택기(725)에 의해 선택된다. 선택기(725)로부터의 선택된 클록은 Clk_en2 클록 신호로서 제공된다.
기준 클록 신호 Ref_clk는 또한 선택기(717)의 "0" 입력에 공급되고, 그의 "1" 입력 및 선택 입력은 풀 다운(pull down)되며 (논리 "0"), 따라서, 선택기(717)는 항상 "0" 입력의 신호를 선택하며, 결과적으로 기준 클록 신호 Ref_clk는 그로부터의 선택된 출력 신호이다. 선택기(717)의 선택된 출력 신호는 선택기(719 및 720)의 선택 입력에 제공된다. 선택기(719)의 "0" 및 "1" 입력에는 제각기 논리 "0" 및 "1"이 제공되고, 선택기(720)의 "0" 및 "1" 입력에는 제각기 논리 "1" 및 "0"이 제공된다. 선택기(719 및 720)로부터의 선택된 출력 신호는 제각기 SCLKOi 및 /SCLKOi 신호로서 출력 버퍼(721 및 723)를 통해 제공된다.
도 29C는 도 29A에 도시된 데이터 I/O 회로(703)의 상세 사항을 도시한 것이다. 도 29A 및 29C를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(비교기)(727)의 "-" 입력에 제공된다. 입력 데이터 DIi[0:3]는 입력 버퍼(725)의 "+" 입력에 제공되고, 그의 출력 신호 <0:3>는, 제각기 Clk_en1 클록 신호 및 그의 반전된 버전에 의해 클록되는 D-FFs(761 및 763)의 데이터 입력 D에 공급된다. 이 예에서, D-FF(763)의 데이터 래치 동작은 D-FF(761)의 데이터 래치 동작에서 Clk_en1 클록 신호의 180° 위상 시프트된다. 디바이스가 4 비트 데이터 경로를 가질지라도, 단지 단일 비트에 대한 회로가 도시된다. 데이터를 처리하는 회로 소자의 각각은 실제 디바이스에서 4번 반복된다. 비트 4, 5, 6 및 7를 포함하는 D-FF(761)의 4 비트 출력 데이터 Din1[0:3]은 선택기(765)의 "0" 입력에 공급된다. 마찬가지로, 비트 0, 1, 2 및 3을 포함하는 D-FF(763)의 4 비트 출력 데이터 Din2[0:3]는 선택기(767)의 "0" 입력에 공급된다. 선택기(765 및 767)는 선택기(765 및 767)의 선택 입력에 공급된 "Primed" 신호에 따라 선택 동작을 실행한다. 특정 예에서, Primed 신호는 ID 일치가 없을 시에는 논리 "로우"이다. ID 일치가 있을 시에, 데이터 판독 및 데이터 기록의 경우에, Primed 신호는 제각기 "하이" 및 "로우"이다. Primed 신호에 응답하여, 선택기(765 및 767)로부터 내부적으로 선택된 출력 데이터 Do1[0:3] 및 Do0[0:3]는 제각기 선택기(773)의 "0" 및 "1" 입력에 공급되고, 그의 선택 입력은 클록 I/O 회로(701)로부터 Clk_en2를 수신한다. 선택기(773)로부터의 선택된 출력 데이터 <0:3>는 출력 버퍼(775)를 통해 출력 데이터 DQi[0:3]로서 제공된다.
도 29D는 도 29A에 도시된 스트로브 I/O 회로(705)의 상세 사항을 도시한 것이다. 도 29A 및 29D를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(비교기)(737 및 739)의 "-" 입력에 제공되고, 그의 "+" 입력은 제각기 SCSIi 및 SDSIi 신호를 수신한다. 입력 버퍼(737 및 739)의 출력 신호는 D-FFs(741, 781 및 743, 783)의 D 입력에 제공된다. Clk_en1 클록 신호는 제각기 D-FFs(741 및 743)의 클록 입력 및 D-FFs(781 및 783)의 반전 클록 입력에 제공된다. D-FFs(741 및 743)는 제각기 Clk_en1 클록 신호에 응답하여 iCSI1 및 iDSI1 신호를 출력하며, 이 신호는 제어 회로(707)에 제공된다. iCSI1 및 iDSI1 신호는 제각기 선택기(791 및 793)의 "0" 입력에 공급된다. 부가적 내부 명령 스트로브 및 데이터 스트로브 입력 신호 iSCSI2 및 iSDSI2는 제각기 D-FFs(781 및 783)에서 선택기(791 및 793)의 "1" 입력에 제공된다. Clk_en2 클록 신호는 선택기(791 및 793)의 선택 입력에 공급된다. 선택기(791)는 Clk_en2 클록 신호에 응답하여 iCSI1 신호 또는 iCSI2 신호를 선택하고, 선택기(791)로부터의 선택된 출력 신호는 출력 버퍼(751)를 통해 SCSOi 신호로서 제공된다. 선택기(793)는 Clk_en2 클록 신호에 응답하여 iDSI1 신호 또는 iDSI2 신호를 선택하고, 선택기(793)로부터의 선택된 출력 신호는 출력 버퍼(753)를 통해 SDSOi 신호로서 제공된다.
메모리 코어 회로를 가진 제어 회로(707)는 도 18B의 구조와 동일한 구조를 갖는다.
도 29A-29D를 참조하면, 기록 동작 (Primed 신호가 논리 "0"임)에서, D-FFs(761 및 763)로부터 래치된 데이터, Din1[0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2[0:3] (즉, 비트 0, 1, 2 및 3)은 기록 레지스터(795) 내에 기록된다. ID 일치 결정 시에, 8 비트 (비트 0-7)의 기록된 데이터는 제어 회로(707)에 제공되어, 기록된 데이터를 그 내에 포함된 코어 셀 내에 기억시킨다. 정규 동작의 판독 동작 (Primed 신호가 논리 "1"임)에서, ID 일치 결정 시에, 제어 회로(707)는 그 내의 데이터 기억 소자에 액세스하여 데이터를 판독하고, 판독 데이터는 판독 레지스터(797)에 기록된다. 기록된 데이터는, Rout1[0:3] (비트 4, 5, 6 및 7) 및 Rout2[0:3] (비트 0, 1, 2 및 3)으로서, 제각기 선택기(765 및 767)에 의해 선택되고, 궁극적으로 출력 데이터 DQi[0:3]는 다음 메모리 디바이스에 제공된다. 판독 동작에서, D-FFs(761 및 763)로부터 래치된 데이터, Din1[0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2[0:3] (즉, 비트 0, 1, 2 및 3)은 기록 레지스터(795) 내에 기록되지 않는다. 그래서, 8 비트 (비트 0-7)의 기록된 데이터는 제어 회로(707)에 제공되지 않는다.
도 30은 도 29A-29D의 디바이스에 대한 여러 신호를 도시한 것이다. 도 30은, 에지 정렬된 클록 경우와 함께, 하이브리드 동기 클록 구조에서 인에이블된 PLL 디바이스 동작을 도시한다. PLLs는 "하이" PLL_EN 신호에 의해 인에이블된다.
도 29A-29D 및 30을 참조하면, PLL_EN 신호가 논리 "하이" 레벨 전압 Vdd에 의해 될 시에, PLL(713)은 내부 위상 시프트된 클록 신호를 생성시키기 시작하며, 이들 신호(90° 위상 시프트된 클록 신호 Clk90) 중 하나는 데이터 입력측에서 입력 데이터를 래치하는데 이용되며, 이는 데이터 I/O 회로(703)의 D-FFs(761 및 763)를 포함하는 회로이다. 데이터와 에지 정렬된 클록 신호는 클록 위상 시프트 없이 설정 시간 마진을 갖지 않음으로써, 90° 위상 시프트된 클록 신호는 도 29C 및 29D에 도시된 바와 같이 각 입력 래치에 제공될 필요가 있다. 이 경우에, 출력 데이터 (DQi, SCSOi 및 SDSOi)와 SCLKIi 및 /SCLKIi 신호 간의 위상차는 너무 중요해서, 지연된 클록 "Clk_dly"이 클록 및 입력 데이터가 다음 디바이스의 입력 래치 스테이지에 도달할 시에 타이밍 마진을 다음 디바이스에 제공하기 위해 출력 데이터를 송출하는데 이용된다. 각 MCP의 최종 구성 요소 (또는 디바이스)의 SCLKOi 및 /SCLKOi 신호는 다른 MCP에 공급되지만, 동일한 MCP의 제 1 구성 요소 (또는 디바이스)의 출력 클록은 동일한 MCP로의 공통 클로킹 방식으로 다른 구성 요소에 접속된다.
PLL_EN 신호가 논리 "로우" (Vss)인 경우에, PLL(713)은 디스에이블되고, 기준 클록 신호 Ref_clk는 입력 데이터를 래치하여, 출력 데이터를 에지 정렬된 클로킹을 가진 다음 구성 요소로 전송시키는데 이용된다. 클록과 출력 데이터 간의 지연 경로를 일치시킬 시에, 클록 및 출력 데이터의 에지 정렬이 달성된다. 다음 구성 요소에서, 입력 데이터는, 도 31에 도시된 바와 같이, 2개의 구성 요소 간의 하나의 사이클 래이턴시를 가진 SCLKOi 및 /SCLKO 신호에 의해 획득된다. 도 31은 에지 정렬된 클록 케이스와 함께 하이브리드 동기 클록 구조에서의 디스에이블된 PLL 디바이스 동작을 도시한 것이다. PLLs는 "로우" PLL_EN 신호에 의해 디스에이블된다.
혼합 클로킹을 이용하여, PLL로부터의 전력 소비는 감소될 수 있고, 그것은 MCP 및 그룹화된 디바이스에 고속 동작을 제공한다.
전체 소스 동기 클록 구조를 실시하기 위한 제 2 대안은 하이브리드 동기 클로킹을 갖지 않는 것이다.
소스 동기 클록 구조만에 의해, PLL로부터 전력 소비를 감소시키는 방법이 있다. 대체 PLL 온 및 오프 (또는 오프 및 온) 동작을 이용하여, 데이터의 획득 및 전송이 달성될 수 있다. 이 경우에, 소스 동기 클록 구조만이 고려되어, 전체 속도 성능이 2개의 이전의 케이스와는 달리 획득될 수 있다. 또한, 다른 이점은, 이것이 링 타입 접속 시스템을 포함하고, MCPs로 제한되지 않는 모든 그룹화 접속 시스템에 적용될 수 있다는 것이다. 단일 구성 요소 패키지의 경우에는, 이것은 2개의 이전의 케이스와 같은 어떤 제한 없이 적용될 수 있다.
도 32는 전체 소스 동기 클록 구조를 가진 시스템의 일례를 도시한 것이다. 도시된 예에서, 이 시스템은 각각 PLL을 가진 14개의 디바이스(799-1 - 799-14)를 포함한다. 이들 디바이스의 각각은 이진 코드인 관련된 ID를 보유하는 ID 레지스터를 갖는다. 이런 특정 예에서, ID는 4비트 이진수이다. 디바이스(799-1 - 799-14)에 대한 어떤 ID 할당이 존재하지 않으므로, 이들의 ID 레지스터는 초기 IDs (즉, "0000")를 보유한다. 각 디바이스의 PLL_EN 신호는 초기 ID (즉, "0")의 LSB에 따라 논리 "하이"이다. 그래서, 모든 디바이스의 PLLs은 인에이블된다 ("온").
도 33A는 에지 정렬된 클록과 센터 정렬된 클록의 사이에서 번갈아 일어나는 전체 소스 동기 클록 구조를 가진 직렬 접속된 다수의 디바이스의 일례를 도시한 것이다. 특정 예에서, 시스템은 데이터와 에지 정렬된 클록을 이용한다. 도 33A를 참조하면, 초기 모드에서, 디바이스(799-1 - 799-14)에는 제각기 ID 번호 "0000" - "1101"가 할당된다. 각 디바이스의 PLL_EN 신호는 그 디바이스에 할당된 ID의 LSB에 따라 논리 "하이" 또는 "로우"이다. 도 33A에 도시된 특정 예에서, 제 1, 3, ... 디바이스의 LSB 및 이들의 PLL_EN 신호는 논리 "하이"이다. 제 2, 4, ... 디바이스의 LSB 및 이들의 PLL_EN 신호는 논리 "로우"이다.
도 33B는 센터 정렬된 클록과 에지 정렬된 클록의 사이에서 번갈아 일어나는 소스 동기 클록 구조를 가진 직렬 접속된 다수의 디바이스의 다른 예를 도시한 것이다. 특정 예에서, 시스템은 데이터와 센터 정렬된 클록을 이용한다. 도 33B를 참조하면, 초기 모드에서, 디바이스(799-1 - 799-14)에는 제각기 ID 번호 "0000" - "1101"가 할당된다. 각 디바이스의 PLL_EN 신호는 이 디바이스에 할당된 ID의 LSB에 따라 논리 "로우" 또는 "하이"이다. 이런 특정 예에서, 제 1, 3, ... 디바이스의 PLL_EN 신호는 논리 "로우"이다. 제 2, 4, ... 디바이스의 PLL_EN 신호는 논리 "하이"이다. 도 32, 33A 및 33B에 도시된 시스템의 각각에서, 디바이스의 수, N은 14(짝수)이지만, 직렬 접속된 디바이스의 수는 제한되지 않는다. 도 33A 및 33B에 도시된 바와 같이, N/2 디바이스는 인에이블(온)되고, 다른 N/2 디바이스는 디스에이블(오프)된다.
도 34A는 전체 소스 동기 클록 인터페이스를 가진 디바이스 중 하나를 도시한 것이다. 도 34A를 참조하면, 디바이스는 PLL을 포함하는 클록 I/O 회로(801), 데이터 I/O 회로(803), 스트로브 I/O 회로(805), 및 메모리 코어 회로를 가진 제어 회로(807)를 포함한다. 클록 I/O 회로(801)는 SCLKIi, /SCLKIi 신호를 수신하고, SCLKOi, /SCLKOi 신호를 출력한다. 클록 I/O 회로(801)는 2개의 내부적으로 생성된 클록 신호 Clk_in1 및 Clk_in2 (이하, 제각기 "Clk_in1 클록 신호" 및 "Clk_in2 클록 신호"라 칭한다)를 데이터 I/O 회로(803) 및 스트로브 I/O 회로(805)에 제공한다. 기준 전압 신호 SVREF는 데이터 I/O 회로(803) 및 스트로브 I/O 회로(805)에 제공된다. 데이터 I/O 회로(803)는 입력 데이터 DIi[0:3]를 수신하고, 출력 데이터 DQi[0:3]를 제공한다. 스트로브 I/O 회로(805)는 SCSIi, SDSIi 신호를 수신하고, SCSOi, SDSOi 신호를 출력한다. 제어 회로(807)는, 스트로브 I/O 회로(805)로부터 내부 명령 스트로브 입력 신호 iCSI1 및 내부 데이터 스트로브 입력 신호 iDSI1 및, 데이터 I/O 회로(803)로부터 기록될 데이터를 수신한다. 제어 회로(807)는 판독 데이터를 데이터 I/O 회로(803)에 제공한다. 제어 회로(807)는 PLL_EN 신호를 클록 I/O 회로(801), 데이터 I/O 회로(803) 및 스트로브 I/O 회로(805)에 제공한다. 또한, 제어 회로(807)는 ID 할당 완료 신호를 클록 I/O 회로(801)에 제공한다.
도 34B는 도 34A에 도시된 메모리 코어 회로를 가진 제어 회로(807)를 도시한 것이다. 도 34A 및 34B를 참조하면, ID 할당 회로(371)는 초기 모드에서 ID 할당 및 ID 계산을 실행한다. 입력 ID의 번호, IDi는 ID 레지스터(372) 내에 등록된다. 계산 결과의 번호 (즉, IDi+1)는 출력 IDo으로서 디바이스 (i)에 의해 다음 디바이스에 제공된다. ID 레지스터(372)는 할당된 ID를 보유한다.
ID 레지스터(372)는 할당된 IDi의 LSB (최하위 비트)의 논리 상태를 나타내는 1 비트 신호(374)를 인버터(376)에 제공하며, 이의 반전된 출력 신호는 PLL_EN 신호로서 출력된다. 따라서, PLL_EN 신호는 할당된 IDi의 LSB의 "0" 또는 "1"에 응답하여 논리 상태 "하이" 또는 "로우"를 갖는다. 또한, ID 할당 회로(371)는 ID 할당의 완료 시에 ID 할당 완료 신호(379)를 출력한다. 초기 모드에서, ID 레지스터(372)는 먼저 리셋되고, 모든 ID 레지스터(372)의 LSB는 "0"이다. 그래서, PLL_EN 신호는 논리 "하이"이고, 모든 디바이스의 PLLs는 도 32에 도시된 바와 같이 인에이블(온)된다. IDs의 등록 시에, 짝수 IDs의 LSBs에 응답하여, PLL_EN 신호는 "하이"이고, 홀수 IDs의 LSBs에 응답하여서는, PLL_EN 신호는 "로우"이다. "하이" PLL_EN 신호에 응답하여, 제 1, 3, 5, ... 디바이스의 PLLs는 인에이블(온)되고, "로우" PLL_EN 신호에 응답하여서는, 도 33A에 도시된 바와 같이, 제 2, 4, ....디바이스의 PLLs는 디스에이블(오프)된다.
그 후, 정규 모드에서, 도 6에 도시된 바와 같은 포맷을 가진 명령은 ID 일치 결정기(373) 및 명령 해석기(375)에 공급된다. ID 일치 결정기(373)는 입력 ID 번호가 ID 레지스터(372) 내에 보유된 할당된 ID에 일치하는지를 결정하고, 이들이 일치하면, 논리 "하이"의 ID 일치 신호가 제공될 것이다. 일치하지 않으면, ID 일치 신호는 논리 "로우"일 것이다. OP 코드 디코더를 포함하는 명령 해석기(375)는 입력 명령에 포함된 OP 코드를 디코드하고, "하이" ID 일치 신호에 응답하여 해석된 명령 (예컨대, 기록, 판독)을 제공한다. 해석된 명령 및 ID 일치 신호에 응답하여, 모드 신호 생성기(377)는 "Primed" 신호를 제공한다. 특정 예에서, Primed 신호는 ID 일치가 되지 않은 시에 논리 "로우"이고, ID 일치가 존재할 시에는 논리 "하이"이며, OP 코드는 "판독"된다 (즉, 명령은 데이터 판독 명령이다). 해석된 명령에 응답하여, 예컨대, 데이터는 (도시되지 않은 데이터 기억 또는 메모리 소자를 가진 메모리 코어 회로(378)에 기록되거나 그로부터 판독된다. 메모리 코어 회로(378)는, 스트로브 I/O 회로(805)로부터 내부 명령 스트로브 입력 신호 iCSI1 및 내부 데이터 스트로브 입력 신호 iDSI1를 수신한다.
도 34C는 도 34A에 도시된 클록 I/O 회로(801)의 상세 사항을 도시한 것이다. 도 34A 및 34C를 참조하면, PLL_EN 신호는 PLL(813)에 제공된다. SCLKIi 및 /SCLKIi 신호는 결과적으로 기준 클록 신호 Ref_clk를 PLL(813)의 기준 클록 입력 "Ref_clk 입력"에 제공하는 입력 버퍼(811)의 "+" 및 "-" 입력에 공급된다. PLL(813)은 발진기를 포함하고, 입력 기준 클록 신호 Ref_clk에 대해, 제각기 버퍼(814-1, 814-2, 814-3 및 814-4)를 통해 90°, 180°, 270° 및 360° 만큼 위상 시프트되는 4개의 클록 신호를 생성시킨다. Clk90, Clk180, Clk270 및 Clk360으로 나타내는 90°, 180°, 270° 및 360°의 4개의 위상 시프트된 클록 신호는 이하 제각기 "Clk90 신호", "Clk180 신호", "Clk270 신호" 및 "Clk360 신호"로서 지칭된다. Clk360 신호는 PLL(813)의 발진 입력 "Osc_loop 입력"에 공급된다. Clk360 신호, 기준 클록 신호 Ref_clk 및 PLL_EN 신호는 제각기 선택기(817)의 "1", "0" 및 선택 입력에 공급되고, 이의 출력 신호는 선택기(819 및 820)의 선택 입력에 공급된다.
선택기(819)의 "0" 및 "1" 입력은 제각기 논리 "0" 및 "1" 신호를 수신한다. 선택기(820)의 "0" 및 "1" 입력은 제각기 논리 "1" 및 "0" 신호를 수신한다. 선택기(819)의 출력 신호는 출력 버퍼(821)를 통해 SCLKOi 신호로서 제공된다. 마찬가지로, 선택기(820)의 출력 신호는 출력 버퍼(823)를 통해 /SCLKOi 신호로서 제공된다. 그래서, SCLKOi 및 /SCLKOi 신호는 180° 이상인 상보 차동 클록 신호이다.
ID 할당 완료 신호(379) 및 PLL_EN 신호는 AND 게이트(853)에 공급되고, 이의 논리 출력 신호는 선택기(815)의 선택 입력에 공급된다. 기준 클록 신호 Ref_clk 및 Clk90 신호는 제각기 선택기(815)의 "0" 및 "1" 입력에 공급되고, 이의 선택된 출력 신호는 Clk_in1 클록 신호로서 제공된다. 또한, PLL_EN 신호는 선택기(824)의 선택 입력에 공급되고, "1" 및 "0" 입력은 제각기 Clk270 신호 및 기준 클록 신호 Ref_clk를 수신한다. 선택기(824)로부터의 선택된 출력 신호는 Clk_in2 클록 신호로서 제공된다.
도 34D는 도 34A에 도시된 데이터 I/O 회로(803)를 도시한 것이다. 도 34A 및 34D를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(825)의 "-" 입력에 제공된다. 입력 데이터 DIi[0:3]는 입력 버퍼(825)의 "+" 입력에 공급되고, 그의 출력 <0:3>은, DDR 데이터를 획득하도록 제각기 Clk_in1 클록 신호의 양 및 음 에지에 의해 클록되는 D-FFs(861 및 863)의 데이터 입력 "D"에 공급된다. 디바이스가 4 비트 데이터 경로를 가질지라도, 단지 단일 비트에 대한 회로만이 도시된다. 데이터를 처리하는 회로 소자의 각각은 실제 디바이스에서 4번 반복된다. D-FF(861)의 4 비트 출력 Din1 [0:3]은 비트 4, 5, 6 및 7를 포함하고, 선택기(865)의 "0" 입력에 공급된다. 마찬가지로, D-FF(863)의 4 비트 출력 Din2 [0:3]은 비트 0, 1, 2 및 3를 포함하고, 선택기(867)의 "0" 입력에 공급된다. 선택기(865 및 867)는 그의 선택 입력에 공급되는 "Primed" 신호에 따라 선택 동작을 실행한다. 선택기(865 및 867)로부터의 선택된 출력 신호는, 내부 데이터 래칭 동작을 위해 제각기 Clk_in1의 음 및 양 에지에 의해 클록되는 D-FFs(881 및 883)의 데이터 입력 "D"에 공급된다.
선택기(865)로부터 내부 선택된 출력 데이터 Do1[0:3] 및 D-FF(881)의 내부 래치된 출력 데이터 Do1_d[0:3]는 제각기 선택기(885)의 "1" 및 "0" 입력에 공급된다. 선택기(867)로부터 내부 선택된 출력 데이터 Do0[0:3] 및 D-FF(883)의 내부 래치된 출력 데이터 Do0_d[0:3]는 제각기 선택기(887)의 "1" 및 "0" 입력에 공급된다. 선택기(885 및 887)의 선택 입력은 PLL_EN 신호를 수신한다. 선택기(885)의 선택된 출력 데이터<0:3>는 선택기(888)의 "1" 입력에 공급되고, 선택기(887)의 선택된 출력 데이터<0:3>는 선택기(888)의 "0" 입력에 공급되며, 이의 선택 입력은 내부 클록 신호 Clk_in2를 수신한다. 내부 클록 신호 Clk_in2에 응답하여, 선택기(888)의 선택된 출력 데이터<0:3>는 출력 데이터 DQi[0:3]로서 출력 버퍼(890)를 통해 제공된다.
기록 동작에서, D-FFs(861 및 863)로부터 래치된 데이터, Din1[0:3] (즉, 비트 4, 5, 6 및 7) 및 Din2[0:3] (즉, 비트 0, 1, 2 및 3)은 기록 레지스터(895)에 제공된다. 판독 동작에서, 메모리 코어 회로를 가진 제어 회로(807)는 그 내의 데이터 기억 소자에 액세스하여 데이터를 판독하고, 판독 데이터는 판독 레지스터(897)에 기록된다. 판독 데이터는, Rout1[0:3] (비트 4, 5, 6 및 7) 및 Rout2[0:3] (비트 0, 1, 2 및 3)으로서, 제각기 선택기(865 및 867)에 의해 선택되고, 궁극적으로 출력 데이터 DQi[0:3]는 다음 메모리 디바이스에 제공된다.
도 34E는 도 34A에 도시된 스트로브 I/O 회로(805)를 도시한 것이다. 도 34A 및 34E를 참조하면, 기준 전압 신호 SVREF는 입력 버퍼(비교기)(827 및 829)의 "-" 입력에 제공된다. SCSIi 및 SDSIi 신호는 제각기 입력 버퍼(827 및 829)의 "+" 입력에 공급된다. 버퍼(827)의 출력 신호는 D-FFs(831 및 835)의 D 입력에 제공된다. 버퍼(829)의 출력 신호는 D-FFs(833 및 837)의 D 입력에 제공된다. Clk_in1 클록 신호는 D-FFs(831 및 833)의 클록 입력 및 D-FFs(835 및 837)의 반전 클록 입력에 제공된다.
D-FFs(831 및 833)는 Clk_in1 클록 신호의 양의 에지에 응답하여 래칭 동작을 실행한다. D-FFs(835 및 837)는 Clk_in1 클록 신호의 음의 에지에 응답하여 래칭 동작을 실행한다. 그래서, D-FFs(835, 837)의 래칭 동작은 Clk_in1 클록 신호의 180° 위상 시프트된다. D-FFs(831 및 833)는, 제어 회로(807)에 제공되는 내부 명령 스트로브 입력 신호 iCSI1 (이하, "iCSI1 신호"라 칭한다) 및 내부 데이터 스트로브 입력 신호 iDSI1 신호(이하, "iDSI1 신호"라 칭한다)를 출력한다. D-FFs(835 및 837)는 다른 내부 명령 스트로브 입력 신호 iCSI2 (이하, "iCSI2 신호"라 칭한다) 및 다른 내부 데이터 스트로브 입력 신호 iDSI2 신호(이하, "iDSI2 신호"라 칭한다)를 출력한다.
iCSI1 및 iDSI1 신호는, 제각기, Clk_in1 클록 신호의 음의 에지에 의해 클록되는 D-FFs(862 및 864)의 D 입력에 공급된다. iCSI2 및 iDSI2 신호는, 제각기, Clk_in1 클록 신호의 양의 에지에 의해 클록되는 D-FFs(866 및 868)의 D 입력에 공급된다. D-FF(862)로부터의 iCSI1 신호 및 출력 신호 iCSI1_d는 선택기(871)의 "1" 및 "0" 입력에 공급된다. D-FF(866)로부터의 iCSI2 신호 및 출력 신호 iCSI2_d는 선택기(873)의 "1" 및 "0" 입력에 공급된다. D-FF(864)로부터의 iDSI1 신호 및 출력 신호 iDSI1_d는 선택기(875)의 "1" 및 "0" 입력에 공급된다. D-FF(868)로부터의 iDSI2 신호 및 출력 신호 iDSI2_d는 선택기(877)의 "1" 및 "0" 입력에 공급된다. PLL_EN 신호는 선택기(871, 873, 875 및 877)의 선택 입력에 공급된다. 선택기(871 및 873)의 선택된 출력 신호는 제각기 선택기(891)의 "1" 및 "0" 입력에 공급된다. 선택기(875 및 877)의 선택된 출력 신호는 제각기 선택기(893)의 "1" 및 "0" 입력에 공급된다. Clk_in2 클록 신호는 선택기(891 및 893)의 선택 입력에 공급된다. 선택기(891)로부터 선택된 출력 신호는 SCSOi 신호로서 출력 버퍼(843)를 통해 제공된다. 선택기(893)로부터 선택된 출력 신호는 SDSOi 신호로서 출력 버퍼(851)를 통해 제공된다.
도 35A는 도 34A-34E에 도시된 디바이스에 대한 여러 신호를 도시한 것이다. 도 34A - 34E 및 35A를 참조하면, 할당된 ID의 LSB가 "0"인 경우에, ID 레지스터(372)로부터의 출력 신호(374)는 논리 "로우"이고, 인버터(376)의 출력 신호는 "하이"이어서, 결과적으로, PLL_EN 신호는 논리 "하이"이다. 할당된 ID의 LSB가 "1"인 경우에, ID 레지스터(372)로부터의 출력 신호(374)는 논리 "하이"이고, PLL_EN 신호는 논리 "로우"이다. 논리 "하이" 또는 "로우"를 가진 PLL_EN 신호에 응답하여, PLL(813)은 디스에이블되거나 인에이블된다.
디바이스 IDs를 할당하기 전에, 모든 메모리 구성 요소는 디폴트 값으로서 "0000" ID 번호를 갖는다. 그래서, 모든 구성 요소 (또는 디바이스)의 모든 PLLs는 인에이블되고, 그것은 도 32에 도시된 바와 같이 모든 PLL 턴온의 상황으로 ID 할당 동작을 개시할 수 있다. ID의 LSB는 PLL이 턴온(인에이블)되거나 턴오프(디스에이블)되는지를 결정하는데 이용된다. LSB가 "0"이면, 그것은 PLL을 턴온시킬 것이다. 그렇지 않으면, LSB가 "1"과 동일한 경우에는 PLL을 턴오프한다.
센터 정렬된 클로킹과 에지 정렬된 클로킹 간의 스위칭은 파워업(power-up) 시퀀스 동작에서 수백 사이클을 가질 필요가 있다. 그러나, 그것은 구성 요소 동작의 실제 성능에는 영향을 미치지 않는다. 또한, 최종 디바이스 ID 번호 (즉, 링 타입 접속에서의 구성 요소 (또는 디바이스)의 전체 수)에 따르면, 최종 출력은 데이터와 에지 정렬된 클록이나 데이터와 센터 정렬된 클록일 수 있다.
파워업 시퀀스 동안에, 디바이스 어드레스 (DA) 또는 디바이스 식별 (ID) 할당 동작은 인에이블된 PLL로 각 디바이스로 자동으로 실행된다. 그래서, 이런 동작에 대해, PLL이 모든 구성 요소에서 턴온될지라도, 각 구성 요소의 입력측은, ID 할당 완료 신호(379)의 논리 제로 상태에 의해 도 34C에 도시된 바와 같이 90° 위상 시프트된 클록 대신에 기준 클록 신호 Ref_clk를 갖는다. 입력 데이터가 이미 메모리 제어기로부터의 데이터와 센터 정렬된 클록을 가지고 있기 때문에, 이전의 구성 요소 (또는 디바이스)는 데이터와 센터 정렬된 클록을 생성시킨다. 이런 면제(exemption)는 ID 할당 전에만 발생한다. 그것은 ID 할당 완료 신호(379)에 의해 제어된다. 그것이 "로우"이면, 그것은 Ref_clk에 접속되는 "0" 입력을 인에이블시킬 것이다. 그것이 "하이"이면, 그것은 90° 위상 시프트된 클록에 접속되는 "1" 입력을 인에이블시킬 것이다. 메모리 제어기에서 센터 정렬된 클록과 에지 정렬된 클록 간의 타이밍 관계의 제어는 소스 동기 방식을 지원하는데 필요로 된다. 모든 턴온 PLL 경우와 비교하면, 이것은 전력 소비의 50% 하락을 제공한다. 메모리 제어기에서 센터 정렬된 클록과 에지 정렬된 클록 간의 제어의 예들은 2008년 11월 28일자로 출원된 미국 특허원 제12/325,074호에 개시되어 있다.
도 36A는 도 34A에 도시된 메모리 코어 회로를 가진 제어 회로(807)의 다른 예를 도시한 것이다. 도 34A 및 36A를 참조하면, ID 할당 회로(391)는 초기 모드에서 ID 할당 및 ID 계산을 실행한다. 입력 ID의 번호, IDi는 ID 레지스터(392) 내에 등록된다. 계산 결과의 번호 (즉, IDi+1)는 출력 IDo으로서 디바이스 (i)에 의해 다음 디바이스에 제공된다. ID 레지스터(392)는 할당된 ID를 보유한다.
ID 레지스터(392)는 할당된 IDi의 LSB의 논리 상태를 나타내는 1 비트 신호(394)를 인버터(396)에 제공하며, 이의 반전된 출력 신호는 NAND 게이트(395)에 제공된다. ID 할당 회로(391)는 ID 할당 완료 신호(399)를 NAND 게이트(395)에 제공하고, 이의 논리 출력 신호는 PLL_EN 신호로서 제공된다. PLL_EN 신호 ID 할당 완료 신호(399)는 AND 게이트(853)에 공급된다. 또한, PLL_EN 신호는 PLL(813), AND 게이트(853) 및 선택기(817, 824)에 공급된다.
그 후, 정규 모드에서, 도 36A에 도시된 제어 회로는 도 34B에 도시된 제어 회로(807)와 유사한 동작을 실행한다.
도 37A는 인에이블된 PLL로 도 34A, 34C-34E 및 36에 도시된 디바이스에 대한 타이밍도이다. 도 37B는 디스에이블된 PLL로 도 34A, 34C-34E 및 36에 도시된 디바이스에 대한 타이밍도이다.
도 34A, 34C-34E 및 37A, 도 37B를 참조하면, PLL(813)이 턴온될 시에, 입력 데이터는 입력 스테이지에서 90° 위상 시프트된 클록에 의해 래치된다. SCSOi 및 SDSOi 신호 및 DQi[0:3]과 같은 출력 신호는 90° 위상차를 가진 센터 클록과 정렬된다. 이런 시프트된 클록에 의해, 다음 디바이스는 PLL로부터의 어떤 클록 위상 변경 없이 입력 데이터를 획득할 수 있다. 그것은 이런 전체 소스 동기 클록 구조에서 대체 PLL 온(인에이블) 및 오프(디스에이블)가 가능한 이유이다.
도 34A-34E, 36A 및 36B에 도시된 디바이스를 가진 시스템에서, 디스에이블된 PLL을 가진 디바이스로부터, 에지 정렬된 출력 데이터가 제공되어, 이전의 디바이스에 접속되는 인에이블된 PLL을 가진 다음 디바이스에서 재정렬된다. (예컨대, 도 35A, 35B; 및 37A, 37B에 도시된) 2개의 타이밍 관계는 제안된 전체 소스 동기 클록 구조에서 반복된다.
예컨대, 제어기 및 접속되는 다수의 디바이스를 가진 시스템에서, 디바이스는 소스 동기 방법과 같은 동기 방법으로 클록된다. PLL 지터 및 위상 에러가 잘 제어될 경우에, 소스 동기 클록 구조는 공통 동기 클록 구조 보다 더 고 주파수 동작 범위, 예컨대, 800 MHz 이상 제공할 수 있다. 이런 이유로, 소스 동기 클록 구조는 더욱 고 데이터 판독 및 기록 범위 및 대역폭을 제공하기 위해 직렬 접속된 메모리를 가진 시스템 내에 채용될 수 있다.
예컨대, 시스템이 잘 설계되고, PLL 지터 및 위상 에러가 잘 제어될 경우에, 클로킹 시스템은 공통 동기 클로킹 시스템의 동작 범위보다 더 고 주파수 동작 범위를 허용할 수 있다.
도 38은 소스 동기 클로킹 방법으로, 메모리 제어기 및 직렬로 접속된 다수의 디바이스를 갖는 시스템의 다른 예를 도시한 것이다. 소스 동기 클로킹 방법의 일례는, 2007년 2월 16일자로 출원된 명칭이 "비휘발성 메모리 시스템"인 미국 가특허원 제60/902,003호; 및 국제 공개 번호 WO/2008/109981 (2008년 9월 18일)에서 더욱 상세히 기술되어 있다. 이 시스템은 직렬로 접속되는 다수(N)의 디바이스(1420-1, 1420-2, ..., 1420-N)를 포함하며, 여기서, N은 1보다 큰 정수이다.
도 38에 도시된 특정 예에서, 메모리 제어기(1410)는, 데이터/어드레스/명령용 데이터 출력 접속 DOC [0:7] , 명령 스트로브 출력 접속 CSOC, 데이터 스트로브 출력 접속 DSOC, 칩 인에이블 출력 접속 /CEC, 기준 전압 접속 VREFC 및 리셋 출력 접속 /RSTC을 갖는다. 또한, 메모리 제어기(1410)는 한쌍의 클록 출력 접속 CKOC 및 /CKOC을 갖는다. 디바이스의 각각은 데이터 출력 Q, 명령 스트로브 출력 CSO, 데이터 스트로브 출력 DSO을 갖는다. 하나의 디바이스의 데이터 출력 Q, 명령 스트로브 출력 CSO 및 데이터 스트로브 출력 DSO은 제각기 다음 디바이스의 데이터 입력 D, 명령 스트로브 입력 CSI, 데이터 스트로브 입력 DSI에 결합된다. 디바이스(1420-1 - 1420-N)는 병렬 형식으로 메모리 제어기(1410)로부터 칩 인에이블 신호 '/CE', 리셋 신호 '/RST' 및 기준 전압 'Vref'을 수신한다. 이 데이터는 직렬 데이터 또는 병렬 데이터로서 제공되고 전송될 수 있다.
메모리 제어기(1410)의 데이터 출력 DOC[0:7]은 입력 데이터 DI1[0:7]를 제 1 디바이스(1420-1)의 데이터 입력 D에 제공한다. 제 1 디바이스(1420-1)는 출력 데이터 DO1[0:7]를 제 2 디바이스(1420-2)에 제공한다. 제 2 디바이스(1420-2)는 제 1 디바이스(1420-1)로부터 전송되는 입력 데이터 DI2[0:7]로서 출력 데이터 DO1[0:7]를 수신한다. 다른 디바이스의 각각은 동일한 기능을 실행한다.
하나의 디바이스의 명령 스트로브 입력 CSI 및 데이터 스트로브 입력 DSI는 제각기 CSI 신호 및 DSI 신호를 수신한다. 또한 하나의 디바이스의 명령 스트로브 출력 CSO 및 데이터 스트로브 출력 DSO은 제각기 CSO 신호 및 DSO 신호를 다음 디바이스로 전송한다. 데이터 전달은 각 디바이스 내의 명령 스트로브 입력 및 데이터 스트로브 입력 신호에 의해 제어된다. 이들 디바이스의 각각은 CSI 신호 및 DSI 신호, CSO 신호 및 DSO 신호의 지연된 버전을 다음 디바이스에 제공한다. 데이터 및 CSI, DSI의 전달은 클록 신호 CK 및 /CK에 응답하여 실행된다.
직렬 접속되는 아키텍쳐 특징 디바이스의 예시적 상세 사항은 미국 특허원 공보 번호 2007/0076502 (2007년 4월 5일); 및 국제 공개 번호 WO/2007/036048에 제공된다. 직렬 접속되는 아키텍쳐 특징 디바이스의 다른 예시적 상세 사항은 국제 공개 번호 WO/2008/067652 및 국제 공개 번호 WO/2008/022454에 제공된다.
최종 디바이스 (메모리 디바이스(1420-N)는 출력 데이터 DO[0:7] , 명령 스트로브 출력 신호 CSO, 데이터 스트로브 출력 신호 DSO 및 한쌍의 출력 클록 신호 CKO 및 /CKO를 제각기 메모리 제어기(1410)의 각각의 수신 접속 DIC, CSIC, DSIC 및 CKIC 및 /CKIC에 제공한다.
도 39는 직렬로 접속되는 다수의 디바이스를 포함한 소스 동기 클로킹 시스템의 일례를 도시한 것이다. 이 시스템은 제어기의 출력 신호(1510)를 생성하는 (도시되지 않은) 제어기 및 직렬로 접속되는 다수의 디바이스(1520-1, 1520-2, ..., 1520-N)를 포함하며, 여기서, N은 정수이다. 도 39의 예에서, 디바이스(1520-1, 1520-2, ..., 1520-N)의 각각은 클록 재형성기(reshaper)로서 PLL(1522)을 포함한다. 도 39에서, 모든 디바이스의 PLL(1522)은 디바이스 식별자 (ID) 할당 전에 온된다. PLL(1522)은 입력된 클록의 타입과 무관하게 클록을 재형성함으로써, 각 디바이스가 자신의 클록을 생성한다. PLL(1522)은 디바이스(1520-1, 1520-2, ..., 1520-N)의 각각을 인에이블하여, 더욱 선명하거나 양호한 클록 신호를 다음 디바이스로 송신한다. 생성된 클록 신호를 이용하여, 출력은 출중계(outgoing) 신호(1530)에 동기되어, 제어기로 송신된다. 모든 입력 및 출력은 디바이스의 내부 PLL(1522)에 의해 제어된다.
제 1 디바이스(1520-1)에 대한 입력 신호로서 보여지는 제어기 출력 신호(1510)는 직렬 접속된 메모리 디바이스의 제 1 디바이스(1520-1)로 전송된다. 차동 클록 CK 및 /CK은 PLL(1522)로 입력될 내부 기준 클록을 형성하는데 이용된다. 그리고 나서, 90° 위상 시프트된 클록은 위상 시프트된 클록의 듀티 사이클 보정과 함께 제공된다. 그 후, 데이터는 이미 제어기로부터 센터 정렬되는 입력 클록으로 획득됨으로써, 데이터 획득이 PLL에 의해 어떤 부가적 데이터 또는 클록 재형성 없이 입력 스테이지에서 실행된다. PLL(1522)은 내부 클록을 재생하여, 입력 클록 신호 CK 및 /CK로부터 90°의 클록 시프팅으로 출중계 데이터를 제공하는데 이용된다. 그래서, 소스 동기 클록 시스템 상의 모든 디바이스는 출력 데이터와 센터 정렬된 클록을 생성시킨다.
제 1 디바이스(1520-1) 내의 PLL(1522)은 클록을 생성시켜, 그것을 제 2 디바이스(1520-2)로 송신한다. 제 1 디바이스(1520-1)의 판독 결과 (이것이 데이터 판독 동작에 있을 경우) 또는 입력 데이터의 패싱 스루(passing through) (이것이 전달 동작에 있을 경우)는 90° 시프트된 클록의 출력과 함께 제 2 디바이스(1520-2)로 전송된다. 제 2 디바이스(1520-2)는 입력 클록을 수신하고, 또한 제 1 디바이스(1520-1)로부터 수신되는 입력 클록을 기반으로 하여 새로운 클록을 생성시킨다. 예컨대, 제 2 디바이스(1520-2)는 제 1 디바이스(1520-1)로부터 패싱 스루 데이터, 또는 입력 데이터와 센터 정렬되는 클록과 함께 제 1 디바이스의 판독 결과를 수신할 수 있다. 이런 흐름에 의해, 데이터가 제 1 디바이스(1520-1)에서 최종 디바이스(1520-N)로 통과되어, 다수의 직렬 접속된 메모리 디바이스로부터 출중계 데이터(1530)를 제공하며, 이 데이터는 제어기 입력 데이터로서 제어기에 의해 보여진다.
재형성된 클록 신호를 이용하여, 출력은 동기되어 출중계 신호(1530)로 제어기로 송신된다. 이 경우에, 클록은 또한 송신되어, 어느 점이 출력의 유효점인지를 결정한다. 한 세트의 직렬 접속된 메모리 디바이스의 입력 및 출력에서의 CK 및 CKO 신호의 위상은 서로 다르다. 주파수는 동일한데, 그 이유는 PLL이 이용될 지라도, 주파수는 변화되지 않기 때문이다. 이 예에서, PLL은 위상 시프터로서만 이용된다. 도 39의 예에서, CKO 및 /CKO 신호는, DO 신호와 함께 제어기로 송신되거나 복귀된다. 다른 예에서, DO는 다른 제어기로 송신될 수 있다. 병렬 클로킹과 달리, 출력 및 클록 신호는 입력단과 무관하다.
PLL(1522) 없이, 클록에는 간단한 드라이버가 제공되고, 듀티 사이클은 많은 접속된 디바이스의 출력에서 수정되거나 왜곡될 수 있다. 사실상, 많은 접속된 디바이스로, 클록은 정상(steady) 신호가 되게 하도록 디그레이드(degrade)시킬 수 있다. 듀얼(dual) 데이터 레이트 (DDR)의 인기의 증대로, 듀티 사이클은 중요하게 되어, 더욱 더 중대할 수 있다. PLL을 이용하는 결점은 전력 소비가 높을 수 있다. 저 전력 PLLs를 가진 디바이스 조차도 PLLs 없는 디바이스보다 더 많이 전력을 소비한다. 그러나, PLLs는 고 주파수 동작을 확실히 하는데 필요로 된다.
예컨대, PLLs는 메모리 디바이스의 전체 전력 소비의 약 10%를 기여할 수 있다. 디바이스가 25 mW를 사용한다고 가정하면, PLL은 2.5 mW를 차지한다. 10개 디바이스를 가진 시스템에서, PLLs로 인한 전체 전력 소비는 전체 디바이스의 전력 소비와 동일하다. 그래서, 본 발명의 실시예들은 동일한 전력 소비 임계치 내에서 많은 디바이스의 이용을 가능하게 한다.
본 발명의 실시예들은 도 38 또는 도 39에서와 같은 시스템에서 소스 동기 클로킹 방법과 관련하여 실시될 수 있는 메모리 제어기를 포함한다. 이와 같은 시스템의 일부 실시예에서, 모든 제 2 디바이스의 PLLs만이 초기 설정 및 구성 위상 후에 동작 동안에 턴온된다.
본 발명의 실시예에 따르면, PLLs의 최대 50%가 동작하며, 고주파수 동작을 보장하면서 전력은 절약될 수 있다. 예컨대, 3개의 직렬 디바이스를 가진 시스템에서, 하나의 디바이스가 오프되고, 2개의 디바이스가 온되는 실시예는 약간을 전력을 절약한다. 2개의 디바이스가 오프되고, 하나의 디바이스가 온되는 다른 실시예는 턴오프되는 대체 디바이스에서 PLLs와 유사한 장치에서 더욱더 전력을 절약한다. 많은 다른 케이스에서, 디바이스의 약 50%는 각 대체 디바이스가 턴오프될 시에 턴오프된다.
대체 PLLs를 턴온 및 턴오프하기 전에, 모든 PLL은 도 39에 도시된 바와 같이 턴온될 필요가 있으며, 도 39는 동작 실시보다 앞서는 구성 위상 동안에 디바이스 PLLs를 도시한다. 이것은 ID 할당 전의 상태인데, 그 이유는 이 점에서 어느 디바이스가 홀수 디바이스이고, 짝수 디바이스인지를 알지 못하기 때문이다. 모든 디바이스 IDs는 초기에 0000으로 설정된다. 그래서, 사전 ID 할당 상태에서, 모든 디바이스는 0000의 ID를 가지며, 모든 디바이스의 PLL은 도 39에 도시된 바와 같이 턴온된다.
직렬 접속된 디바이스에서의 ID 할당의 예들은 국제 공개 번호 WO/2007/109886 (2007년 10월 4일), WO/2007/134444 (2007년 11월 29일) 및 WO/2008/074126 (2008년 6월 26일)에 개시되어 있다.
ID 생성 동안에, 각 메모리 디바이스가 고유 ID 번호를 가질지라도, 그것은 최종 디바이스가 그의 ID를 제어기로 송신할 때까지 센터 정렬된 클록인 클록 형성(clock shape)에 영향을 미치지 않는다. 일부 고정된 시간 래이턴시는 클록 및 데이터 동작의 오기능을 회피하기 위해 각 메모리 디바이스 및 제어기 내에 고려된다. 그래서, ID 할당 동안에 클록 재형성은 존재하지 않는다. 모든 PLLs는 ID가 각 메모리 디바이스에 할당된 후에도 인에이블된다. 최종 디바이스로부터 최종 ID 번호를 획득한 후에, 제어기는 제어기가 클록을 변경해야 할 경우에 클록을 재형성하기 시작한다. ID 할당과 클록 재형성 간에는, 오기능을 방지할 시간이 충분하다. 이런 부가적 대기 시간에 의해, 클록과 데이터 간의 관계의 갑작스런 변경으로 유발되는 오기능이 존재하지 않는다.
모든 디바이스가 도 39에 도시된 바와 같이 초기 설정 단계 중에 턴온되는 PLL를 갖지만, 그 설정에 걸린 시간은 디바이스에 대한 전체 동작 시간에 비해 작다. 일례에서, 설정 단계에서 전체 시간의 1-5% 미만이 소비된다. 전력이 빈번히 턴온 및 오프되는 경우에서만이 설정 단계에서 전력 소비가 약간 고려될 것이다.
도 40A 및 40B는 2개의 서로 다른 동작 구현에서 대체 PLL 온 제어를 도시한 것이다. 대체 PLL 온 제어의 일부 예에 따르면, PLL 전력 소비의 약 50%는 파워업 동작 후에 감소될 수 있다. 파워업 동작은, 예컨대, 직렬 접속된 메모리 디바이스의 ID 생성 또는 할당을 포함한다.
제 1 케이스 (도 40A) 및 제 2 케이스 (도 40B)에 대해 여러 클록이 전송될 것이다. 도 40A는 디바이스 (짝수의 디바이스)의 PLL이 디바이스에 할당된 ID의 최하위 비트 (LSB)가 "0"일 시에 온됨을 도시한다. 도 40B는 디바이스 (홀수의 디바이스)의 PLL이 할당된 ID의 LSB가 "1"일 시에 온됨을 도시한다. 도 40A 및 40B에 도시된 특정 예에서, 각 디바이스에 할당된 디바이스 ID는 이진 코드이다. 도 40A에서, 다수의 디바이스(1620-1, 1620-2, 1620-3, 1620-4, ..., 1620-N)는 직렬로 접속된다. 홀수의 디바이스(1620-1, 1620-3, ....)는 이들의 턴온된 PLLs(1622)를 갖지만, 짝수의 디바이스(1620-2, 1620-4, ....)는 턴오프된 PLLs(1632)를 갖는다. 턴온된 짝수 ID 번호 ("0000", "0010", .....)를 가진 디바이스의 PLL(1622)로, 데이터와 센터 정렬된 클록이 다음 디바이스로 송신될 것이다. 턴오프된 홀수 ID 번호 ("0001", "0011", .....)를 가진 디바이스의 PLL(1632)로, 데이터와 에지 정렬된 클록이 다음 디바이스로 송신될 것이다.
도 40B에서, 홀수의 디바이스(1640-1, 1640-3, ....)는 턴오프된 PLLs(1642)를 갖지만, 짝수의 디바이스(1640-2, 1640-4, ....)는 턴온된 PLLs(1652)를 갖는다. 이 경우에, 턴오프된 짝수 ID 번호 ("0000", "0010", .....)를 가진 디바이스의 PLL(1642)로, 데이터와 에지 정렬된 클록이 다음 디바이스로 송신될 것이다. 또한, 턴온된 홀수 ID 번호 ("0001", "0011", .....)를 가진 디바이스의 PLL(1652)로, 데이터와 센터 정렬된 클록이 다음 디바이스로 송신될 것이다.
대체 PLL 제어 접근법에 따르면, 메모리 제어기는 어떤 정규 동작의 개시 전에 일어나는 검출을 기반으로 하는 서로 다른 클록 및 데이터 타이밍 관계를 예상할 것이다.
도 41A는, 도 40A와 관련하여 기술된 바와 같이 케이스 1 또는 제 1 케이스와 같이 직렬 접속된 디바이스에서 최종 디바이스의 ID 번호에 의한 클록 정렬 결정의 일례의 흐름도를 도시한 것이다. 단계(1711)에서, 모든 디바이스의 상태는 리셋된다. 모든 디바이스의 PLLs는 도 39에 도시된 바와 같이 온된다. 단계(1712)에서, 데이터와 센터 정렬된 클록은 메모리 제어기로부터 송신되고, 데이터와 센터 정렬된 클록은, 최종 메모리 구성 요소 (최종 디바이스(1620-N))에서와 같이 메모리 제어기에서 수신된다. 단계(1713)에서, 직렬 접속된 디바이스(1620-1 내지 1620-N)의 각 디바이스에는 고유 식별자, 또는 ID가 할당된다. 예컨대, 디바이스 IDs는 순차적으로 할당될 수 있다. 단계(1714)에서, 메모리 제어기는 최종 디바이스(1620-N)에 할당된 ID 번호를 수신한다. 단계(1715)에서, 메모리 제어기는 최종 디바이스의 ID 번호의 최하위 비트 (LSB)가 "1"인지를 결정한다.
도 41A에서 단계(1716)에 도시된 바와 같이, 최종 디바이스 ID의 LSB가 "1" (예컨대, "1101" (홀수 ID): 단계(1715)에서 YES)이면, 데이터와 에지 정렬된 클록은 메모리 제어기로부터 제공되고, 데이터와 에지 정렬된 클록은 최종 디바이스(1620-N)에서 메모리 제어기에 제공된다. 단계(1717)에서, LSB가 "0" (예컨대, "1100" (짝수 ID): 단계(1715)에서 NO)이면, 데이터와 에지 정렬된 클록은 메모리 제어기에서 제 1 디바이스(1620-1)에 제공되고, 데이터와 센터 정렬된 클록은 메모리 디바이스(예컨대, ID "1100"이 할당되는 디바이스)에서 메모리 제어기에 제공된다.
도 41B는, 도 40B와 관련하여 기술된 바와 같이 케이스 2 또는 제 2 케이스와 같이 직렬 접속된 디바이스에서 최종 디바이스의 ID 번호에 의한 클록 정렬 결정의 다른 예의 흐름도를 도시한 것이다. 단계(1721)에서, 모든 디바이스의 상태는 리셋된다. 모든 디바이스의 PLLs는 도 39에 도시된 바와 같이 온된다. 단계(1722)에서, 데이터와 센터 정렬된 클록은 제어기에서 제 1 디바이스(1640-1)에 제공되고,, 데이터와 센터 정렬된 클록은 메모리 구성 요소 (최종 디바이스(1640-N))에서와 같이 제어기에서 수신된다. 단계(1723)에서, 직렬 접속된 디바이스의 각 디바이스에는 고유 식별자, 또는 ID가 할당된다. 단계(1724)에서, 메모리 제어기는 최종 디바이스(1640-N)에 할당된 ID 번호를 수신한다. 단계(1725)에서, 메모리 제어기는 수신된 ID 번호의 LSB가 "1"인지를 결정한다. 단계(1726)에 도시된 바와 같이, 최종 디바이스 ID의 LSB가 "1" (예컨대, "1101": 단계(1725)에서 YES)이면, 데이터와 센터 정렬된 클록은 최종 디바이스(1640-N)에서 메모리 제어기에 제공된다. 단계(1727)에 도시된 바와 같이, 수신된 ID의 LSB가 "0" (예컨대, "1100": 단계(1725)에서 NO)이면, 데이터와 에지 정렬된 클록은 메모리 구성 요소(예컨대, ID "1100"의 디바이스)에서 메모리 제어기에 제공된다.
도 41B의 방법에서, 특히, 단계(1726 및 1727)에서, 메모리 제어기 내의 센터 정렬된 클록의 이용은 절대적이다. ID 번호가 리셋될 시에, 센터 정렬된 클록은 제어기에 이용된다. 이 클록은 ID 번호가 메모리 디바이스에 할당되면 변화되지 않는다.
도 41A의 흐름도는 짝수 LSB (LSB=0)를 가진 디바이스가 PLL 온을 갖는 케이스 1에 대한 것이다. 도 41B에 대한 흐름도는 LSB=1인 각 디바이스에 대해 PLL=온인 케이스 2에 대한 것이다. 각 케이스에서, 접속된 디바이스의 수가 고려된다. 디바이스의 수에 따라, 에지 정렬된 또는 센터 정렬된 클록이 선택된다. 이 방법의 단계는 직렬 접속된 디바이스의 최종 디바이스에 할당된 ID 번호의 LSB만을 고려한다. 4개의 서로 다른 케이스가 존재하며, 제어기는 각 케이스에 대해 서로 다른 클록 제어를 갖는다. 4개의 입력 케이스에 대한 2개만의 서로 다른 동작 또는 출력 케이스: 에지 정렬 또는 센터 정렬이 존재한다.
현재 바람직한 실시예는 다수의 직렬 메모리 디바이스에서 PLLs에 대한 단일 대체 온/오프 패턴 (즉, 하나의 온, 하나의 오프, 하나의 온, 하나의 오프 등)을 포함한다. 다른 실시예에서, 다른 패턴은 실시될 수 있지만, 고주파 동작을 제공할 수 없다. 각 디바이스는, ID 할당 상태, 수신된 ID 할당 명령, 및 디바이스의 ID 번호의 LSB를 기반으로 하여, PLL이 턴온 또는 턴오프되는지를 인식할 수 있다.
디바이스의 수에 따라, 클록 정렬은 다르다. 짝수 LSBs의 PLLs가 턴온되고, 디바이스의 시리즈가 짝수의 디바이스를 포함하는 경우에, 최종 디바이스는 에지 정렬된 클록을 갖는다. 홀수의 디바이스의 경우에는, 최종 디바이스가 센터 정렬된 클록을 갖는다. 홀수 LSBs의 PLLs가 턴온되고, 디바이스의 시리즈가 짝수의 디바이스를 포함하는 경우에, 최종 디바이스는 센터 정렬된 클록을 갖는다. 홀수의 디바이스의 경우에는, 최종 디바이스가 에지 정렬된 클록을 갖는다. 그래서, 최종 클록 정렬은 환경을 토대로 변화될 수 있다.
도 42는 일례의 파워업 시퀀스에서의 ID 생성 타이밍을 도시한 것이다. 이 타이밍도는 파워업 시퀀스 동안에 서로에 관하여, VCC/VCCQ, /RST, /CE, Ck, /CK, CSI, DSI 및 DI를 포함하는 많은 신호의 상대 상태를 도시한다. 또한, 많은 세트의 신호 DSO, DO가 도시된다. 도 42에 도시된 특정 예에서, N은 디바이스 어드레스 (이 예에서 N=30)이고; 'Dev'는 디바이스 번호를 나타내며; 'CTRL'은 제어기를 나타낸다.
본 발명의 실시예에 따른 메모리 제어기는 클록 정렬이 할당되어야 하는지를 결정하는 특징을 갖는다. 이것은 대체 PLLs의 장치 (케이스 1 또는 케이스 2)가 턴온 (홀수 또는 짝수)되는 것을 기반으로 하고, 직렬 접속된 디바이스의 전체 수를 기반으로 한다. 본 발명의 실시예는 센터 정렬된 또는 에지 정렬된 신호가 송신되는지를 제어하고, 자동 방식으로 그렇게 한다.
본 발명의 실시예에 따른 메모리 제어기는, 직렬 접속된 메모리 디바이스의 논리 구성에 따라, 무슨 타입의 클록이 메모리로 전송되고, 메모리로부터 수신되는지를 결정할 수 있다. 본 발명의 실시예는 대체 PLL 제어와 함께 전체 소스 동기 클로킹 접근법에 관련하여 이용될 수 있다. 일부 PLLs는 이들의 위치 또는 ID 할당에 따라 온 또는 오프된다. 본 발명의 실시예에 따른 새로운 타입의 클록 제어기는 이 접근법이 필요하게 된다.
도 43A 및 43B는, 이전에 도 40A 및 41A에 관하여 케이스 1로서 기술된 제 1 케이스에 대한 클록에 대해 플렉시블 데이터 정렬을 가진 메모리 제어기의 일례의 회로 개략도를 도시한 것이다. 이 논리 조합이 당업자가 서로 다른 타입의 회로 구성을 쉽게 형성할 수 있도록 한 바로 일례이다. 케이스 1의 경우, 제어기는 데이터와 에지 정렬된 클록을 생성해야 한다.
도 43A 및 43B를 참조하면, 메모리 제어기로부터 데이터와 센터 정렬된 클록을 제공하기 위해, Clock_out(1901) 및 /Clock_out(1902)는 Clk360_out(1903)와 동기된다. DO (명령/어드레스/데이터)(1904), CSO (명령 스트로브 출력)(1905) 및 DSO (데이터 스트로브 출력)(1906) 신호는 Clk270_out(1907)과 동기된다. 클록 발진기(1911), PLL(1912) 및 다수의 출력 버퍼를 가진 클록 생성기(1910)는 클록 신호를 생성시킨다. 내부 생성된 클록 신호 'Clk_src'(1913)는, 클록 발진기(1911)에 의해, 결과적으로 90°, 180°, 270° 및 360° 만큼 다수의 위상 시프트된 클록 신호를 생성시키는 PLL(1912)의 기준 클록 입력 'Ref_clock'에 제공된다. 180°, 270° 및 360°위상 시프트된 클록 신호는 Clk180_out(1909), Clk270_out(1907) 및 Clk360_out(1903)으로서 각각의 출력 버퍼를 통해 제공된다. Clk180_out(1909), Clk270_out(1907) 및 Clk360_out(1903)은 내부 생성된 클록 신호(1913)와 동기된다. Clk360_out(1903) 및 Clk270_out(1907)은, 제각기 "0" 및 "1" 입력 및 선택 입력을 가진 2개의 선택기(1981 및 1982)를 포함하는 모드 검출 논리 회로(1980)에 제공된다. 선택기(1981)의 "0" 및 "1" 입력은 제각기 Clk360_out(1903) 및 Clk270_out(1907)을 수신한다. 선택기(1982)의 "1" 입력은 Clk270_out(1907)을 수신하고, 선택기(1982)의 "0" 입력은 풀다운(pull down)된다. 선택기(1982)의 선택 입력은 풀업(pull up)되어, 그의 "1" 입력은 항상 선택된 270 클록 신호(1983)로서 출력 Clk270_out으로 선택된다.
제어 논리 회로(1924)는 여러 입력 및 출력 접속을 갖는다. 제어 논리 회로(1924)의 입력 Icsi 내의 내부 명령 스트로브는 D형 플립플롭 (D-FF)(1939)으로부터 신호 'icsi'(1925) 내의 내부 명령 스트로브를 수신한다. 마찬가지로, 입력 Idsi 내의 내부 데이터 스트로브는 D-FF(1957)로부터 신호 'idsi'(1915) 내의 내부 데이터 스트로브를 수신한다. 클록 입력 Iclk는 Clk360_out(1903)를 수신한다. 제어 논리 회로(1924)는 'Power_up_seq_done' 출력으로부터의 'ID_assignment_status' 신호(1933) 및, Oltid 출력으로부터의 래치 ID 신호 'Latch_ID'(1927)를 제공한다. 'ID_assignment_status' 신호(1933)는 ID 할당이 완료하거나 진행중인지의 상태를 나타낸다. ID 할당 상태는 파워업 시퀀스 내에 있다.
'ID_assignment_status' 신호(1933)는 선택기(1981)의 선택 입력에 공급된다. 선택기(1981)로부터 선택된 출력 신호는 제각기 "0" 및 "1" 입력 및 선택 입력을 가진 선택기(1921 및 1922)의 선택 입력에 제공된다. 선택기(1921)의 "0" 및 "1" 입력에는 제각기 논리 "0" 및 "1" 신호가 제공된다. 선택기(1922)의 "0" 및 "1" 입력에는 제각기 논리 "1" 및 "0" 신호가 제공된다. 선택기(1921 및 1922)의 선택 입력은 선택기(1981)로부터 선택된 출력 신호를 수신한다. 선택기(1921 및 1922)의 선택된 출력 신호는 각각의 출력 버퍼(1923 및 1926)를 통해 Clock_out(1901) 및 /Clock_out(1902)로서 제공된다.
Clk360_out(1903)은 또한 결과적으로 비트 0-7의 8비트 데이터를 제공하는 명령/어드레스/데이터 생성기(1928)에 제공된다. 짝수 비트 [0,2,4,6]의 4 비트 및 홀수 비트 [1,3,5,7]의 4 비트는 제각기 D-FFs(1929 및 1936)의 데이터 D 입력에 제공된다. Clk180_out(1909)는 D-FF(1929)의 클록 입력 및 D-FF(1936)의 반전 클록 입력에 제공된다. 짝수 비트 [0,2,4,6] 및 홀수 비트 [1,3,5,7]는 제각기 D-FFs(1929 및 1936)에서 래치된다. D-FFs(1929 및 1936)는 짝수 데이터 비트 'Even_d' 및 홀수 데이터 비트 'Odd_d'를 제각기 선택기(1937)의 "1" 및 "0" 입력에 제공한다. 'Odd_d'는 'Even_d'으로부터 180° 위상 시프트된다. 선택된 270 클록 신호(1983)에 응답하여, 선택기(1937)는 짝수 또는 홀수 데이터 비트를 선택한다. 선택된 데이터 비트는 출력 버퍼(1938)를 통해 DO (명령/어드레스/데이터)(1904)로서 제공된다.
제어 논리 회로(1924)는, 제각기, 명령 스트로브 출력 회로(1941) 및 데이터 스트로브 출력 회로(1946)에 접속되는 출력 CSO_SRC 및 DSO_SRC로부터 명령 스트로브 출력 및 데이터 스트로브 출력 신호를 제공한다. Clk360_out(1903)에 응답하여 내부적으로 생성된 명령 스트로브 출력 신호는 명령 스트로브 출력 회로(1941)의 2개의 D-FFs(1942 및 1943)의 D 입력에 공급된다. Clk180_out(1909)는 D-FF(1942)의 클록 입력 및 D-FF(1943)의 반전 클록 입력에 제공된다. D-FFs(1942 및 1943)의 출력 신호는 제각기 선택기(1944)의 "1" 및 "0" 입력에 'icso_1' 및 'icso_2' 신호로서 제공된다. 'icso_2' 신호는 'icso_1' 신호로부터 180° 위상 시프트된다. 선택된 270 클록 신호(1983)에 응답하여, 선택기(1944)는 'icso_1' 및 'icso_2' 신호 중 하나를 선택하고, 선택된 신호는 출력 버퍼(1945)를 통해 CSO(1905)로서 제공된다.
데이터 스트로브 출력 회로(1946)는 2개의 D-FFs 및 하나의 선택기를 포함하는 명령 스트로브 출력 회로(1941)와 동일한 구조를 갖는다. Clk360_out(1903)에 응답하여 내부적으로 생성된 데이터 스트로브 출력 신호는 제어 논리 회로(1924)에서 데이터 스트로브 출력 회로(1946)의 2개의 D-FFs(1947 및 1948)의 D 입력에 제공된다. Clk180_out(1909)는 D-FF(1947)의 클록 입력 및 D-FF(1948)의 반전 클록 입력에 제공된다. D-FFs(1947 및 1948)로부터의 출력 신호 'idso_1' 및 'idso_2'는 제각기 선택기(1949)의 "1" 및 "0" 입력에 공급된다. 'idso_2' 신호는 'idso_1' 신호로부터 180° 위상 시프트된다. 선택된 270 클록 신호(1983)에 응답하여, 선택기(1949)는 'idso_1' 및 'idso_2' 신호 중 하나를 선택하고, 선택된 신호는 출력 버퍼(1951)를 통해 DSO (데이터 스트로브 출력)(1906)로서 제공된다.
최종 (N번째) 디바이스(1420-N) (도 38 참조)는 CKO 및 /CKO 신호를 메모리 제어기(1410)로 송신한다. CKO 및 /CKO 신호는, Clock_in(1934) 및 Clock_in#(1935)로서, 결과적으로 기준 클록 신호 Ref_clk(1953)를 제공하는 차동 입력 버퍼(1952)의 "+" 및 "-" 입력에 제공된다. 기준 클록 신호(1953)는 PLL(1970)의 기준 클록 입력 'Ref_clk' 및 선택기(1960)의 "0" 입력에 공급된다. PLL(1970)은 기준 클록 신호(1953)와 함께 90°, 180°, 270° 및 360°의 4개의 위상 시프트된 클록 신호를 출력한다. 90° 위상 시프트된 클록 신호는 출력 버퍼를 통해 'Clk90_in'으로서 선택기(1960)의 "1" 입력에 제공된다. 360° 위상 시프트된 클록 신호는 출력 버퍼를 통해 'Clk360_in'으로서 PLL(1970)의 'Osc_loop Input'에 제공된다. 'Latch_ID' 신호(1927)는 데이터 레지스터(1940)로부터 8비트 'Idata [0:7]'의 내부 데이터 신호(1968)를 수신하는 구성 요소 ID 레지스터(1920)에 제공된다. 구성 요소 ID 레지스터(1920)는 'Latch_ID' 신호(1927)에 응답하여 입력 데이터를 기억한다. 구성 요소 ID 레지스터(1920)는 등록된 ID의 최하위 비트 (LSB)를 'ID_assignment_status' 신호(1933)를 수신하는 AND 게이트(1950)로 출력한다. AND 게이트(1950)는 기준 클록 신호(1953) 또는 90° 위상 시프트된 클록 신호 'Clk90_in'를 선택하도록 논리 출력 신호를 선택기(1960)의 선택 입력에 제공한다. 선택기(1960)로부터 선택된 클록 신호(1959)는 D-FFs(1939 및 1957)의 클록 입력에 제공된다.
최종 (N번째) 디바이스(1420-N) (도 38 참조)는 DI 신호(1931), DSI 신호(1932) 및 CSI 신호(1916)를 메모리 제어기(1410)로 송신한다. DI 신호 'Data/Address/Command In'(1931), DSI 신호 'Data Strobe In'(1932) 및 CSI 신호 'Command Strobe In'(1916)를 메모리 제어기(1410)로 송신한다. 기준 전압 'Vref'(1917)은 내부적으로 메모리 제어기(1410) 자체에서 생성되거나, 외부적으로 (도시되지 않은) 전력 생성기로부터 생성된다. 기준 전압 Vref은 차동 입력 버퍼(1954)의 "-" 입력에 제공되고, 그의 "+" 입력은 CSI(1916)를 수신한다. 입력 버퍼(1954)는, 선택된 클록 신호(1959)에 응답하여 'icsi' 신호(1925)를 제어 논리 회로(1924)로 출력하는 D-FF (1939)의 D 입력으로 차동 버퍼 출력 신호를 출력한다.
DSI 신호(1932) 및 기준 전압 Vref은 차동 입력 버퍼(1955)의 "+" 및 "-" 입력에 제공되고, 그의 차동 입력 버퍼 출력 신호는 D-FF (1957)의 D 입력에 공급된다. 데이터 신호 'D'(1931) 및 기준 전압 Vref은 차동 입력 버퍼(1956)의 "+" 및 "-" 입력에 제공되고, 그의 차동 입력 버퍼 출력 신호(1967)는 래치 회로(1961 및 1963)의 입력에 공급된다. 회로(1961)는 직렬 접속되는 4개의 D-FFs (1965-6, 1965-4, ..., 1965-0)를 포함한다. 하나의 D-FF의 Q 출력은 다음 D-FF의 D 입력에 결합된다. 마찬가지로, 회로(1963)는 직렬 접속되는 4개의 D-FFs (1965-7, 1965-5, ..., 1965-1)를 포함한다.
D-FF (1957)의 출력 신호는 내부 데이터 스트로브 입력 신호 'idsi'(1915)로서 제공된다. 'idsi' 신호(1915)는 제어 논리 회로(1924) 및, 8개의 AND 게이트(1958-7, 1958-6, ..., 1958-0)를 가진 데이터 스트로브 입력 회로(1962)에 제공된다. 선택기(1960)로부터 선택된 클록 신호(1959)는 D-FFs (1965-6, 1965-4, ..., 1965-0)의 클록 입력 및, D-FFs (1965-7, 1965-5, ..., 1965-1)의 반전된 클록 입력에 제공된다. 입력 버퍼(1956)으로부터의 차동 입력 버퍼 출력 신호(1967)는 D-FF (1965-6)의 D 입력에 공급되고, 순차적으로 선택된 클록 신호(1959)에 응답하여 회로(1961)의 접속된 D-FFs로 전달된다. 또한, 입력 버퍼(1956)으로부터의 차동 입력 버퍼 출력 신호(1967)는 D-FF (1965-7)의 D 입력에 공급되고, 순차적으로 클록 신호(1959)의 반전된 버전에 응답하여 회로(1963)의 접속된 D-FFs로 전달된다. 그래서, 회로(1963) 내의 데이터 전달은 회로(1961)의 데이터 전달로부터 180° 위상 시프트된다. D-FFs (1965-7 및 1965-5)의 출력 신호 i7 및 i6는 제각기 AND 게이트(1958-7 및 1958-6)에 공급된다. 마찬가지로, D-FFs (1965-5 및 1965-4, ..., 1965-1 및 1965-0)의 출력 신호는 데이터 스트로브 입력 회로(1962)의 각각의 AND 게이트에 공급된다. AND 게이트(1958-7, 1958-6, ..., 1958-0)의 각각은 'idsi' 신호(1915)를 수신한다. AND 게이트(1958-7, 1958-6, ..., 1958-0)의 각각의 논리 출력 신호는 내부 데이터 신호 'Idata [0:7]'(1968)를 출력하는 데이터 레지스터(1940)에 제공된다.
직렬 접속된 메모리 디바이스 상에서 최종 디바이스의 ID 번호를 획득하기 전에, 메모리 제어기는 최종 디바이스의 출력 포트로부터 어떤 입력을 획득하지 못한다. 초기 ID 번호 (예컨대, '0000')를 전송한 후, 메모리 제어기의 입력 포트는 입력 데이터 스트림을 수신한다. ID 할당 완료의 결정은 DSI (Data Strobe In)의 하강 에지에 의해 실행된다.
메모리 제어기가 직렬 접속된 메모리 디바이스의 최종 디바이스로부터 ID 번호를 획득하면, ID 번호는, 'Latch_ID' 신호(1927)에 응답하여 도 43B에 도시된 바와 같이 D 포트(1931)를 통한 구성 요소 ID 레지스터(1920) 및 데이터 레지스터(1940)에 기억된다. 이런 동작이 실행될 동안, DSI(1932)는 또한 ID 번호의 개시점 및 종료점을 메모리 제어기에 통지하도록 수신된다. DSI 신호의 하강 에지로부터, 'ID_assignment_status' 신호(1933)는 한 사이클 지연에 기초로 하여 전이점을 결정하며, 이 사이클 지연 동안에 ID 번호는 구성 요소 ID 레지스터(1920)로 전달된다. 'ID_assignment_status' 신호(1933)는 D-FF(1957)로부터 'idsi' 신호(1915)를 수신하는 제어 논리 회로(1924)에 의해 제공된다. 메모리 디바이스의 ID 생성의 경우, DSI 및 DSO는 ID 번호를 생성시켜, ID 번호를 다음 메모리 디바이스로 전송하는데 이용된다. 'ID_assignment_status' 신호(1933)가 고 상태에 있을 시에, 메모리 제어기는 ID 생성 동작의 종료: 즉, 디바이스 ID 할당의 완료를 인식한다.
'ID_assignment_status' 신호가 저일 시에, 모든 디바이스는 초기에 ID 번호를 이들 디바이스의 모두에 할당하도록 PLL 온을 갖는다. 'ID_assignment_status' 신호가 고일 시에, 모든 ID는 할당되고, PLL 온은 홀수 또는 짝수 디바이스에만 적용된다. 그래서, 이것은 ID 할당 상태 신호에 의해 제어된다.
초기 상태에서, 메모리 제어기는 어느 케이스가 직렬 제어된 디바이스에 존재하는지를 결정하는데 필요로 되는 정보를 알지 못한다. 이런 이유로, CKO,/CKO 및 DO 신호는 도 43B에 도시된 바와 같이 CK, /CK 및 DI로서 메모리 제어기에 제공된다. 파워업 전에는, 디바이스에 ID 번호가 할당되지 않는다. 파워업 후에, 제 1 동작이 디바이스 ID를 리셋하여 각 디바이스가 제로 상태 ID (예컨대, "0000")를 갖는다.
도 43B에 도시된 바와 같이, 'ID_assignment_status' 신호(1933) 및, (구성 요소 ID 레지스터(1920) 내에 기억되는) 최종 메모리 디바이스에 할당된 ID의 LSB는 양자 모두 AND 게이트(1950)에 제공된다. AND 게이트(1950)의 출력에 응답하여, 클록 선택기(1960)는 메모리 제어기에 제공될 클록을 선택한다. 도 43B의 예에서, 위상 시프터 및 클록 재형성기인 PLL(1970)의 출력 Clk90_in은 클록 선택기(1960)의 입력에 접속된다. 한 실시예에서, 소자(1960 및 1970)는 양자 모두 클록 구성기의 부분으로서 고려될 수 있다. AND 게이트(1950)가, 예컨대, 'ID_assignment_status' 신호(1933)가 고임을 검출함으로써 ID 할당이 완료됨을 검출할 시에, 출력은 구성 요소 ID 레지스터(1920)의 LSB이다. ID 할당이 완료되지 않을 시에, 클록 선택기(1960)는 기준 클록 신호 Ref_clk(1953)를 선택한다. 선택기(1960)는 선택된 클록 신호(1959)를 제공한다.
ID 할당 케이스에서, 메모리 디바이스의 모든 PLLs는 ID 생성 동안에 턴온되고, 직렬 접속된 메모리 디바이스의 최종 디바이스로부터의 소스 동기 클록은 데이터와 센터 정렬된다. 도 43A 및 43B에 도시된 바와 같이, 메모리 제어기는, ID 할당이 완료되었는지의 검출에 따라, 센터 할당된 신호 또는 에지 할당된 신호를 제공한다.
도 43A를 다시 참조하면, 메모리 제어기는 모드 검출 논리 회로(1980)를 포함하여, ID 할당이 완료되는지를 검출하여, 그 검출에 응답하여 클록 신호를 생성한다. 도 43A의 예에서, 모드 검출 논리 회로(1980)는, ID 할당이 완료되지 않음을 검출하는 모드 검출 논리에 응답하여 Clk360_out(1903)과 정렬된 센터 정렬된 클록을 출력한다. 모드 검출 논리 회로(1980)는, ID 할당이 완료됨을 검출하는 모드 검출 논리에 응답하여 Clk270_out(1907)과 정렬된 에지 정렬된 클록을 출력하며, 그래서, 시스템은 정규 동작 모드에 있다.
도 44 및 45는 ID 할당 (생성) 동작 동안에 타이밍도를 도시한 것이다. 본 명세서에서, "/" 부호는 상보 신호 (예컨대, /clock)에 이용된다.
도 46은, 일례의 실시예에 따라, 위상차가 없는 Clock_out 및 /Clock_out와 동기되는 CSO/DSO 및 DO와 같은 제어 입력과 함께 클록 생성의 타이밍도를 도시한 것이다. 'ID_assignment_status'의 고 상태에 의해, 클록 생성 경로 선택기는 'Clk270_out'에 접속된 '1' 입력을 선택함으로써, 클록과 데이데 제어 & 데이터 (CSO/DSO/DO) 간에 위상차가 생성되지 않는다. 그것은 ID 할당 후에 정규 동작 동안에 일어난다.
ID 할당 후에 정규 동작 에서, 데이터에 대한 입력 클록 할당은 '구성 요소 ID 레지스터'에 기억된 최종 구성 요소 ID의 LSB (최하위 비트)로 결정된다. ID의 LSB가 '0'이면, 클록과 데이데 제어 & 데이터 간에는 타이밍 관계의 변화가 없다. 그것은, 'ID_assignment_status' 신호의 상태 변화를 제외하고는, 도 45에 도시된 ID 생성 전의 타이밍과 동일하며, 이의 상태는 데이터 스트로브 입력 신호에 응답하여 변화한다.
알수 있는 바와 같이, 직렬 접속된 메모리 디바이스의 최종 디바이스가 ID의 LSB로서 '0'을 가지면, 그것은 최종 디바이스가 온-PLL을 가짐을 의미한다. 도 47은, 일례의 실시예에 따라, 최종 디바이스가 온-PLL을 가지기 때문에 데이터와 센터 정렬된 클록에 대한 타이밍도를 도시한 것이다. 대체 케이스에서, ID의 LSB가 '1'이면, 그것은 최종 디바이스가 오프-PLL을 가짐을 의미한다. 그래서, 데이터와 에지 정렬된 클록이 그것으로부터 생성된다 (도 40A의 제 1 케이스 참조).
초기에 진술된 바와 같이, 본 발명의 실시예에 따른 메모리 제어기는 대체 PLL 온/오프에 이용되는 케이스에 따라 상이할 수 있다. 도 43A 및 43B는 여기서 케이스 1로서 지칭되는 구성과 일치될 메모리 제어기를 도시하였다.
도 49A 및 49B는 여기서 케이스 2로서 지칭되는 구성과 일치될 본 발명의 다른 실시예에 따른 메모리 제어기를 도시한 것이다. 도 49A 및 49B에 도시된 메모리 제어기의 구조는 도 43A 및 43B의 구조와 유사하다. 도 49A 및 49B에 도시된 메모리 제어기는 모드 검출 논리 회로를 갖지 않고, 구성 요소 ID 레지스터(2520)에 의해 제공되는 ID의 LSB를 반전시킬 부가적 인버터(2521)를 갖는다. 제 2 케이스의 타이밍도는 실질적으로, 모든 메모리 디바이스가 온-PLL을 가지기 때문에 (도 39 참조) ID 생성 동안에 제 1 케이스에 대한 것과 유사할 수 있다.
케이스 2 구성과 일치하기는 도 49A 및 49B의 메모리 제어기는 ID 할당 완료 및 정규 동작의 양방에서 데이터와 센터 정렬된 클록을 생성시킨다. ID 할당 전에, LSB 짝수 "온" 접근법이 모든 ID를 리셋할 수 있도록 이용되는데, 그 이유는 모든 PLL이 케이스 1처럼 리셋 단계에서 온이어서, 서로 다른 타입의 동작에 관해 걱정할 필요가 없기 때문이다. 케이스 2에서는 홀수 PLLs만이 턴온된다.
도 49A 및 49B를 참조하면, 클록 생성기(2510)는 클록 발진기(2511) 및 PLL(2512)을 갖는다. 내부 생성된 클록 신호 'Clk_src'는, 클록 발진기(2511)에 의해, 90°, 180°, 270° 및 360° 만큼 다수의 위상 시프트된 클록 신호를 생성시키는 PLL(2512)의 기준 클록 입력 'Ref_clk'에 제공된다. 180°, 270° 및 360° 위상 시프트된 클록 신호는 Clk180_out(2508), Clk270_out(2507) 및 Clk360_out(2503)으로서 각각의 출력 버퍼를 통해 제공된다. Clk180_out(2508), Clk270_out(2507) 및 Clk360_out(2503)은 내부 생성된 클록 신호 'Clk_src'와 동기된다. Clk360_out(2503)은 2개의 선택기(2513 및 2514)의 선택 입력에 제공된다. "0" 및 "1" 논리 신호는 제각기 선택기(2513)의 "0" 및 "1" 입력 및 다른 선택기(2514)의 "0" 및 "1" 입력에 공급된다. Clk360_out(2503)에 응답하여, 선택기(2513 및 2514)는 제각기 'Clock out'(2501) 및 'Clock out#'(2502)으로서 각각의 출력 버퍼를 통해 제공되는 상보 출력 신호를 제공한다.
Clk360_out(2503)은 또한 비트 0-7의 8비트 데이터를 제공하는 명령/어드레스/데이터 생성기(2580)에 제공된다. 데이터의 짝수 비트 [0,2,4,6]는 Clk180_out(2508)에 의해 클록되는 D-FF에 공급된다. 홀수 비트 [1,3,5,7]는 Clk180_out(2508)의 반전된 버전에 의해 클록되는 다른 D-FF에 공급된다. 2개의 D-FFs는 짝수 데이터 비트 'Even_d' 및 홀수 데이터 비트 'Odd_d'를 제각기 선택기(2523)의 "1" 및 "0" 입력에 제공한다. 'Odd_d'는 'Even_d'으로부터 180° 위상 시프트된다. Clk270_out(2507)에 응답하여, 선택기(2523)는 짝수 또는 홀수 데이터 비트를 선택한다. 선택된 데이터 비트는 출력 버퍼를 통해 DO (명령/어드레스/데이터)(2504)로서 제공된다.
제어 논리 회로(2530)는, Clk360_out(2503), D-FF(2561)로부터 내부 명령 스트로브 입력 신호 'icsi'(2534) 및 D-FF(2563)로부터 내부 데이터 스트로브 입력 신호 'idsi'(2565)를 수신한다. 제어 논리 회로(2530)는, 제각기, 명령 스트로브 출력 회로(2541) 및 데이터 스트로브 출력 회로(2551)에 접속되는 출력 CSO_SRC 및 DSO_SRC로부터 명령 스트로브 출력 및 데이터 스트로브 출력 신호를 제공한다. 내부적으로 생성된 명령 스트로브 출력 신호는 명령 스트로브 출력 회로(2541)의 2개의 D-FFs에 공급된다. 2개의 D-FFs는 Clk180_out(2508) 및 이의 반전된 버전에 의해 클록되어, 제각기 'icso_1' 및 'icso_2' 신호로서 출력 신호를 선택기(2524)에 제공한다. Clk270_out(2507)에 응답하여, 선택기(2524)는 'icso_1' 및 'icso_2' 신호 중 하나를 선택하고, 선택된 신호는 출력 버퍼를 통해 CSO(2505)로서 제공된다.
내부적으로 생성된 데이터 스트로브 출력 신호는 제어 논리 회로(2530)에서 데이터 스트로브 출력 회로(2551)의 2개의 D-FFs에 제공된다. 2개의 D-FFs는 Clk180_out(2508) 및 이의 반전된 버전에 의해 클록되어, 'idso_1' 및 'idso_2'로서 출력 신호를 선택기(2525)에 제공한다. Clk270_out(2507)에 응답하여, 선택기(2525)는 'idso_1' 및 'idso_2' 신호 중 하나를 선택하고, 선택된 신호는 출력 버퍼를 통해 DSO (데이터 스트로브 출력)(2506)로서 제공된다.
CSI(2536)는 차동 입력 버퍼에 의해 기준 전압 'Vref'(2537)과 비교된다. Vref은 내부적으로 메모리 제어기 자체에서 생성되거나, 외부적으로 (도시되지 않은) 전력 생성기로부터 생성된다. 차동 버퍼 출력 신호는 선택기(2560)로부터 선택된 클록 신호 출력(2559)에 응답하여 D-FF(2561)에 의해 래치된다. D-FF(2561)의 출력 신호는 'icsi' 신호(2534)로서 제어 논리 회로(2530)에 제공된다.
마찬가지로, DSI(2532)는 차동 입력 버퍼에 의해 기준 전압 'Vref'(2537)과 비교되고, 차동 버퍼 출력 신호는 선택된 클록 신호 출력(2559)에 응답하여 D-FF(2563)에 의해 래치된다. D-FF(2563)의 출력 신호는 'idsi' 신호(2565)로서 제어 논리 회로(2530) 및, 8개의 AND 게이트를 가진 데이터 스트로브 입력 회로(2590)에 제공된다.
또한, 데이터 신호 'DI'(2531)는 차동 입력 버퍼에 의해 기준 전압 Vref(2537)과 비교되고, 차동 버퍼 출력 신호는, 제각기 직렬 접속되는 4개의 D-FFs를 포함하는 2개의 데이터 래치 회로(2591 및 2592)에 제공된다. 하나의 D-FF의 Q 출력은 데이터 래치 회로의 각각에서 다음 D-FF의 D 입력에 접속된다. 차동 버퍼 출력 신호의 데이터는 래치되어, 선택된 클록 신호 출력(2559)에 응답하여 2개의 데이터 래치 회로(2591 및 2592)의 각각 내의 직렬 접속된 D-FFs를 통해 순차적으로 전달된다. 회로(2592)의 D-FFs는 선택된 클록 신호 출력(2559)의 반전된 버전에 응답하여 데이터 전달을 실행한다. 그래서, 회로(2592)에서의 데이터 전달은 회로(2591)의 데이터 전달로부터 180° 위상 시프트된다. 예컨대, 회로(2592)의 제 1 D-FF의 출력 신호 i7는 회로(2591)의 제 1 D-FF의 출력 신호 i6로부터 180° 위상 시프트된다. 출력 신호 i7, i6, ...., i1 및 i0는 데이터 스트로브 입력 회로(2590)의 각각의 AND 게이트에 공급된다. 데이터 스트로브 입력 회로(2590)의 8개의 AND 게이트는 일반적으로 'idsi' 신호(2565)를 수신하고, 8개의 AND 게이트의 논리 출력 신호는 내부 데이터 신호 'Idata[0:7]'를 출력하는 데이터 레지스터(2540)에 제공된다.
제어 논리 회로(2530)는, 제각기, D-FF(2561) 및 D-FF(2563)으로부터, Icsi 입력에서는 'icsi' 신호(2534)를 수신하고, Idsi 입력에서는 'idsi' 신호(2565)를 수신한다. 제어 논리 회로(2530)는 클록 생성기(2510)로부터 Iclk 입력에서 Clk360_out(2503)을 수신한다. 제어 논리 회로(2530)는, Power_up_seq_done 출력으로부터 'ID_assignment_status' 신호(2533)를 제공하고, Oltid 출력으로부터 래치 ID 신호 'Latch_ID'를 제공한다. 'ID_assignment_status' 신호(2533)는 ID 할당 완료를 나타낸다.
도 43A와 유사한 도 49A에서, 메모리 제어기로부터 데이터와 센터 정렬된 클록을 제공하기 위해, Clock_out(2501) 및 /Clock_out(2502)는 Clk360_out(2503)와 동기된다. 이 동기는 'ID_assignment_status' 신호(2533)의 상태에 의해 영향을 받지 않는다. DO (명령/어드레스/데이터)(2504), CSO (명령 스트로브 출력)(2505) 및 DSO (데이터 스트로브 출력)(2506) 신호는 Clk270_out(2507)과 동기된다. 클록 생성기(2510)는 예컨대 PLL(2512)을 경유하여 신호 Clk360_out(2503) 및 Clk270_out(2507)을 제공한다. 다시말하면, 클록 동기는, 케이스 1에 대한 제어기와는 대조적으로, 'ID_assignment_status' 신호(2533)의 상태에 의해 영향을 받지 않는다. 도 49A의 메모리 제어기는 도 43A에서와 같이 모드 검출 논리 회로(1980)를 필요로 하지 않는데, 그 이유는 클록 출력이 ID 할당 모드 또는 정규 동작 모드에서 모드의 변경과 무관하게 변화되지 않기 때문이다.
도 49B에서, 동작은 도 43B와 유사하다. 메모리 제어기가 D 포트(2531)를 통해 직렬 접속된 메모리 디바이스의 최종 디바이스로부터 데이터 레지스터(2540)로 ID 번호를 획득하면, 등록된 ID 번호는 제어 논리 회로(2530)로부터의 'Latch_ID' 신호에 응답하여 구성 요소 ID 레지스터(2520) 내에 기억된다. 이 동작이 실행될 동안, DSI(2532)는 또한 ID 번호의 개시점 및 종료점을 메모리 제어기에 통지하도록 수신된다. DSI 신호의 하강 에지로부터, 'ID_assignment_status' 신호(2533)는 한 사이클 지연에 기초로 하여 전이점을 결정하며, 이 사이클 지연 동안에 ID 번호는 구성 요소 ID 레지스터(2520)로 전달된다. 메모리 디바이스의 ID 생성의 경우, DSI 및 DSO는 ID 번호를 생성시켜, ID 번호를 다음 메모리 디바이스로 전송하는데 이용된다. 'ID_assignment_status' 신호(2533)가 고 상태에 있을 시에, 메모리 제어기는 ID 생성 동작의 종료를 인식한다.
도 49B에 도시된 바와 같이, 'ID_assignment_status' 신호(2533) 및 최종 메모리 디바이스의 LSB는 양자 모두 비교기로서 동작하는 AND 게이트(2550)에 제공된다. AND 게이트(2550)의 출력에 응답하여, 선택기(2560)는 메모리 제어기에 의해 제공될 클록을 구성하는 클록 구성기로서 동작한다. PLL(2570)은 선택기(2560)와 통신할 수 있다. 한 실시예에서, 선택기(2560) 및 PLL(2570)은 양자 모두 클록 구성기의 부분으로서 고려될 수 있다. 도 49B의 PLL(2570)은 도 43B의 PLL(1970)처럼 위상 시프트된 클록을 생성하는 기능을 실행한다. 기준 클록 신호 'Ref_clk 및 90° 위상 시프트된 클록 신호 'Clk90_in'는 선택기(2560)에 공급된다. 선택기(2560)는 AND 게이트(2550)의 출력으로부터의 선택 입력에 공급된 입력 신호에 응답하여 선택된 클록 신호(2559)를 출력한다. 구성 요소 ID 레지스터(2520) 내에 기억된 ID의 LSB가 로우이고, 인버터(2521)의 출력 신호가 하이이면, AND 게이트(2550)는 ID 할당이, 예컨대 'ID_assignment_status' 신호(2533)가 고임을 검출함으로써, 완료됨을 검출한다. AND 게이트(2550)의 "하이" 출력 신호에 응답하여, 선택기(2560)는 선택된 클록 신호(2559)로서 'Clk90_in'을 선택한다. ID 할당이 완료되지 않으면 (즉, 'ID_assignment_status' 신호(2533)의 논리 상태가 로우이면), 클록 구성기는 반대 출력을 생성한다 (즉, 기준 클록 신호 'Ref_clk가 선택된 클록 신호(2559)로서 제공된다). 이 논리는 클록 정렬이 최종 메모리 디바이스, 또는 메모리 구성 요소로부터 수신될 것으로 기대되는지를 결정한다.
케이스 2의 경우, 제 1 디바이스의 PLL이 오프되기 때문에, 케이스 2의 자동 검출이 가능하다. 케이스 1의 경우, 제 1 디바이스의 PLL이 온되면, ID 할당이 진행중인지를 결정하도록 검사가 행해져야 되고; ID 할당이 완료될 시에만 케이스 1이 존재하는지 결정될 수 있다.
상술한 바와 같이, 제어기는 케이스 1 또는 케이스 2 시나리오의 검출에 응답하여 신호 생성의 타입을 변화시킬 수 있다. 직렬 접속된 디바이스의 세트는 전형적으로 혼합 세팅을 갖지 않으며; 디바이스의 접속된 시리즈의 각 디바이스는 동일한 세팅을 갖는다. 현재 바람직한 실시예에서, 모든 디바이스는 케이스 1 또는 케이스 2를 기반으로 하여 제어되지만, 접속된 디바이스의 동일한 시리즈에서 2개의 접근법을 혼합할 수 없다.
케이스 1 또는 케이스 2를 이용하기 위한 결정은 전형적으로 사용자에 의해 행해지며; 제어기는 간단히 어느 구현이 실행되는지를 검출한다. 제어기는 양방의 케이스에 대한 논리 구현을 포함할 수 있지만, 단지 사용자 선택에 따라 하나의 케이스를 한번에 실시한다.
사용자는 제어기 구현을 결정할 수 있다. 도 43A 및 43B의 실시예 및 도 49A 및 49B의 실시예는 전력 소비면에서 균등하다. 2개의 서로 다른 구현은 하나의 제어기로 조합될 수 있거나, 분리 제어기로서 실시될 수 있다. 사용자는 이용된 접근법 (예컨대, 홀수 PLLs 온, 또는 오프)에 따라 일치된 제어기를 이용할 것이다. 각 디바이스 접속은 일치된 제어기를 가져야 한다. 이 제어기는 대체 PLL 파워링의 실시예에 일치해야 한다.
보통은, 한 접근법에서 다른 접근법으로 신속하게 전환할 필요는 없다. 파워업 후에, 접근법이 선택된다. 선택은 메모리 내에 기억될 수 있거나, 디바이스가 파워업될 때마다 다시 행해질 수 있다. 그러나, 파워업 시에 선택을 재할당하기 위해, 모든 접속된 디바이스의 디바이스 IDs는 리셋될 필요가 있을 것이다. 주 목적은 전력 소비를 감소시키는 것이다. 한 실시예가 실시되면, 다른 실시예로 전환할 필요가 없다.
제어기는 각 디바이스로부터 구성 정보를 수신하거나 획득할 수 있지만, 최종 디바이스에 대한 구성 정보만을 필요로 하는데, 그 이유는 모든 접속된 디바이스가 동일한 구성을 가지기 때문이다. 구성 정보를 토대로, 제어기는 송신될 적절한 클록 신호의 결정에 응답하여 구성 기법을 검출할 수 있다.
이들 구성 중 하나에서 서로 접속될 수 있는 디바이스의 수는 제한되지 않는다. 공지된 병렬 클로킹 접근법의 제한으로서, 디바이스가 데이지 체인(daisy chain)으로서 접속될 지라도, 클록 구동력(clock drivability) 및 신호 무결성으로 인해, 제한되지 않은 수의 디바이스를 함께 접속할 수 없다. 본 발명의 실시예에 따르면, 어떤 수의 디바이스도 서로 접속될 수 있다.
최종 디바이스의 ID의 LSB, 및 접속된 디바이스의 수를 토대로, 제어기는 구성 정보를 결정할 수 있다. 제어기는 최종 디바이스의 구성을 판독하여, 그것이 케이스 1 또는 케이스 2인지를 결정할 수 있다.
도 50은 일례의 실시예에 따라 ID 생성 후에 메모리 제어기로부터의 클록 생성의 타이밍도 (출력 신호, 제 2 케이스)를 도시한 것이다. 제 2 케이스에 대해, ID 할당 후에 출력 신호의 타이밍은 실질적으로 'ID_assignment_status'를 제외하고는 ID 할당 동안의 타이밍과 유사하다. 메모리 제어기의 출력 신호는 ID 할당 완료의 상태에 의해 제어되지 않는다.
제 2 케이스에 대한 ID 생성 후에, ID=0의 LSB에 따른 타이밍도 (도 51)는 실질적으로 ID=1의 LSB에 따른 제 1 케이스의 타이밍 (도 48)과 유사하다. ID=1의 LSB에 따른 도 52 (제 2 케이스)는 ID=0의 LSB에 따른 도 47 (제 1 케이스)과 동일하다. ID의 LSB에 따른 멀티플렉서 제어는 제 2 케이스에서 ID의 LSB의 반전 후에 행해진다. 그 차는 도 43A, 43B 및 도 49A, 49B에 도시되어 있다.
본 발명의 실시예들은 메모리 제어기의 플렉시블 클록 정렬 제어 (데이터와 센터 정렬된 클록 및 데이터와 에지 정렬된 클록)를 제공하는 것으로 기술될 수 있다. 최종 디바이스의 ID 번호를 이용하여, 클록 정렬의 제어는 결정될 수 있다. 서로 다른 타이밍도는 ID 할당 전후에, ID의 LSB = 0 및 1인지를 나타낼 수 있다. 에지 정렬 방법은 클록과 데이터 제어 간의 동일한 지연 경로를 이용할 수 있다. 클록 구조는 SDR 및 DDR 인터페이스로 동작할 수 있다.
여기에 기술된 실시예들은 직렬 접속된 다수의 디바이스를 나타낸다. 직렬 접속된 디바이스의 세트의 각 디바이스는 하나의 물리적 디바이스일 수 있거나, 다수의 병렬 접속된 물리적 디바이스를 포함하는 논리적 디바이스일 수 있다. 직렬로 접속되는 스택된 디바이스는 각 할당된 자신의 ID 번호이고, 도 40A 및 40B에 도시된 바와 같이, 분리 디바이스로서 나타낸다.
예컨대, 3개의 병렬 접속된 디바이스가 다수의 직렬 접속된 디바이스의 중간에 제공되면, 이들 3개의 병렬 접속된 디바이스는 본 발명의 실시예에 따라 PLL의 파워링 또는 제어에 대해 하나의 논리적 디바이스로서 보여진다. 그래서, 병렬 접속된 디바이스를 가질 수 있지만, 각 세트의 병렬 접속된 디바이스는 하나의 논리적 디바이스로서 처리된다. 다수의 병렬 접속된 디바이스를 포함하는 논리적 디바이스가 턴온된 PLL을 가질 필요가 있다면, 다수의 병렬 접속된 디바이스에서 하나의 PLL만이 턴온된 PLL을 가질 필요가 있다. 다른 PLLs를 턴온하는 것이 가능하지만, 전력 소비를 불필요하게 증가시킬 것이다.
본 발명의 실시예에 따르면, 직렬 접속된 디바이스를 대체하는 PLLs는, 디바이스가 논리적 디바이스이든 물리적 디바이스이든 간에, 그리고 디바이스의 전체 수와 무관하게 턴온된다. 본 발명의 실시예는 디바이스 접속을 제어하는 방법을 기술한다.
대체 PLL 파워링의 온/오프/온/오프 (또는 오프/온/오프/온) 접근법에 대한 대안이 가능하지만, 부가적 회로를 필요로 할 것 같다. 최대 주파수는 이와 같은 다른 접근법에 따라 제한될 것이다. 예컨대, 하나를 제외한 모든 PLLs이 턴오프되면, 시스템 동작은 가능하지 않을 수 있다.
소스 동기 시그널링을 이용하여, 접속은 하나의 디바이스에서 다음 디바이스로만 이루어지며, 이 접속은 점 대 점 접속으로 고려될 수 있다. 점 대 점 접속은 고주파 동작을 보증한다.
이 기술은, 예컨대, 플래시 디바이스와 같은 적용 가능한 비휘발성 디바이스이다. 플래시 디바이스는, 예컨대, NAND 플래시, NOR 플래시와 같은 어떤 타입의 플래시 메모리 디바이스를 포함한다.
상기 예들에서, 디바이스는 메모리 디바이스이다. 메모리 디바이스는 휘발성 및 비휘발성 메모리 중 어느 하나일 수 있다. 또한, 이들 디바이스는 어느 반도체 디바이스일 수 있고, 이의 동작은 클록 신호와 동기된다.
반도체 디바이스를 이용한 전자 장비는, 예컨대, 디지털 스틸 및 비디오 카메라, 개인 휴대 정보 단말기, 모바일 타입 컴퓨터, 오디오 및 음악 장치, 및 셀룰러폰과 같은 여러 전기 장치를 포함할 수 있다.
상술한 예들에서, 디바이스, 소자 및 회로는 간략화를 위해 도면에 도시된 바와 같이 서로에 접속된다. 본 발명의 실제적 응용에서, 소자, 회로등은 서로에 직접 접속될 수 있다. 또한, 소자, 회로등은 디바이스 또는 장치의 동작에 필요한 다른 소자, 회로 등을 통해 서로에 간접 접속될 수 있다. 따라서, 실제 구성에서, 디바이스, 소자 및 회로는 서로와 직간접적으로 결합되거나 서로에 직간접적으로 접속된다.
본 발명의 상술하고 예시된 예들은 예들만으로 의도된다. 변경, 수정 및 변형은 본 발명의 범주로부터 벗어나지 않고 당업자에 의해 특정 실시에로 달성될 수 있으며, 이는 여기에 첨부된 청구범위에 의해서만 한정된다.
401; 클록 I/O 회로, 403; 데이터 I/O 회로, 405; 스트로브 I/O 회로, 407; 제어 회로,

Claims (64)

  1. 입력 클록 신호의 전이(transition)로 정의된 주기를 가진 데이터를 전달하는 디바이스에 있어서,
    상기 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는데, 상기 다수의 재생된 클록 신호의 위상은 데이터 서로에 대해 다르게 시프트되며,
    상기 다수의 재생된 클록 신호 중 하나 이상에 응답하여 출력 클록 신호를 생성하도록 구성되는 클록 회로; 및
    상기 재생된 클록 신호 중 하나 이상과 데이터의 전달을 동기하는 동기 회로를 포함하고, 상기 출력 클록 신호의 전이는 데이터의 상기 주기 동안 발생하는, 데이터 전달 디바이스.
  2. 청구항 1에 있어서,
    상기 클록 회로는:
    상기 입력 클록 신호에 응답하여 상기 다수의 재생된 클록 신호를 제공하는 위상 고정 루프 (PLL); 및
    상기 다수의 재생된 클록 신호 중 하나 이상에 응답하여 상기 출력 클록 신호를 생성하는 클록 출력 회로를 포함하는, 데이터 전달 디바이스.
  3. 청구항 2에 있어서,
    상기 PLL은 제어 신호에 응답하여 선택적으로 인에이블되거나 디스에이블되도록 구성되는, 데이터 전달 디바이스.
  4. 청구항 3에 있어서,
    상기 제어 신호는 상기 PLL이 제각기 인에이블 및 디스에이블되도록 하는 제 1 및 2 논리 상태를 가지는데,
    상기 PLL이 인에이블되는 경우에,
    상기 PLL은 상기 입력 클록 신호에 응답하여 상기 다수의 재생된 클록 신호를 생성하도록 구성되고,
    상기 클록 출력 회로는 상기 다수의 재생된 클록 신호 중 하나 이상에 응답하여 상기 출력 클록 신호를 생성하도록 구성되며,
    동기 회로는 상기 재생된 클록 신호 중 하나 이상과 데이터의 전달을 동기하도록 구성되며; 그리고
    상기 PLL이 디스에이블되는 경우에,
    상기 동기 회로는 상기 입력 클록 신호와 상기 데이터의 전달을 동기하도록 구성되는, 데이터 전달 디바이스.
  5. 청구항 4에 있어서,
    상기 클록 회로는 또한, 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는 상기 입력 클록 신호에 응답하여 내부 클록 신호를 제공하도록 구성되는, 데이터 전달 디바이스.
  6. 청구항 5에 있어서,
    상기 PLL은 또한, 상기 PLL이 인에이블될 시에 상기 내부 클록 신호에 응답하여 상기 다수의 재생된 클록 신호를 생성하도록 구성되는, 데이터 전달 디바이스.
  7. 청구항 5에 있어서,
    상기 동기 회로는 또한, 상기 PLL이 디스에이블될 시에 상기 내부 클록 신호와 상기 데이터의 전달을 동기하도록 구성되는, 데이터 전달 디바이스.
  8. 청구항 7에 있어서,
    상기 PLL은 또한, 상기 데이터와 90°의 배수인 위상 시프트를 가진 상기 재생된 클록 신호를 출력하도록 구성되는, 데이터 전달 디바이스.
  9. 청구항 5에 있어서,
    상기 클록 출력 회로는 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는 상기 재생된 클록 신호를 생성하도록 구성되는, 데이터 전달 디바이스.
  10. 청구항 3에 있어서,
    상기 제어 신호는 상기 PLL을 인에이블하기 위해 고 논리 상태를 가진 논리 신호를 포함하는, 데이터 전달 디바이스.
  11. 청구항 3에 있어서,
    상기 제어 신호는 상기 PLL을 제각기 인에이블 및 디스에이블하기 위해 제 1 및 2 논리 상태를 가진 논리 신호를 포함하는, 데이터 전달 디바이스.
  12. 청구항 2에 있어서,
    데이터를 기억하는 메모리; 및
    상기 메모리에 액세스하는 액세스 회로를 더 포함하는, 데이터 전달 디바이스.
  13. 청구항 12에 있어서,
    상기 액세스 회로는 기록 신호에 응답하여 상기 메모리 내에 데이터를 기록하도록 구성되는, 데이터 전달 디바이스.
  14. 청구항 13에 있어서,
    상기 동기 회로는 상기 재생된 클록 신호와 상기 디바이스로 입력된 데이터의 전달을 동기하도록 구성되는, 데이터 전달 디바이스.
  15. 청구항 13에 있어서,
    상기 액세스 회로는 또한, 판독 신호에 응답하여 상기 메모리 내에 기억된 데이터를 판독하도록 구성되는, 데이터 전달 디바이스.
  16. 청구항 15에 있어서,
    상기 동기 회로는 상기 재생된 클록과 상기 액세스 회로로부터의 판독 데이터의 전달을 동기하도록 구성되는, 데이터 전달 디바이스.
  17. 청구항 16에 있어서,
    상기 디바이스와 관련된 식별 정보를 보유하는 홀더를 더 포함하는데, 상기 식별 정보는 상기 디바이스를 식별하기 위해 이용되고,
    상기 액세스 회로는 상기 식별 정보를 기반으로 하여 상기 디바이스의 식별에 응답하여 상기 메모리에 액세스하도록 구성되는, 데이터 전달 디바이스.
  18. 청구항 17에 있어서,
    상기 홀더에 식별 정보를 제공하는 식별 정보 제공자를 더 포함하는데,
    상기 제어 신호는 상기 홀더 내에 보유된 상기 식별 정보에 응답하여 제공되고, 상기 제어 신호는 상기 PLL이 제각기 인에이블 및 디스에이블되게 하는 논리 하이 및 로우 중 하나인, 데이터 전달 디바이스.
  19. 청구항 17에 있어서,
    상기 홀더에 식별 정보를 제공하고, 상기 식별 정보의 제공의 완료 시에 완료 신호를 제공하도록 구성되는 식별 정보 제공자; 및
    상기 홀더 내에 보유된 상기 식별 정보 및 상기 완료 신호에 응답하여 상기 제어 신호로서 논리 신호를 제공하도록 구성되는 논리 회로를 더 포함하는데, 상기 식별 정보는 이진수를 포함하고,
    상기 제어 신호는 상기 이진수의 최하위 비트에 응답하여 논리 하이 및 논리 로우 중 하나이고, 상기 PLL은 제각기 상기 제어 신호의 논리 하이 및 로우에 응답하여 인에이블 및 디스에이블되며,
    상기 메모리로부터의 판독 데이터는 데이터 판독 신호에 응답하여 상기 제 2 데이터 래치 회로에 제공하는, 데이터 전달 디바이스.
  20. 청구항 19에 있어서,
    상기 동기 회로는:
    상기 제 1 내부 클록 신호에 응답하여 입력 데이터(incoming data)를 획득하고; 및
    제 2 내부 클록 신호와 상기 입력 데이터 및 상기 판독 데이터 중 어느 하나의 전달을 동기하도록 구성되는, 데이터 전달 디바이스.
  21. 제 1 디바이스에서 제 2 디바이스로 데이터를 전달하는 장치로서, 상기 데이터는 클록 신호의 전이로 정의되는 주기를 갖는 데이터 전달 장치에 있어서,
    상기 제 1 디바이스는,
    제 1 입력 클록 신호에 응답하여 다수의 제 1 재생된 클록 신호를 제공하는데, 상기 다수의 제 1 재생된 클록 신호의 위상은 데이터 서로에 대해 다르게 시프트되며,
    상기 다수의 제 1 재생된 클록 신호 중 하나 이상에 응답하여 제 1 출력 클록 신호를 생성하도록 구성되는 제 1 클록 회로; 및
    상기 다수의 제 1 재생된 클록 신호 중 하나 이상과 데이터의 전달을 동기하는 제 1 동기 회로로서, 상기 제 1 출력 클록 신호의 전이는 상기 데이터의 주기 동안에 발생하는 제 1 동기 회로를 포함하고,
    상기 제 2 디바이스는,
    상기 제 1 출력 클록 신호로부터 유도된 제 2 입력 클록 신호에 응답하여 다수의 제 2 재생된 클록 신호를 제공하도록 구성되는 제 2 클록 회로로서, 상기 다수의 제 2 재생된 클록 신호의 위상은 데이터 서로에 대해 다르게 시프트되는 제 2 클록 회로, 및
    상기 제 2 입력 클록에 응답하여 상기 제 1 디바이스로부터 전달된 상기 데이터를 수신하는 제 1 데이터 입력 회로를 포함하는, 데이터 전달 장치.
  22. 청구항 21에 있어서,
    상기 제 1 클록 회로는,
    상기 제 1 입력 클록 신호에 응답하여 상기 다수의 제 1 재생된 클록 신호를 제공하는 제 1 위상 고정 루프 (PLL);
    상기 다수의 제 1 재생된 클록 신호 중 하나 이상에 응답하여 상기 제 1 출력 클록 신호를 생성하는 제 1 클록 출력 회로를 포함하고;
    상기 제 2 클록 회로는,
    상기 제 2 입력 클록 신호에 응답하여 상기 다수의 제 2 재생된 클록 신호를 제공하는 제 2 PLL을 포함하는, 데이터 전달 장치.
  23. 청구항 22에 있어서,
    상기 제 1 및 제 2 PLL은 제각기 제 1 및 제 2 제어 신호에 응답하여 선택적으로 인에이블되거나 디스에이블되도록 구성되는, 데이터 전달 장치.
  24. 청구항 23에 있어서,
    상기 제 1 PLL이 인에이블될 시에, 상기 제 1 PLL은 상기 제 1 입력 클록 신호에 응답하여 상기 다수의 제 1 재생된 클록 신호를 생성하며;
    상기 제 2 PLL이 인에이블될 시에, 상기 제 2 PLL은 상기 제 2 입력 클록 신호에 응답하여 상기 다수의 제 2 재생된 클록 신호를 생성하는, 데이터 전달 장치.
  25. 청구항 24에 있어서,
    상기 제 2 디바이스의 상기 제 1 데이터 입력 회로는 상기 제 2 클록 신호에 응답하여 상기 제 1 디바이스로부터 전달되는 상기 데이터를 수신하도록 구성되는, 데이터 전달 장치.
  26. 청구항 25에 있어서,
    상기 제 1 디바이스는 상기 제 1 입력 클록 신호와 동기된 입력 데이터를 수신하는 제 2 데이터 입력 회로를 더 포함하는데, 상기 제 1 동기 회로는 상기 다수의 제 1 재생된 클록 신호의 하나 이상과 상기 데이터의 전달을 동기하도록 구성되는, 데이터 전달 장치.
  27. 청구항 26에 있어서,
    상기 제 1 입력 클록 신호는 하나의 클록 신호 및 그의 상보 클록 신호를 포함하고;
    상기 제 1 출력 클록 신호는 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는, 데이터 전달 장치.
  28. 청구항 27에 있어서,
    상기 제 1 클록 회로는 상기 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는 상기 제 1 입력 클록 신호에 응답하여 제 1 내부 클록 신호를 제공하도록 구성되고;
    상기 제 1 출력 클록 회로는 하나의 클록 신호 및 그의 상보 클록 신호를 포함하는 제 2 내부 클록 신호를 제공하도록 구성되는, 데이터 전달 장치.
  29. 청구항 28에 있어서,
    상기 제 1 PLL은 또한, 상기 제 1 PLL이 인에이블될 시에 상기 제 1 내부 클록 신호에 응답하여 상기 다수의 제 1 재생된 클록 신호를 생성하도록 구성되는, 데이터 전달 장치.
  30. 청구항 29에 있어서,
    상기 제 1 동기 회로는 또한, 상기 제 1 PLL이 디스에이블될 시에 상기 제 1 내부 클록 신호와 상기 데이터의 전달을 동기하도록 구성되는, 데이터 전달 장치.
  31. 청구항 30에 있어서,
    상기 제 2 디바이스의 상기 제 1 데이터 입력 회로는 상기 제 2 내부 클록 신호에 응답하여 상기 제 1 디바이스로부터 전달되는 상기 데이터를 수신하도록 구성되는, 데이터 전달 장치.
  32. 청구항 31에 있어서,
    상기 제 1 디바이스는,
    상기 제 1 홀더에 식별 정보를 제공하는 제 1 식별 정보 제공자를 더 포함하는데,
    상기 제 1 제어 신호는 상기 제 1 홀더 내에 보유된 상기 식별 정보에 응답하여 제공되고, 상기 제 1 제어 신호는 상기 제 1 PLL이 제각기 인에이블 및 디스에이블되게 하는 논리 하이 및 로우 중 하나인, 데이터 전달 장치.
  33. 제어기; 및
    직렬 접속되고, 동작이 클록 신호와 동기되는 다수의 디바이스를 포함하는 시스템으로서,
    상기 디바이스의 각각은,
    선택적으로 인에이블되도록 구성되어 인에이블되는 동안에 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 위상 고정 루프 (PLL)로서, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전인 위상 고정 루프 (PLL); 및
    상기 재생된 클록 신호 중 하나 이상과 데이터의 전달을 동기하는 동기 회로를 포함하는, 시스템.
  34. 청구항 33에 있어서,
    상기 다수의 디바이스는 다수의 그룹으로 분할되고, 각 그룹에서, 상기 디바이스의 하나 이상은 이전의 디바이스로부터 상기 재생된 출력 클록을 수신하고, 다른 디바이스는 공통 클록 신호를 수신하며, 상기 디바이스의 상기 PLL은 인에이블되는 상기 재생된 클록 신호를 출력하고, 상기 다른 디바이스의 상기 PLL은 디스에이블되는, 시스템.
  35. 청구항 34에 있어서,
    상기 디바이스는 다중 칩 패키지(MCP)로 구성되고, 그룹의 상기 디바이스는 패키지인, 시스템.
  36. 청구항 35에 있어서,
    소스 동기 클록 구조가 상기 디바이스의 MCP 간에 적용되는, 시스템.
  37. 청구항 36에 있어서,
    각 그룹은 적어도 제 1 및 제 2 디바이스를 포함하는데, 상기 제 1 디바이스는 상기 입력 클록 신호와 동기되는 입력 데이터를 수신하는 데이터 입력 회로를 더 포함하고, 상기 동기 회로는 상기 재생된 클록 신호와 상기 데이터의 전달을 동기하도록 구성되는, 시스템.
  38. 다수의 디바이스에서 이용하는 방법으로서, 상기 다수의 디바이스의 각각은 위상 고정 루프 (PLL)를 포함하고, 하나의 디바이스는 입력 클록 신호에 응답하여 다른 디바이스로 데이터를 전달하는 방법에 있어서,
    제어 신호에 응답하여 선택적으로 상기 PLL을 인에이블하는 단계를 포함하는데, 상기 인에이블된 PLL은 상기 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 출력하며, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전인, 방법.
  39. 청구항 38에 있어서,
    상기 PLL이 인에이블되도록 하는 제 1 레벨을 가진 상기 제어 신호를 제공하는 단계를 더 포함하는, 방법.
  40. 청구항 39에 있어서,
    상기 제공하는 단계는, 상기 PLL이 디스에이블되도록 하는 제 2 레벨을 가진 상기 제어 신호를 제공하는 단계를 더 포함하는, 방법.
  41. 청구항 40에 있어서,
    상기 다수의 디바이스에 디바이스 식별자를 할당하는 단계;
    상기 디바이스의 디바이스 식별자에 따른 레벨을 가진 상기 제어 신호를 제공하는 단계를 더 포함하는데, 상기 디바이스의 각각의 상기 PLL은 상기 제어 신호의 레벨에 응답하여 선택적으로 인에이블 또는 디스에이블되는, 방법.
  42. 청구항 41에 있어서,
    상기 제공하는 단계는,
    상기 디바이스의 상기 디바이스 식별자에 따른 제 1 및 제 2 레벨을 가진 상기 제어 신호를 제공하는 단계를 포함하는데, 상기 디바이스의 각각의 상기 PLL은 제각기 상기 제 1 및 제 2 레벨에 응답하여 선택적으로 인에이블 또는 디스에이블되는, 방법.
  43. 클록 신호에 따라 클록되는 데이터를 전달하는 방법으로서, 상기 데이터는 상기 클록 신호의 전이로 정의되는 주기를 가진 데이터 전달 방법에 있어서,
    위상 고정 루프 (PLL)를 선택적으로 인에이블하거나 디스에이블하는 단계;
    상기 PLL이 인에이블되는 동안에 상기 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 입력 클록 신호의 다르게 위상 시프트된 버전인 단계; 및
    상기 재생된 클록 신호의 하나 이상과 상기 데이터의 전달을 동기하는 단계를 포함하는, 데이터 전달 방법.
  44. 제 1 디바이스에서 제 2 디바이스로 데이터를 전달하는 방법으로서, 상기 데이터는 클록 신호에 따라 클록되고, 상기 데이터는 상기 클록 신호의 전이로 정의되는 주기를 가지는 데이터 전달 방법에 있어서,
    상기 제 1 디바이스에서,
    제 1 입력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 입력 클록 신호의 다르게 위상 시프트된 버전인 단계; 및
    상기 재생된 클록 신호의 하나 이상과 상기 데이터의 전달을 동기하는 단계로서, 상기 재생된 클록 신호의 클록 전이는 상기 데이터의 주기 동안이고, 상기 재생된 클록 신호는 출력 클록 신호로서 제공되는 단계를 포함하고;
    상기 제 2 디바이스에서,
    상기 제 1 디바이스로부터의 상기 출력 클록 신호에 응답하여 다수의 재생된 클록 신호를 제공하는 단계로서, 상기 재생된 클록 신호는 상기 제 1 디바이스로부터의 상기 출력 클록 신호의 다르게 위상 시프트된 버전인 단계, 및
    상기 제 1 디바이스로부터 전달되는 상기 데이터를 수신하는 단계를 포함하는, 데이터 전달 방법.
  45. 직렬로 접속되고, 소스 동기 클로킹(clocking)을 채용하는 다수의 디바이스와 통신하는 장치에 있어서,
    직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 정보 검출기; 및
    상기 검출된 수 정보에 응답하여 클록 신호를 생성하는 클록 생성기를 포함하는데, 상기 생성된 클록 신호는 상기 장치와 상기 디바이스 간의 통신을 동기하기 위해 이용되는, 다수의 디바이스와 통신하는 장치.
  46. 청구항 45에 있어서,
    상기 정보 검출기는,
    상기 직렬 접속된 디바이스 중 하나와 관련된 디바이스 식별자 (ID)를 검출하여, 상기 검출된 수 정보로서 상기 검출된 디바이스 ID를 상기 클록 생성기에 제공하는 식별자 검출기를 포함하는, 다수의 디바이스와 통신하는 장치.
  47. 청구항 46에 있어서,
    상기 식별자 검출기는,
    상기 디바이스 ID 내에 포함된 비트 중 하나에 관한 정보를 검출하는 비트 정보 검출기를 포함하는, 다수의 디바이스와 통신하는 장치.
  48. 청구항 47에 있어서,
    상기 비트 정보 검출기는,
    상기 디바이스 ID의 최하위 비트 (LSB)가 "1" 또는 "0"인지를 결정하여, 결정 결과를 상기 검출된 수 정보로서 제공하는 비트 번호 결정기를 포함하는데, 상기 정렬된 클록 신호는 상기 결정 결과에 응답하여 생성되는, 다수의 디바이스와 통신하는 장치.
  49. 청구항 48에 있어서,
    상기 비트 번호 결정기는,
    상기 직렬 접속된 디바이스의 최종 디바이스와 관련된 상기 디바이스 ID의 비트를 기억하는 레지스터; 및
    상기 등록된 디바이스 ID의 LSB가 ID 할당의 완료의 상태에 응답하여 "1" 또는 "0"인지를 결정하는 비트 결정기를 포함하는, 다수의 디바이스와 통신하는 장치.
  50. 청구항 49에 있어서,
    ID 할당의 완료의 상태를 나타내는 신호를 수신하고, 상기 ID 할당이 완료되는지를 결정하며, 상기 ID 할당 완료의 상태를 상기 비트 결정기에 제공하여 상기 등록된 디바이스 ID의 LSB를 결정하는 모드 검출기를 더 포함하는, 다수의 디바이스와 통신하는 장치.
  51. 청구항 45에 있어서,
    상기 클록 생성기는 디바이스 식별자 할당이 완료되거나 진행중인 것의 검출에 응답하여 데이터와 에지 정렬된 또는 센터 정렬된 클록 신호를 생성하며, 상기 장치는 상기 디바이스로 입력되고, 상기 디바이스로부터 출력되는 데이터를 제어하는 스트로브 신호를 제공하며, 상기 데이터는 상기 클록 신호와 동기하여 전송되는, 다수의 디바이스와 통신하는 장치.
  52. 직렬로 접속되고, 소스 동기 클로킹을 채용하는 다수의 디바이스와 통신하는 방법에 있어서,
    직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 단계; 및
    상기 검출된 수 정보에 응답하여 클록 신호를 생성하는 단계를 포함하는데, 상기 생성된 클록 신호는 상기 디바이스와 통신을 동기하기 위해 이용되는, 다수의 디바이스와 통신하는 방법.
  53. 청구항 52에 있어서,
    상기 직렬 접속된 디바이스의 하나 이상과 관련된 고유 디바이스 식별자 (ID)를 할당하는 단계; 및
    상기 검출된 디바이스 ID를 상기 검출된 수 정보로서 제공하는 단계를 더 포함하는, 다수의 디바이스와 통신하는 방법.
  54. 청구항 52에 있어서,
    상기 직렬 접속된 디바이스의 각각과 관련된 고유 디바이스 식별자 (ID)를 할당하는 단계로서, 상기 디바이스의 상기 할당된 ID는 연속적인 단계;
    상기 직렬 접속된 디바이스 중 하나와 관련된 디바이스 ID를 검출하는 단계; 및
    상기 검출된 디바이스 ID를 상기 검출된 수 정보로서 제공하는 단계를 더 포함하는, 다수의 디바이스와 통신하는 방법.
  55. 청구항 53에 있어서,
    상기 디바이스에 대한 상기 ID의 할당의 완료를 검출하는 단계를 더 포함하는, 다수의 디바이스와 통신하는 방법.
  56. 청구항 55에 있어서,
    상기 디바이스 ID를 검출하는 단계는,
    상기 디바이스 ID의 완료의 검출에 응답하여 상기 디바이스 ID 내에 포함되는 비트 중 하나에 관한 정보를 검출하는 단계를 포함하는, 다수의 디바이스와 통신하는 방법.
  57. 청구항 56에 있어서,
    상기 정보를 검출하는 단계는,
    상기 디바이스 ID의 최하위 비트 (LSB)가 "1" 또는 "0"인지를 결정하는 단계; 및
    결정 결과를 상기 검출된 수 정보로서 제공하는 단계를 포함하며 상기 정렬된 클록 신호는 상기 결정 결과에 응답하여 생성되는, 다수의 디바이스와 통신하는 방법.
  58. 청구항 57에 있어서,
    상기 결정하는 단계는,
    상기 직렬 접속된 디바이스의 최종 디바이스와 관련된 상기 디바이스 ID의 비트를 수신하는 단계; 및
    상기 등록된 디바이스 ID의 LSB가 디바이스 식별자 할당의 상태에 응답하여 "1" 또는 "0"인지를 결정하여, 상기 ID 할당이 완료되거나 진행중인 것의 검출에 응답하여 데이터와 에지 정렬된 또는 센터 정렬된 클록 신호를 생성하는 단계를 포함하는, 다수의 디바이스와 통신하는 방법.
  59. 청구항 52에 있어서,
    상기 생성하는 단계는,
    디바이스 식별자 할당이 완료되거나 진행중인 것의 검출에 응답하여 데이터와 에지 정렬된 또는 센터 정렬된 클록 신호를 생성하는 단계를 포함하며,
    상기 디바이스로 입력되고, 상기 디바이스로부터 출력되는 데이터를 제어하는 스트로브 신호를 제공하는 단계를 더 포함하며, 상기 데이터는 상기 클록 신호와 동기하여 전송되는, 다수의 디바이스와 통신하는 방법.
  60. 소스 동기 클로킹을 채용하는 다수의 직렬 접속된 디바이스; 및
    상기 직렬 접속된 디바이스와 통신하도록 구성되는 제어기를 포함하는 시스템으로서,
    상기 제어기는,
    직렬로 접속되는 디바이스의 수에 관계하는 수 정보를 검출하는 정보 검출기; 및
    상기 검출된 수 정보에 응답하여 클록 신호를 생성하는 클록 생성기를 포함하는데, 상기 생성된 클록 신호는 상기 제어기와 상기 디바이스 간의 통신을 동기하기 위해 이용되는, 시스템.
  61. 청구항 60에 있어서,
    상기 정보 검출기는,
    상기 직렬 접속된 디바이스 중 하나와 관련된 디바이스 식별자 (ID)를 검출하여, 상기 검출된 수 정보로서 상기 검출된 디바이스 ID를 상기 클록 생성기에 제공하는 식별자 검출기를 포함하는, 시스템.
  62. 청구항 61에 있어서,
    상기 식별자 검출기는,
    이진 코드로 나타내는 상기 디바이스 ID 내에 포함된 비트 중 하나에 관한 정보를 검출하는 비트 정보 검출기를 포함하는, 시스템.
  63. 청구항 62에 있어서,
    상기 비트 정보 검출기는,
    상기 디바이스 ID의 최하위 비트(LSB)가 "1" 또는 "0"인지를 결정하여, 결정 결과를 상기 검출된 수 정보로서 제공하는 비트 수 결정기를 포함하는데, 상기 정렬된 클록 신호는 상기 결정 결과에 응답하여 생성되는, 시스템.
  64. 청구항 63에 있어서,
    상기 비트 수 결정기는,
    상기 직렬 접속된 디바이스의 최종 디바이스와 관련된 상기 디바이스 ID의 비트를 기억하는 레지스터; 및
    상기 등록된 디바이스 ID의 LSB가 디바이스 식별자 할당 완료의 상태에 응답하여 "1" 또는 "0"인지를 결정하는 비트 결정기를 포함하는, 시스템.
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