TWI509590B - 顯示裝置 - Google Patents

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TWI509590B
TWI509590B TW100102491A TW100102491A TWI509590B TW I509590 B TWI509590 B TW I509590B TW 100102491 A TW100102491 A TW 100102491A TW 100102491 A TW100102491 A TW 100102491A TW I509590 B TWI509590 B TW I509590B
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Description

顯示裝置
本發明之一實施例關於顯示裝置。顯示裝置之範例為液晶顯示裝置。再者，文中之一技術領域為顯示裝置，其中像素係由閘極信號線及源極信號線(或視訊信號線)選擇，以顯示影像。
已發展顯示裝置其中僅部分影像重寫使得可降低電力消耗。該等顯示裝置包括閘極驅動電路，基此可僅驅動部分閘極信號線(該等驅動可稱為局部驅動)以便重寫部分影像。
專利文獻1揭露閘極驅動電路，其可體現局部驅動。在專利文獻1中，閘極驅動電路被劃分為複數群組。不同起始脈衝被輸入複數群組。藉由控制輸入每一群組之起始脈衝，專利文獻1中閘極驅動電路體現局部驅動。
[參考文獻]
專利文獻1：日本公開專利申請案No. 2007-004176
然而，在習知閘極驅動電路中，選擇閘極信號線的哪一段係藉由已劃分之群組及輸入每一群組之起始脈衝決定。因此，僅特定部分之閘極信號線的選擇無法達成。再者，由於輸入一群組之起始脈衝需與輸入另一群組者不同，用於驅動閘極驅動電路所需信號數量增加。為此原因，當閘極驅動電路形成於形成像素部之基板上時，形成像素部之基板與外部電路之間的連接數量增加。
本發明之一實施例的目標為提供一種顯示裝置，其中可以包括佈線之電路的簡化組態執行局部驅動。
依據本發明之一實施例的顯示裝置包括相應於像素區中閘極信號線之信號處理電路的複數級。信號處理電路之一包括控制其個別閘極信號線之電位的第一電晶體，及輸出用於後續級信號處理電路之起始信號及用於前一級信號處理電路之重置信號的第二電晶體。用於控制閘極信號線係處於主動狀態(選擇信號輸出之狀態)或非主動狀態(選擇信號未輸出之狀態或非選擇信號持續輸出之狀態)之信號輸入第一電晶體。時脈信號輸入第二電晶體。基此結構，操作裝置所需佈線數量降低。
在包括相應於在包括以矩陣排列之像素的區域中延伸的複數閘極信號線之信號處理電路部的複數級之顯示裝置中，驅動電路具有用於選擇像素區中特定閘極信號線之組態。用於選擇特定閘極信號線之信號處理電路部包括第一電晶體及第二電晶體。用於控制主動狀態及非主動狀態之信號輸入第一電晶體的第一端子。第一電晶體的第二端子連接其個別閘極信號線。時脈信號輸入第二電晶體的第一端子。第二電晶體的第二端子輸出用於後續級信號處理電路部之起始信號及用於前一級信號處理電路部之重置信號。再者，信號處理電路部亦包括電路部，其控制第一及第二電晶體之閘極電位。配置信號處理電路部之複數級，可相繼選擇信號處理電路部，並可基於上述結構而選擇輸出至閘極信號線之信號或電位。因而，可操作顯示裝置使得用於驅動像素之信號可供應予特定閘極信號線。
包括相應於在包括以矩陣排列之像素的區域中延伸的複數閘極信號線之信號處理電路部的m級之顯示裝置包括第一佈線、第二佈線、第三佈線及第四佈線。時脈信號輸入第一佈線。用於選擇時脈信號輸入之主動狀態或固定電位輸入之非主動狀態的信號輸入第二佈線。與輸入第一佈線之時脈信號相反相位之時脈信號輸入第三佈線。用於選擇相反相位之時脈信號輸入之主動狀態或固定電位輸入之非主動狀態的信號與輸入第二佈線之信號同步地輸入第四佈線。顯示裝置使用用於選擇像素區中特定閘極信號線之組態。第n級信號處理電路部(1<n<m)包括具有連接第二佈線之第一端子及連接第n閘極信號線之第二端子的第一電晶體；具有連接第一佈線之第一端子及連接第(n-1)級信號處理電路部之重置信號輸入端子及第(n+1)級信號處理電路部之起始信號輸入端子之第二端子的第二電晶體；及用於控制第一及第二電晶體之閘極電位的電路部。第(n+1)級信號處理電路部(1<n<m)包括具有連接第四佈線之第一端子及連接第(n+1)閘極信號線之第二端子的第三電晶體；具有連接第三佈線之第一端子及連接第n級信號處理電路部之重置信號輸入端子及第(n+2)級信號處理電路部之起始信號輸入端子之第二端子的第四電晶體；及用於控制第三及第四電晶體之閘極電位的電路部。若配置信號處理電路部的m級，藉由從第一佈線傳送至第四佈線之信號，可相繼選擇信號處理電路部，並可選擇輸出至閘極信號線之信號或電位。因而，可操作顯示裝置使得用於驅動像素之信號可供應予特定閘極信號線。
換言之，配置於信號處理電路部中用於選擇閘極信號線的第一至第四電晶體具有下述結構。在第n級信號處理電路部(1<n<m)中，第一電晶體具有輸入用於選擇時脈信號輸入之主動狀態或固定電位輸入之非主動狀態之信號的第一端子，及輸出信號至第n閘極信號線的第二端子。第二電晶體具有輸入時脈信號的第一端子，及輸出重置信號至第(n-1)級信號處理電路部及起始信號至第(n+1)級信號處理電路部的第二端子。在第(n+1)級信號處理電路部(1<n<m)中，第三電晶體具有用於選擇相反相位之時脈信號輸入之主動狀態或固定電位輸入之非主動狀態之信號與時脈信號同步地輸入的第一端子，及輸出信號至第(n+1)閘極信號線的第二端子。第四電晶體具有與時脈信號相反相位之時脈信號輸入的第一端子，及輸出重置信號至第n級信號處理電路部及起始信號至第(n+2)級信號處理電路部的第二端子。第一及第三電晶體操作以便控制閘極信號線的主動狀態(選擇信號輸出之狀態)及非主動狀態(選擇信號未輸出之狀態或非選擇信號持續輸出之狀態)。第二及第四電晶體控制前一級及後續級信號處理電路部之作業。因而，顯示裝置可操作使得用於驅動像素之信號可供應予特定閘極信號線。
在本說明書等中，明確的單數形式較佳地表示單數形式。然而，單數形式亦可包括複數而不侷限於此。類似地，明確的複數形式較佳地表示複數形式。然而，複數形式可包括單數而不侷限於上述。
例如，在本說明書等中，「第一」、「第二」、「第三」等用詞用於區分各種元件、構件、區域、層及面積。因此，「第一」、「第二」、「第三」等用詞不侷限元件、構件、區域、層、面積等數量。此外，例如「第一」可以「第二」、「第三」等取代。
在本說明書等中，「之上」及「以下」用詞不一定分別表示「直接上方」及「直接下方」位置。例如，「閘極絕緣層上之閘極電極」表達並未排除組件置於閘極絕緣層與閘極電極之間的狀況。再者，「之上」及「以下」用詞僅為方便說明之用，除非特別指明，若組件關係反向，彼此可切換。
在本說明書等中，「電極」、「佈線」及「端子」用詞不具有功能限制。例如，「電極」有時用做部分「佈線」，反之亦然。此外，「電極」或「佈線」用詞有時亦可表示以整合方式形成之複數「電極」或「佈線」。此外，「端子」並不侷限於代表具體部分。例如，「第一端子」可包括相應於電晶體之源極電極或汲極電極的部分，或電性連接實質上做為電晶體之源極區域或汲極區域之區域的導體。
依據本發明之一實施例，在顯示裝置之驅動電路中，可簡化包括佈線之電路的組態。即，其中可執行局部驅動之顯示裝置可藉由配置輸入用於控制主動狀態(選擇信號輸出之狀態)及非主動狀態(選擇信號未輸出之狀態或非選擇信號持續輸出之狀態)之信號的佈線(例如時脈信號線)而予配置。
下列將參照所附圖式說明實施例。請注意，實施例可以許多不同模式實施，且熟悉本技藝之人士將易於理解在不偏離本發明之精神及範圍下可以各種方式修改模式及細節。因此，本發明並不解譯為侷限於實施例之說明。請注意，在下述結構中，不同圖式中相同部分或具有類似功能之部分標示相同代號，且其說明不重複。在圖式中，尺寸、層厚度或區域有時為求簡化而誇張。因此，本發明之實施例不侷限於該等比例尺。
(依據一實施例之電路組態)
圖1A描繪電路之組態範例，其輸出信號相對於輸入信號係藉由電晶體101及電晶體102控制。
將說明圖1A之電路中所包括之電晶體101及102為n通道電晶體之狀況。當閘極與源極之間的電位差(Vgs)超過閾值電壓時，n通道電晶體開啟。請注意，p通道電晶體可於圖1A之電路中交替地使用。
圖1A中電路之連接關係如下。電晶體101之第一端子(例如源極電極及汲極電極之一)連接佈線111。電晶體101之第二端子(例如源極電極及汲極電極之另一)連接佈線112。電晶體102之第一端子連接佈線113。電晶體102之第二端子連接佈線114。電晶體102之閘極連接電晶體101之閘極。請注意，電晶體101之閘極及電晶體102之閘極的連接部分標示為節點N1。
以下將說明佈線111至114。
諸如時脈信號之數位信號輸入佈線111及113。即，每一佈線111及113為用於傳送諸如時脈信號之信號至諸如電晶體101之電路中所包括之元件的佈線。因而，佈線111及113具有信號線或時脈信號線之功能。
請注意，為求便利，輸入佈線111及113之信號的H位準電位以電位V1代表，輸入佈線111及113之信號的L位準電位以電位V2代表。
輸入佈線111之信號及輸入佈線113之信號之一處於主動狀態或非主動狀態。輸入佈線111之信號及輸入佈線113之信號之另一處於主動狀態。在本說明書等中，「處於非主動狀態之信號」之表達表示信號具有固定值(例如等於電位V1之值，等於電位V2之值，或等於接地電位之值)。再者，在本說明書等中，「處於主動狀態之信號」之表達表示信號處於「非主動狀態」以外之任何狀態。
佈線112連接電晶體101之輸出側端子(第二端子)。為此原因，藉由電晶體101控制之信號從佈線112輸出。即，佈線112為用於傳送藉由電晶體101控制之輸出信號至連接佈線112之負載等的佈線。因而，佈線112具有信號線或輸出信號線之功能。
當數位信號輸入佈線111時，從佈線112輸出之信號亦為數位信號。從佈線112輸出之信號的H位準電位約等於輸入佈線111之信號的H位準電位(例如電位V1)。再者，從佈線112輸出之信號的L位準電位約等於輸入佈線111之信號的L位準電位(例如電位V2)。
佈線114連接電晶體102之輸出側端子(第二端子)。為此原因，藉由電晶體102控制之信號從佈線114輸出。即，佈線114為用於傳送藉由電晶體102控制之輸出信號至連接佈線114之負載等的佈線。因而，佈線114具有信號線或輸出信號線之功能。
當數位信號輸入佈線113時，從佈線114輸出之信號亦為數位信號。從佈線114輸出之信號的H位準電位約等於輸入佈線113之信號的H位準電位(例如電位V1)。再者，從佈線114輸出之信號的L位準電位約等於輸入佈線113之信號的L位準電位(例如電位V2)。
請注意，圖1A中所描繪之電路可做為用於顯示裝置中閘極信號線的一部分驅動電路。在此狀況下，佈線112及114之一延伸至像素部，並具有連接配置於每一像素中電晶體(例如選擇電晶體)之閘極的閘極信號線(亦稱為閘極線、掃描線或選擇線)之功能。佈線112及114之另一可做為用於傳送轉移信號(起始信號或重置信號)之佈線。
將說明電晶體101及102之功能的範例。
電晶體101具有控制佈線111與佈線112之間的電氣連續性之開關的功能，控制佈線112之電位提昇或下降之時序的功能，及/或控制節點N1之電位提昇之時序的功能。
電晶體102具有控制佈線113與佈線114之間的電氣連續性之開關的功能，控制佈線114之電位提昇或下降之時序的功能，及/或控制節點N1之電位提昇之時序的功能。
圖2A及2B顯示藉由佈線111之電位、佈線114之電位、及圖1A中所描繪之電路中電晶體101及102之傳導狀態的組合而體現至少八項作業(稱為作業DR1至DR8)。圖2A用於解釋該些八項作業之真值表的範例。圖2B描繪用於體現該些八項作業之邏輯電路的範例。
在作業DR1中，佈線111之電位等於電位V1，及佈線113之電位等於電位V1。電晶體101開啟，及佈線111與佈線112之間建立電氣連續性。電晶體102開啟，及佈線113與佈線114之間建立電氣連續性。因而，佈線111之電位供應予佈線112，使得佈線112之電位等於電位V1。佈線113之電位供應予佈線114，使得佈線114之電位等於電位V1(詳圖3A)。
在作業DR2中，佈線111之電位等於電位V1，及佈線113之電位等於電位V2。電晶體101開啟，及佈線111與佈線112之間建立電氣連續性。電晶體102開啟，及佈線113與佈線114之間建立電氣連續性。因而，佈線111之電位供應予佈線112，使得佈線112之電位等於電位V1。佈線113之電位供應予佈線114，使得佈線114之電位等於電位V2(詳圖3B)。
在作業DR3中，佈線111之電位等於電位V2，及佈線113之電位等於電位V1。電晶體101開啟，及佈線111與佈線112之間建立電氣連續性。電晶體102開啟，及佈線113與佈線114之間建立電氣連續性。因而，佈線111之電位供應予佈線112，使得佈線112之電位等於電位V2。佈線113之電位供應予佈線114，使得佈線114之電位等於電位V1(詳圖3C)。
在作業DR4中，佈線111之電位等於電位V2，及佈線113之電位等於電位V2。電晶體101開啟，及佈線111與佈線112之間建立電氣連續性。電晶體102開啟，及佈線113與佈線114之間建立電氣連續性。因而，佈線111之電位供應予佈線112，使得佈線112之電位等於電位V2。佈線113之電位供應予佈線114，使得佈線114之電位等於電位V2(詳圖3D)。
在作業DR5至DR8中，電晶體101關閉及佈線111與佈線112之間的電氣連續性中斷。電晶體102關閉及佈線113與佈線114之間的電氣連續性中斷。因而，佈線112處於高阻抗狀態(顯示為Z)，及佈線112之電位保持與作業DR5至DR8之前相同。佈線114處於高阻抗狀態(顯示為Z)，及佈線114之電位保持與作業DR5至DR8之前相同(詳圖3E至3H)。
例如，當執行作業DR1之後圖1A中電路執行作業DR5至DR8之一時，佈線112之電位等於電位V1，及佈線114之電位等於電位V1。當執行作業DR2之後圖1A中電路執行作業DR5至DR8之一時，佈線112之電位等於電位V1，及佈線114之電位等於電位V2。當執行作業DR3之後圖1A中電路執行作業DR5至DR8之一時，佈線112之電位等於電位V2，及佈線114之電位等於電位V1。當執行作業DR4之後圖1A中電路執行作業DR5至DR8之一時，佈線112之電位等於電位V2，及佈線114之電位等於電位V2。
若電晶體101及102開啟及佈線112之電位及佈線114之電位之至少之一如作業DR1至DR3中等於電位V1，節點N1之電位高於V1+Vth101(Vth101為電晶體101之閾值電壓)及高於V1+Vth102(Vth102為電晶體102之閾值電壓)。若電晶體101及102開啟及佈線112之電位及佈線114之電位均如作業DR4中等於電位V2，節點N1之電位便高於V2+Vth101及高於V2+Vth102。若電晶體101及102如作業DR5至DR8中關閉，節點N1之電位便低於V2+Vth101及低於V2+Vth102(較佳地為等於V2之值)。
如上述，在圖1A之電路中，藉由控制佈線111之電位及佈線113之電位，可使佈線112之電位及佈線114之電位彼此相等或不同。
未侷限於上述信號，各種其他信號或電壓可輸入佈線111及113。以下將說明一範例。
輸入佈線111之信號的H位準電位及輸入佈線113之信號的H位準電位可彼此不同。當諸如電晶體之負載連接佈線114時，從佈線114輸出之信號的振幅電壓有時較佳地為大，以便驅動諸如電晶體之負載。在此狀況下，輸入佈線113之信號的H位準電位可高於輸入佈線111之信號的H位準電位；因此，可驅動大負載同時降低電力消耗。
預定電壓(例如電壓V1或電壓V2)可供應予佈線111及113之一或二者。為此原因，佈線111及/或佈線113可具有電源線之功能。請注意，電壓V1等於參考電位(例如接地電位)與電位V1之間的差異。電壓V2等於參考電位(例如接地電位)與電位V2之間的差異。
圖1A中電路可執行各種其他作業未侷限於圖2A之真值表中所示作業(例如作業DR1至DR8)。以下將說明一些範例。
在作業DR1至DR8中，電晶體101及102之一可開啟及另一可關閉。在此狀況下，電晶體101之閘極及電晶體102之閘極係假定連接不同佈線或不同節點。
此外，佈線111及113之一或二者可處於浮動狀態。即，可停止信號、電壓等供應予佈線111及113之一或二者。例如，在作業DR5至DR8中，佈線111及113之一或二者可處於浮動狀態。由於電晶體101及102於作業DR5至DR8中關閉，佈線111及113之電位未不利地影響作業。為此原因，較佳的是佈線111及113之一或二者處於浮動狀態以便降低電力消耗。
有關其他範例，電位V2可從不同於佈線111或佈線113之佈線供應予佈線112及114之一或二者。尤其，電位V2較佳地於作業DR3至DR8之至少之一供應予佈線112。為體現該等作業，供應電位V2之佈線及佈線112較佳地經由開關(例如電晶體)而連接。此外，電位V2較佳地於作業DR2及DR4至DR8之至少之一供應予佈線114。為體現該等作業，供應電位V2之佈線及佈線114較佳地經由開關(例如電晶體)而連接。由於佈線112及114於作業DR5至DR8處於浮動狀態，佈線112及114之電位取決於先前作業。為此原因，藉由供應電位V2予佈線112及114，無論先前作業，佈線112及114之電位可設定為電位V2。此外，因為佈線112及114處於浮動狀態，佈線112及114中易於產生雜訊。藉由供應電位V2予佈線112及114，可降低雜訊。
請注意，圖1A描繪包括二電晶體之電路範例；體現類似功能之電路可具有各種其他組態而未侷限於本範例。圖4A至4C描繪一些範例。
圖4A描繪包括N個電晶體31(稱為電晶體31_1至31_N，其中N為自然數)之電路的範例。N個電晶體31之第一端子連接個別N條佈線32(稱為佈線32_1至32_N)。N個電晶體31之第二端子連接個別N條佈線33(稱為佈線33_1至33_N)。N個電晶體31之閘極彼此連接。例如，電晶體31_i(i為1至N之任一)之第一端子連接佈線32_i。電晶體31_i之第二端子連接佈線33_i。電晶體31具有類似於電晶體101或電晶體102之功能。佈線32具有類似於佈線111或佈線113之功能。佈線33具有類似於佈線112或佈線114之功能。請注意，當電晶體31的數量過大時電路尺寸增加。因此，N較佳地為2至5，更佳地為2或3。圖4B描繪包括三電晶體之電路的範例。
電容器可連接於電晶體101及102之一或二者的閘極與第二端子之間。圖4C描繪一範例其中電容器121連接於電晶體101的閘極與第二端子之間，及電容器122連接於電晶體102的閘極與第二端子之間。在圖4C中所描繪之電路中，用於提昇節點N1之電位的作業(自舉作業)有時使用電晶體101之閘極與第二端子之間的寄生電容或電晶體102之閘極與第二端子之間的寄生電容來執行。在此狀況下，當電容器連接於電晶體101及102之一或二者的閘極與第二端子之間時，可增加節點N1之電位上升量。
以下將說明圖1A及圖4A至4C中電晶體之尺寸及佈線之寬度的範例。
隨著佈線及節點之負載變大，負載的充電及放電時間延長。即，隨著佈線及節點之負載變大，信號之失真、延遲等增加。為此原因，隨著連接電晶體之負載變大，電晶體之W/L比(W：通道寬度及L：通道長度)較佳地變高。因而，可降低信號之失真或延遲。因此，當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112。因而，電晶體102之通道寬度較佳地大於電晶體101。電晶體102之通道寬度較佳地為電晶體101之2倍或更多及小於30倍，更佳地為5至20倍，進一步較佳地為8倍或更多及小於15倍。
由於當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112，當佈線113與114之間建立電氣連續性時流經佈線113之電流量，較當佈線111與112之間建立電氣連續性時流經佈線111之電流量為大。結果，因電壓降而佈線113之電位的減少量，較因電壓降而佈線111之電位的減少量為大。因此，部分佈線113之寬度較佳地大於部分佈線111。因而，佈線113之電阻可降低，使得可降低因電壓降而佈線113之電位的減少量。
此外，由於當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112，佈線114中信號之失真或延遲較佈線112中更甚。因此，部分佈線114之寬度較佳地大於部分佈線112。因而，佈線114之電阻可降低，使得可降低佈線114中信號之失真或延遲。
諸如配置於顯示裝置之像素中電晶體之負載有時連接佈線112或佈線114。圖1B描繪包括液晶元件之像素連接佈線114之範例。像素10包括電晶體11、液晶元件12及電容器13(例如儲存電容器)。電晶體11之第一端子連接佈線21(例如源極信號線或視訊信號線)。電晶體11之第二端子連接液晶元件12之第一電極(例如像素電極)。電晶體11之閘極連接佈線114。電容器13之第一電極連接佈線23(例如電容器線)。電容器13之第二電極連接液晶元件12之第一電極。液晶元件12之第二電極(例如共同電極)連接佈線22。
請注意，未侷限於圖1B中所描繪之像素10，各種其他負載可連接佈線114。例如，包括任一下列元件之像素可連接佈線114：發光元件(例如EL元件)、具記憶體屬性之顯示元件(例如電泳顯示元件)、其灰階藉由電泳而改變之顯示元件、其灰階藉由電極位置而改變之顯示元件、其灰階藉由電致變色而改變之顯示元件、其灰階藉由扭球而改變之顯示元件、包括電子墨水之顯示元件、及包括染色粒子之顯示元件。有關其他範例，保護二極體或諸如解多工器之電路可連接佈線114。
當諸如電晶體之負載連接佈線114時，有時佈線114長於佈線112或佈線114之面積大於佈線112的。為此原因，當負載連接佈線114時，保護電路130較佳地連接佈線114，如圖5A中所描繪。因而，負載中所包括之元件，諸如電晶體，可避免藉由靜電放電而損壞。
圖5B描繪保護電路130之範例。圖5B中保護電路130包括N個電晶體131(稱為電晶體131_1至131_N，其中N為自然數)。電晶體131_i(i為2至N-1之任一)之第一端子連接電晶體131_i-1之第二端子。電晶體131_i之第二端子連接電晶體131_i+1之第一端子。電晶體131_i之閘極連接電晶體131_i之第二端子。請注意，電晶體131_1之第一端子連接佈線114，其不同於電晶體131_i。電晶體131_N之第二端子連接佈線141，其不同於電晶體131_i。預定電壓(例如電壓V2)供應予佈線141。
在圖5B之保護電路130中，電晶體131_1至131_N之閘極可連接佈線141，如圖5C中所描繪。
若電壓V1供應予佈線141，在圖5B中所描繪之保護電路130中，電晶體131_i之閘極可連接電晶體131_i之第一端子，電晶體131_1之閘極可連接佈線114，及電晶體131_N之閘極可連接電晶體131_N之第一端子。
若電壓V1供應予佈線141，在圖5C中所描繪之保護電路130中，電晶體131_1至131_N之閘極可連接佈線114。
圖1A及1B、圖2A及2B、圖3A至3H、圖4A至4C、及圖5A至5C中所描繪之電路組態可用做使用諸如矽晶圓、絕緣體上矽(SOI)基板等半導體基板形成之積體電路的部分或整個組態。有關其他實施例，使用電晶體可體現上述電路組態，該電晶體中通道區係以多晶矽、非結晶矽等半導體膜形成，並配置於玻璃等絕緣基板上。氧化物半導體亦可用做用於半導體膜之材料。
(依據一實施例之信號處理電路)
圖6描繪具有圖1A中所描繪之組態的電路範例。圖6描繪信號處理電路之範例，其可用於顯示裝置中之閘極信號線驅動電路、源極信號線(視訊信號線)驅動電路等。
圖6中信號處理電路除了電晶體101及電晶體102之外，包括電晶體201、電晶體202、電晶體203、電晶體204、電晶體205及電路300。
因為可使用矽半導體、氧化物半導體等形成電晶體，電晶體201至205較佳地具有與電晶體101及102相同極性(例如其較佳地為n通道電晶體)。
電路300藉由至少一電晶體組成。電路300中所包括之一或多項電晶體較佳地具有與電晶體101及102相同極性(例如電晶體較佳地為n通道電晶體)。這是因為如上述電晶體可使用矽半導體、氧化物半導體等予以形成。
圖6中信號處理電路之連接關係如下。電晶體201之第一端子連接佈線115。電晶體201之第二端子連接佈線112。電晶體202之第一端子連接佈線115。電晶體202之第二端子連接佈線114。電晶體202之閘極連接電晶體201之閘極。電晶體203之第一端子連接佈線115。電晶體203之第二端子連接節點N1。電晶體203之閘極連接電晶體201之閘極。電晶體204之第一端子連接佈線116。電晶體204之第二端子連接節點N1。電晶體204之閘極連接佈線116。電晶體205之第一端子連接佈線115。電晶體205之第二端子連接節點N1。電晶體205之閘極連接佈線117。電路300可依據組態而連接各種佈線(例如一或多項佈線111至117)。在圖6之範例中，電路300連接節點N1及電晶體201之閘極。
請注意，電晶體201之閘極、電晶體202之閘極、電晶體203之閘極及電路300連接之部分標示為節點N2。
以下將說明佈線115、116及117。
預定電壓(例如電壓V2)供應予佈線115。即，佈線115為用於將來自諸如電源電路之外部電路的電壓(例如電壓V2)傳送至圖6中信號處理電路之佈線。因而，佈線115具有電源線、負源線、接地線等功能。
信號(例如起始信號)輸入佈線116。即，佈線116為用於將來自諸如時序控制器或其他電路之外部電路的信號(例如起始信號)傳送至圖6中信號處理電路之佈線。因而，佈線116具有信號線或起始信號線之功能。輸入佈線116之信號的H位準電位約等於電位V1，及輸入佈線116之信號的L位準電位約等於電位V2。
信號(例如重置信號)輸入佈線117。即，佈線117為用於將來自諸如時序控制器或其他電路之外部電路的信號(例如重置信號)傳送至圖6中信號處理電路之佈線。因而，佈線117具有信號線或重置信號線之功能。輸入佈線117之信號的H位準電位約等於電位V1，及輸入佈線117之信號的L位準電位約等於電位V2。
請注意，來自諸如電源電路之外部電路的電壓可供應予佈線115。再者，來自諸如時序控制器之外部電路或形成於形成信號處理電路之基板上之電路的信號可輸入佈線116及117。
以下將說明電晶體201至205之功能範例。
電晶體201具有開關之功能，其控制佈線115與佈線112之間的電氣連續性；及/或保持佈線112之電位(例如佈線115之電位)固定之功能。
電晶體202具有開關之功能，其控制佈線115與佈線114之間的電氣連續性；及/或保持佈線114之電位(例如佈線115之電位)固定之功能。
電晶體203具有開關之功能，其控制佈線115與節點N1之間的電氣連續性；及/或保持節點N1之電位(例如佈線115之電位)固定之功能。
電晶體204具有開關之功能，其控制佈線116與節點N1之間的電氣連續性；具有連接佈線116之輸入端子及連接節點N1之輸出端子的二極體之功能；控制提昇節點N1之電位的時序之功能；控制設定節點N1浮動的時序之功能；及/或控制信號處理電路中設定作業的時序之功能。
電晶體205具有開關之功能，其控制佈線115與節點N1之間的電氣連續性；控制降低節點N1之電位的時序之功能；及/或控制信號處理電路中重置作業的時序之功能。
以下將說明電路300之功能的範例。
電路300具有控制電路之功能，其控制節點N2之電位；控制電晶體201至203的傳導狀態之功能；及/或反向器電路之功能，其使節點N1之電位反向，並將結果電位輸出至節點N2。
有關圖6中信號處理電路之作業範例，以下將說明下列二狀況：輸入佈線111之信號及輸入佈線113之信號均處於主動狀態之狀況，及輸入佈線111之信號處於主動狀態且輸入佈線113之信號處於非主動狀態之狀況。請注意，此處時脈信號輸入佈線111；當佈線112處於主動狀態時，與輸入佈線111之時脈信號相同相位的時脈信號輸入佈線112；及當佈線112處於非主動狀態時，電壓V2或L位準信號輸入佈線112。
首先，將參照圖7A中所描繪之時序圖說明當輸入佈線111之信號及輸入佈線113之信號均處於主動狀態時的作業範例。圖7A中時序圖顯示期間A1至E1(每一期間亦稱為一閘極選擇期間)。
在期間A1，佈線111之電位(顯示為V111)等於電位V2。佈線113之電位(顯示為V113)等於電位V2。佈線116之電位(顯示為V116)等於電位V1。佈線117之電位(顯示為V117)等於電位V2。因而，電晶體204開啟，及佈線116與節點N1之間建立電氣連續性。電晶體205關閉，及佈線115與節點N1之間建立電氣連續性。結果，佈線116之電位供應予節點N1，及節點N1之電位(顯示為VN1)開始上升。
之後，節點N1之電位上升至高於V2+Vth101(Vth101為電晶體101之閾值電壓)及高於V2+Vth102(Vth102為電晶體102之閾值電壓)之值。此時，電路300供應電位(例如電位V2)予節點N2，及節點N2(顯示為VN2)之電位成為V2。請注意，只要低於V2+Vth201(Vth201為電晶體201之閾值電壓)、低於V2+Vth202(Vth202為電晶體202之閾值電壓)及低於V2+Vth203(Vth203為電晶體203之閾值電壓)，節點N2之電位是可接受的。因而，電晶體101開啟，及佈線111與佈線112之間建立電氣連續性。電晶體102開啟，及佈線113與佈線114之間建立電氣連續性。電晶體201關閉，及佈線115與佈線112之間未建立電氣連續性。電晶體202關閉，及佈線115與佈線114之間未建立電氣連續性。電晶體203關閉，及佈線115與節點N1之間未建立電氣連續性。結果，佈線111之電位供應予佈線112，及佈線112之電位(顯示為V112)等於電位V2。佈線113之電位供應予佈線114，及佈線114之電位(顯示為V114)等於電位V2。
之後，節點N1之電位達到V1-Vth204(Vth204為電晶體204之閾值電壓)。因而，電晶體204關閉，及佈線116與節點N1之間的電氣連續性中斷。結果，節點N1進入浮動狀態，及節點N1之電位保持在V1-Vth204(詳圖8A)。換言之，在期間A1，包括電晶體101及102之電路執行圖2A中作業DR4。
在期間B1，佈線111之電位等於電位V1。佈線113之電位等於電位V1。佈線116之電位等於電位V2。佈線117之電位保持等於電位V2。節點N1保持處於浮動狀態，及節點N1之電位保持V1-Vth204。節點N2之電位保持V2。
因而，電晶體201保持關閉，及佈線115與佈線112之間保持未建立電氣連續性。電晶體202保持關閉，及佈線115與佈線114之間保持未建立電氣連續性。電晶體203保持關閉，及佈線115與節點N1之間保持未建立電氣連續性。電晶體204保持關閉，及佈線116與節點N1之間保持未建立電氣連續性。電晶體205保持關閉，及佈線115與節點N1之間保持未建立電氣連續性。電晶體101保持開啟，及佈線111與佈線112之間的電氣連續性保持建立。電晶體102保持開啟，及佈線113與佈線114之間的電氣連續性保持建立。
結果，佈線111之電位供應予佈線112，及佈線112之電位開始上升。佈線113之電位供應予佈線114，及佈線114之電位開始上升。此時，節點N1保持處於浮動狀態。為此原因，節點N1之電位藉由閘極與電晶體101之第二端子之間的寄生電容及閘極與電晶體102之第二端子之間的寄生電容而上升。
最後，節點N1之電位達到高於V1+Vth101及高於V1+Vth102之值。因此，佈線112之電位可上升至等於電位V1之值。佈線114之電位可上升至等於電位V1之值(詳圖8B)。換言之，在期間B1，包括電晶體101及102之電路執行圖2A中作業DR1。
在期間C1，佈線111之電位等於電位V2。佈線113之電位等於電位V2。佈線116之電位保持等於電位V2。佈線117之電位等於電位V1。因而，電晶體204保持關閉，及佈線116與節點N1之間保持未建立電氣連續性。電晶體205開啟，及佈線115與節點N1之間建立電氣連續性。結果，佈線115之電位供應予節點N1，及節點N1之電位等於電位V2。
因而，電晶體101關閉，及佈線111與佈線112之間的電氣連續性中斷。電晶體102關閉，及佈線113與佈線114之間的電氣連續性中斷。此時，電路300供應電位(例如電位V1)予節點N2，及節點N2之電位成為高於V2+Vth201、高於V2+Vth202及高於V2+Vth203之值。
結果，電晶體201開啟，及佈線115與佈線112之間建立電氣連續性。電晶體202開啟，及佈線115與佈線114之間建立電氣連續性。電晶體203開啟，及佈線115與節點N1之間建立電氣連續性。因而，佈線115之電位供應予佈線112，及佈線112之電位等於電位V2。佈線115之電位供應予佈線114，及佈線114之電位等於電位V2(詳圖9A)。換言之，在期間C1，包括電晶體101及102之電路執行圖2A中作業DR8。
在期間D1及期間E1，佈線111之電位等於電位V1及電位V2之一(期間D1中電位V1及期間E1中電位V2)。佈線113之電位等於電位V1及電位V2之一(期間D1中電位V1及期間E1中電位V2)。佈線116之電位保持等於電位V2。佈線117之電位等於電位V2。此時，電路300保持供應電位(例如電位V1)予節點N2，及節點N2之電位保持高於V2+Vth201、高於V2+Vth202及高於V2+Vth203之值。
因而，電晶體204保持關閉，及佈線116與節點N1之間保持未建立電氣連續性。電晶體205關閉。電晶體203保持開啟，及佈線115與節點N1之間的電氣連續性保持建立。因此，佈線115之電位保持供應予節點N1，及節點N1之電位保持等於電位V2。因而，電晶體101保持關閉，及佈線111與佈線112之間保持未建立電氣連續性。電晶體102保持關閉，及佈線113與佈線114之間保持未建立電氣連續性。電晶體201保持開啟，及佈線115與佈線112之間的電氣連續性保持建立。電晶體202保持開啟，及佈線115與佈線114之間的電氣連續性保持建立。因此，佈線115之電位保持供應予佈線112，及佈線112之電位保持等於電位V2。佈線115之電位保持供應予佈線114，及佈線114之電位保持等於電位V2(詳圖9B)。換言之，在期間D1，包括電晶體101及102之電路執行圖2A中作業DR5。再者，在期間E1，包括電晶體101及102之電路執行圖2A中作業DR8。
其次，將參照圖7B中所描繪之時序圖，說明當輸入佈線111之信號處於主動狀態及輸入佈線113之信號處於非主動狀態時，作業之範例。圖7B中時序圖顯示期間A2至E2(每一期間亦稱為一閘極選擇期間)。
在期間A2，圖6中信號處理電路執行如期間A1之作業。因此，期間A2之作業說明省略。換言之，在期間A2，包括電晶體101及102之電路執行圖2A中作業DR4。
期間B2與期間B1之不同處在於佈線113之電位保持等於電位V2。為此原因，在期間B2，佈線114之電位保持等於電位V2(詳圖10A)。換言之，在期間B2，包括電晶體101及102之電路執行圖2A中作業DR2。
在期間C2，圖6中信號處理電路執行如期間C1中之作業。因此，期間C2之作業說明省略。換言之，在期間C2，包括電晶體101及102之電路執行圖2A中作業DR8。
期間D1及期間E1之不同處在於佈線113之電位保持等於電位V2(詳圖10B)。換言之，在期間D2，包括電晶體101及102之電路執行圖2A中作業DR6。在期間E2，包括電晶體101及102之電路執行圖2A中作業DR8。
如上述，藉由控制輸入佈線113之信號處於主動狀態或非主動狀態，圖6中所描繪之信號處理電路可控制佈線112及114之電位均等於電位V1或佈線112及114之電位之一等於電位V1及另一等於電位V2。
未侷限於上述信號或電壓，各種其他信號或電壓可輸入佈線115至117。下列將說明一範例。
一信號(例如輸入佈線111之信號的反向信號)可輸入佈線115。即，佈線115可為用於將輸入佈線111之信號的反向信號傳送至例如圖6中信號處理電路之佈線。因而，佈線115可具有信號線、時脈信號線或反向時脈信號線之功能。當信號輸入佈線115時，反向偏壓可施加於連接佈線115之電晶體(例如電晶體201、電晶體202或電晶體203)；因而，可抑制電晶體之惡化。
請注意，若信號輸入佈線115，可輸入來自諸如時序控制器之外部電路或形成於形成信號處理電路之基板上之電路的信號。
對圖6中信號處理電路而言，可使用各種其他時序圖而未侷限於圖7A及7B中所描繪之時序圖。以下將說明一些範例。
在圖7A之時序圖中，輸入佈線111之信號及輸入佈線113之信號可為非平衡信號。類似地，在圖7B之時序圖中，輸入佈線111之信號可為非平衡信號。平衡信號表示信號為H位準之時間及信號為L位準之時間的長度約相等。非平衡信號為並非平衡信號之信號。圖11A為若圖7A之時序圖中若輸入佈線111之信號及輸入佈線113之信號均為非平衡之時序圖。圖11A描繪一範例，其中輸入佈線111及113之信號均為H位準的時間短於二者均為L位準的時間。
在圖7A之時序圖中，輸入佈線111之信號可為非平衡信號。類似地，在圖7B之時序圖中，輸入佈線111之信號可為非平衡信號。圖11B為若圖7A之時序圖中若輸入佈線111之信號為非平衡之時序圖。
在圖7A及7B及圖11A及11B之每一圖的時序圖中，輸入佈線111之信號及/或輸入佈線113之信號可為多相位時脈信號。請注意，因為可降低電力消耗及可抑制信號數量增加，較佳的是輸入佈線111之信號及/或輸入佈線113之信號為三相位、四相位、六相位或八相位時脈信號。圖12A描繪一範例其中圖7A之時序圖中輸入佈線111及113之信號為三相位時脈信號。
在圖7A及7B、圖11A及11B、及圖12A之每一圖的時序圖中，在期間E1中節點N2之電位可低於V2+Vth201、V2+Vth202及V2+Vth203，並可較佳地為V2。因而，電晶體201至203開啟之期間可減少，使得可降低電晶體201至203之惡化(例如閾值電壓偏移或移動性減少)。圖12B為圖7A之時序圖中若在期間E1中節點N2之電位為V2之時序圖。
可執行上述作業之信號處理電路不侷限於圖6中電路，並可具有各種其他組態。以下將說明一些範例。
在圖6之信號處理電路中，電晶體204之第一端子可連接佈線118。再者，具有連接佈線118之第一端子及連接節點N1之第二端子，及連接佈線116之閘極的電晶體可附加地配置於圖6之信號處理電路中。佈線118為供應預定電壓(例如電壓V1)之佈線，並具有電源線或正電源線之功能。請注意，至少於期間A1及A2為H位準之信號(例如輸入佈線111之信號的反向信號)可輸入佈線118。圖13A描繪信號處理電路，其中圖6中電晶體204之第一端子連接佈線118。
在圖6及圖13A中所描繪之信號處理電路中，電晶體201及202之一可省略。因而，可降低電晶體之數量，使得可改進產量及可靠性。圖13B描繪信號處理電路，其中省略圖6中電晶體201。請注意，當諸如像素之負載連接佈線114時，或當輸入佈線113之信號處於非主動狀態時，較佳地省略電晶體201。
在圖6及圖13A及13B中所描繪之信號處理電路中，可配置電晶體221及電晶體222。電晶體221之第一端子連接佈線115。電晶體221之第二端子連接佈線112。電晶體221之閘極連接佈線117。電晶體222之第一端子連接佈線115。電晶體222之第二端子連接佈線114。電晶體222之閘極連接佈線117。在期間C1及期間C2，電晶體221開啟，及佈線115與佈線112之間建立電氣連續性。因而，在期間C1及C2可縮短佈線112之電位的下降時間。在期間C1及C2，電晶體222開啟，及佈線115與佈線114之間建立電氣連續性。因而，在期間C1及C2可縮短佈線114之電位的下降時間。圖14A描繪信號處理電路，其中圖6中配置電晶體221及電晶體222。
在圖6及圖13A及13B中所描繪之信號處理電路，僅可配置電晶體221及222之一。尤其，當諸如像素之負載連接佈線114時，或當輸入佈線113之信號處於非主動狀態時，較佳地僅配置電晶體222。
在圖6、圖13A及13B及圖14A中所描繪之信號處理電路中，可配置電晶體223。電晶體223之第一端子連接佈線115。電晶體223之第二端子連接節點N2。電晶體223之閘極連接佈線116。在期間A1及期間A2，電晶體223開啟，及佈線115與節點N2之間建立電氣連續性。因而，在期間A1及A2可縮短節點N2之電位的下降時間。圖14B描繪信號處理電路，其中圖6中配置電晶體223。
在圖6、圖13A及13B、及圖14A及14B中所描繪之信號處理電路中，可配置電晶體224。電晶體224之第一端子連接佈線118。電晶體224之第二端子連接節點N2。電晶體224之閘極連接佈線117。在期間C1及期間C2，電晶體224開啟，及佈線118與節點N2之間建立電氣連續性。因而，在期間C1及C2可縮短節點N2之電位的上升時間。圖15A描繪信號處理電路，其中圖6中配置電晶體224。
在圖6、圖13A及13B、圖14A及14B、及圖15A中所描繪之信號處理電路中，可配置電晶體225及電晶體226。電晶體225之第一端子連接佈線112。電晶體225之第二端子連接節點N1。電晶體225之閘極連接佈線111。電晶體226之第一端子連接佈線114。電晶體226之第二端子連接節點N1。電晶體226之閘極連接佈線111。在期間D1及期間D2，電晶體225開啟，及佈線112與節點N1之間建立電氣連續性。在期間D1及期間D2，電晶體226開啟，及佈線114與節點N1之間建立電氣連續性。圖15B描繪信號處理電路，其中圖6中配置電晶體225及電晶體226。
在圖6、圖13A及13B、圖14A及14B、及圖15A中所描繪之信號處理電路中，僅可配置電晶體225及226之一。尤其，當諸如像素之負載連接佈線114時，或當輸入佈線113之信號處於非主動狀態時，較佳地僅配置電晶體226。
請注意，電晶體225之閘極可連接佈線113。此外，電晶體226之閘極可連接佈線113。
請注意，當配置電晶體225或電晶體226時，可省略電晶體203。
在圖6、圖13A及13B、圖14A及14B、及圖15A及15B中所描繪之信號處理電路中，可配置電晶體227。電晶體227之第一端子連接佈線116。電晶體227之第二端子連接節點N1。電晶體227之閘極連接佈線119。佈線119為輸入信號(例如輸入佈線111之信號的反向信號，或其相位偏移輸入佈線111之信號的信號)之佈線，及具有信號線、時脈信號線、反向時脈信號線等功能。輸入佈線119之信號為數位信號。輸入佈線119之信號的H位準電位約等於輸入佈線111之信號的H位準電位(例如電位V1)。輸入佈線119之信號的L位準電位約等於輸入佈線111之信號的L位準電位(例如電位V2)。例如，在期間A1、C1、E1、A2、C2及D2中，電晶體227開啟，及佈線116與節點N1之間建立電氣連續性。圖16A描繪信號處理電路，其中圖6中配置電晶體227。
在圖6、圖13A及13B、圖14A及14B、圖15A及15B、及圖16A中所描繪之信號處理電路中，可配置電晶體228及電晶體229。電晶體228之第一端子連接佈線115。電晶體228之第二端子連接佈線112。電晶體228之閘極連接佈線119。電晶體229之第一端子連接佈線115。電晶體229之第二端子連接佈線114。電晶體229之閘極連接佈線119。例如，在期間A1、C1、E1、A2、C2及E2中，電晶體228開啟，及佈線115與佈線112之間建立電氣連續性。在期間A1、C1、E1、A2、C2及E2中，電晶體229開啟，及佈線115與佈線114之間建立電氣連續性。圖16B描繪信號處理電路，其中圖6中配置電晶體228及電晶體229。
在圖6、圖13A及13B、圖14A及14B、圖15A及15B、及圖16A中所描繪之信號處理電路中，僅可配置電晶體228及229之一。尤其，當諸如像素之負載連接佈線114時，或當輸入佈線113之信號處於非主動狀態時，較佳地僅配置電晶體229。
電路300可具有各種組態。下列將說明一些範例。
圖17A描繪一範例其中反向器電路301用做電路300。反向器電路301之輸入端子連接節點N1。反向器電路301之輸出端子連接節點N2。請注意，反向器電路301之輸入端子可連接佈線112、佈線114、佈線111等，未侷限於節點N1。
圖17B描繪包括電晶體302及電晶體303之電路300的範例。圖17B中電路300具有反向器電路之功能。電晶體302之第一端子連接佈線118。電晶體302之第二端子連接節點N2。電晶體302之閘極連接佈線118。電晶體303之第一端子連接佈線115。電晶體303之第二端子連接節點N2。電晶體303之閘極連接節點N1。如圖17C中所描繪，電晶體302之閘極可連接圖17B之電路300中節點N2。如圖17D中所描繪，電晶體302可以圖17B之電路300中電阻器304取代。電阻器304連接於佈線118與節點N2之間。請注意，在圖17B至17D中所描繪之電路300中，電晶體303之閘極可連接佈線112或佈線114。
圖17E描繪電路300之範例，其包括電晶體305、電晶體306、電晶體307及電晶體308。圖17E中電路300具有反向器電路功能。電晶體305之第一端子連接佈線118。電晶體305之第二端子連接節點N2。電晶體306之第一端子連接佈線115。電晶體306之第二端子連接節點N2。電晶體306之閘極連接節點N1。電晶體307之第一端子連接佈線118。電晶體307之第二端子連接電晶體305之閘極。電晶體307之閘極連接佈線118。電晶體308之第一端子連接佈線115。電晶體308之第二端子連接電晶體305之閘極。電晶體308之閘極連接節點N1。請注意，在圖17E之電路300中，電晶體306之閘極可連接佈線112或佈線114。再者，在圖17E之電路300中，電晶體308之閘極可連接佈線112或佈線114。
圖18A描繪電路300之範例，其包括電晶體311、電晶體312、電晶體313及電晶體314。當電路300具有圖18A中所描繪之組態時，可體現圖12B中之時序圖。電晶體311之第一端子連接佈線111。電晶體311之第二端子連接節點N2。電晶體312之第一端子連接佈線115。電晶體312之第二端子連接節點N2。電晶體312之閘極連接節點N1。電晶體313之第一端子連接佈線111。電晶體313之第二端子連接電晶體311之閘極。電晶體313之閘極連接佈線111。電晶體314之第一端子連接佈線115。電晶體314之第二端子連接電晶體311之閘極。電晶體314之閘極連接節點N2。如圖18B中所描繪，電晶體315可配置於圖18A之電路300中。電晶體315之第一端子連接佈線115。電晶體315之第二端子連接電晶體311之閘極。電晶體315之閘極連接佈線119。如圖18C中所描繪，電晶體315及電晶體316可配置於圖18A之電路300中。電晶體316之第一端子連接佈線115。電晶體316之第二端子連接節點N2。電晶體316之閘極連接佈線119。請注意，在圖18A至18C中所描繪之電路300中，電晶體312之閘極可連接佈線112或佈線114。再者，在圖18A至18C中所描繪之電路300中，電晶體314之閘極可連接佈線112或佈線114。
以下將說明電晶體之尺寸比例範例。
若諸如像素之負載連接佈線114，佈線114之負載大於佈線112的。為此原因，電晶體202之W/L比較佳地高於電晶體201的。因而，佈線114中信號的下降時間可縮短及佈線面積可減少。較佳的是電晶體202之W/L比高於電晶體201的及為其10倍或較少。電晶體202之W/L比更佳地為電晶體201之W/L比的1.2至7倍，進一步較佳地為2至5倍。
當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112的。再者，電晶體101及102的通道寬度大。因而，節點N1之負載小於佈線114的及大於佈線112的。因此，電晶體203之W/L比較佳地高於電晶體201的。電晶體203之W/L比較佳地低於電晶體202的。
當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112的。再者，節點N1之負載小於佈線114的及大於佈線112的。因此，電晶體204之W/L比較佳地高於電晶體101的。電晶體204之W/L比較佳地低於電晶體102的。
當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112的。因此，電晶體222之W/L比較佳地高於電晶體221的。因而，佈線114中信號的下降時間可縮短及佈線面積可減少。
當諸如像素之負載連接佈線114時，佈線114之負載大於佈線112的。再者，節點N2之負載小於佈線114的及大於佈線112的。因此，電晶體223之W/L比較佳地高於電晶體201的。電晶體223之W/L比較佳地低於電晶體202的。
在期間C1或期間C2，藉由提前節點N2之電位上升之時序，電晶體201及202開啟之時序可提前。為體現此，電晶體224之W/L比較佳地為高。另一方面，在期間C1或期間C2，藉由延遲點N1之電位減少之時序，電晶體101及102關閉之時序可延遲。因而，佈線111之電位V2及佈線113之電位V2可分別供應予佈線112及佈線114，使得佈線112及114中信號的下降時間可縮短。鑑於上述，電晶體224之W/L比較佳地高於電晶體205的。
若諸如像素之負載連接佈線114，佈線114之負載大於佈線112的。為此原因，電晶體226之W/L比較佳地高於電晶體225的。
電晶體225及201具有將佈線112或節點N1之電位保持於電位V2之功能。請注意，當電晶體225之W/L比過高時，節點N1之電位可於期間B1及期間B2減少，使得可發生故障。因此，電晶體225之W/L比較佳地低於電晶體201的。
電晶體226及202具有將佈線114或節點N1之電位保持於電位V2之功能。請注意，當電晶體226之W/L比過高時，節點N1之電位可於期間B1及期間B2減少，使得可發生故障。因此，電晶體226之W/L比較佳地低於電晶體202的。
若諸如像素之負載連接佈線114，佈線114之負載大於佈線112的。為此原因，電晶體229之W/L比較佳地高於電晶體228的。
本發明之實施例包括用於包括上述電晶體之顯示裝置的任一下列組態。
顯示裝置包括驅動電路及像素。驅動電路包括第一電晶體及第二電晶體。像素包括第三電晶體及液晶元件。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之第一端子電性連接第三佈線。第二電晶體之第二端子電性連接第四佈線。第二電晶體之閘極電性連接第一電晶體之閘極。第三電晶體之第一端子電性連接第五佈線。第三電晶體之第二端子電性連接液晶元件之一電極。第三電晶體之閘極電性連接第四佈線。第一電晶體之通道寬度小於第二電晶體的。
顯示裝置包括驅動電路、像素及保護電路。驅動電路包括第一電晶體及第二電晶體。像素包括第三電晶體及液晶元件。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之第一端子電性連接第三佈線。第二電晶體之第二端子電性連接第四佈線。第二電晶體之閘極電性連接第一電晶體之閘極。第三電晶體之第一端子電性連接第五佈線。第三電晶體之第二端子電性連接液晶元件之一電極。第三電晶體之閘極電性連接第四佈線。保護電路電性連接第四佈線。
顯示裝置包括驅動電路及像素。驅動電路包括第一電晶體、第二電晶體、第三電晶體及反向器電路。像素包括第四電晶體及液晶元件。第一電晶體之第一端子電性連接第一佈線。第一電晶體之第二端子電性連接第二佈線。第二電晶體之第一端子電性連接第三佈線。第二電晶體之第二端子電性連接第四佈線。第二電晶體之閘極電性連接第一電晶體之閘極。第三電晶體之第一端子電性連接第五佈線。第三電晶體之第二端子電性連接第一電晶體之閘極。反向器電路之輸入端子電性連接第一電晶體之閘極。反向器電路之輸出端子電性連接第三電晶體之閘極。第四電晶體之第一端子電性連接第六佈線。第四電晶體之第二端子電性連接液晶元件之一電極。第四電晶體之閘極電性連接第四佈線。
(依據一實施例之移位暫存器的組態)
圖19描繪移位暫存器電路之範例。移位暫存器電路包括圖6中所描繪之信號處理電路。請注意，可應用圖13A及13B、圖14A及14B、圖15A及15B、及圖16A及16B中所描繪之任一信號處理電路，取代圖6中信號處理電路。
圖19中移位暫存器電路包括m項電路401(稱為電路401_1至401_m，其中m為自然數)及電路402。圖19描繪範例其中圖6中信號處理電路用做電路401。
電路402具有虛擬電路之功能。電路402之組態可與電路401的相同或不同。例如，電路402中可省略一或多項電晶體101、201及205。另一方面，可省略電路402。
圖19中移位暫存器電路連接m項佈線411(稱為佈線411_1至411_m)、m項佈線412(稱為佈線412_1至412_m)、佈線413、佈線414、佈線415、佈線416、佈線417、佈線418、佈線419及佈線420。請注意，當省略虛擬電路時，佈線419及420可省略。
以下將說明電路401之連接關係。此處，說明電路401_i(i為2或更大及小於m之自然數)之連接關係做為範例。電路401_i連接佈線411_i-1、佈線411_i、佈線411_i+1、佈線412_i、佈線413及佈線415之一、佈線414及佈線416之一、及佈線417。具體地，在電路401_i中，佈線111連接佈線413及佈線415之一。佈線112連接佈線411_i。佈線113連接佈線414及佈線416之一。佈線114連接佈線412_i。佈線115連接佈線417。佈線116連接佈線411_i-1。佈線117連接佈線411_i+1。請注意，電路401_1中佈線116連接佈線418，其與電路401_i不同。電路401_m中佈線117連接佈線420，其與電路401_i不同。
以下將說明電路402之連接關係。電路402連接佈線419、佈線420、佈線411_m、佈線413及佈線415之一、佈線414及佈線416之一、及佈線417。具體地，在中電路402，佈線111連接佈線413及佈線415之一。佈線112連接佈線419。佈線113連接佈線414及佈線416之一。佈線114連接佈線420。佈線115連接佈線417。佈線116連接佈線411_m。佈線117連接佈線417。
以下將說明佈線411至418之範例。
電路401之輸出信號從佈線411輸出。即，佈線411為用於將電路401之輸出信號傳送至連接佈線411之電路的佈線，並具有信號線之功能。例如，佈線411_i為用於將電路401_i之輸出信號傳送至電路401_i-1及401_i+1的佈線。具體地，從佈線411輸出之輸出信號輸入後續級電路401中佈線116。再者，從佈線411輸出之輸出信號輸入前一級電路401中佈線117。即，從佈線411輸出之輸出信號具有起始信號及/或重置信號之功能。
電路401之輸出信號從佈線412輸出。即，佈線412為用於將電路401之輸出信號傳送至連接佈線412之負載的佈線，並具有信號線之功能。具體地，當像素連接佈線412時，經由佈線412傳送之電路401的輸出信號做為用於控制選擇像素之時序的信號，並具有閘極信號或掃描信號之功能。此外，佈線412具有閘極信號線或掃描線之功能。
諸如時脈信號之信號輸入佈線413。即，佈線413為用於將諸如時脈信號之信號傳送至移位暫存器電路的佈線，並具有信號線或時脈信號線之功能。
處於主動狀態或非主動狀態之信號輸入佈線414。當輸入佈線414之信號處於主動狀態時，與輸入佈線413之信號相同相位的信號輸入佈線414。另一方面，當輸入佈線414之信號處於非主動狀態時，L位準信號或電位V2輸入佈線414。即，佈線414為用於將處於主動狀態或非主動狀態之信號傳送至移位暫存器電路的佈線，並具有信號線或時脈信號線之功能。
諸如輸入佈線413之信號之反向信號的信號(例如反向時脈信號)或相位偏移輸入佈線413之信號的信號輸入佈線415。即，佈線415為用於將諸如輸入佈線413之信號之反向信號的信號(例如反向時脈信號)或相位偏移輸入佈線413之信號的信號傳送至移位暫存器電路的佈線。佈線415具有信號線、時脈信號線或反向時脈信號線之功能。
處於主動狀態或非主動狀態之信號輸入佈線416。當輸入佈線416之信號處於主動狀態時，與輸入佈線415之信號相同相位的信號輸入佈線416。另一方面，當輸入佈線416之信號處於非主動狀態時，L位準信號或電位V2輸入佈線416。即，佈線416為用於將處於主動狀態或非主動狀態之信號傳送至移位暫存器電路的佈線，並具有信號線或時脈信號線之功能。
諸如電壓V2之預定電壓供應予佈線417。即，佈線417為用於供應諸如電壓V2之預定電壓予移位暫存器電路的佈線，並具有電源線、負電源線或接地線之功能。
諸如起始信號之信號輸入佈線418。即，佈線418為用於將諸如起始信號之信號傳送至移位暫存器電路(特別是至電路401_1)的佈線，並具有信號線之功能。
請注意，信號可從諸如時序控制器之外部電路輸入佈線413、414、415、416及418。請注意，依據輸入佈線413之信號所產生之信號可輸入佈線414。此外，依據輸入佈線415之信號所產生之信號可輸入佈線416。
請注意，來自諸如電源電路之外部電路的電壓可供應予佈線417。
將說明圖19中所描繪之移位暫存器電路之作業的範例。圖20為用於解釋移位暫存器電路之作業的時序圖範例。圖20中時序圖顯示佈線412_1至412_m中僅選擇佈線412_i至412_i+3之範例。圖20描繪佈線413之電位(顯示為V413)、佈線414之電位(顯示為V414)、佈線415之電位(顯示為V415)、佈線416之電位(顯示為V416)、佈線417之電位(顯示為V417)、佈線411_1至411_m之電位(顯示為V411_1至V411_m)、及佈線412_1至412_m之電位(顯示為V412_1至V412_m)。
隨著輸入佈線417之信號偏移，佈線411_1至411_m之電位從佈線411_1起相繼成為H位準。
例如，當佈線411_i-1之電位成為H位準時，電路401_i於圖7A及7B中所描繪之期間A1或期間A2執行作業。因而，佈線411_i之電位成為L位準。
之後，輸入佈線413之信號及輸入佈線415之信號反向。接著，電路401_i於圖7A及7B中所描繪之期間B1或期間B2執行作業。因而，佈線411_i之電位成為H位準。
之後，輸入佈線413之信號及輸入佈線415之信號反向，且佈線411_i+1之電位成為H位準。接著，電路401_i於圖7A及7B中所描繪之期間C1或期間C2執行作業。因而，佈線411_i之電位成為L位準。
之後，每當輸入佈線413之及輸入佈線415之信號反向時，電路401_i交替地執行圖7A及7B中期間D1或期間D2之作業及圖7A及7B中期間E1或期間E2之作業。因而，佈線411_i之電位保持L位準。
此處，為於佈線412_1至412_m中僅選擇佈線412_i至412_i+3，使輸入佈線414之信號及輸入佈線416之信號於佈線411_1至411_i-1之電位相繼成為H位準之期間處於非主動狀態(例如為固定電位(電位V2))。
之後，使輸入佈線414之信號及輸入佈線416之信號於佈線411_i至411_i+3之電位相繼成為H位準之期間處於主動狀態。
之後，使輸入佈線414之信號及輸入佈線416之信號於佈線411_i+3至411_m之電位相繼成為H位準之期間處於非主動狀態(例如為固定電位(電位V2))。
如上述，藉由控制輸入佈線414及416之信號處於主動狀態及非主動狀態，佈線412_1至412_i-1及佈線412_i+4至412_m之電位可保持L位準，及佈線412_i至412_i+3之電位可相繼設定為H位準。
如上述，藉由選擇輸入佈線414及416之信號處於主動狀態及非主動狀態，可部分選擇佈線412_1至412_m。即，可體現局部驅動。
在習知顯示裝置中，為體現局部驅動需複數起始信號。即，信號之數量增加。因此，當閘極驅動電路形成於形成像素部之基板上時，形成像素部之基板與外部電路之間的連接數量增加。為此原因，產量減少，可靠性降低，或成本增加。相對地，在本實施例之半導體裝置中，可抑制信號之數量增加。另一方面，可抑制形成像素部之基板與外部電路之間的連接數量增加；產量可增加；可靠性可改進：或成本可降低。
此外，在習知顯示裝置中，需以不同時序控制複數起始信號。因而，時序控制器之尺寸增加，時序控制器之電力消耗增加，或用於時序控制器之成本增加。相對地，在半導體裝置、包括上述移位暫存器電路之顯示裝置等中，可抑制時序控制器之尺寸增加。另一方面，可抑制時序控制器之電力消耗增加，或可抑制用於時序控制器之成本增加。
此外，在習知顯示裝置中，閘極驅動電路劃分為複數群組，並控制輸入複數群組之起始信號，使得以體現局部驅動。因此，局部選擇像素或列之組合有所限制，且無法達成僅特定像素或僅特定列之選擇。因而，必須依據影像選擇不需選擇之像素或列。為此原因，無法充分降低電力消耗。相對地，在包括上述移位暫存器電路之顯示裝置中，可依據信號(例如時脈信號或反向時脈信號)係處於主動狀態或非主動狀態而決定將選擇之像素或列。因而，可選擇僅特定像素或僅特定列，或可選擇需選擇之僅特定像素或列。另一方面，可充分降低電力消耗。
此外，在習知顯示裝置中，當群組切換時，因為複數起始信號延遲等，輸出信號偏離。結果，錯誤視訊信號輸入像素，或影像品質降低。相對地，在包括上述移位暫存器電路之顯示裝置中，不會發生輸出信號偏移。另一方面，可避免錯誤視訊信號輸入像素，或可避免影像品質降低。
(依據一實施例之顯示裝置的結構)
圖21A描繪包括上述移位暫存器電路之顯示裝置的範例。圖21A中顯示裝置包括電路5501(例如時序控制器)、電路5502(例如驅動電路)及像素部5503。電路5502包括電路5504(例如源極驅動電路)及電路5505(例如閘極驅動電路)。從電路5504延伸之複數佈線5507(例如信號線、源極信號線、或視訊信號線)及從電路5505延伸之複數佈線5508(例如信號線、閘極信號線、或掃描線)被置於像素部5503中。像素5506係置於複數佈線5507及複數佈線5508彼此交叉之區域中，以便以矩陣排列。像素5506連接佈線5507及佈線5508。電路5501連接電路5504及電路5505。
各種佈線可依據像素5506之組態而配置於像素部5503中。以下將說明一些範例。例如，當像素5506包括液晶元件、具記憶體屬性之顯示元件等時，電容器線較佳地配置於像素部5503中。有關其他範例，當像素5506包括諸如EL元件之發光元件時，諸如節點線之電源線較佳地配置於像素部5503中。有關其他範例，當像素5506包括複數開關、電晶體等時，可於像素部5503中形成具有類似於佈線5508(例如信號線、閘極信號線或掃描線)之功能的佈線。在此狀況下，較佳的是附加地配置具有類似於電路5505(例如閘極驅動電路)之功能的電路。
全部或部分電路5501、5504及5505可形成於形成像素部5503之基板上。另一方面，所有電路5501、5504及5505可形成於不同於形成像素部5503之基板的基板上。將參照圖21B至21E說明一些範例。
圖21B描繪範例其中電路5504及5505係形成於形成像素部5503之基板(稱為基板5509)上，及電路5501係形成於不同於形成像素部5503之基板的基板(例如矽基板或SOI基板)上。基此結構，可降低形成像素部5503之基板與外部電路之間的連接數量。因而，可體現可靠性改進，產量增加，製造成本降低等。
形成像素部5503之基板及外部電路較佳地經由FPC墊等而連接。外部電路較佳地藉由磁帶自動黏接(TAB)而安裝於軟性印刷電路(FPC)上。另一方面，外部電路較佳地藉由將芯片安裝於玻璃(COG)而安裝於基板5509上。
圖21C描繪範例其中電路5505係形成於形成像素部5503之基板上，及電路5501及5504係形成於不同於形成像素部5503之基板的基板(例如矽基板或SOI基板)上。在此結構中，電路5505可形成於形成像素部5503之基板上。電路5505之驅動頻率可低於電路5504的。因此，可使用包括非結晶矽、微晶矽、氧化物半導體、或有機半導體之電晶體形成像素部5503及電路5505。因而，可達成步驟數量降低，製造成本降低，可靠性改進，產量增加等。再者，像素部5503之尺寸可增加，使得顯示裝置之顯示部尺寸可增加。
圖21D描繪範例其中部分電路5504(稱為電路5504a)及電路5505係形成於形成像素部5503之基板上，及電路5501及電路5504的其他部分(稱為電路5504b)係形成於不同於形成像素部5503之基板的基板上。電路5504a之驅動頻率低於電路5504b的。因此，如同圖21B之顯示裝置中，可使用包括非結晶矽、微晶矽、氧化物半導體、或有機半導體之電晶體形成像素部5503及電路5504a及5505。電路5504a較佳地藉由開關、反向器電路、選擇器電路、解多工器電路、移位暫存器電路、解碼器電路、及緩衝器電路之一或多項組成。電路5504b較佳地藉由移位暫存器電路、解碼器電路、閂鎖電路、D/A轉換電路、位準移位器電路、及緩衝器電路之一或多項組成。
圖21E描繪範例其中電路5501、5504及5505係形成於不同於形成像素部5503之基板的基板上。
藉由使用圖19中移位暫存器電路做為該等顯示裝置中閘極驅動電路，顯示部可局部掃描。因而，可減少顯示於顯示部之影像重寫的面積，使得可降低電力消耗。
(依據一實施例之像素的電路組態)
圖22A描繪包括液晶元件之像素的電路組態。圖22A中像素包括電晶體801、電容器802及液晶元件803。電晶體801之第一端子連接佈線811。電晶體801之第二端子連接電容器802之一電極及液晶元件803之一電極(例如像素電極)。電晶體801之閘極連接佈線812。電容器802之另一電極連接佈線813。液晶元件803之另一電極連接共同電極814(亦稱為陰極或相對電極)。請注意，本實施例中像素不侷限於具有圖22A中所描繪之結構，可具有各種其他結構。
用於控制灰階之信號或施加於液晶元件803之電壓(例如視訊信號)輸入佈線811。因此，佈線811具有視訊信號線之功能。用於控制電晶體801之傳導狀態的信號(例如閘極信號)輸入佈線812。因此，佈線812具有閘極信號線之功能。預定電壓供應予佈線813。因此，佈線813具有電源線或電容器線之功能。預定電壓(例如共同電壓)供應予共同電極814。請注意，未侷限於上述，各種其他信號、電壓等可輸入佈線811至813及共同電極814。例如，供應予佈線813之電壓可改變；因而，可控制施加於液晶元件803之電壓。有關其他範例，供應予共同電極814之電壓可改變；因而，可體現共同反向驅動。
電晶體801具有開關之功能，其控制佈線811與液晶元件803之一電極之間的電氣連續性。將佈線811之電位輸入像素之時序可藉由電晶體801予以控制。電容器802具有儲存電容器之功能，其維持液晶元件803之一電極與佈線813之間的電位差。藉由電容器802，甚至在電晶體801關閉期間，液晶元件803之一電極之電位可保持特定值。即，施加於液晶元件803之電壓可持續。請注意，電晶體801及電容器802不限於具有上述功能，而是可具有各種其他功能。
簡要說明圖22A中像素之作業。藉由施加電壓於液晶元件803而於液晶元件803中產生電場，以控制液晶元件803之灰階。藉由控制液晶元件803之一電極之電位，更具體地藉由控制輸入佈線811之信號，而控制施加於液晶元件803之電壓。當電晶體801開啟時，輸入佈線811之信號供應予液晶元件803之一電極。請注意，藉由電容器802甚至當電晶體801關閉時，電壓持續施加於液晶元件803。
其次，將說明包括諸如電致發光元件(EL元件)之發光元件的像素。圖22B描繪包括發光元件之像素的電路組態。圖22B中像素包括電晶體901、電晶體902、電容器903及發光元件904。電晶體901之第一端子連接佈線911。電晶體901之第二端子連接電晶體902之閘極。電晶體901之閘極連接佈線912。電晶體902之第一端子連接佈線913。電晶體902之第二端子連接發光元件904之一電極。電容器903之一電極連接電晶體902之閘極。電容器903之另一電極連接佈線913。液晶元件904之另一電極連接共同電極914。請注意，本實施例中像素不侷限於具有圖22B中所描繪之結構，而可具有各種其他結構。
用於控制發光元件904之灰階或供應予發光元件904之電流的信號(例如視訊信號)輸入佈線911。因此，佈線911具有視訊信號線之功能。用於控制電晶體901之傳導狀態的信號(例如閘極信號)輸入佈線912。因此，佈線912具有閘極信號線之功能。預定電壓(例如陽極電壓)供應予佈線913。因此，佈線913具有電源線或陽極線之功能。預定電壓(例如陰極電壓)供應予共同電極914。請注意，未侷限於上述，各種其他信號、電壓等可輸入佈線911至913及共同電極914。
電晶體901具有開關之功能，其控制佈線911與電晶體902之閘極之間的電氣連續性。可藉由電晶體901控制將佈線911之電位輸入像素之時序。電晶體902具有驅動電晶體之功能，其控制供應予發光元件904之電流。電容器903具有儲存電容器之功能，其維持電晶體902之閘極與佈線913之間的電位差。藉由電容器903甚至在電晶體901關閉期間，電晶體902之閘極之電位可保持特定值。換言之，電晶體902之閘極與源極之間的電位差可保持特定值，使得電流可持續供應予發光元件904。請注意，電晶體901及902及電容器903不限於具有上述功能，而可具有各種其他功能。
簡要說明圖22B中像素的作業。藉由控制電晶體902之閘極之電位以控制供應予發光元件904之電流，而控制發光元件904之灰階。藉由控制輸入佈線911之信號而控制電晶體902之閘極之電位。當電晶體901開啟時，輸入佈線911之信號供應予電晶體902之閘極。請注意，藉由電容器903甚至當電晶體901關閉時，電晶體902之閘極之電位保持特定值。因此，甚至當電晶體901關閉時，電流持續供應予發光元件904。
請注意，電晶體及電容器之至少之一可附加地配置於圖22B之像素中，以補償電晶體902之閾值電壓或移動性。
每一圖22A及22B中所描繪之像素組態可用於圖21A至21E中所描繪之顯示裝置。再者，圖22A及22B中像素可用做圖1A、圖6等中所描繪之連接電路之負載。
(依據一實施例之像素結構)
圖23A描繪可應用於任一上述顯示裝置之像素的電路圖範例。像素5450包括電晶體5451、電容器5452及顯示元件5453。電晶體5451之第一端子連接佈線5461。電晶體5451之第二端子連接電容器5452之一電極及顯示元件5453之一電極(亦稱為像素電極)。電晶體5451之閘極連接佈線5462。電容器5452之另一電極連接佈線5463。顯示元件5453之另一電極連接電極5454(亦稱為共同電極、相對電極或陰極電極)。請注意，顯示元件5453之一電極稱為電極5455。
顯示元件5453較佳地具有記憶體屬性。顯示元件5453及用於驅動顯示元件5453之方法的範例為微膠囊電泳、微杯電泳、水平電泳、垂直電泳、扭球、液體粉末顯示器、電子液體粉末(註冊商標)、膽固醇液晶元件、手徵向列型液晶、反鐵電液晶、聚合物分散液晶、帶電碳粉、電濕潤、電致變色、及電沈積。
圖23B為使用微膠囊電泳之像素的截面圖。複數微膠囊5480係置於電極5454與電極5455之間。複數微膠囊5480係藉由樹脂5481固定。樹脂5481做為黏合劑。樹脂5481較佳地具有透光屬性。藉由電極5454、電極5455及微膠囊5480形成之空間可填充諸如空氣或惰性氣體之氣體。在此狀況下，包括黏著劑、黏合劑等之層較佳地形成於電極5454及5455之一或二者上，以固定微膠囊5480。至少兩種由顏料組成之粒子包括於微膠囊5480中。一種粒子較佳地具有與其他種粒子不同的顏色。例如，微膠囊5480包括黑色顏料組成之粒子及白色顏料組成之粒子。
圖24A為若扭球顯示法用於顯示元件5453之像素的截面圖。在扭球顯示法中，藉由顯示元件之旋轉而改變反射係數以便控制灰階。與圖23B之差異在於取代微膠囊5480，扭球5486係置於電極5454與電極5455之間。扭球5486包括粒子5487及圍繞粒子5487形成之腔5488。粒子5487為球形粒子其中一半球之表面染色特定顏色及另一半球之表面染色不同顏色。此處，粒子5487具有白色半球及黑色半球。請注意，兩半球之間存在電荷密度差異。為此原因，藉由於電極5454與電極5455之間產生電位差，粒子5487可依據電場方向旋轉。腔5488填充液體。有關該液體，可使用類似於液體5483之液體。請注意，扭球5486之結構不侷限於圖24A中所描繪之結構。例如，扭球5486可為柱面、橢圓等。
圖24B為若微杯電泳法用於顯示元件5453之像素的截面圖。微杯陣列可以下列方式形成：使用UV固化樹脂等形成並具有複數凹部之微杯5491填充分散於電介質溶劑5492中之帶電顏料粒子5493，並以密封層5494執行密封。黏合層5495較佳地形成於密封層5494與電極5455之間。有關電介質溶劑5492，可使用無色溶劑或可使用紅色、藍色等或染色溶劑。本實施例顯示使用一種帶電顏料粒子之狀況；另一方面，可使用二或更多種帶電顏料粒子。微杯具有一壁藉以分隔各格，因而具有充分耐震姓及耐壓性。再者，由於微杯之組件密封，可降低因環境改變之不利影響。
圖24C為若電子液體粉末(註冊商標)顯示法用於顯示元件5453之像素的截面圖。此處使用之液體粉末具有流動性並為具有流體屬性及粒子屬性之物質。在此法中，格藉由分割區5456而分隔，且液體粉末5457及液體粉末5458置於格中。有關液體粉末5457及液體粉末5458，較佳地使用白色粒子及黑色粒子。請注意，液體粉末5457及5458之種類不限於此。例如，可使用並非白色及黑色之兩種顏色的染色粒子用做液體粉末5457及5458。有關其他範例，液體粉末5457及液體粉末5458之一可省略。
有關圖23A中所描繪，信號輸入佈線5461。具體地，用於控制顯示元件5453之灰階的信號(例如視訊信號)輸入佈線5461。因此，佈線5461具有信號線或源極信號線(亦稱為視訊信號線或源極線)之功能。信號輸入佈線5462。具體地，用於控制電晶體5451之傳導狀態的信號(例如閘極信號、掃描信號或選擇信號)輸入佈線5462。因此，佈線5462具有信號線或閘極信號線(亦稱為掃描信號線或閘極線)之功能。預定電壓供應予佈線5463。佈線5463連接電容器5452。因此，佈線5463具有電源線或電容器線之功能。預定電壓供應予電極5454。電極5454共用複數像素或所有像素。因此，電極5454具有共同電極(亦稱為相對電極或陰極電極)功能。
請注意，輸入佈線5461至5463及電極5454之信號或電壓不侷限於上述，而是可輸入各種其他信號或電壓。例如，信號可輸入佈線5463。因而，可控制電極5455之電位，使得可降低輸入佈線5461之信號的振幅電壓。因此，佈線5463可具有信號線之功能。有關其他範例，藉由改變供應予電極5454之電壓，可調整施加於顯示元件5453之電壓。因而，可降低輸入佈線5461之信號的振幅電壓。
電晶體5451具有控制佈線5461與電極5455之間的電氣連續性之功能、控制供應佈線5461之電位予電極5455的時序之功能、及/或控制選擇像素5450的時序之功能。以該等方式，電晶體5451具有開關或選擇電晶體之功能。電晶體5451為n通道電晶體。為此原因，當H信號輸入佈線5462時電晶體5451開啟，當L信號輸入佈線5462時電晶體5451關閉。請注意，電晶體5451並不侷限於n通道電晶體，而是可為p通道電晶體。在此狀況下，當L信號輸入佈線5462時電晶體5451開啟，當H信號輸入佈線5462時電晶體5451關閉。電容器5452具有保持電極5455與佈線5463之間的電位差之功能，及/或保持電極5455之電位為預定值之功能。因而，甚至當電晶體5451關閉時，電壓可持續施加於顯示元件5453。以該等方式，電容器5452具有儲存電容器之功能。請注意，電晶體5451及電容器5452之功能並不侷限於上述，且電晶體5451及電容器5452可具有各種其他功能。
其次，將概略說明圖23A中像素之作業。藉由施加電壓於顯示元件5453使得顯示元件5453中產生電場，而控制顯示元件5453之灰階。藉由控制電極5454之電位及電極5455之電位，而控制施加於顯示元件5453之電壓。具體地，藉由控制施加於電極5454之電壓，而控制電極5454之電位。藉由控制輸入佈線5461之信號，而控制電極5455之電位。當電晶體5451開啟時，輸入佈線5461之信號供應予電極5455。
請注意，藉由控制施加於顯示元件5453的電場強度，施加於顯示元件5453的電場方向，施加於顯示元件5453的電場時間等之至少一項，可控制顯示元件5453之灰階。請注意，藉由電極5454與電極5455之間不產生電位差，可維持顯示元件5453之灰階。
其次，將說明像素的作業範例。圖25A中時序圖顯示包括選擇期間及非選擇期間之期間T。期間T為從選擇期間開始至下一選擇期間開始之期間。
在選擇期間，H信號輸入佈線5462，使得佈線5462之電位(顯示為電位V5462)為H位準。為此原因，電晶體5451開啟，使得佈線5461與電極5455之間建立電氣連續性。因而，輸入佈線5461之信號經由電晶體5451而供應予電極5455，及電極5455之電位(顯示為電位V5455)成為等於輸入佈線5461之信號的值。此時，電容器5452保持電極5455與佈線5463之間的電位差。在非選擇期間，L信號輸入佈線5462，使得佈線5462之電位為L位準。為此原因，電晶體5451關閉，及佈線5461與電極5455之間的電氣連續性中斷。接著，電極5455設定處於浮動狀態。此時，電容器5452保持電極5455與佈線5463之間為選擇期間的電位差。為此原因，電極5455之電位保持等於選擇期間輸入佈線5461之信號。以該等方式，在非選擇期間，甚至當電晶體5451關閉時，電壓可持續施加於顯示元件5453。如上述，藉由控制選擇期間輸入佈線5461之信號，可控制施加於顯示元件5453之電壓。即，藉由控制選擇期間輸入佈線5461之信號，可控制顯示元件5453之灰階。
因為電晶體5451之關閉狀態電流、電晶體5451之饋通、電晶體5451之電荷注入等至少一項不利影響，非選擇期間電極5455之電位可與選擇期間輸入佈線5461之信號不同。
如圖25B中所描繪，電極5455之電位於部分選擇期間可等於電極5454的。因此，每當選擇像素5450，即使相同信號持續輸入像素5450，藉由於部分選擇期間改變電極5455之電位，可改變施加於顯示元件5453之電場強度。因此，可減少殘影；可增加回應速度；或可減少像素之間的回應速度變化，使得可避免不均勻或殘影。為體現該等驅動法，選擇期間較佳地劃分為期間T1及期間T2。在期間T1，輸入佈線5461之信號之電位較佳地等於電極5454的。在期間T2，輸入佈線5461之信號較佳地具有各種值以便控制顯示元件5453之灰階。請注意，當期間T1過常時，用於控制顯示元件5453之灰階的信號被寫入像素5450之時間變短。因此，期間T1較佳地較期間T2短。具體地，期間T1較佳地為選擇期間之1至20%，更佳地為3至15%，進一步較佳地為5至10%。
其次說明本實施例中像素的作業範例，其中藉由電壓施加於顯示元件5453之時間，控制顯示元件5453之灰階。圖25C中時序圖顯示期間Ta及期間Tb。期間Ta包括N個期間T(N為自然數)。N個期間T類似於圖25A或圖25B中所描繪之期間T。期間Ta為用於改變顯示元件5453之灰階的期間(例如定址期間、寫入期間、或影像重寫期間)。期間Tb為保持期間Ta中顯示元件5453之灰階的期間(即保持期間)。
電壓V0供應予電極5454，使得電極5454為電位V0。具有至少三值之信號輸入佈線5461。信號之三電位為電位VH(VH>V0)、電位V0、及電位VL(VL<V0)。因此，電位VH、電位V0及電位VL選擇地施加於電極5455。
在期間Ta之N個期間T之每一個中，藉由控制施加於電極5455之電位，可控制施加於顯示元件5453之電壓。例如，當電位VH施加於電極5455時，電極5454與電極5455之間的電位差成為VH-V0。因而，正電壓可施加於顯示元件5453。當電位V0施加於電極5455時，電極5454與電極5455之間的電位差成為零。因而，零電壓可施加於顯示元件5453。當電位VL施加於電極5455時，電極5454與電極5455之間的電位差成為VL-V0。因而，負電壓可施加於顯示元件5453。如上述，在期間Ta，正電壓(VH-V0)、負電壓(VL-V0)及零電壓可以各種順序施加於顯示元件5453。因而，可持續地控制顯示元件5453之灰階；可減少殘影；或可增加回應速度。
請注意，當正電壓施加於顯示元件5453時，顯示元件5453之灰階接近黑色(亦稱為第一灰階)。當負電壓施加於顯示元件5453時，顯示元件5453之灰階接近白色(亦稱為第二灰階)。當零電壓施加於顯示元件5453時，顯示元件5453之灰階維持。
在期間Tb，輸入佈線5461之信號未寫入像素5450。因此，於期間Ta之第N期間T中施加於電極5455之電位於期間Tb持續施加。具體地，在期間Tb，藉由於顯示元件5453中未產生電場，較佳地維持顯示元件5453之灰階。為此原因，於期間Ta之第N期間T中電位V0較佳地施加於電極5455。因而，電位V0亦於期間Tb施加於電極5455，使得零電壓施加於顯示元件5453。以該等方式，可維持顯示元件5453之灰階。
有關後續顯示元件5453表示之灰階較接近第一灰階，於期間Ta電位VH施加於電極5455之時間較佳地較長。另一方面，電位VH施加於電極5455之頻率於N個期間T較佳地較高。另一方面，在期間Ta，較佳的是從電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間增加。再另一方面，於N個期間T，較佳的是從電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率增加。
有關後續顯示元件5453表示之灰階較接近第二灰階，於期間Ta電位VL施加於電極5455之時間較佳地較長。另一方面，電位VL施加於電極5455之頻率於N個期間T較佳地較高。另一方面，在期間Ta，較佳的是從電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間增加。再另一方面，於N個期間T，較佳的是從電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率增加。
在期間Ta，施加於電極5455之電位(電位VH、電位V0及電位VL)組合不僅取決於後續顯示元件5453表示之灰階，亦取決於顯示元件5453已表示之灰階。為此原因，若顯示元件5453已表示不同灰階，甚至當後續顯示元件5453表示之灰階相同時，施加於電極5455之電位組合可改變。
例如，在用於表示顯示元件5453已表示之灰階的期間Ta，電位VL施加於電極5455之時間較佳地於任一下列狀況之期間Ta中較長：電位VH施加於電極5455之時間較長的狀況；從電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間較長的狀況；電位VH施加於電極5455之頻率於N個期間T中較高的狀況；或從電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率於N個期間T中較高的狀況。另一方面，電位VL施加於電極5455之頻率較佳地於N個期間T中較高。另一方面，在期間Ta，較佳的是從電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間增加。再另一方面，在N個期間T，較佳的是從電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率增加。以該等方式，可減少殘影。
有關其他範例，在用於表示顯示元件5453已表示之灰階的期間Ta，電位VH施加於電極5455之時間較佳地於任一下列狀況之期間Ta中較長：電位VL施加於電極5455之時間較長的狀況；從電位VL施加於電極5455之時間減去電位VH施加於電極5455之時間所獲得之時間較長的狀況；電位VL施加於電極5455之頻率於N個期間T中較高的狀況；或從電位VL施加於電極5455之頻率減去電位VH施加於電極5455之頻率所獲得之頻率於N個期間T中較高的狀況。另一方面，電位VH施加於電極5455之頻率較佳地於N個期間T中較高。另一方面，在期間Ta，較佳的是從電位VH施加於電極5455之時間減去電位VL施加於電極5455之時間所獲得之時間增加。再另一方面，在N個期間T，較佳的是從電位VH施加於電極5455之頻率減去電位VL施加於電極5455之頻率所獲得之頻率增加。以該等方式，可減少殘影。
N個期間T具有相同長度；然而，N個期間T之長度不限於此，且至少兩組N個期間T之長度可彼此不同。特佳的是N個期間T之長度加權。例如，若N為4及第一期間T之長度標示為時間h，第二期間T之長度較佳地為時間hx2，第三期間T之長度較佳地為時間hx4，及第四期間T之長度較佳地為時間hx8。當N個期間T之長度以該等方式加權時，像素5450之選擇頻率可降低，及可持續控制施加於顯示元件5453之電壓的時間。因而，可降低電力消耗。
電位VH及電位VL可選擇地施加於電極5454。在此狀況下，較佳的是電位VH及電位VL亦選擇地施加於電極5455。例如，若電位VH施加於電極5454，當電位VH施加於電極5455時，零電壓施加於顯示元件5453，反之，當電位VL施加於電極5455時，負電壓施加於顯示元件5453。另一方面，若電位VL施加於電極5454，當電位VH施加於電極5455時，正電壓施加於顯示元件5453，反之當電位VL施加於電極5455時，零電壓施加於顯示元件5453。以該等方式，輸入佈線5461之信號可具有二值(即，信號可為數位信號)。為此原因，可簡化電路將信號輸出至佈線5461。
在期間Tb或部分期間Tb，可能不輸入信號至佈線5461及佈線5462。即，佈線5461及佈線5462可設定處於浮動狀態。再者，在期間Tb或部分期間Tb，可能不輸入信號至佈線5463。即，佈線5463可設定處於浮動狀態。此外，在期間Tb或部分期間Tb，可能不供應電壓至電極5454。即，電極5454可設定處於浮動狀態。
圖23A中所描繪之像素可用於圖21A至21E中所描繪之顯示裝置。圖23A中像素可用做連接圖1A、圖6等中所描繪之電路的負載。圖23A中像素包括具記憶體屬性之顯示元件。為此原因，圖23A中像素及圖19中移位暫存器電路較佳地組合使用。若圖23A中像素經驅動而具圖19中移位暫存器電路，視訊信號可僅於灰階改變時輸入像素。另一方面，當灰階未改變時，灰階可無視訊信號輸入像素而長時間維持，因為顯示元件具有記憶體屬性。
(依據一實施例之像素的結構)
有關上述像素之結構範例，圖26A描繪頂閘電晶體之範例及形成於電晶體上之顯示元件之範例。以下將說明圖26A中電晶體之結構。圖26A中電晶體包括基板5260、絕緣層5261(例如基膜)、半導體層5262、絕緣層5263(例如閘極絕緣膜)、導電層5264(例如閘極電極或佈線)、具有開口部之絕緣層5265(例如層際膜或平坦化膜)、及導電層5266(例如電晶體之源極電極、電晶體之汲極電極、電容器之電極、或佈線)。絕緣層5261係形成於基板5260之上。半導體層5262係形成於絕緣層5261之上。形成絕緣層5263以覆蓋半導體層5262。導電層5264係形成於半導體層5262及絕緣層5263之上。絕緣層5265係形成於絕緣層5263及導電層5264之上。導電層5266係形成於絕緣層5265之上及形成於絕緣層5265中之開口部中。
半導體層5262包括區域5262a、區域5262b及區域5262c。區域5262a為添加雜質之區域，具有源極區域或汲極區域之功能。區域5262b為添加較區域5262a低濃度雜質之區域，具有LDD(輕度摻雜汲極)區域之功能。區域5262c為未添加雜質之區域，具有通道區之功能。請注意，雜質可添加至區域5262c。因而，可改進電晶體之特性及可控制閾值電壓。請注意，添加至區域5262c之雜質濃度較佳地低於添加至區域5262a及區域5262b之雜質濃度。因而，關閉狀態電流可降低。請注意，可省略區域5262b。
圖26B描繪底閘電晶體之範例及形成於電晶體上之顯示元件之範例。以下將說明圖26B中電晶體之結構。圖26B中電晶體包括基板5280、導電層5281(例如閘極電極或佈線)、絕緣層5282(例如閘極絕緣膜)、半導體層5283、半導體層5284、及導電層5285(例如電晶體之源極電極、電晶體之汲極電極、電容器之電極、或佈線)。導電層5281係形成於基板5280之上。形成絕緣層5282以便覆蓋導電層5281。半導體層5283係形成於導電層5281及絕緣層5282之上。半導體層5284係形成於半導體層5283之上。導電層5285係形成於半導體層5284及絕緣層5282之上。
雜質(例如磷)添加於半導體層5284，以便半導體層5284具有n型傳導性。半導體層5283較佳地為固有或接近固有。另一方面，半導體層5283較佳地具有較半導體層5284為低之雜質濃度。
當氧化物半導體或化合物半導體用於半導體層5283時，半導體層5284較佳地省略(詳圖26C)。
此處，各種層可配置於圖26A至26C中所描繪之電晶體之上。以下將說明一些範例。
例如，在圖26A至26C中所描繪之電晶體之上，可配置具有開口部之絕緣層5267(例如層際膜或分割區)、導電層5268(例如像素電極、相對電極或佈線)、具有開口部之絕緣層5269(例如分割區)、發光層5270、及導電層5271(例如共同電極或相對電極)(詳圖26A)。絕緣層5267係形成於導電層5266及絕緣層5265之上。導電層5268係形成於絕緣層5267之上及形成於絕緣層5267中之開口部中。絕緣層5269係形成於絕緣層5267及導電層5268之上。發光層5270係形成於絕緣層5269之上及形成於絕緣層5269中之開口部中。導電層5271係形成於絕緣層5269及發光層5270之上。
有關其他範例，在圖26A至26C中所描繪之電晶體之上，可配置具有開口部之絕緣層5286(例如層際膜或平坦化膜)、導電層5287(例如像素電極、相對電極或佈線)、液晶層5288、導電層5289(例如共同電極或相對電極)。絕緣層5286係形成於絕緣層5282及導電層5285之上。導電層5287係形成於絕緣層5286之上及形成於絕緣層5286中之開口部中。液晶層5288係形成於絕緣層5286及導電層5287之上。導電層5289係形成於液晶層5288之上。請注意，校準膜及凸起之至少之一可配置於絕緣層5286及導電層5287之上。再者，凸起、濾色器及黑色矩陣可配置於導電層5289之上。校準膜可配置於導電層5289以下。
用於半導體層之材料的範例為非單晶半導體(例如非結晶矽、多晶矽及微晶矽)、單晶半導體(例如單晶矽)、化合物半導體(例如SiGe及GaAs)、氧化物半導體(例如ZnO、InGaZnO、IZO(銦錫氧化物)、ITO(銦鋅氧化物)、SnO、TiO及AlZnSnO(AZTO))、有機半導體、及碳奈米管。
將詳細說明氧化物半導體材料。氧化物半導體之範例為四金屬元素氧化物之In-Sn-Ga-Zn-O基氧化物半導體；三金屬元素氧化物之In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、及Sn-Al-Zn-O基氧化物半導體；二金屬元素氧化物之In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、及In-Mg-O基氧化物半導體；及In-O基氧化物半導體、Sn-O基氧化物半導體、及Zn-O基氧化物半導體。尤其，當無電場時In-Ga-Zn-O基氧化物半導體材料具有充分高電阻，及可體現充分小關閉狀態電流。再者，In-Ga-Zn-O基氧化物半導體材料具有高場效移動性，因而適用於電晶體。
請注意，In-Ga-Zn-O基氧化物半導體材料之典型範例為以InGaO3 (ZnO)m (m大於0且不為自然數)代表之氧化物半導體材料。再者，存在以InMO3 (ZnO)m (m大於0且不為自然數)代表之氧化物半導體材料，使用M取代Ga。此處，M標示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等之一或多項金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn或Ga及Co。請注意，上述組成係源自於氧化物半導體材料可具有之晶體結構，僅為範例。氧化物半導體層之氫濃度較佳地為5 x 1019 (原子/cm3 )或較低。
包括上述氧化物半導體之電晶體的場效移動性可為1 cm2 /Vsec或較高，較佳地為10 cm2 /Vsec或較高；因而，甚至當顯示螢幕具有高解析度時像素電路可操作。再者，藉由該等電晶體可組成依據一實施例之信號處理電路。
(依據一實施例之各種裝置)
圖27A至27H及圖28A至28D各描繪電子裝置。該些電子裝置可包括外殼5000、顯示部5001、揚聲器5003、發光二極體(LED)燈5004、操作鍵5005(包括電力開關或操作開關)、連接端子5006、感應器5007(感應器具有測量力、位移、位置、速度、加速度、角速度、旋轉頻率、距離、光、液體、磁性、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射、流率、濕度、梯度、振動、氣味、或紅外線之功能)、麥克風5008等。
圖27A描繪除了上述組件以外可包括開關5009、紅外線埠5019等之行動電腦。圖27B描繪配置記憶體媒體及影像再生裝置之可攜式影像再生裝置(例如DVD再生裝置)，除了上述組件以外可包括第二顯示部5002、記憶體媒體讀取部5011等。圖27C描繪眼罩式顯示器，除了上述組件以外可包括第二顯示部5002、支撐部5012、耳機5013等。圖27D描繪可攜式遊戲機，除了上述組件以外可包括記憶體媒體讀取部5011等。圖27E描繪投影機，除了上述組件以外可包括光源5033、投影機鏡頭5034等。圖27F描繪可攜式遊戲機，除了上述組件以外可包括第二顯示部5002、記憶體媒體讀取部5011等。圖27G描繪電視機，除了上述組件以外可包括調諧器、影像處理部等。圖27H描繪可攜式電視接收器，除了上述組件以外可包括可傳送及接收信號之充電器5017等。圖28A描繪顯示器，除了上述組件以外可包括支撐座5018等。圖28B描繪相機，除了上述組件以外可包括外部連接埠5019、快門按鈕5015、影像接收部5016等。圖28C描繪電腦，除了上述組件以外可包括指向裝置5020、外部連接埠5019、閱讀器/撰寫器5021等。圖28D描繪行動電話，除了上述組件以外可包括天線5014、用於行動電話及移動終端的單波段(單波段數位TV廣播)部分接收服務之調諧器等。
圖27A至27H及圖28A至28D中所描繪之電子裝置可具有各種功能，例如，於顯示部上顯示各種資訊(靜態影像、移動影像、正文影像等)之功能；觸控面板功能；顯示日曆、日期、時間等之功能；以各種軟體(程式)控制程序之功能；無線通訊功能；以無線通訊功能連接各種電腦網路之功能；以無線通訊功能傳送及接收各種資料之功能；及讀取記憶體媒體中所儲存之程式或資料及將程式或資料顯示於顯示部上之功能。此外，包括複數顯示部之電子裝置可具有主要於一顯示部上顯示影像資訊及於另一顯示部上顯示正文資訊之功能、藉由考量顯示影像在複數顯示部上視差而顯示三維影像之功能等。此外，包括影像接收部之電子裝置可具有拍攝靜態影像之功能、拍攝移動影像之功能、自動或人工修正所拍攝影像之功能、將所拍攝影像儲存於記憶體媒體(外部記憶體媒體或嵌入相機之記憶體媒體)中之功能、將所拍攝影像顯示於顯示部上之功能等。請注意，可配置用於圖27A至27H及圖28A至28D中所描繪之電子裝置的功能布局限於上述，電子裝置可具有各種功能。
上述電子裝置各包括用於顯示某種資訊之顯示部。當用於驅動顯示部之電路具有依據一實施例之結構時，可僅重寫部分影像。因而，可降低電力消耗。
圖28E描繪一範例其中顯示裝置併入建築物結構。圖28E描繪外殼5022、顯示部5023、為作業部之遙控器5024、揚聲器5025等。顯示裝置係以壁掛式併入建築物，可配置而不需大空間。
圖28F描繪其他範例其中顯示裝置併入建築物。顯示面板5026與預製浴缸5027整合，使得沐浴之人可觀看顯示面板5026。
請注意，儘管牆壁及預製浴缸為建築物之特定範例，本實施例不侷限於該些範例，且顯示裝置可配置於各種建築物中。
其次，將說明顯示裝置併入移動目標之範例。圖28G描繪一範例其中顯示裝置配置於車輛中。顯示面板5028配置於車輛之本體5029中，可顯示有關車輛操作之資訊，或依需要而從車輛內部或外部輸入之資訊。請注意，可配置導航功能。
圖28H描繪一範例其中顯示裝置係併入客機中。圖28H顯示使用類型，顯示面板5031係配置用於機上座椅上方之天花板5030。顯示面板5031與天花板5030經由絞鏈部5032而整合，乘客可藉由延伸及縮小絞鏈部5032而觀看顯示面板5031。當乘客操作時，顯示面板5031具有顯示資訊之功能。
請注意，儘管車輛本體及飛機本體為移動本體之特定範例，本實施例不侷限於該些範例。顯示裝置可配置用於各種移動本體，諸如二輪機動車輛、四輪車輛(包括汽車、巴士等)、火車(包括單軌電車、鐵路火車等)、及船隻。
本申請案係依據2010年2月5日向日本專利處提出申請之序號2010-024872日本專利申請案，其整個內容係以提及方式併入本文。
10、5450、5506．．．像素
11、31、101、102、131、201、202、203、204、205、221、222、223、224、225、226、227、228、229、302、303、305、306、307、308、311、312、313、314、315、316、801、901、902、5451．．．電晶體
12、803．． 液晶元件
13、121、122、802、903、5452．．．電容器
21、22、23、32、33、111、112、113、114、115、116、117、118、119、141、411、412、413、414、415、416、417、418、419、420、811、812、813、911、912、913、5461、5462、5463、5507、5508．． 佈線
130．． 保護電路
300、401、402、5501、5502、5504、5505、5504a、5504b．．．電路
301．． 反向器電路
304．．．電阻器
814、914．．．共同電極
904．． 發光元件
5000、5022．．．外殼
5001、5002、5023．． 顯示部
5003、5025．．．揚聲器
5004．．．發光二極體(LED)燈
5005．．．操作鍵
5006．．．連接端子
5007．．．感應器
5008．．．麥克風
5009．．．開關
5010．．．紅外線埠
5011．．．記憶體媒體讀取部
5012．．．支撐部
5013．．．耳機
5014．．．天線
5015．．．快門按鈕
5016．．．影像接收部
5017．．．充電器
5018．．．支撐座
5019．．．外部連接埠
5020．．．指向裝置
5021．．．閱讀器/撰寫器
5024．．．遙控器
5026、5028、5031．．．顯示面板
5027．．．預製浴缸
5029．．．本體
5030．．．天花板
5032．．．絞鏈部
5033．．．光源
5034．．．投影機鏡頭
5260、5280、5509．．．基板
5261、5263、5265、5267、5269、5282、5286．．．絕緣層
5262、5283、5284．．．半導體層
5264、5266、5268、5271、5281、5285、5287、5289．．．導電層
5270．．．發光層
5288．．．液晶層
5453．．．顯示元件
5454、5455．．．電極
5456．．．分割區
5457、5458．．．液體粉末
5480．．．微膠囊
5481．．．樹脂
5483．．．液體
5486．．．扭球
5487．．．粒子
5488．．．腔
5491．．．微杯
5492．．．電介質溶劑
5493．．．帶電顏料粒子
5494．．．密封層
5495．．．黏合層
5503．．．像素部
5262a、5262b、5262c．．．區域
在所附圖式中：
圖1A及1B各描繪依據一實施例之電路的組態；
圖2A描繪用於解釋圖1A中電路作業之真值表範例，及圖2B描繪用於解釋作業之邏輯電路範例；
圖3A至3H各描繪用於解釋圖1A中電路作業之示意圖範例；
圖4A至4C各描繪依據一實施例之電路的組態；
圖5A至5C各描繪依據一實施例之電路的組態；
圖6描繪依據一實施例之信號處理電路的組態；
圖7A及7B各描繪用於解釋圖6中信號處理電路之作業的時序圖範例；
圖8A及8B各描繪用於解釋圖6中信號處理電路之作業的示意圖範例；
圖9A及9B各描繪用於解釋圖6中信號處理電路之作業的示意圖範例；
圖10A及10B各描繪用於解釋圖6中信號處理電路之作業的示意圖範例；
圖11A及11B各描繪用於解釋圖6中信號處理電路之作業的示意圖範例；
圖12A及12B各描繪用於解釋圖6中信號處理電路之作業的時序圖範例；
圖13A及13B各描繪依據一實施例之信號處理電路的組態；
圖14A及14B各描繪依據一實施例之信號處理電路的組態；
圖15A及15B各描繪依據一實施例之信號處理電路的組態；
圖16A及16B各描繪依據一實施例之信號處理電路的組態；
圖17A至17E各描繪信號處理電路中所包括之部分電路的組態範例；
圖18A至18C各描繪信號處理電路中所包括之部分電路的組態範例；
圖19描繪依據一實施例之移位暫存器電路的組態範例；
圖20描繪用於解釋圖19中移位暫存器電路之作業的時序圖範例；
圖21A至21E各描繪依據一實施例之顯示裝置的結構範例；
圖22A及22B各描繪依據一實施例之顯示裝置之像素的組態範例；
圖23A描繪依據一實施例之顯示裝置中像素的電路圖範例，及圖23B描繪像素的結構範例；
圖24A至24C各描繪依據一實施例之顯示裝置之像素的結構範例；
圖25A至25C各描繪用於解釋依據一實施例之顯示裝置之像素之作業的時序圖範例；
圖26A至26C各描繪依據一實施例之顯示裝置中像素的結構範例；
圖27A至27H各描繪體現本發明之技術觀念之裝置的模式範例；及
圖28A至28H各描繪體現本發明之技術觀念之裝置的模式範例。
101、102、201、202、203、204、205．．．電晶體
111、112、113、114、115、116、117、411_1、411_2、411_3、411_m、412_1、412_2、412_3、412_m、413、414、415、416、417、418、419、420．．．佈線
300、401_1、401_2、401_3、401_m、402．．．電路

Claims (8)

  1. 一種顯示裝置，包含：第一信號處理電路；第二信號處理電路；第三信號處理電路；第一閘極信號線；第二閘極信號線；第三閘極信號線；第一像素；第二像素；以及第三像素，其中每一該第一信號處理電路、該第二信號處理電路及該第三信號處理電路包含第一電晶體、第二電晶體、第三電晶體及電路，其中每一該第一像素、該第二像素及該第三像素包含第四電晶體及像素電極，其中該電路的第一輸出端子電性連接該第一電晶體的閘極和該第二電晶體的閘極，其中該電路的第二輸出端子電性連接該第三電晶體的閘極，其中該第一信號處理電路的該第一電晶體的第一端子電性連接該第二信號處理電路的該電路的第一輸入端子，其中該第二信號處理電路的該第一電晶體的第一端子電性連接該第三信號處理電路的該電路的第一輸入端子及 該第一信號處理電路的該電路的第二輸入端子，其中該第三信號處理電路的該第一電晶體的第一端子電性連接該第二信號處理電路的該電路的第二輸入端子，其中該第二電晶體的第一端子及該第三電晶體的第一端子彼此電性連接，其中該第一信號處理電路的該第二電晶體的該第一端子電性連接該第一閘極信號線，其中該第二信號處理電路的該第二電晶體的該第一端子電性連接該第二閘極信號線，其中該第三信號處理電路的該第二電晶體的該第一端子電性連接該第三閘極信號線，其中該第四電晶體的第一端子電性連接該像素電極，其中該第一像素的該第四電晶體的閘極電性連接該第一閘極信號線，其中該第二像素的該第四電晶體的閘極電性連接該第二閘極信號線，以及其中該第三像素的該第四電晶體的閘極電性連接該第三閘極信號線。
  2. 一種顯示裝置，包含：第一至第K信號處理電路，K為大於2的自然數；第一至第K閘極信號線；及第一至第K像素，其中每一該第一至該第K信號處理電路包含第一電晶體、第二電晶體、第三電晶體及電路， 其中每一該第一至該第K像素包含第四電晶體和像素電極，其中該電路的第一輸出端子電性連接該第一電晶體的閘極和該第二電晶體的閘極，其中該電路的第二輸出端子電性連接該第三電晶體的閘極，其中該第i信號處理電路的該第一電晶體的第一端子電性連接該第i+1信號處理電路的該電路的第一輸入端子，i為小於k之自然數，其中該第i+1信號處理電路的該第一電晶體的第一端子電性連接該第i信號處理電路的該電路的第二輸入端子，其中該第二電晶體的第一端子及該第三電晶體的第一端子彼此電性連接，其中該第j信號處理電路的該第二電晶體的該第一端子電性連接該第j閘極信號線，j為小於或等於k之自然數，其中該第四電晶體的第一端子電性連接該像素電極，並且其中該第j像素的該第四電晶體的閘極電性連接該第j閘極信號線。
  3. 如申請專利範圍第1或2項之顯示裝置，進一步包含保護電路，及其中該保護電路電性連接該第二閘極信號線。
  4. 如申請專利範圍第1或2項之顯示裝置，其中該電路包含第五電晶體、第六電晶體、第七電晶體及反向器電路，其中該電路之該第一輸出端子電性連接該反向器電路之輸入端子、該第五電晶體之第一端子、該第六電晶體之第一端子、及該第七電晶體之第一端子，其中該電路之該第二輸出端子電性連接該反向器電路之輸出端子及該第五電晶體之閘極，其中該電路之該第一輸入端子電性連接該第七電晶體之第二端子及該第七電晶體之閘極，及其中該電路之該第二輸入端子電性連接該第六電晶體之閘極。
  5. 如申請專利範圍第1或2項之顯示裝置，其中該第一電晶體之通道寬度小於該第二電晶體之通道寬度。
  6. 如申請專利範圍第1或2項之顯示裝置，其中該第一至第三電晶體具有相同導電類型。
  7. 如申請專利範圍第1或2項之顯示裝置，其中該顯示裝置係用於選自包括行動電腦、可攜式影像再生裝置、眼罩式顯示器、可攜式遊戲機、投影機、電視機、可攜式電視接收器、相機、電腦及行動電話之群組的電子裝置。
  8. 如申請專利範圍第1或2項之顯示裝置，其中該第一至第三電晶體之每一者包括做為通道形成 層之氧化物半導體層。
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