TWI484500B - 讀取及使用記憶體單元之方法 - Google Patents

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Description

讀取及使用記憶體單元之方法
讀取及使用記憶體單元之方法。
記憶體單元係積體電路之常見組成。一個別記憶體單元包括以兩個或更多個穩定記憶體狀態存在之一裝置。向該裝置「寫入」之動作包括將該裝置置於一所期望記憶體狀態中；且「讀取」該裝置之動作包括確定該裝置處於該等記憶體狀態中之哪一者中。
向該裝置之寫入可包括將一程式化電壓賦予該裝置，其中該程式化電壓係足以致使該裝置自一個記憶體狀態改變至另一記憶體狀態之一電壓。該裝置之讀取可包括受該裝置之記憶體狀態影響之一電參數之量測，諸如(例如)傳遞穿過該裝置之電流之量測。可期望在不更改該裝置之記憶體狀態之條件下實施該讀取，以使得該讀取操作不向該裝置「寫入」。
一種避免在一讀取操作期間對一記憶體裝置之記憶體狀態之不期望更改之方式係在比該程式化電壓小得多之一電壓下實施該讀取。然而，隨著記憶體裝置上之電壓之增加，該等裝置之記憶體狀態之間的差可變得更大，且因此更容易進行量測。因此，一記憶體裝置之讀取可包括準確且快速地讀取該裝置之一期望與避免在該讀取操作期間對該裝置之記憶體狀態之更改之一期望之間的一折衷。
將期望開發用於讀取記憶體裝置的使該等裝置能夠被快速且準確地讀取之新方法。
記憶體單元之程式化可包括提供足夠電壓(通常稱為一程式化電壓)至該等單元以使該等單元能夠自一個記憶體狀態轉變至另一記憶體狀態。某些記憶體單元在施加一程式化電壓之時間與該等單元自一個記憶體狀態轉變至另一記憶體狀態之時間之間具有一顯著滯後(三微秒或更多)。此滯後可係在該等記憶體狀態之間的轉變期間發生於該等記憶體單元中之原子及/或分子重排之結果。
自一個記憶體狀態至另一記憶體狀態之轉變中經歷顯著滯後之記憶體單元有時稱為相對於一寫入操作係「頻率相依」。術語「頻率相依」用來指示在該記憶體單元將自一個記憶體狀態切換至另一記憶體狀態之前將需要提供一程式化脈衝達一特定持續時間。例如，若一記憶體單元具有三微秒(3×10-6 秒)之一滯後，則在一寫入操作期間將需要提供一程式化脈衝達至少三微秒以將該記憶體單元自一個記憶體狀態切換至另一記憶體狀態。表達此之另一方式係該程式化脈衝將需要具有小於或等於3×10-6 秒之倒數(亦即，小於或等於3.3×105 /秒)之一頻率。
含有非歐姆組件(例如，憶阻器及二極體)之記憶體單元通常具有頻率相依寫入操作。在先前技術中該等寫入操作之頻率相依性可視為成問題的，此乃因此減慢該等寫入操作。然而，本發明之某些實施例利用該等寫入操作之頻率相依性來增強該等記憶體裝置之讀取操作。
圖1中顯示一實例性記憶體單元陣列之一部分作為一半導體構造10之部分。該構造包含支撐複數個記憶體單元14、16及18之一基板12。
該等記憶體單元包括記憶體單元結構20。雖然將該等記憶體單元結構顯示為係同質的，但在某些實施例中此等結構可係非同質的；且可(例如)包括兩個或更多個組成上不同之層之一堆疊。該等記憶體單元結構可包括經組態以具有可藉由將該等記憶體單元結構曝露至一經改變條件而互換(例如，藉由跨越該記憶體單元施加一電壓)之至少兩個穩定記憶體狀態的任一適合組合物或若干組合物之組合。
該等記憶體單元可包括具有頻率相依寫入操作之組態，且在某些實施例中可包括非歐姆裝置；諸如(例如)憶阻器及/或二極體。在其中該等記憶體單元對應於憶阻器之實例性實施例中，該等記憶體單元結構可包括氧化鈦。可將氧化鈦以兩個單獨相提供於該等記憶體單元結構內，其中該等相中之一者係相對富氧而另一者係相對缺氧。可將氧化鈦提供於一對鉑電極之間。作為另一實例，該等憶阻器可在一對氮化鈦電極之間包括結晶氧化鋯及結晶氧化鉿中之一者或兩者。若該等記憶體單元結構包含在一對電極之間包括氧化物之憶阻器，則此氧化物可稱為記憶體單元材料。
構造10包含複數條導電線22、24、26及28。線24、26及28正交於線22地延伸，且相對於圖1之剖面延伸進該頁面中及自該頁面中延伸出。線22、24、26及28可包括任一適合導電組合物或若干組合物之組合；且在某些實施例中可包括下列材料中之一者或多者：各種金屬(例如，鉑、鈦、鎢等)、含金屬化合物(例如，金屬矽化物、金屬氮化物等)及經導電摻雜半導體材料(例如，矽、鍺等)。雖然將該等線顯示為係同質的，但在某些實施例中該等線可係非同質的；且可(例如)包括兩個或更多個組成上不同之層之堆疊。上文關於實例性憶阻器所論述之電極可由毗鄰該記憶體結構之線構成，或可由該記憶體結構本身構成。
記憶體單元14、16及18中之每一者位於兩條正交線交叉之一交叉點處。該等交叉線可用於唯一地定址各個記憶體單元。例如，可將記憶體單元14唯一地定址為在沿線22及24兩者提供電輸入時所觸發的單元。在某些實施例中，向單元14之寫入將包括跨越該單元提供一程式化電壓。該程式化電壓將對應於線24與線22之間之一電壓差。可藉由沿線22提供此電壓差之部分並跨越線24提供另一部分而將該差遞送至該單元。例如，若欲將「q」毫伏之一寫入電壓提供至單元14(其中，「q」係任一適當數字)，則可沿線22提供該「q」毫伏之一部分(例如，q/2)而沿線24提供該「q」毫伏之一剩餘部分(例如，-q/2)，以使得跨越記憶體單元14之一總電壓差係「q」毫伏。若該等相交線中之每一者載送該電壓差之約一半，則該單元可稱作一半選擇記憶體裝置。利用半選擇裝置可係有利的，此乃因此可降低由任一線載送之電壓，且可因此降低在定址一特定單元時對相鄰單元之不期望的影響。
自一記憶體單元讀取資訊亦可包括跨越該單元施加一電壓差，且可以類似於上文關於將資訊寫入至記憶體單元所論述之情形的方式跨越相交線來載送此差。
基板12可包括任一適合組合物或若干組合物之組合。在某些實施例中，基板12可係一半導體基板，且舉例而言，可包括輕摻雜有本底p型摻雜劑之單晶矽、基本上由輕摻雜有本底p型摻雜劑之單晶矽組成，或由輕摻雜有本底p型摻雜劑之單晶矽組成。術語「半導電基板」及「半導體基板」意指包括半導電材料之任一構造，包含(但不限於)：體半導電材料，諸如一半導電晶圓(單獨地或在其上包括其他材料之總成中)；及半導電材料層(單獨地或在包括其他材料之總成中)。術語「基板」意指任一支撐結構，包含但不限於上文所闡述之半導電基板。雖然將該基板顯示為係同質的，但在某些實施例中該基板可係非同質的；且可(例如)包括與積體電路製造相關聯之各種結構及層。此等結構及層可包括正在製造之構造的任何適合電性質，且因此在各種實施例中可係導電的、電絕緣的或半導電的。
圖2顯示電流(I)對電壓(V)之一曲線圖，且圖解說明一實例性記憶體單元之操作。可將該曲線圖視為包括在原點處交叉之兩條相交線30及32。每一線對應於該記憶體單元之一不同記憶體狀態。電流及電壓之符號係如此使得線30與32之間的差在該曲線圖之左半部上係負的，而在該曲線圖之右半部上係正的。為簡化圖2之曲線圖的論述，將相對於一「絕對值」來論述數個性質；其中術語「絕對值」具有為一數字之數值而不管符號如何的經典數學含義。
在零電壓下(亦即，在圖2之曲線圖之原點處)，對應於線30及32之記憶體狀態無法彼此區分開。然而，隨著電壓之絕對值之增加，該等狀態變得可彼此辨別開。具體而言，在任一給定電壓下穿過該記憶體單元之電流之絕對值在該單元處於記憶體狀態30中時比該單元處於記憶體狀態32中時高。記憶體狀態30與32之間的電流差之絕對值隨著電壓之絕對值之增加而增加直至該電壓之絕對值達到對應於該寫入電壓(Vwrite 或-Vwrite )之一位準為止。在該寫入電壓下，記憶體狀態30及32彼此互換(如虛線31及33所表示)。
在所示實施例中，該記憶體單元之效能圍繞原點係對稱的。換言之，不管施加正電壓還是施加負電壓，流經該記憶體單元之電流之絕對值係相同的。由負電壓感應之電流相對於由正電壓感應之電流之間的唯一差異係電流之方向；此在該曲線圖中被圖解說明為該電流是正的還是負的之間的一差異。
由圖2之曲線圖表示之該記憶體單元之讀取對應於該記憶體單元是處於由線32表示之記憶體狀態中還是處於由線30表示之記憶體狀態中之一確定。此確定可包括施加一電壓至該記憶體單元，且然後確定流經該記憶體單元之電流是足夠高而對應於狀態30，還是替代地對應於狀態32。狀態30與32之間的差在具有一高絕對值之電壓下比在具有一低絕對值之電壓下更大，且相應地更容易偵測。因此，在具有一高絕對值之電壓下比在具有一低絕對值之電壓下，可以更高準確性來讀取該記憶體單元之狀態。然而，若在該讀取操作期間利用之電壓(Vread 或-Vread )變得太接近於該寫入電壓，則在該讀取操作期間該單元之狀態可受干擾，從而該單元可自一個狀態切換至另一狀態--此將破壞該讀取操作之準確性。因此，讀取記憶體單元之習用方法利用足夠低於Vwrite 之絕對值之Vread 之一絕對值以避免在該讀取操作期間無意地更改該記憶體單元之狀態。
在圖2中，將一對實例性Vread 電壓圖解說明為具有遠低於Vwrite 電壓之絕對值的絕對值。本發明之某些實施例(下文參照圖3至圖8所論述)利用頻率相依寫入操作之滯後時間以使一讀取操作之絕對電壓能夠接近或甚至超過一寫入操作之絕對電壓。
圖2之曲線圖顯示不管施加正電壓還是施加負電壓至一記憶體單元，該記憶體單元皆具有對稱效能。本文所闡述之實施例可與相對於正電壓及負電壓具有對稱效能之記憶體單元一起使用，或與相對於正電壓及負電壓具有非對稱效能之記憶體單元一起使用。圖3顯示針對相對於正電壓及負電壓具有非對稱效能之一實例性記憶體單元之操作之電流(I)對電壓(V)之一曲線圖。圖3之曲線圖包括在原點處交叉之兩條相交線34及36。每一線對應於該記憶體單元之一不同記憶體狀態。在零電壓下(亦即，在圖3之曲線圖之原點處)，該等記憶體狀態無法彼此區分開。隨著電壓之絕對值的增加，穿過該記憶體單元之電流的絕對值在該單元處於記憶體狀態36中時比該單元處於記憶體狀態34中時高。不管施加正電壓還是施加負電壓至該記憶體單元，記憶體狀態34與36之間之電流差的絕對值皆增加。然而，該兩個狀態之間的電流差在施加正電壓時比在施加負電壓時改變得更快。因此，在該讀取操作期間使用正電壓讀取該單元比使用負電壓更容易。因此，將實例性讀取電壓(Vread )顯示為一正電壓。雖然圖3中所表示之非對稱記憶體單元具有發生於狀態34與36之間之在正電壓下比在負電壓下大的差，但其他非對稱單元可具有發生在負電壓下比在正電壓下大的差。
圖3之非對稱記憶體單元與圖2之對稱記憶體單元類似之處在於一旦該電壓之絕對值達到對應於該寫入電壓(Vwrite 或-Vwrite )之一位準，則記憶體狀態34與36可彼此互換(如虛線35及37所表示)。
圖4以曲線圖圖解說明針對一寫入操作期間具有一滯後之一記憶體單元之電壓對時間的關係。施加至裝置之電壓係一初始電壓V1 ，其小於程式化電壓。在一時間T1 處，將該電壓增加至對應於該程式化電壓之一第二值V2 。保持該程式化電壓達一時間週期；且寫入操作不發生於時間T1 處，而發生於繼T1 之後之一時間T2 處。最初施加該程式化電壓時之時間T1 與完成該寫入操作時之時間T2 之間的延遲係該記憶體單元對該程式化電壓之回應之一滯後。此滯後可係(例如)在自一個記憶體狀態轉變至另一記憶體狀態中該記憶體單元中之原子及/或分子重排所需的時間所致。該程式化脈衝自T1 至T2 之持續時間將相依於各種因子而變化，該等因子可包含(例如)該記憶體單元中所利用之材料的類型、該程式化電壓及該記憶體單元中所利用之材料的量。該記憶體單元將不會自一個記憶體狀態改變至另一記憶體狀態，除非提供一足夠電壓脈衝達一足夠持續時間。由於可僅藉由取一持續時間之倒數來將該持續時間轉換為一頻率，因此可替代地將具有圖4中所示之程式化特性的記憶體單元闡述為具有一頻率相依寫入操作。
圖4之電壓V1 及V2 可係如所描繪之電壓之絕對值，且在該寫入操作期間利用之實際電壓可係負電壓或係正電壓。
圖5以曲線圖圖解說明針對圖4之記憶體單元在一讀取操作期間的電壓對時間之一關係，其中此讀取操作係疊加於上文參照圖4所闡述之寫入操作上(該寫入操作在圖5中以虛線顯示)。該讀取操作利用一電壓VR ，且在圖5之實施例中，此電壓大於在該寫入操作期間利用之程式化電壓V2 。在其他實施例中，讀取電壓VR 可等於該程式化電壓，或小於該程式化電壓。然而，利用一高讀取電壓可係有利的，以增強該記憶體單元之記憶體狀態之間的一差(如上文參照圖2所論述)。在該讀取操作期間，該記憶體單元之記憶體狀態之間的較大差可在該讀取操作期間導致更好的信雜比，此可增強該讀取操作之準確性及/或該讀取操作之速度。
讀取電壓VR 起始於時間T1 處且保持直至時間TR 。時間TR 與T1 之間的持續時間比該寫入操作所需要之持續時間(亦即，時間T2 與T1 之間的持續時間)小得多。例如，用於該讀取操作之持續時間可比該寫入操作所必需之持續時間短至少約一數量級(亦即，短至少約9/10)。用於該讀取操作之短電壓脈衝可使得能夠在高電壓下實施該讀取操作而不會無意地導致一寫入操作。具體而言，實施用於該讀取操作之電壓脈衝達太短之一持續時間而不能勝過該寫入操作之滯後，且因此儘管在該讀取操作期間利用高電壓，該記憶體單元亦不會自一個記憶體狀態改變至另一記憶體狀態。
圖5之該讀取操作之具體持續時間可針對特定應用進行修整。在一實例性應用中，一記憶體單元可包括一憶阻器，該憶阻器含有氧化鈦且具有需要至少約三微秒之一持續時間來完成自一個記憶體狀態至另一記憶體狀態之轉變之一寫入操作。在此應用中，該讀取操作可以具有小於或等於約0.3微秒之一持續時間(或換言之，具有至少約3.3×106 /秒之一頻率)之一脈衝來實施。在另一實例性應用中，該記憶體單元可包括一憶阻器，該憶阻器具有需要至少約一毫秒之一持續時間來完成自一個記憶體狀態至另一記憶體狀態之轉變之一寫入操作，且讀取操作可以具有小於或等於0.1毫秒之一持續時間之一脈衝來實施。在某些實施例中，一非歐姆裝置之讀取可滿足一雙極憶阻器類型RRAM裝置之效能規格(亦即，在±2.8 V下係約1×104 A/cm2 而在±2.0 V下係約100 A/cm2 之電流密度「J」)。
在某些實施例中，非歐姆選擇裝置(例如，二極體)可與記憶體單元之憶阻器電串聯連接(例如，圖1之記憶體單元結構20可由憶阻器構成，且二極體可作為個別記憶體單元之選擇裝置與記憶體單元14、16及18之憶阻器電串聯連接)，且讀取操作之持續時間可針對該等憶阻器與該等非歐姆選擇裝置之電串聯組合進行修整。圖7顯示類似於圖1之構造10但在導電線22與記憶體單元14、16及18之結構20之間具有非歐姆選擇裝置62、64及66(例如，二極體)之一構造60。若結構20對應於憶阻器且非歐姆選擇裝置係二極體，則結構20可在一對鉑電極之間包括一個或多個二極體，且該等非歐姆裝置可在一對電極之間包括一種或多種絕緣材料。在該憶阻器與該毗鄰非歐姆裝置之間可共享該等憶阻器之電極中之一者。
雖然圖7之構造在線22與記憶體單元結構20之間具有非歐姆選擇裝置，但在其他實施例中，替代或除選擇裝置提供於線22與該等記憶體單元結構之間以外，非歐姆選擇裝置可提供於線24、26及28與該等記憶體單元結構之間。此外，雖然將該等選擇裝置顯示為與線22分離之裝置，但在某些實施例中，該等選擇裝置可與該線共享導電材料。例如，該等選擇裝置可係在一對電極之間含有絕緣材料之二極體，且該等電極中之一者可包括為線22所共有之導電材料。
讀取操作脈衝與一記憶體單元之一寫入操作所需要之最小持續時間之相對長度可相依於用於該讀取及寫入操作之相對電壓而變化，且相依於該記憶體單元之組態而變化。雖然實例性實施例闡述比寫入操作所需要之最小持續時間小一數量級之讀取操作脈衝，但在其他實施例中，有可能利用較接近於該等寫入操作所需要之最小持續時間之讀取操作脈衝而無使該等讀取操作無意地干擾該記憶體單元之一初始狀態之風險。
圖6顯示針對圖2之記憶體單元之電流(I)對電壓(V)之一曲線圖，且圖解說明可使用比一寫入操作所需要之一最小持續時間短之讀取脈衝來實施之讀取操作。該記憶體單元包括對應於兩條相交線30及32之記憶體狀態。如上文關於圖2所論述，隨著傳遞穿過該記憶體單元之電壓之絕對值之增加，該等記憶體狀態變得更容易彼此區分。
電壓位準-Vwrite 及Vwrite 對應於其中記憶體狀態30與32可彼此互換之寫入電壓。
圖6圖解說明可在讀取該記憶體單元期間用來確定該記憶體單元是處於由線32表示之狀態中還是處於由線30表示之狀態中之眾多實例性讀取電壓(Vread1 、Vread2 、Vread3 、-Vread1 、-Vread2 及-Vread3 )。利用比一頻率相依記憶體裝置之一寫入操作所需要之最小持續時間脈衝短的一讀取脈衝之一優點係該讀取操作可以大於或等於該寫入操作之電壓之一電壓來實施。如圖6中所示，在較高電壓處，狀態30與32之間的差較大，且因此較容易偵測。某些實施例之一優點係該記憶體單元之讀取可以具有與在一寫入操作期間利用之電壓之一絕對值至少一樣大之一絕對值的一電壓來實施，此可使得夠以比在用於先前技術讀取操作之較低電壓下可能達成的更高之準確性且可能地更大之速度來讀取該記憶體單元之狀態。
雖然在某些實施例中利用具有絕對值滿足或超過在一寫入操作期間利用之電壓之絕對值的電壓的讀取操作可係有利的，但在其他實施例中，可期望利用具有絕對值小於在一寫入操作期間利用之電壓之絕對值的電壓的讀取操作。。在此等其他實施例中，利用具有比一頻率相依記憶體裝置之寫入操作所需要之最小持續時間短的一持續時間之一讀取脈衝仍可存在優點。例如，該讀取脈衝之短持續時間可不像一較長持續時間讀取脈衝那樣可能造成對一記憶體狀態之擾動；及/或可導致一讀取操作之較高頻率(亦即，較高速度)。
圖2、3及6之電流對電壓曲線係某些實例性裝置之實例性曲線。本文中所闡述之各種實施例可與特徵在於與所顯示之彼等曲線不同之電流對電壓曲線之眾多不同裝置一起使用。例如，圖8顯示針對除圖2、3及6之曲線所闡述之裝置外或替代該等裝置而利用之一非歐姆裝置之電流對電壓的一曲線70。圖8之曲線70對應於該裝置之一個記憶體狀態，且熟習此項技術者將認識到可存在對應於該裝置之一不同記憶體狀態之另一曲線。
本文中所論述之各種實施例可應用於利用記憶體裝置之任一電子系統；其中實例性電子系統包含電腦、汽車、飛機、鐘錶、蜂巢式電話等。
10．．．構造
12．．．基板
14．．．記憶體單元
16．．．記憶體單元
18．．．記憶體單元
20．．．記憶體單元結構
22．．．導電線
24．．．導電線
26．．．導電線
28．．．導電線
30．．．線
31．．．虛線
32．．．線
33．．．虛線
60．．．構造
62．．．非歐姆選擇裝置
64．．．非歐姆選擇裝置
66．．．非歐姆選擇裝置
70．．．曲線
I．．．電流
V．．．電壓
Vread1 ．．．電壓
Vread2 ．．．電壓
Vread3 ．．．電壓
-Vread1 ．．．電壓
-Vread2 ．．．電壓
-Vread3 ．．．電壓
Vwrite ．．．電壓
-Vwrite ．．．電壓
圖1係一半導體構造之一區域之一圖解剖面圖，其圖解說明一記憶體陣列之一部分。
圖2係一實例性記憶體單元之電流對電壓關係之一圖形圖解說明。
圖3係另一實例性記憶體單元之電流對電壓關係之一圖形圖解說明。
圖4係一實例性記憶體單元之電壓對時間關係之一圖形圖解說明，且圖解說明發生於一寫入操作期間之一滯後。
圖5係圖4之實例性記憶體單元之電壓對時間關係之一圖形圖解說明，且圖解說明以比寫入操作之滯後短得多之一持續時間實施之一讀取操作。
圖6係一實例性記憶體單元之電流對電壓關係之一圖形圖解說明，且圖解說明將與在各種電壓下實施之讀取操作相一致之記憶體狀態之間的電流差。
圖7係一半導體構造之一區域之一圖解剖面圖，其圖解說明另一實例性記憶體陣列之一部分。
圖8係一實例性非歐姆裝置之電流對電壓關係之一圖形圖解說明。
30．．．線
31．．．虛線
32．．．線
33．．．虛線
Vread1 ．．．電壓
Vread2 ．．．電壓
Vread3 ．．．電壓
-Vread1 ．．．電壓
-Vread2 ．．．電壓
-Vread3 ．．．電壓
Vwrite ．．．電壓
-Vwrite ．．．電壓

Claims (25)

  1. 一種讀取一記憶體單元之方法，其包括：提供具有一頻率相依寫入操作之一記憶體單元；及以具有比該寫入操作之一最大頻率快至少一數量級之一頻率之一單一脈衝讀取該記憶體單元且具有小於該寫入電壓之一絕對值之一絕對值的電壓。
  2. 如請求項1之方法，其中該記憶體單元包括一非歐姆裝置。
  3. 如請求項1之方法，其中該記憶體單元包括與一憶阻器電串聯之一非歐姆裝置。
  4. 如請求項1之方法，其中該記憶體單元包括一憶阻器。
  5. 如請求項4之方法，其中該憶阻器包括氧化鈦。
  6. 如請求項4之方法，其中該憶阻器包括氧化鉿及氧化鋯中之一者或兩者。
  7. 如請求項1之方法，其中：該寫入操作包括該記憶體單元自一個記憶體狀態至另一記憶體狀態之一改變，且在施加一寫入電壓至該記憶體單元時發生。
  8. 如請求項7之方法，其中向在該記憶體單元處交叉之兩條正交線提供該讀取之該電壓，其中該等線中之每一者載送用於該讀取之該電壓之一部分。
  9. 如請求項1之方法，其中向在該記憶體單元處交叉之兩條正交線提供該讀取之該電壓，其中該等線中之每一者載送用於該讀取之該電壓之一部分。
  10. 一種讀取一記憶體單元之方法，其包括：提供具有一寫入操作之一記憶體單元，該寫入操作在一寫入電壓下發生，且包括施加該寫入電壓之一時間與完成該寫入操作之一時間之間之一滯後；及以比該滯後快至少一數量級且在具有小於該寫入電壓之一絕對值之一絕對值的讀取電壓下發生的一單一脈衝來讀取該記憶體單元。
  11. 如請求項10之方法，其中該記憶體單元包括一非歐姆裝置。
  12. 如請求項10之方法，其中該記憶體單元包括與一憶阻器電串聯之一非歐姆裝置。
  13. 如請求項10之方法，其中該記憶體單元包括一憶阻器。
  14. 如請求項10之方法，其中該記憶體單元係一相同記憶體單元陣列之部分；且其中向在該記憶體單元處交叉之兩條正交線提供該讀取電壓，其中該等線中之每一者載送該讀取電壓之一部分。
  15. 如請求項14之方法，其中向在該記憶體單元處交叉之相同兩條正交線提供該寫入電壓，其中該等線中之每一者載送該寫入電壓之一部分。
  16. 一種讀取一含憶阻器記憶體單元之方法，其包括：將該含憶阻器記憶體單元提供為具有僅在施加一足夠絕對值電壓達一足夠持續時間脈衝之情況下發生之一寫入操作；及以比該寫入操作之該足夠持續時間短至少一數量級之 一脈衝及具有小於該寫入電壓之該足夠絕對值之一絕對值的電壓讀取該記憶體單元。
  17. 如請求項16之方法，其中該記憶體單元包括與一二極體電串聯之該憶阻器，且其中該讀取包括將一電壓傳遞穿過該二極體及憶阻器。
  18. 如請求項16之方法，其中該憶阻器包括氧化鈦。
  19. 如請求項16之方法，其中該憶阻器包括氧化鉿及氧化鋯中之一者或兩者。
  20. 一種使用一含憶阻器記憶體單元之方法，其包括：以一第一脈衝向該記憶體單元寫入，以將該記憶體單元自一個記憶體狀態改變至另一記憶體狀態，該記憶體單元僅在提供該第一脈衝達至少一第一持續時間且該第一脈衝處於一第一電壓之情況下，在該等記憶體狀態之間改變；及使用一第二電壓讀取該記憶體單元以斷定該記憶體單元處於該等記憶體狀態中之哪一者中；以具有小於該第一持續時間至少一數量級之一第二持續時間之一第二脈衝來實施該讀取，且該第二電壓具有小於該第一電壓之一絕對值之一絕對值。
  21. 如請求項20之方法，其中該記憶體單元包括與一二極體電串聯之一憶阻器，且其中該讀取包括將一電壓傳遞穿過該二極體及憶阻器。
  22. 一種使用一記憶體單元之方法，其包括：以一第一脈衝向該記憶體單元寫入，以將該記憶體單 元自一個記憶體狀態改變至另一記憶體狀態，提供該第一脈衝達一第一持續時間，且其處於具有一第一絕對值之一第一電壓；讀取該記憶體單元以斷定該記憶體單元處於該等記憶體狀態中之哪一者中；以具有小於該第一持續時間至少一數量級之一第二持續時間之一第二脈衝來實施該讀取；該讀取不將該記憶體單元自一個記憶體狀態改變至另一記憶體狀態；以具有小於該第一電壓之該第一絕對值之一第二絕對值之一第二電壓來實施該讀取。
  23. 如請求項22之方法，其中該記憶體單元包括一非歐姆裝置。
  24. 如請求項22之方法，其中該記憶體單元包括與一憶阻器電串聯之一非歐姆裝置。
  25. 如請求項22之方法，其中該記憶體單元包括一憶阻器。
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