JP5262402B2

JP5262402B2 - 記憶装置及びデータ保持方法

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Publication number: JP5262402B2
Application number: JP2008200518A
Authority: JP
Inventors: 正樹青木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-08-04
Filing date: 2008-08-04
Publication date: 2013-08-14
Anticipated expiration: 2028-08-04
Also published as: JP2010040090A

Description

本開示は、不揮発性半導体記憶装置及びデータ保持方法に関する。

高速動作可能な不揮発性半導体記憶装置としてResistance Random Access Memory（抵
抗性ランダムアクセスメモリ、ＲｅＲＡＭ）がある。ＲｅＲＡＭは、外部から印加される電圧に応じて抵抗状態が変化する抵抗素子を有するメモリセルを備えている。抵抗素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料膜と、抵抗記憶材料膜の上下に設けられた一対の電極を有する。ＲｅＲＡＭは、抵抗素子の抵抗状態の変化を利用して、メモリセルへのデータの書き込みを行っている。
特表２００５−５１８６６５号公報

ＲｅＲＡＭは、抵抗素子の抵抗状態の変化を利用して、メモリセルへのデータの書き込みを行うが、抵抗素子に電圧を印加していないにもかかわらず、抵抗素子の抵抗状態が自発的に変化する場合がある。抵抗素子の抵抗状態が自発的に変化すると、ＲｅＲＡＭが備えるメモリセルに書き込まれているデータが消失する場合がある。

本開示は、メモリセルに書き込まれているデータの消失を抑制する技術を提供することを目的とする。

前記課題を解決するために、以下の手段を採用した。すなわち、本開示の記憶装置は、抵抗状態が高抵抗と低抵抗との間で可逆的に変化する抵抗素子を含むメモリセルと、メモリセルへのデータの書き込み及び読み出しを行う入出力部と、メモリセルへのデータの書き込みが行われてからの経過時間を計測する計測部と、計測部からの指示信号に応じてメモリセルに書き込まれているデータを読み出し、メモリセルに対して読み出したデータと同一のデータの書き込みを入出力部に指示する再書き込み制御部と、を備える。

本開示の記憶装置によれば、計測部によってメモリセルへのデータの書き込みが行われてからの経過時間が計測される。再書き込み制御部は、計測部からの指示信号に応じてメモリセルに書き込まれているデータを読み出し、メモリセルに対して読み出したデータと同一のデータを書き込む。メモリセルに対して読み出したデータと同一のデータを書き込むことで、メモリセルに書き込まれているデータが保持される期間が伸びるため、メモリセルに書き込まれているデータの消失を抑制することが可能となる。

本開示によれば、メモリセルに書き込まれているデータの消失を抑制することができる。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ保持方法について説明する。以下の実施形態の構成は例示であり、開示の装置及び方法は実施形態の構成に限定されない。

図１から図１７を参照して、本実施形態に係る不揮発性半導体記憶装置１及び不揮発性半導体記憶装置１のデータ保持方法について説明する。

図１は、本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセル２の断面図である。メモリセル２は、ビット線（ＢＬ）３とワード線（ＷＬ）４とが交差する位置に設けられている。ビット線３は、コンタクトプラグ５を介して抵抗素子６の上端と接続されている。抵抗素子６は、上部電極７、遷移金属酸化物８及び下部電極９を有している。遷移金属酸化物８は、上部電極７と下部電極９との間に設けられる。

抵抗素子６の下端は、コンタクトプラグ１０、メタル配線１１及びコンタクトプラグ１２を介して、シリコン（Ｓｉ）基板１３に形成されているトランジスタ１４が有するドレイン拡散領域１５に接続されている。また、シリコン基板１３には、素子分離領域１６がドレイン拡散領域１５と隣接して形成されている。トランジスタ１４は、ドレイン拡散領域１５を有するとともに、ワード線４として機能するゲート電極、ソース拡散領域１７及びサイドウォール１８を有する。ソース拡散領域１７には、コンタクトプラグ１９を介してＧＮＤ線２０が接続されている。

また、シリコン基板１３上には層間絶縁膜２１が形成されている。そして、層間絶縁膜２１上には層間絶縁膜２２が形成されている。さらに、層間絶縁膜２２上には層間絶縁膜２３が形成されている。ビット線３は層間絶縁膜２３上に形成されている。図１では図示していないが、ＧＮＤ線２０の一端は、接地されている。図１に示すように、ＧＮＤ線２０は、隣接するメモリセル２で共用されている。尚、ＧＮＤ線２０が、隣接する二つのメモリセル２で共用されることは本発明に必須の形態ではない。

図２は、本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセルアレイ３０の平面図である。図３は、本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセルアレイ３０の等価回路図であり、図２に平面的に示したメモリセルアレイ３０に対応する回路を等価的に示したものである。

メモリセルアレイ３０は、メモリセル２を格子状に並べたものである。図２又は図３に示すように、メモリセルアレイ３０は、複数のビット線３が並行して配置され、複数のワード線４が並行に配置されており、ビット線３とワード線４とが交わるように配置されている。図２に示すように、ＧＮＤ線２０の一端は接地されている。また、図３では図示していないが、図３に示すＧＮＤ線２０の一端は接地されている。図２及び図３に示すように、ビット線３、ワード線４及びＧＮＤ線２０は、複数のメモリセル２で共用されている。

次に、図４から図９を参照して、本実施形態に係るメモリセル２の製造方法について説明する。本実施形態に係るメモリセル２の製造方法においては、まず、シリコン基板１３にトランジスタ１４及び素子分離領域１６を形成する。そして、シリコン基板１３上に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば、シリコン酸化膜である。層間絶縁膜２１の形成は、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相成長）法又は
スピンオングラス法を用いる。層間絶縁膜２１の形成後、Chemical Mechanical Polishing（ＣＭＰ、化学機械研磨）により層間絶縁膜２１を平坦化してもよい。図４は、層間絶
縁膜２１を平坦化した場合のシリコン基板１３の断面図である。

次に、抵抗素子６とドレイン拡散領域１５とを接続するためのコンタクトプラグ１２を層間絶縁膜２１に形成する。そして、ソース拡散領域１７とＧＮＤ線２０とを接続するためのコンタクトプラグ１９を層間絶縁膜２１に形成する。この場合、例えば、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２１にコンタクトホールを開口する。そ
して、タングステン（Ｗ）を堆積した後、ＣＭＰによりタングステンを研磨することでコンタクトプラグ１２及び１９を形成してもよい。また、銅（Ｃｕ）を堆積した後、ＣＭＰにより銅を研磨することでコンタクトプラグ１２及び１９を形成してもよい。図５は、層間絶縁膜２１にコンタクトプラグ１２及び１９を形成した場合のシリコン基板１３の断面図である。

次に、コンタクトプラグ１２及び１９が形成された層間絶縁膜２１上にアルミニウム（Ａｌ）をスパッタ法により堆積し、フォトリソグラフィ及びドライエッチングにより、配線パターンを形成する。この場合、抵抗素子６とドレイン拡散領域１５とを接続するためのメタル配線１１の配線パターンを形成するとともに、ＧＮＤ線２０の配線パターンを形成する。図６は、配線パターンを形成した場合のシリコン基板１３の断面図である。

そして、メタル配線１１上、ＧＮＤ線２０上及び層間絶縁膜２１上に層間絶縁膜２２を形成する。層間絶縁膜２２は、例えば、シリコン酸化膜である。層間絶縁膜２２の形成は、例えば、ＣＶＤ法又はスピンオングラス法を用いる。層間絶縁膜２２の形成後、ＣＭＰにより層間絶縁膜２２を平坦化してもよい。

次に、抵抗素子６とドレイン拡散領域１５とを接続するためのコンタクトプラグ１０を層間絶縁膜２２に形成する。この場合、例えば、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２２にコンタクトホールを開口する。そして、タングステンを堆積させた後、ＣＭＰによりタングステンを研磨することでコンタクトプラグ１０を形成してもよい。また、銅を堆積させた後、ＣＭＰにより銅を研磨することでコンタクトプラグ１０を形成してもよい。図７は、層間絶縁膜２２にコンタクトプラグ１０を形成した場合のシリコン基板１３の断面図である。

そして、コンタクトプラグ１０が形成された層間絶縁膜２２上に、下部電極９を形成するための金属膜（下部電極金属膜）をスパッタ法により堆積する。下部電極金属膜は、例えば、ＰｔやＴｉＮ等である。次に、下部電極金属膜上に遷移金属酸化膜をスパッタ法により堆積する。遷移金属酸化膜は、例えば、ＮｉＯ、ＴｉＯ₂、ＹＯ_X、ＣｅＯ_X、ＭｇＯ_X、ＺｎＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＷＯ_X、ＮｂＯ_X、ＴａＯ_X、ＣｒＯ_X、ＭｎＯ_X、ＡｌＯ_X
、ＶＯ_X、ＳｉＯ_X等である。そして、遷移金属酸化膜上に、上部電極７を形成するための金属膜（上部電極金属膜）をスパッタ法により堆積する。上部電極金属膜は、例えは、ＰｔやＴｉＮ等である。

次に、フォトリソグラフィ及びドライエッチングにより、上部電極金属膜、遷移金属酸化膜及び下部電極金属膜をパターニングする。図８は、上部電極金属膜、遷移金属酸化膜及び下部電極金属膜をパターニングした状態の断面図である。図８に示すように、上部電極金属膜、遷移金属酸化膜及び下部電極金属膜からなる積層膜がパターニングされることにより、上部電極７、遷移金属酸化物８及び下部電極９を有する抵抗素子６が形成される。

そして、抵抗素子６上及び層間絶縁膜２２上に、層間絶縁膜２３を形成する。層間絶縁膜２３は、例えば、シリコン酸化膜である。層間絶縁膜２３の形成は、例えば、ＣＶＤ法又はスピンオングラス法を用いる。層間絶縁膜２３の形成後、ＣＭＰにより層間絶縁膜２３を平坦化してもよい。

次に、抵抗素子６の上部電極７とビット線３とを接続するためのコンタクトプラグ５を層間絶縁膜２３に形成する。この場合、例えば、フォトリソグラフィ及びドライエッチングにより層間絶縁膜２３にコンタクトホールを開口する。そして、タングステンを堆積させた後、ＣＭＰによりタングステンを研磨することでコンタクトプラグ５を形成してもよ
い。また、銅を堆積させた後、ＣＭＰにより銅を研磨することでコンタクトプラグ５を形成してもよい。図９は、層間絶縁膜２３にコンタクトプラグ５を形成した状態の断面図である。

そして、コンタクトプラグ５が形成された層間絶縁膜２３上に例えばアルミニウム（Ａｌ）をスパッタ法により堆積し、フォトリソグラフィ及びドライエッチングにより、ビット線３の配線パターンを形成する。コンタクトプラグ５が形成された層間絶縁膜２３上にビット線３を形成することにより、図１に示すように、ビット線３とワード線４とが交差する位置にメモリセル２が設けられる。

ここで、図１０及び図１１を参照して、抵抗素子６の電流電圧（ＩＶ）特性について説明する。図１０は、高抵抗状態である抵抗素子６に所定の電圧を印加した場合のＩＶ特性を示した図である。図１１は、低抵抗状態である抵抗素子６に所定の電圧を印加した場合のＩＶ特性を示した図である。図１０及び図１１の縦軸は、抵抗素子６に流れる電流（Ａ）を示しており、図１０及び図１１の横軸は、抵抗素子６に印加する電圧（Ｖ）を示している。

図１０について説明する。図１０は、抵抗素子６に印加する電圧を０Ｖから２．５Ｖまで上昇させた後、０Ｖまで下降させた場合における抵抗素子６に流れる電流の変化を示している。

図１０に示すように、抵抗素子６に印加する電圧を大きくしていくと、２．０Ｖの手前で電流が急に流れ出す。すなわち、高抵抗状態である抵抗素子６に電圧を徐々に印加していくと、印加する電圧が所定の電圧閾値Ｖ１を超えた所で抵抗素子６の抵抗が急激に減少する。この場合、抵抗素子６に電流が流れすぎることによる抵抗素子６の破壊を防ぐため、電流制限を行う必要がある。この測定では、測定器で電流コンプライアンスを設けて、電流制限を行っている。

このように、抵抗素子６の抵抗状態が、高抵抗状態から低抵抗状態に遷移する動作をＳＥＴ動作という。また、抵抗素子６にＳＥＴ動作を行わせるための電圧をＳＥＴ電圧という。なお、所定の電圧閾値Ｖ１は、抵抗素子６の材料によって変動する値である。

図１１について説明する。図１１は、抵抗素子６に印加する電圧を０Ｖから１．０Ｖまで上昇させた後、０Ｖまで下降させた場合における抵抗素子６に流れる電流の変化を示している。ここでは、測定器による電流制限なしに測定を行っている。

図１１に示すように、抵抗素子６に印加する電圧を大きくしていくと、１．０Ｖの手前で電流が減少する。すなわち、低抵抗状態である抵抗素子６に電圧を徐々に印加していくと、印加する電圧が所定の電圧閾値Ｖ２を超えた所で抵抗素子６の抵抗が急激に増加する。

このように、抵抗素子６の抵抗状態が、低抵抗状態から高抵抗状態に遷移する動作をＲＥＳＥＴ動作という。また、抵抗素子６にＲＥＳＥＴ動作を行わせるための電圧をＲＥＳＥＴ電圧という。なお、所定の電圧閾値Ｖ２は、抵抗素子６の材料によって変動する値である。

本実施形態では、抵抗素子６が高抵抗状態である場合をデータ“０”と定義し、抵抗素子６が低抵抗状態である場合をデータ“１”と定義する。このように定義することにより、高抵抗状態の抵抗素子６を有するメモリセル２は、データ“０”が書き込まれているメモリセル２となり、低抵抗状態の抵抗素子６を有するメモリセル２は、データ“１”が書
き込まれているメモリセル２となる。また、これとは逆に、抵抗素子６が高抵抗状態である場合をデータ“１”と定義し、抵抗素子６が低抵抗状態である場合をデータ“０”と定義してもよい。

抵抗素子６を低抵抗状態にする（メモリセル２にデータ“１”を書き込む）には、ＳＥＴ電圧より高い電圧パルスを抵抗素子６に印加する。具体的には、選択対象の抵抗素子６を有するメモリセル２のワード線４の電位を上げてトランジスタ１４をオンする。次に、選択対象の抵抗素子６を有するメモリセル２のビット線３にＳＥＴ電圧より高い電圧パルスを印加する。例えば、ＳＥＴ電圧が１．８Ｖの場合、２．５Ｖの電圧パルスを抵抗素子６に印加することで、抵抗素子６を低抵抗状態にすることが可能である。

抵抗素子６が高抵抗状態である場合、ＳＥＴ電圧より高い電圧パルスを抵抗素子６に印加することで、抵抗素子６はＳＥＴ動作して低抵抗状態になる。したがって、メモリセル２にはデータ“１”が書き込まれることになる。

一方、抵抗素子６が低抵抗状態である場合、ＳＥＴ電圧より高い電圧パルスを抵抗素子６に印加することで、抵抗素子６は、一旦、ＲＥＳＥＴ動作して高抵抗状態になる。ＳＥＴ電圧より高い電圧パルスが抵抗素子６に印加されているので、抵抗素子６は、更にＳＥＴ動作して低抵抗状態になる。したがって、メモリセル２にはデータ“１”が書き込まれることになる。

このように、ＳＥＴ電圧より高い電圧パルスを抵抗素子６に印加すれば、抵抗素子６が高抵抗状態又は低抵抗状態のいずれの状態であっても、抵抗素子６を低抵抗状態にすることが可能である。

抵抗素子６を高抵抗状態にする（メモリセル２にデータ“０”を書き込む）には、ＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い電圧パルスを抵抗素子６に印加する。具体的には、選択対象の抵抗素子６を有するメモリセル２のワード線４の電位を上げてトランジスタ１４をオンする。次に、選択対象の抵抗素子６を有するメモリセル２のビット線３にＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い高い電圧パルスを印加する。例えば、ＲＥＳＥＴ電圧が０．８Ｖ、ＳＥＴ電圧が１．８Ｖの場合、１．５Ｖの電圧パルスを抵抗素子６に印加することで、抵抗素子６を高抵抗状態にすることが可能である。

抵抗素子６が低抵抗状態である場合、ＲＥＳＥＴ電圧より高い電圧パルスを抵抗素子６に印加することで、抵抗素子６はＲＥＳＥＴ動作して高抵抗状態になる。したがって、メモリセル２にはデータ“０”が書き込まれることになる。

一方、抵抗素子６が高抵抗状態である場合、ＳＥＴ電圧よりも低い電圧パルスを抵抗素子６に印加しても、ＳＥＴ動作しないので抵抗素子６は高抵抗状態のままである。したがって、メモリセル２にはデータ“０”が書き込まれている状態が保持される。

このように、ＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い電圧パルスを抵抗素子６に印加すれば、抵抗素子６を高抵抗状態にすること又は抵抗素子６を高抵抗状態に保持することが可能である。

なお、抵抗素子６に電流が流れすぎることによる抵抗素子６の破壊を抑制するため、トランジスタ１４のオン抵抗を上げるようにしてもよい。また、メモリセル２からのデータの読み出しは、ＲＥＳＥＴ電圧より低い電圧パルスを抵抗素子６に印加することにより行われる。抵抗素子６に流れる電流の大きさから抵抗素子６が低抵抗状態又は高抵抗状態にあるかを判定することにより、メモリセル２からのデータの読み出しが行われる。

次に、抵抗素子６のデータ保持特性について説明する。図１２は、抵抗素子６の抵抗状態の変化を示した図である。ここでは、装置内温度が約１５０℃に保持された熱処理装置内に高抵抗状態及び低抵抗状態の抵抗素子６を複数設置して、抵抗素子６の抵抗を測定している。

図１２の縦軸は、抵抗素子６の抵抗（Ω）を示しており、図１２の横軸は、経過時間（Ｈ）を示している。また、抵抗が１０⁶Ω付近である抵抗素子６を高抵抗状態の抵抗素子
６とし、抵抗が１０³Ω付近である抵抗素子６を低抵抗状態の抵抗素子６とする。図１２
に示すように、時間経過により抵抗素子６の抵抗状態が自発的に変化する場合がある。このように、抵抗素子６の抵抗状態が自発的に変化すると、書き込んでいたデータが消失することになる。

図１３は、高抵抗状態から低抵抗状態に変化した抵抗素子６に対してＲＥＳＥＴ動作を行わせた場合の抵抗素子６の抵抗状態を示した図である。図１３に示すように、高抵抗状態から低抵抗状態に変化した抵抗素子６に対してＲＥＳＥＴ動作を行わせることにより、抵抗素子６の抵抗状態を再び高抵抗状態に遷移させることが可能であることが分かった。

すなわち、高抵抗状態の抵抗素子６の抵抗状態の変化は、素子の破壊による非可逆的変化ではなく、可逆的変化である。

したがって、高抵抗状態から低抵抗状態に自発的に変化した抵抗素子６であっても、ＲＥＳＥＴ動作を行わせることで、再び高抵抗状態に戻すことが可能である。

この特性を利用し、一定時間が経過した抵抗素子６に対して、保存されていたデータを再度書き込む動作を行うことにより、自発的にデータが書き換わるというエラーを抑制することができる。例えば、データを書き込んでからの経過時間を測定し、自発的な抵抗状態変化が生じる前に、書き込まれているデータを読み出し、再度同じデータを書き込む動作を行うことにより、データが書き換わるというエラーを抑制する。

次に、本実施形態に係る不揮発性半導体記憶装置１の概要を説明する。図１４は、本実施形態に係る不揮発性半導体記憶装置１の構成図である。本実施形態に係る不揮発性半導体記憶装置１は、単体メモリとして機能するＲｅＲＡＭ回路であってもよい。不揮発性半導体記憶装置１は、メモリセルアレイ３０、ＩＯ制御回路４０、行デコーダ４１、列デコーダ４２、入出力インターフェース回路４３、再書き込み制御回路４４、タイマー回路４５及び電源制御回路４６を備える。

入出力インターフェース回路４３は、アドレス線５０に入力されるアドレス信号、データ線５１に入力されるデータ信号及び制御信号線５３に入力される制御信号に基づいて、行デコーダ４１、列デコーダ４２及びＩＯ制御回路４０を制御する。入出力インターフェース回路４３は、メモリセルアレイ３０から読み出したデータをデータ線５２に出力する。

行デコーダ４１には、アドレス線５０に入力されたアドレス信号が入出力インターフェース回路４３を介して入力される。行デコーダ４１は、アドレス線５０に入力されたアドレス信号に対応するメモリセルアレイ３０のワード線４を選択する。

列デコーダ４２には、アドレス線５０に入力されたアドレス信号が入出力インターフェース回路４３を介して入力される。列デコーダ４２は、アドレス線５０に入力されたアドレス信号に対応するメモリセルアレイ３０のビット線３を選択する。

ＩＯ制御回路４０は、メモリセルアレイ３０へのデータの書き込み及び読み出しを行う。ＩＯ制御回路４０は、入出力インターフェース回路４３を介して入力されたデータを、行デコーダ４１及び列デコーダ４２により選択されたメモリセル２に書き込む。また、ＩＯ制御回路４０は、行デコーダ４１及び列デコーダ４２により選択されたメモリセル２からデータを読み出し、読み出したデータを入出力インターフェース回路４３に出力する。

再書き込み制御回路４４は、再書き込み処理プログラムを内部メモリに保持しており、再書き込み処理プログラムに従い、メモリセルアレイ３０に書き込まれている全データを順番に読み出し、メモリセルアレイ３０にデータの再書き込みを行う。具体的には、再書き込み制御回路４４は、入出力インターフェース回路４３を制御することにより再書き込み処理を行う。本実施形態では、メモリセルアレイ３０に書き込まれている全データを順番に読み出し、メモリセルアレイ３０にデータの再書き込みを行うことを再書き込み処理という。

ここで、再書き込み処理について説明する。再書き込み制御回路４４は、メモリセルアレイ３０に書き込まれている全データを読み出すが、メモリセルアレイ３０へのデータの再書き込みについては以下の方法により行う。

（１）データの再書き込みにおける第１の方法について説明する。再書き込み制御回路４４は、メモリセルアレイ３０に書き込まれている元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。すなわち、再書き込み制御回路４４は、メモリセルアレイ３０が有する各メモリセル２に対して、元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。

メモリセル２に元データとしてデータ“０”が書き込まれている場合、一旦、データ“１”をメモリセル２に書き込んだ後に、データ“０”をメモリセル２に書き込む。具体的には、高抵抗状態の抵抗素子６に対して、ＳＥＴ電圧より高い電圧パルスを印加し、その後に、ＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い電圧パルスを印加する。

メモリセル２に元データとしてデータ“１”が書き込まれている場合、一旦、データ“０”をメモリセル２に書き込んだ後に、データ“１”をメモリセル２に書き込む。具体的には、低抵抗状態の抵抗素子６に対して、ＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い電圧パルスを印加し、その後に、ＳＥＴ電圧より高い電圧パルスを印加する。

（２）データの再書き込みにおける第２の方法について説明する。再書き込み制御回路４４は、メモリセルアレイ３０の記憶領域の一部分に対して、書き込まれている元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。そして、再書き込み制御回路４４は、メモリセルアレイ３０の記憶領域の他の部分に対して、書き込まれている元データと同一のデータを書き込む。

すなわち、再書き込み制御回路４４は、メモリセルアレイ３０が有する一部のメモリセル２に対して、元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。そして、再書き込み制御回路４４は、メモリセルアレイ３０が有する他のメモリセル２に対して、書き込まれている元データと同一のデータを書き込む。

メモリセル２に元データとしてデータ“１”が書き込まれている場合、データ“１”をメモリセル２に書き込む。具体的には、低抵抗状態の抵抗素子６に対して、ＳＥＴ電圧より高い電圧パルスを印加する。低抵抗状態の抵抗素子６に対しては、ＳＥＴ電圧より高い電圧パルスを印加することで、ＲＥＳＥＴ動作及びＳＥＴ動作が一度の電圧パルスの印加により行われる。そのため、データの再書き込みにおける第２の方法によれば、データの再書き込みにおける第１の方法よりも高速にデータの再書き込みを行うことが可能となる。

（３）データの再書き込みにおける第３の方法について説明する。再書き込み制御回路４４は、メモリセルアレイ３０の記憶領域の一部分に対して、書き込まれている元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。再書き込み制御回路４４は、メモリセルアレイ３０の記憶領域の他の部分に対して、データの再書き込みを行わない。

すなわち、再書き込み制御回路４４は、メモリセルアレイ３０が有する一部のメモリセル２に対して、元データと反対のデータを書き込み、その後に元データと同一のデータを書き込む。再書き込み制御回路４４は、メモリセルアレイ３０が有する他のメモリセル２に対して、データの再書き込みを行わない。

元データとしてデータ“０”が書き込まれているメモリセル２に対して、一旦、データ“１”をメモリセル２に書き込んだ後に、データ“０”をメモリセル２に書き込む。具体的には、高抵抗状態の抵抗素子６に対して、ＳＥＴ電圧より高い電圧パルスを印加し、その後に、ＲＥＳＥＴ電圧より高いがＳＥＴ電圧より低い電圧パルスを印加する。元データとしてデータ“１”が書き込まれているメモリセル２に対してはデータの再書き込みを行わない。

図１２に示すように、所定条件下においては、抵抗素子６の抵抗状態は、高抵抗状態から低抵抗状態に変化する可能性が高いが、低抵抗状態から高抵抗状態に変化する可能性は低い。抵抗素子６が実際に使用される温度は１５０℃以下であることを考慮すると、高抵抗状態の抵抗素子６を有するメモリセル２に対してのみデータの再書き込みを行ってもよい。

そこで、データの再書き込みにおける第３の方法では、メモリセルアレイ３０の記憶領域の一部分に対してデータの再書き込みを行い、メモリセルアレイ３０の記憶領域の他の部分に対してはデータの再書き込みを行わないようにする。そのため、データの再書き込みにおける第３の方法によれば、データの再書き込みにおける第１の方法よりも高速にデータの再書き込みを行うことが可能となる。

電源制御回路４６は、メモリセルアレイ３０、ＩＯ制御回路４０、行デコーダ４１、列デコーダ４２、入出力インターフェース回路４３及び再書き込み制御回路４４を含む回路ブロック６０への電力供給を制御する。すなわち、電源制御回路４６は、電源ＶＤＤ１から回路ブロック６０への電力供給を開始し、電源ＶＤＤ１から回路ブロック６０への電力供給を停止する。電源制御回路４６は、初期状態として、回路ブロック６０への電力供給を停止しておいてもよい。

回路ブロック６０への電力供給が停止している際に、メモリセルアレイ３０に対してデータの書き込みが行われる場合がある。すなわち、回路ブロック６０への電力供給が停止している際に、アドレス線５０にアドレス信号が入力され、データ線５１にデータ信号が入力され、制御信号線５３に制御信号が入力される場合がある。

この場合、制御信号は制御線５３を介して電源制御回路４６にも入力されることになる。電源制御回路４６に制御信号が入力されることにより、電源制御回路４６は電源ＶＤＤ１から回路ブロック６０への電力供給を開始する。電源ＶＤＤ１から回路ブロック６０への電力供給が開始された後、入出力インターフェース回路４３は、メモリセルアレイ３０に対してデータの書き込みを行う。

入出力インターフェース回路４３は、メモリセルアレイ３０が有するメモリセル２の全部に対してデータの書き込みを行った場合、電力供給停止の信号を電源制御回路４６に送る。なお、入出力インターフェース回路４３によるメモリセルアレイ３０が有するメモリセル２の全部に対するデータの書き込みは、再書き込み制御回路４４によるデータの再書き込みと同様の方法で行ってもよい。すなわち、上述したデータの再書き込みにおける第１の方法又は第２の方法のいずれかを使用して、入出力インターフェース回路４３は、メモリセルアレイ３０へのデータの書き込みを行ってもよい。

電源制御回路４６は、入出力インターフェース回路４３から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。また、入出力インターフェース回路４３は、メモリセルアレイ３０が有するメモリセル２の全部に対してデータの書き込みを行った場合、タイマー回路４５にタイマー開始信号を送る。

再書き込み制御回路４４は、再書き込み処理が完了した場合、電力供給停止の信号を電源制御回路４６に送る。電源制御回路４６は、再書き込み制御回路４４から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。また、再書き込み制御回路４４は、再書き込み処理が完了した場合、タイマー回路４５にタイマー開始信号を送る。

タイマー回路４５は、入出力インターフェース回路４３からタイマー開始信号を受け取ることによりタイマーカウントを開始し、時間を計測する。したがって、タイマー回路４５は、入出力インターフェース回路４３によるメモリセルアレイ３０へのデータの書き込みが行われてからの経過時間を計測する。

また、タイマー回路４５は、再書き込み制御回路４４からタイマー開始信号を受け取ることによりタイマーカウントを開始する。したがって、タイマー回路４５は、再書き込み制御回路４４によるメモリセルアレイ３０へのデータの再書き込みが行われてからの経過時間を計測する。

タイマー回路４５は、所定のタイミングで、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み制御回路４４に再書き込み処理を開始する信号を送る。例えば、タイマー回路４５は、計測時間が所定の閾値を超えた場合、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み制御回路４４に再書き込み処理を開始する信号を送ってもよい。

電源制御回路４６は、タイマー回路４５から電力供給開始の信号を受け取った場合、回路ブロック６０への電力供給を開始する。再書き込み制御回路４４は、タイマー回路４５から再書き込み処理を開始する信号を受け取った場合、再書き込み処理を行う。

また、図１４に示すように、タイマー回路４５は、電源ＶＤＤ２から電力が供給されている。このように、電源制御回路４６及び回路ブロック６０は電源ＶＤＤ１から電力が供給され、タイマー回路４５は電源ＶＤＤ２から電力が供給されており、電源系が２系統に分けて構成されている。そのため、メモリセルアレイ３０へのデータの書き込みが行われ
ていない間は、回路ブロック６０に対する電力供給を停止することで、電力消費を抑制することが可能となる。

なお、本実施形態では、入出力インターフェース回路４３と再書き込み制御回路４４とを別回路で構成する例を示したが、入出力インターフェース回路４３と再書き込み制御回路４４とを一つの回路として構成してもよい。

図１５は、再書き込み処理の流れを示すフローチャートである。メモリセルアレイ３０にデータが書き込まれる場合、図１５に示す処理が実行される。例えば、アドレス線５０にアドレス信号が入力され、データ線５１にデータ信号が入力され、制御信号線５３に制御信号が入力された場合、図１５に示す処理が実行される。

回路ブロック６０への電力供給が停止している際に、メモリセルアレイ３０へのデータ書き込みが行われる場合がある。この場合には、電源制御回路４６に制御信号が入力されることにより、電源制御回路４６は電源ＶＤＤ１から回路ブロック６０への電力供給を開始することになる。電源ＶＤＤ１から回路ブロック６０への電力供給が開始された後、図１５に示す処理が実行される。

入出力インターフェース回路４３は、メモリセルアレイ３０へのデータ書き込みが、初めてのデータ書き込みであるか否かを判定する（Ｓ１０１）。例えば、メモリセルアレイ３０へのデータ書き込みが一度も行われていない状態でメモリセルアレイ３０へデータを書き込む場合は、初めてのデータ書き込みに該当する。また、例えば、メモリセルアレイ３０に書き込まれているデータの全部を消去した状態でメモリセルアレイ３０へデータを書き込む場合も、初めてのデータ書き込みに該当する。

メモリセルアレイ３０へのデータ書き込みが、初めてのデータ書き込みである場合（Ｓ１０１の処理でＹＥＳ）、入出力インターフェース回路４３は、メモリセルアレイ３０へのデータ書き込みが完了した後、タイマー開始信号をタイマー回路４５に送る。なお、入出力インターフェース回路４３は、メモリセルアレイ３０へのデータ書き込みを開始するとともに、タイマー開始信号をタイマー回路４５に送ってもよい。

そして、入出力インターフェース回路４３は、電力供給停止の信号を電源制御回路４６に送る。電源制御回路４６は、入出力インターフェース回路４３から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。

タイマー回路４５は、入出力インターフェース回路４３からタイマー開始信号を受け取った場合、タイマーカウントを開始する（Ｓ１０２）。メモリセル２に書き込まれているデータの消失を抑制するため、メモリセルアレイ３０へのデータ書き込みが完了した時点からタイマー回路４５はタイマーカウントを開始する。

なお、入出力インターフェース回路４３が、メモリセルアレイ３０へのデータ書き込みを開始するとともに、タイマー開始信号をタイマー回路４５に送る場合がある。この場合には、メモリセルアレイ３０へのデータ書き込みが開始された時点からタイマー回路４５はタイマーカウントを開始する。

一方、メモリセルアレイ３０へのデータ書き込みが、初めてのデータ書き込みでない場合（Ｓ１０１の処理でＮＯ）、入出力インターフェース回路４３は、メモリセルアレイ３０へのデータ書き込みを行う。そして、入出力インターフェース回路４３は、メモリセルアレイ３０へのデータ書き込みが全データの書き込みであるか否かを判定する（Ｓ１０３）。すなわち、メモリセルアレイ３０へのデータ書き込みが、メモリセルアレイ３０が有
するメモリセル２の全部に対するデータ書き込みであるか否かを、入出力インターフェース回路４３は判定する。

メモリセルアレイ３０へのデータ書き込みが、全データの書き込みである場合（Ｓ１０３の処理でＹＥＳ）、入出力インターフェース回路４３は、タイマー開始信号をタイマー回路４５に送る。そして、入出力インターフェース回路４３は、電力供給停止の信号を電源制御回路４６に送る。電源制御回路４６は、入出力インターフェース回路４３から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。

タイマー回路４５は、入出力インターフェース回路４３からタイマー開始信号を受け取った場合、既に開始しているタイマーカウントを初期状態に戻して、タイマーカウントを再び開始する（Ｓ１０４）。メモリセル２に書き込まれているデータの消失を抑制するため、メモリセルアレイ３０へのデータの書き込みが完了した時点からタイマー回路４５はタイマーカウントを開始する。

一方、メモリセルアレイ３０へのデータ書き込みが全データの書き込みでない場合（Ｓ１０３の処理でＮＯ）、入出力インターフェース回路４３は、電力供給停止の信号を電源制御回路４６に送る。電源制御回路４６は、入出力インターフェース回路４３から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。

タイマー回路４５は、所定のタイミングで、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み処理を開始する信号を再書き込み制御回路４４に送る（Ｓ１０５）。例えば、タイマー回路４５は、タイマーカウントが所定の閾値を超えた場合、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み処理を開始する信号を再書き込み制御回路４４に送ってもよい。ここで、所定の閾値は、工場出荷時に設定される値、不揮発性半導体記憶装置１を販売する販売店にて設定される値、あるいは、ユーザによって設定される値等である。例えば、１００時間、２００時間等の時間単位で設定してもよいし、１０日、１００日等の日単位で設定してもよいし、１ヶ月、２ヶ月等の月単位で設定してもよい。

次に、電源制御回路４６は、タイマー回路４５から電力供給開始の信号を受け取ることにより、回路ブロック６０への電力供給を開始する（Ｓ１０６）。そして、再書き込み制御回路４４は、タイマー回路４５から再書き込み処理を開始する信号を受け取ることにより、メモリセルアレイ３０の全データを順番に読み出す（Ｓ１０７）。

再書き込み制御回路４４は、メモリセルアレイ３０に対してデータの再書き込みを行う（Ｓ１０８）。再書き込み制御回路４４は、メモリセルアレイ３０に対してデータの再書き込みが完了した後、タイマー開始信号をタイマー回路４５に送る。なお、再書き込み制御回路４４は、メモリセルアレイ３０に対してデータの再書き込みを開始するとともに、タイマー開始信号をタイマー回路４５に送ってもよい。

そして、再書き込み制御回路４４は、電力供給停止の信号を電源制御回路４６に送る。電源制御回路４６は、再書き込み制御回路４４から電力供給停止の信号を受け取った場合、回路ブロック６０への電力供給を停止する。

タイマー回路４５は、再書き込み制御回路４４からタイマー開始信号を受け取った場合、既に開始しているタイマーカウントを初期状態に戻して、タイマーカウントを再び開始する（Ｓ１０９）。メモリセル２に書き込まれているデータの消失を抑制するため、メモリセルアレイ３０に対してデータの再書き込みが完了した時点からタイマー回路４５はタイマーカウントを開始する。

なお、再書き込み制御回路４４が、メモリセルアレイ３０に対してデータの再書き込みを開始するとともに、タイマー開始信号をタイマー回路４５に送る場合がある。この場合には、メモリセルアレイ３０へのデータ再書き込みが開始された時点からタイマー回路４５はタイマーカウントを開始する。

また、本実施形態に係る不揮発性半導体記憶装置１は、複数のタイマー回路４５を備えてもよい。そして、メモリセルアレイ３０の記憶領域を区分けし、区分けされた記憶領域ごとにデータの再書き込みを行うようにしてもよい。区分けされた記憶領域の数に応じたタイマー回路４５を不揮発性半導体記憶装置１に設けることにより、区分けされた記憶領域ごとにデータの再書き込みが行われてからの経過時間を計測することができる。

本実施形態によれば、タイマー回路４５は、所定のタイミングで、再書き込み処理を開始する信号を再書き込み制御回路４４に送る。そして、再書き込み制御回路４４は、タイマー回路４５から再書き込み処理を開始する信号を受け取ることにより再書き込み処理を行う。したがって、再書き込み制御回路４４は、所定のタイミングで、再書き込み処理を行う。再書き込み処理が行われた場合、抵抗素子６の抵抗状態の再設定が行われる。

したがって、本実施形態によれば、抵抗素子６の抵抗状態の再設定を行うことにより、抵抗素子６の抵抗状態が自発的に変化することを抑制することが可能となる。これにより、メモリセル２に書き込まれているデータが保持される期間が伸びるため、メモリセル２に書き込まれているデータが消失することを抑制することが可能となる。

本実施形態によれば、再書き込み処理が完了した場合又は再書き込み処理が開始された場合、再書き込み制御回路４４は、タイマー開始信号をタイマー回路４５に送る。タイマー回路４５は、既に開始しているタイマーカウントを初期状態に戻して、タイマーカウントを再び開始する。そして、タイマー回路４５は、所定のタイミングで、再書き込み処理を開始する信号を再書き込み制御回路４４に送る。

したがって、本実施形態によれば、抵抗素子６の抵抗状態の再設定を所定間隔で行いながら、メモリセル２に書き込まれているデータを保持することにより、データの消失を抑制することが可能となる。

＜変形例１＞
図１４に示す不揮発性半導体記憶装置１は、内部にタイマー回路４５を備えているが、本開示はこのような構成に限られない。図１６において、変形例１に係る不揮発性半導体記憶装置１の構成図を示す。変形例１に係る不揮発性半導体記憶装置１は、単体メモリ又はロジック混載メモリとして機能するＲｅＲＡＭ回路である。図１６に示すように、タイマー回路７０を外部に設けるようにしてもよい。Central Processing Unit（ＣＰＵ）７
１は、タイマー回路７０、主記憶装置７２、入出力装置７３及び処理装置７４を備えている。タイマー回路７０は、上記実施形態におけるタイマー回路４５と同様の機能を有する。ＣＰＵ７１は、不揮発性半導体記憶装置１と接続されている。入出力装置７３は、アドレス線５０にアドレス信号を入力し、データ線５１にデータ信号を入力し、制御信号線５３及び７５に制御信号を入力する。また、入出力装置７３は、データ線５２を介して、入出力インターフェース回路４３から出力されるデータ信号を受け取る。

入出力インターフェース回路４３は、信号線７６を介してタイマー開始信号を入出力装置７３に送る。タイマー回路７０は、入出力装置７３及び処理装置７４を介して、入出力インターフェース回路４３からタイマー開始信号を受け取ることによりタイマーカウントを開始する。

再書き込み制御回路４４は、信号線７７を介してタイマー開始信号を入出力装置７３に送る。タイマー回路７０は、信号線７７、入出力装置７３及び処理装置７４を介して、再書き込み制御回路４４からタイマー開始信号を受け取ることによりタイマーカウントを開始する。タイマー回路７０は、所定のタイミングで、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み処理を開始する信号を再書き込み制御回路４４に送る。例えば、タイマー回路７０は、計測時間が所定の閾値を超えた場合、電力供給開始の信号を電源制御回路４６に送るとともに、再書き込み処理を開始する信号を再書き込み制御回路４４に送ってもよい。電力供給開始の信号は、処理装置７４、入出力装置７３及び信号線７５を介して電源制御回路４６に送られる。再書き込み処理を開始する信号は、処理装置７４、入出力装置７３及び信号線７８を介して再書き込み制御回路４４に送られる。

図１４に示す不揮発性半導体記憶装置１では、電源ＶＤＤ２から電力が供給されてタイマー回路４５が動作するが、図１６に示す不揮発性半導体記憶装置１では、ＣＰＵ７１に供給される電力によってＣＰＵ７１内のタイマー回路７０が動作する。他の点については、図１４に示す不揮発性半導体記憶装置１と同様である。

＜変形例２＞
図１４に示す不揮発性半導体記憶装置１は、内部にタイマー回路４５を備えているが、本開示はこのような構成に限られない。図１７において、変形例２に係る不揮発性半導体記憶装置１の構成図を示す。変形例２に係る不揮発性半導体記憶装置１は、単体メモリ又はロジック混載メモリとして機能するＲｅＲＡＭ回路である。図１７に示すように、タイマー回路８０を外部に設けるようにしてもよい。メモリコントローラ８１は、タイマー回路８０を備えている。タイマー回路８０は、上記実施形態におけるタイマー回路４５と同様の機能を有する。メモリコントローラ８１は、不揮発性半導体記憶装置１とＣＰＵ８２との間に設けられ、不揮発性半導体記憶装置１及びＣＰＵ８２にそれぞれ接続されている。

メモリコントローラ８１は、アドレス線５０にアドレス信号を入力し、データ線５１にデータ信号を入力し、制御信号線５３及び８３に制御信号を入力する。また、メモリコントローラ８１は、データ線５２を介して、入出力インターフェース回路４３から出力されるデータ信号を受け取る。

タイマー回路８０は、信号線８４を介して、入出力インターフェース回路４３からタイマー開始信号を受け取ることによりタイマーカウントを開始する。また、タイマー回路８０は、信号線８５を介して、再書き込み制御回路４４からタイマー開始信号を受け取ることによりタイマーカウントを開始する。タイマー回路８０は、所定のタイミングで、電力供給開始の信号を、信号線８３を介して、電源制御回路４６に送るとともに、再書き込み処理を開始する信号を、信号線８６を介して、再書き込み制御回路４４に送る。例えば、タイマー回路８０は、計測時間が所定の閾値を超えた場合、電力供給開始の信号を、信号線８３を介して、電源制御回路４６に送るとともに、再書き込み処理を開始する信号を、信号線８６を介して、再書き込み制御回路４４に送ってもよい。

図１４に示す不揮発性半導体記憶装置１では、電源ＶＤＤ２から電力が供給されてタイマー回路４５が動作するが、図１７に示す不揮発性半導体記憶装置１では、メモリコントローラ８１に供給される電力によってメモリコントローラ８１内のタイマー回路８０が動作する。他の点については、図１４に示す不揮発性半導体記憶装置１と同様である。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
抵抗状態が高抵抗と低抵抗との間で可逆的に変化する抵抗素子を有するメモリセルと、
前記メモリセルへのデータの書き込み及び読み出しを行う入出力部と、
前記メモリセルへのデータの書き込みが行われてからの経過時間を計測する計測部と、
前記計測部からの指示信号に応じて、前記メモリセルに書き込まれているデータを読み出し、前記メモリセルに対して前記読み出したデータと同一のデータの書き込みを前記入出力部に指示する再書き込み制御部と、を備える記憶装置。

（付記２）
複数の前記メモリセルを有するメモリセルアレイ、前記入出力部及び前記再書き込み部への電源供給を制御する電源制御部を、更に備え、
前記再書き込み制御部は、前記メモリセルへのデータの書き込みが完了した場合、前記電源制御部に停止信号を送信し、
前記電源制御部は、前記再書き込み制御部からの前記停止信号に応じて前記メモリセルアレイ、前記入出力部及び前記再書き込み制御部への電源供給を停止するとともに、前記計測部からの開始信号に応じて前記メモリセルアレイ、前記入出力部及び前記再書き込み制御部への電源供給を開始する付記１に記載の記憶装置。

（付記３）
前記再書き込み制御部は指示信号に応じて、前記入出力部が、前記メモリセルに書き込まれているデータを読み出し、前記読み出したデータと同一のデータを抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに書き込むよう制御する付記１又は２に記載の記憶装置。

（付記４）
前記再書き込み制御部は指示信号に応じて、前記入出力部が、前記メモリセルに書き込まれているデータを読み出し、前記読み出したデータと反対のデータを抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに書き込んだ後に、前記読み出したデータと同一のデータを抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに書き込むよう制御する付記１又は２に記載の記憶装置。

（付記５）
前記計測部は、所定のタイミングで前記再書き込み部に前記指示信号を送る付記２から４のいずれか一項に記載の記憶装置。

（付記６）
前記計測部は、所定のタイミングで前記電源制御部に前記開始信号を送る付記２から５のいずれか一項に記載の記憶装置。

（付記７）
抵抗状態が高抵抗と低抵抗との間で可逆的に変化する抵抗素子を有するメモリセルへのデータの書き込みが行われてからの経過時間を計測する計測ステップと、
前記計測に基づき、所定のタイミングで前記メモリセルに書き込まれているデータを読み出し、前記メモリセルに対して前記読み出したデータと同一のデータを書き込む再書き込みステップと、を備えるデータ保持方法。

（付記８）
前記再書き込みステップでは、所定のタイミングで前記メモリセルに書き込まれているデータを読み出し、前記メモリセルに対して前記読み出したデータと反対のデータを書き込んだ後に、前記読み出したデータと同一のデータを書き込む付記７に記載のデータ保持方法。

（付記９）
前記再書き込みステップでは、所定のタイミングで前記メモリセルに書き込まれているデータを読み出し、前記読み出したデータと同一のデータを抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに書き込む付記７に記載のデータ保持方法。

（付記１０）
前記再書き込みステップによる書き込みが完了した場合、複数の前記メモリセルを有するメモリセルアレイへの電源供給を停止するとともに、所定のタイミングで前記メモリセルアレイへの電源供給を開始する電源制御ステップ、を更に備える付記７から９のいずれか一項に記載のデータ保持方法。

本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセル２の断面図である。本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセルアレイ３０の平面図である。本実施形態に係る不揮発性半導体記憶装置１が備えるメモリセルアレイ３０の等価回路図である。層間絶縁膜２１を平坦化した場合のシリコン基板１３の断面図である。層間絶縁膜２１にコンタクトプラグ１２及び１９を形成した場合のシリコン基板１３の断面図である。配線パターンを形成した場合のシリコン基板１３の断面図である。層間絶縁膜２２にコンタクトプラグ１０を形成した場合のシリコン基板１３の断面図である。上部電極金属膜、遷移金属酸化膜及び下部電極金属膜をパターニングした状態の断面図である。層間絶縁膜２３にコンタクトプラグ５を形成した状態の断面図である。抵抗素子６のＩＶ特性を示した図である。抵抗素子６のＩＶ特性を示した図である。抵抗素子６の抵抗状態の変化を示した図である。高抵抗状態から低抵抗状態に変化した抵抗素子６に対してＲＥＳＥＴ動作を行わせた場合の抵抗素子６の抵抗状態を示した図である。本実施形態に係る不揮発性半導体記憶装置１の構成図である。再書き込み処理の流れを示すフローチャートである。変形例１に係る不揮発性半導体記憶装置１の構成図である。変形例２に係る不揮発性半導体記憶装置１の構成図である。

符号の説明

１不揮発性半導体記憶装置
２メモリセル
３ビット線（ＢＬ）
４ワード線（ＷＬ）
６抵抗素子
２０ＧＮＤ線
３０メモリセルアレイ
４０ＩＯ制御回路
４１行デコーダ
４２列デコーダ
４３入出力インターフェース回路
４４再書き込み制御回路
４５、７０、８０タイマー回路
４６電源制御回路
６０回路ブロック
７１、８２ＣＰＵ
８１メモリコントローラ

Claims

抵抗状態が高抵抗と低抵抗との間で可逆的に変化する抵抗素子を含むメモリセルと、
前記メモリセルへのデータの書き込み及び読み出しを行う入出力部と、
前記メモリセルへのデータの書き込みが行われてからの経過時間を計測する計測部と、
前記計測部からの指示信号に応じて、前記メモリセルに書き込まれているデータを読み出し、抵抗状態が低抵抗である抵抗素子を含む前記メモリセルに対して前記読み出したデータと同一のデータの書き込みを前記入出力部に指示し、抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに対して前記読み出したデータと反対のデータを書き込んだ後に、前記読み出したデータと同一のデータの書き込みを前記入出力部に指示する再書き込み制御部と、
を備える記憶装置。
複数の前記メモリセルを有するメモリセルアレイ、前記入出力部及び前記再書き込み制御部への電源供給を制御する電源制御部を、更に備え、
前記再書き込み制御部は、前記メモリセルへのデータの書き込みが完了した場合、前記電源制御部に停止信号を送信し、
前記電源制御部は、前記再書き込み制御部からの前記停止信号に応じて前記メモリセルアレイ、前記入出力部及び前記再書き込み制御部への電源供給を停止するとともに、前記計測部からの開始信号に応じて前記メモリセルアレイ、前記入出力部及び前記再書き込み制御部への電源供給を開始する請求項１に記載の記憶装置。
抵抗状態が高抵抗と低抵抗との間で可逆的に変化する抵抗素子を有するメモリセルへのデータの書き込みが行われてからの経過時間を計測する計測ステップと、
前記計測に基づき、所定のタイミングで前記メモリセルに書き込まれているデータを読み出し、抵抗状態が低抵抗である抵抗素子を含む前記メモリセルに対して前記読み出したデータと同一のデータを書き込み、抵抗状態が高抵抗である抵抗素子を含む前記メモリセルに対して前記読み出したデータと反対のデータを書き込んだ後に、前記読み出したデータと同一のデータを書き込む再書き込みステップと、
を備えるデータ保持方法。
前記再書き込みステップによる書き込みが完了した場合、複数の前記メモリセルを有するメモリセルアレイへの電源供給を停止するとともに、所定のタイミングで前記メモリセルアレイへの電源供給を開始する電源制御ステップ、を更に備える請求項３に記載のデータ保持方法。