CN102498521A - 读取及使用存储器单元的方法 - Google Patents

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Abstract

一些实施例包含读取存储器单元的方法。所述存储器单元具有仅在施加足够绝对值的电压达足够持续时间的情况下发生的写入操作；且以具有太短的持续时间而不足以用于所述写入操作的脉冲来实施所述读取。在一些实施例中，用于所述读取的所述脉冲可具有大于或等于用于所述写入操作的所述电压的电压绝对值。在一些实施例中，所述存储器单元可包括非欧姆装置；例如忆阻器及二极管。

Description

读取及使用存储器单元的方法
技术领域
本发明涉及读取及使用存储器单元的方法。
背景技术
存储器单元为集成电路的常见组成。个别存储器单元包括以两个或两个以上稳定存储器状态存在的装置。向所述装置“写入”的动作包括将所述装置置于所期望存储器状态中；且“读取”所述装置的动作包括确定所述装置处于存储器状态中的哪一者。
向所述装置的写入可包括将编程电压赋予所述装置，其中所述编程电压为足以致使所述装置从一个存储器状态改变到另一存储器状态的电压。所述装置的读取可包括受所述装置的存储器状态影响的电参数的测量，例如穿过所述装置的电流的测量。可期望在不更改所述装置的存储器状态的条件下实施读取，使得读取操作不向所述装置“写入”。
一种避免在读取操作期间对存储器装置的存储器状态的不期望更改的方式为在比编程电压小得多的电压下实施读取。然而，随着存储器装置上的电压的增加，所述装置的存储器状态之间的差可变得更大，且因此更容易进行测量。因此，存储器装置的读取可包括准确且快速地读取所述装置的期望与避免在读取操作期间对所述装置的存储器状态的更改的期望之间的折衷。
将期望开发用于读取存储器装置的使所述装置能够被快速且准确地读取的新方法。
发明内容
附图说明
图1为半导体构造的区域的示意性横截面图，其图解说明存储器阵列的一部分。
图2为实例性存储器单元的电流对电压关系的图表图解说明。
图3为另一实例性存储器单元的电流对电压关系的图表图解说明。
图4为实例性存储器单元的电压对时间关系的图表图解说明，且图解说明发生于写入操作期间的滞后。
图5为图4的实例性存储器单元的电压对时间关系的图表图解说明，且图解说明以比写入操作的滞后短得多的持续时间实施的读取操作。
图6为实例性存储器单元的电流对电压关系的图表图解说明，且图解说明将与在各种电压下实施的读取操作相一致的存储器状态之间的电流差。
图7为半导体构造的区域的示意性横截面图，其图解说明另一实例性存储器阵列的一部分。
图8为实例性非欧姆装置的电流对电压关系的图表图解说明。
具体实施方式
存储器单元的编程可包括将足够电压(通常称为编程电压)提供到所述单元以使所述单元能够从一个存储器状态转变到另一存储器状态。一些存储器单元在施加编程电压的时间与所述单元从一个存储器状态转变到另一存储器状态的时间之间具有显著滞后(三微秒或更多)。此滞后可为在存储器状态之间的转变期间发生于所述存储器单元中的原子及/或分子重排的结果。
在从一个存储器状态到另一存储器状态的转变中经历显著滞后的存储器单元有时称为相对于写入操作为“频率相依”。术语“频率相依”用来指示在所述存储器单元将从一个存储器状态切换到另存储器状态之前将需要提供编程脉冲达特定持续时间。例如，如果存储器单元具有三微秒(3×10-6秒)的滞后，那么在写入操作期间将需要提供编程脉冲达至少三微秒以将所述存储器单元从一个存储器状态切换到另一存储器状态。表达此的另一方式为所述编程脉冲将需要具有小于或等于3×10-6秒的倒数(即，小于或等于3.3×105/秒)的频率。
含有非欧姆组件(例如，忆阻器及二极管)的存储器单元通常具有频率相依写入操作。在现有技术中写入操作的频率相依性可视为成问题的，在于此减慢写入操作。然而，本发明的一些实施例利用写入操作的频率相依性来增强存储器装置的读取操作。
图1中展示实例性存储器单元阵列的一部分作为半导体构造10的部分。所述构造包含支撑多个存储器单元14、16及18的衬底12。
所述存储器单元包括存储器单元结构20。虽然将所述存储器单元结构展示为同质的，但在一些实施例中此些结构可为非同质的；且可(例如)包括两个或两个以上组成上不同的层的堆叠。所述存储器单元结构可包括经配置以具有可通过将所述存储器单元结构暴露于改变的条件而互换(例如，通过跨越存储器单元施加电压)的至少两个稳定存储器状态的任一适合组合物或若干组合物的组合。
存储器单元可包括具有频率相依写入操作的配置，且在一些实施例中可包括非欧姆装置；例如(例如)忆阻器及/或二极管。在其中存储器单元对应于忆阻器的实例性实施例中，所述存储器单元结构可包括氧化钛。可将氧化钛以两个单独相提供于存储器单元结构内，其中所述相中的一者为相对富氧而另一者为相对缺氧。可将氧化钛提供于一对铂电极之间。作为另一实例，所述忆阻器可在一对氮化钛电极之间包括结晶氧化锆及结晶氧化铪中的一者或两者。如果存储器单元结构包含在一对电极之间包括氧化物的忆阻器，那么此氧化物可称为存储器单元材料。
构造10包含多个导电线22、24、26及28。线24、26及28正交于线22地延伸，且相对于图1的横截面延伸进页面中及从页面中延伸出。线22、24、26及28可包括任一适合导电组合物或若干组合物的组合；且在一些实施例中可包括下列材料中的一者或一者以上：各种金属(例如，铂、钛、钨等)、含金属化合物(例如，金属硅化物、金属氮化物等)及经导电掺杂半导体材料(例如，硅、锗等)。虽然将所述线展示为为同质的，但在一些实施例中所述线可为非同质的；且可(例如)包括两个或两个以上组成上不同的层的堆叠。上文关于实例性忆阻器所论述的电极可由邻近存储器结构的线构成，或可由所述存储器结构本身构成。
存储器单元14、16及18中的每一者位于两个正交线交叉的相交点处。交叉线可用于唯一地寻址各个存储器单元。例如，可将存储器单元14唯一地寻址为在沿线22及24两者提供电输入时所触发的单元。在一些实施例中，向单元14的写入将包括跨越所述单元提供编程电压。所述编程电压将对应于线24与线22之间的电压差。可通过沿线22提供此电压差的部分并跨越线24提供另一部分而将所述差递送到所述单元。例如，如果将把“q”毫伏的写入电压提供到单元14(其中，“q”为任一适当数字)，那么可沿线22提供所述“q”毫伏的一部分(例如，q/2)且可沿线24提供所述“q”毫伏的剩余部分(例如，-q/2)，使得跨越存储器单元14的总电压差为“q”毫伏。如果相交线中的每一者载运所述电压差的约一半，那么所述单元可称作半选择存储器装置。利用半选择装置可为有利的，在于此可降低由任一线载运的电压，且可因此降低在寻址特定单元时对相邻单元的不期望影响。
从存储器单元读取信息还可包括跨越所述单元施加电压差，且可以类似于上文关于将信息写入到存储器单元所论述的情形的方式跨越相交线来载运此差。
衬底12可包括任一适合组合物或若干组合物的组合。在一些实施例中，衬底12可为半导体衬底，且举例来说可包括轻掺杂有本底p型掺杂剂的单晶硅、基本上由轻掺杂有本底p型掺杂剂的单晶硅组成，或由轻掺杂有本底p型掺杂剂的单晶硅组成。术语“半导电衬底”及“半导体衬底”意指包括半导电材料的任一构造，包含(但不限于)：块体半导电材料，例如半导电晶片(单独地或在其上包括其它材料的组合件中)；及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”意指任一支撑结构，包含但不限于上文所描述的半导电衬底。虽然将所述衬底展示为为同质的，但在一些实施例中所述衬底可为非同质的；且可(例如)包括与集成电路制造相关联的各种结构及层。此些结构及层可包括正在制造的构造的任何适合电性质，且因此在各种实施例中可为导电的、电绝缘的或半导电的。
图2展示电流(I)对电压(V)的图表，且图解说明实例性存储器单元的操作。可将所述图表视为包括在原点处交叉的两个相交线30及32。每一线对应于所述存储器单元的不同存储器状态。电流及电压的符号使得线30与32之间的差在所述图表的左半部上为负的而在所述图表的右半部上为正的。为简化图2的图表的论述，将相对于“绝对值”来论述数个性质；其中术语“绝对值”具有数字的数值而不管符号如何的经典数学含义。
在零电压下(即，在图2的图表的原点处)，对应于线30及32的存储器状态无法彼此区分开。然而，随着电压的绝对值的增加，状态变得可彼此辨别开。具体来说，在任一给定电压下穿过存储器单元的电流的绝对值在所述单元处于存储器状态30时比在所述单元处于存储器状态32时高。存储器状态30与32之间的电流差的绝对值随着电压的绝对值的增加而增加直到所述电压的绝对值达到对应于写入电压(Vwrite或-Vwrite)的电平为止。在所述写入电压下，存储器状态30及32彼此互换(如虚线31及33所表示)。
在所示实施例中，所述存储器单元的性能关于原点对称。换句话说，不管施加正电压还是施加负电压，流经存储器单元的电流的绝对值为相同的。由负电压感应的电流相对于由正电压感应的电流之间的唯一差为电流的方向；此在所述图表中被图解说明为所述电流是正的还是负的之间的差。
由图2的图表表示的对存储器单元的读取对应于所述存储器单元是处于由线32表示的存储器状态还是处于由线30表示的存储器状态的确定。此确定可包括将电压施加到所述存储器单元，且接着确定流经所述存储器单元的电流是足够高而对应于状态30，还是替代地对应于状态32。状态30与32之间的差在具有高绝对值的电压下比在具有低绝对值的电压下更大，且因此更容易检测。因此，在具有高绝对值的电压下比在具有低绝对值的电压下，可以更高准确性来读取存储器单元的状态。然而，如果在读取操作期间利用的电压(Vread或-Vread)变得太接近于写入电压，那么在所述读取操作期间单元的状态可受干扰，从而所述单元可从一个状态切换到另一状态--此将破坏所述读取操作的准确性。因此，读取存储器单元的常规方法利用足够低于Vwrite的绝对值的Vread的绝对值以避免在读取操作期间无意地更改所述存储器单元的状态。
在图2中将一对实例性Vread电压图解说明为具有远低于Vwrite电压的绝对值的绝对值。本发明的一些实施例(下文参考图3到8所论述)利用频率相依写入操作的滞后时间以使读取操作的绝对电压能够接近或甚至超过写入操作的绝对电压。
图2的图表展示不管将正电压施加到存储器单元还是施加负电压，所述存储器单元均具有对称性能。本文中所描述的实施例可与相对于正电压及负电压具有对称性能的存储器单元一起使用，或与相对于正电压及负电压具有非对称性能的存储器单元一起使用。图3展示针对相对于正电压及负电压具有非对称性能的实例性存储器单元的操作的电流(I)对电压(V)的图表。图3的图表包括在原点处交叉的两个相交线34及36。
每一线对应于存储器单元的不同存储器状态。在零电压下(即，在图3的图表的原点处)，存储器状态无法彼此区分开。随着电压的绝对值的增加，穿过存储器单元的电流的绝对值在所述单元处于存储器状态36时比在所述单元处于存储器状态34时高。不管将正电压施加到存储器单元还是施加负电压，存储器状态34与36之间的电流差的绝对值均增加。然而，两个状态之间的电流差在施加正电压时比在施加负电压时改变得更快。因此，在读取操作期间使用正电压读取单元比使用负电压更容易。因此，将实例性读取电压(Vread)展示为正电压。虽然图3中所表示的非对称存储器单元具有发生于状态34与36之间的在正电压下比在负电压下大的差，但其它非对称单元可具有发生的在负电压下比在正电压下大的差。
图3的非对称存储器单元与图2的对称存储器单元类似之处在于一旦电压的绝对值达到对应于写入电压(Vwrite或-Vwrite)的电平，存储器状态34与36就可彼此互换(如虚线35及37所表示)。
图4以图表图解说明针对在写入操作期间具有滞后的存储器单元的电压对时间的关系。施加到装置的电压为初始值V1，其小于编程电压。在时间T1处，将所述电压增加到对应于编程电压的第二值V2。维持所述编程电压达一时间周期；且写入操作不发生于时间T1处，而是发生于继T1之后的时间T2处。最初施加编程电压时的时间T1与完成写入操作时的时间T2之间的延迟为存储器单元对编程电压的响应的滞后。此滞后可为由于(例如)在从一个存储器状态转变到另一存储器状态中存储器单元中的原子及/或分子重排所需的时间所致。编程脉冲从T1到T2的持续时间将取决于各种因子而变化，所述因子可包含(例如)存储器单元中所利用的材料的类型、编程电压及存储器单元中所利用的材料的量。存储器单元将不会从一个存储器状态改变到另一存储器状态，除非提供足够电压脉冲达足够持续时间。由于可仅通过取一持续时间的倒数而将所述持续时间转换为频率，因此可替代地将具有图4中所示的编程特性的存储器单元描述为具有频率相依写入操作。
图4的电压V1及V2可为如用图表表示的电压的绝对值，且在写入操作期间利用的实际电压可为负电压或为正电压。
图5以图表图解说明针对图4的存储器单元在读取操作期间的电压对时间的关系，其中此读取操作为叠加于上文参考图4所描述的写入操作上(所述写入操作在图5中以虚线展示)。读取操作利用电压VR，且在图5的实施例中，此电压大于在写入操作期间利用的编程电压V2。在其它实施例中，读取电压VR可等于编程电压，或小于编程电压。然而，利用高读取电压可为有利的，以增强存储器单元的存储器状态之间的差(如上文参考图2所论述)。在读取操作期间，存储器单元的存储器状态之间的较大差可在读取操作期间导致更好的信噪比，此可增强所述读取操作的准确性及/或读取操作的速度。
读取电压VR起始于时间T1处且维持直到时间TR。时间TR与T1之间的持续时间比写入操作所需的持续时间(即，时间T2与T1之间的持续时间)小得多。例如，用于读取操作的持续时间可比写入操作所必需的持续时间短至少约一数量级(即，短至少约9/10)。用于读取操作的短电压脉冲可使得能够在高电压下实施读取操作而不会无意地导致写入操作。具体来说，实施用于读取操作的电压脉冲达太短的持续时间而不能克服写入操作的滞后，且因此尽管在读取操作期间利用高电压，所述存储器单元也不会从一个存储器状态改变到另一存储器状态。
图5的读取操作的特定持续时间可针对特定应用进行修整。在实例性应用中，存储器单元可包括忆阻器，所述忆阻器含有氧化钛且具有需要至少约三微秒的持续时间来完成从一个存储器状态至另一存储器状态的转变的写入操作。在此应用中，读取操作可以具有小于或等于约0.3微秒的持续时间(或换句话说，具有至少约3.3×106/秒的频率)的脉冲来实施。在另一实例性应用中，所述存储器单元可包括忆阻器，所述忆阻器具有需要至少约一毫秒的持续时间来完成从一个存储器状态到另一存储器状态的转变的写入操作，且读取操作可以具有小于或等于0.1毫秒的持续时间的脉冲来实施。在一些实施例中，非欧姆装置的读取可满足双极忆阻器类型RRAM装置的性能规格(即，在±2.8V下为约1×104A/cm2而在±2.0V下为约100A/cm2的电流密度“J”)。
在一些实施例中，非欧姆选择装置(例如，二极管)可与存储器单元的忆阻器电串联连接(例如，图1的存储器单元结构20可由忆阻器构成，且二极管可作为个别存储器单元的选择装置与存储器单元14、16及18的忆阻器电串联连接)，且读取操作的持续时间可针对所述忆阻器与所述非欧姆选择装置的电串联组合进行修整。图7展示类似于图1的构造10但在导电线22与存储器单元14、16及18的结构20之间具有非欧姆选择装置62、64及66(例如，二极管)的构造60。如果结构20对应于忆阻器且非欧姆选择装置为二极管，那么结构20可在一对铂电极之间包括一个或一个以上二极管，且非欧姆装置可在一对电极之间包括一种或一种以上绝缘材料。在所述忆阻器与邻近非欧姆装置之间可共享所述忆阻器的电极中的一者。
虽然图7的构造在线22与存储器单元结构20之间具有非欧姆选择装置，但在其它实施例中，替代或除非欧姆选择装置提供于线22与存储器单元结构之间以外，所述选择装置还可提供于线24、26及28与所述存储器单元结构之间。此外，虽然将所述选择装置展示为与线22分离的装置，但在一些实施例中，所述选择装置可与所述线共享导电材料。例如，所述选择装置可为在一对电极之间含有绝缘材料的二极管，且所述电极中的一者可包括为线22所共有的导电材料。
读取操作脉冲与存储器单元的写入操作所需的最小持续时间的相对长度可取决于用于读取及写入操作的相对电压且取决于所述存储器单元的配置而变化。虽然实例性实施例描述比写入操作所需的最小持续时间小一数量级的读取操作脉冲，但在其它实施例中，有可能利用较接近于写入操作所需的最小持续时间的读取操作脉冲而无使读取操作无意地干扰所述存储器单元的初始状态的风险。
图6展示针对图2的存储器单元的电流(I)对电压(V)的图表，且图解说明可使用比写入操作所需的最小持续时间短的读取脉冲来实施的读取操作。所述存储器单元包括对应于两个相交线30及32的存储器状态。如上文关于图2所论述，随着穿过所述存储器单元的电压的绝对值的增加，所述存储器状态变得更容易彼此区分。
电压电平-Vwrite及Vwrite对应于其中存储器状态30与32可彼此互换的写入电压。
图6图解说明可在读取存储器单元期间用来确定所述存储器单元是处于由线32表示的状态还是处于由线30表示的状态的众多实例性读取电压(Vread1、Vread2、Vread3、-Vread1、-Vread2及-Vread3)。利用比频率相依存储器装置的写入操作所需的最小持续时间脉冲短的读取脉冲的优点为读取操作可以大于或等于写入操作的电压的电压来实施。如图6中所示，在较高电压处，状态30与32之间的差较大，且因此较容易检测。一些实施例的优点为存储器单元的读取可以具有与在写入操作期间利用的电压的绝对值至少一样大的绝对值的电压来实施，此可使得能够以比在用于现有技术读取操作的较低电压下可能实现的更高的准确性且可能地更大的速度来读取存储器单元的状态。
虽然在一些实施例中利用具有绝对值满足或超过在写入操作期间利用的电压的绝对值的电压的读取操作可为有利的，但在其它实施例中，可期望利用具有绝对值小于在写入操作期间利用的电压的绝对值的电压的读取操作。在此些其它实施例中，利用具有比频率相依存储器装置的写入操作所需的最小持续时间短的持续时间的读取脉冲仍可存在优点。例如，读取脉冲的短持续时间可不像较长持续时间读取脉冲那样可能造成对存储器状态的扰动；及/或可导致读取操作的较高频率(即，较高速度)。
图2、3及6的电流对电压曲线为一些实例性装置的实例性曲线。本文中所描述的各种实施例可与特征在于与所展示的那些曲线不同的电流对电压曲线的众多不同装置一起使用。例如，图8展示针对除图2、3及6的曲线所描述的装置外或替代所述装置还利用的非欧姆装置的电流对电压的曲线70。图8的曲线70对应于所述装置的一个存储器状态，且所属领域的技术人员将认识到可存在对应于所述装置的不同存储器状态的另一曲线。
本文中所论述的各种实施例可应用于利用存储器装置的任一电子系统；其中实例性电子系统包含计算机、汽车、飞机、钟表、蜂窝式电话等。

Claims (30)

1.一种读取存储器单元的方法，其包括：
提供具有频率相依写入操作的存储器单元；及
以比所述写入操作的最大频率快至少一数量级的频率读取所述存储器单元。
2.根据权利要求1所述的方法，其中所述存储器单元包括非欧姆装置。
3.根据权利要求1所述的方法，其中所述存储器单元包括与忆阻器电串联的非欧姆装置。
4.根据权利要求1所述的方法，其中所述存储器单元包括忆阻器。
5.根据权利要求4所述的方法，其中所述忆阻器包括氧化钛。
6.根据权利要求4所述的方法，其中所述忆阻器包括氧化铪及氧化锆中的一者或两者。
7.根据权利要求1所述的方法，其中：
所述写入操作包括所述存储器单元从一个存储器状态到另一存储器状态的改变，且在将写入电压施加到所述存储器单元时发生；且
以具有小于所述写入电压的绝对值的绝对值的电压来实施所述读取。
8.根据权利要求7所述的方法，其中给在所述存储器单元处交叉的两个正交线提供所述读取的所述电压，其中所述线中的每一者载运用于所述读取的所述电压的一部分。
9.根据权利要求1所述的方法，其中：
所述写入操作包括所述存储器单元从一个存储器状态到另一存储器状态的改变，且在将写入电压施加到所述存储器单元时发生；且
以具有至少等于所述写入电压的绝对值的绝对值的电压来实施所述读取。
10.根据权利要求9所述的方法，其中给在所述存储器单元处交叉的两个正交线提供所述读取的所述电压，其中所述线中的每一者载运用于所述读取的所述电压的一部分。
11.一种读取存储器单元的方法，其包括：
提供具有写入操作的存储器单元，所述写入操作在写入电压下发生且包括施加所述写入电压的时间与完成所述写入操作的时间之间的滞后；及
以比所述滞后快且在具有至少等于所述写入电压的绝对值的绝对值的读取电压下发生的脉冲读取所述存储器单元。
12.根据权利要求11所述的方法，其中所述读取电压的所述绝对值超过所述写入电压的所述绝对值。
13.根据权利要求11所述的方法，其中所述存储器单元包括非欧姆装置。
14.根据权利要求11所述的方法，其中所述存储器单元包括与忆阻器电串联的非欧姆装置。
15.根据权利要求11所述的方法，其中所述存储器单元包括忆阻器。
16.根据权利要求11所述的方法，其中所述存储器单元为等同存储器单元阵列的部分；且其中给在所述存储器单元处交叉的两个正交线提供所述读取电压，其中所述线中的每一者载运所述读取电压的一部分。
17.根据权利要求16所述的方法，其中给在所述存储器单元处交叉的相同的两个正交线提供所述写入电压，其中所述线中的每一者载运所述写入电压的一部分。
18.一种读取含忆阻器存储器单元的方法，其包括：
将所述含忆阻器存储器单元提供为具有仅在施加足够绝对值的电压达足够持续时间脉冲的情况下发生的写入操作；及
以比所述写入操作的所述足够持续时间短的脉冲读取所述存储器单元。
19.根据权利要求18所述的方法，其中所述存储器单元包括与二极管电串联的忆阻器，且其中所述读取包括使电压穿过所述二极管及忆阻器。
20.根据权利要求18所述的方法，其中所述忆阻器包括氧化钛。
21.根据权利要求18所述的方法，其中所述忆阻器包括氧化铪及氧化锆中的一者或两者。
22.根据权利要求18所述的方法，其中以具有小于所述写入操作的所述足够绝对值的绝对值的电压来实施所述读取。
23.根据权利要求18所述的方法，其中以具有等于或超过所述写入操作的所述足够绝对值的绝对值的电压来实施所述读取。
24.一种使用含忆阻器存储器单元的方法，其包括：
以第一脉冲向所述存储器单元写入以将所述存储器单元从一个存储器状态改变到另一存储器状态，所述存储器单元仅在提供所述第一脉冲达至少第一持续时间的情况下在所述存储器状态之间改变；
读取所述存储器单元以断定所述存储器单元处于所述存储器状态中的哪一者；以具有小于所述第一持续时间的第二持续时间的第二脉冲来实施所述读取。
25.根据权利要求24所述的方法，其中所述第二持续时间比所述第一持续时间短至少一数量级。
26.根据权利要求24所述的方法，其中所述存储器单元包括与二极管电串联的忆阻器，且其中所述读取包括使电压穿过所述二极管及忆阻器。
27.一种使用存储器单元的方法，其包括：
以第一脉冲向所述存储器单元写入以将所述存储器单元从一个存储器状态改变到另一存储器状态，提供所述第一脉冲达第一持续时间且所述第一脉冲处于具有第一绝对值的第一电压；
读取所述存储器单元以断定所述存储器单元处于所述存储器状态中的哪一者；以具有小于所述第一持续时间的第二持续时间的第二脉冲来实施所述读取；所述读取不将所述存储器单元从一个存储器状态改变到另一存储器状态；以具有与所述第一电压的所述第一绝对值至少一样大的第二绝对值的第二电压来实施所述读取。
28.根据权利要求27所述的方法，其中所述存储器单元包括非欧姆装置。
29.根据权利要求27所述的方法，其中所述存储器单元包括与忆阻器电串联的非欧姆装置。
30.根据权利要求27所述的方法，其中所述存储器单元包括忆阻器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105980743A (zh) * 2013-12-11 2016-09-28 于利奇研究中心有限公司 用于读取电阻存储单元的方法以及用于执行的存储单元

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199556B2 (en) * 2009-09-22 2012-06-12 Micron Technology, Inc. Methods of reading and using memory cells
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US8586959B2 (en) * 2010-04-28 2013-11-19 Hewlett-Packard Development Company, L.P. Memristive switch device
US8634224B2 (en) * 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
US8848337B2 (en) 2011-02-01 2014-09-30 John R. Koza Signal processing devices having one or more memristors
US9405614B2 (en) 2011-07-27 2016-08-02 Hewlett Packard Enterprise Development Lp Method and system for reducing write-buffer capacities within memristor-based data-storage devices
US8780607B2 (en) 2011-09-16 2014-07-15 Micron Technology, Inc. Select devices for memory cell applications
US9349445B2 (en) 2011-09-16 2016-05-24 Micron Technology, Inc. Select devices for memory cell applications
US9142767B2 (en) 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
US8581224B2 (en) 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
US9036395B2 (en) 2012-06-26 2015-05-19 Hewlett-Packard Development Company, L.P. Programmed-state detection in memristor stacks
US8908415B2 (en) * 2013-03-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory reset
US9490011B2 (en) 2013-07-10 2016-11-08 Hewlett Packard Enterprise Development Lp Storage device write pulse control
WO2015065415A1 (en) * 2013-10-31 2015-05-07 Hewlett-Packard Development Company, L.P. Memristive device switching by alternating polarity pulses
US10388370B2 (en) * 2016-04-07 2019-08-20 Helmholtz-Zentrum Dresden—Rossendorf E.V. Method and means for operating a complementary analogue reconfigurable memristive resistive switch and use thereof as an artificial synapse
US9911500B2 (en) 2016-04-18 2018-03-06 Sandisk Technologies Llc Dummy voltage to reduce first read effect in memory
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080043519A1 (en) * 2006-08-21 2008-02-21 Kabushiki Kaisha Toshiba Magnetic memory element, magnetic memory having said magnetic memory element, and method for driving magnetic memory
US20080247219A1 (en) * 2007-04-04 2008-10-09 Samsung Electronics Co., Ltd. Resistive Random Access Memory Devices Including Sidewall Resistive Layers and Related Methods
CN101461010A (zh) * 2006-06-06 2009-06-17 奥沃尼克斯股份有限公司 刷新相变存储器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7471556B2 (en) 2007-05-15 2008-12-30 Super Talent Electronics, Inc. Local bank write buffers for accelerating a phase-change memory
US6842357B2 (en) * 2002-04-23 2005-01-11 Intel Corporation Nondestructive sensing mechanism for polarized materials
US7095644B2 (en) * 2003-12-22 2006-08-22 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode read capability
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7283382B2 (en) * 2005-06-29 2007-10-16 Intel Corporation Minimization of signal loss due to self-erase of imprinted data
US7446010B2 (en) 2005-07-18 2008-11-04 Sharp Laboratories Of America, Inc. Metal/semiconductor/metal (MSM) back-to-back Schottky diode
US7646627B2 (en) * 2006-05-18 2010-01-12 Renesas Technology Corp. Magnetic random access memory having improved read disturb suppression and thermal disturbance resistance
US7236389B2 (en) 2005-11-17 2007-06-26 Sharp Laboratories Of America, Inc. Cross-point RRAM memory array having low bit line crosstalk
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
KR100855965B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
US7719352B2 (en) * 2007-03-13 2010-05-18 Qualcomm Incorporated Active circuits with isolation switches
US7499336B2 (en) * 2007-05-14 2009-03-03 Skymedi Corporation Method of programming a nonvolatile memory cell and related memory array
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
EP2003651A1 (en) 2007-06-14 2008-12-17 Samsung Electronics Co., Ltd. Memory devices and methods of manufacturing the same
US7663900B2 (en) * 2007-12-31 2010-02-16 Hitachi Global Storage Technologies Netherlands B.V. Tree-structure memory device
US7768016B2 (en) * 2008-02-11 2010-08-03 Qimonda Ag Carbon diode array for resistivity changing memories
US8199556B2 (en) 2009-09-22 2012-06-12 Micron Technology, Inc. Methods of reading and using memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101461010A (zh) * 2006-06-06 2009-06-17 奥沃尼克斯股份有限公司 刷新相变存储器
US20080043519A1 (en) * 2006-08-21 2008-02-21 Kabushiki Kaisha Toshiba Magnetic memory element, magnetic memory having said magnetic memory element, and method for driving magnetic memory
US20080247219A1 (en) * 2007-04-04 2008-10-09 Samsung Electronics Co., Ltd. Resistive Random Access Memory Devices Including Sidewall Resistive Layers and Related Methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105980743A (zh) * 2013-12-11 2016-09-28 于利奇研究中心有限公司 用于读取电阻存储单元的方法以及用于执行的存储单元
CN105980743B (zh) * 2013-12-11 2018-10-02 于利奇研究中心有限公司 用于读取电阻存储单元的方法以及用于执行的存储单元

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