TWI482436B - 使用時脈抖動進行增益及頻寬控制的數位控制振盪器之最佳抖動 - Google Patents
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Description
本發明係關於數位鎖相迴路電路，尤其係關於控制數位控制振盪器內抖動(dither)之電路及方法。
數位鎖相迴路(DPLL)的核心為數位控制式振盪器(DCO)。DCO和常用於類比鎖相迴路(PLL)的傳統VCO(電壓控制振盪器)之間有本質上的差異。VCO受到類比電壓信號控制，因此具有連續調整範圍。DCO受到具備有限位元解析度的數位信號所控制，因此產生分散的頻率集合。
請參閱圖1，DCO 10可塑造為在電壓控制輸入上具有量化器14的VCO 12。DCO 10的結果量化雜訊會惡化DPLL輸出跳動(jitter)以及相位雜訊。如圖1內所示，Δf為最小DCO頻率間隔。在線性模型中，可用具有(Δf)2
/12變化的附加之一致分配的白雜訊之傳統模型，來評估DCO量化雜訊貢獻。相位雜訊的結果貢獻(假設迴路濾波器以參考頻率fREF
運作)由下列方程式(1)表示：
在此，foffset
為與載波頻率的偏移。例如：若DCO以f=4 GHz並且具有10MHz最低頻率步階(Δf)來運作，在使用200 MHz參考時脈的DPLL內，則在1 MHz偏移上之由DCO量化造成的結果相位雜訊為-74 dBc/Hz。請注意在時間領域當中，DCO量化造成的振盪週期步階ΔT為Δf/f2
，或在上面的範例中為0.6 ps。
這些數字相當於或高於自由運轉的DCO雜訊(由於熱波動而上升)。自由運轉環形振盪器的典型雜訊效能範圍從-90 dBc/Hz至-80 dBc/Hz至-75 dBc/Hz(從4GHz開始間隔1 MHz)，導致自由運轉週期跳動範圍從0.1 ps至0.3 ps至0/7 ps RMS。相較之下，例如若使用具有40 MHz頻率步階的較粗DCO，則量化雜訊貢獻具有優勢，例如-62 dBc/Hz(從4GHz開始間隔1 MHz)。
減少DCO量化雜訊衝擊的簡單方式為，利用減少最小頻率步階Δf並且對應增加頻率步階總數，來增加DCO解析度。不過，此方式通常不切實際，一般導致無法接受的DCO區域增加及/或功率消耗。此問題的其他標準方式為抖動兩相鄰頻率f和f+之間的DCO Δf，如圖2內所示。
請參閱圖2，說明其中顯示頻率對上時間的繪圖，來展示基本DCO抖動。該圖顯示瞬間頻率20和等效頻率22。抖動有效產生更小的DCO最小頻率步階。理想8位元抖動調變器可望以因數28
=256減少Δf。在上面的範例中將減少量化雜訊達48 dB。抖動造成的量化雜訊的影響取決於所使用之抖動調變器的類型，習知在達成減少DCO雜訊的所要目標中，一致的抖動並未非常有效。運用方程式(1)來評估一致抖動的效果如下：
其中fDITH
為抖動頻率。在傳統DPLL當中，fDITH
通常為載波頻率的1/4或1/8。在上述的數值範例中，具備4 GHz/4=1 GHz的一致抖動之唯一效果，將量化雜訊展開在比fREF
=200 MHz還要寬五倍的頻帶上。然後量化雜訊只減少7 dB，與調變器內的位元數量無關。
雜訊形抖動比一致抖動更具吸引力，因為它利用將量化誤差推入較高頻率來降低頻帶內雜訊，在此將由DPLL轉換函數自然衰減。第一階Delta-Sigma抖動調變器的雜訊貢獻由下列方程式表示：
在1MHz偏移上，使用來自數值範例的數據，針對1 GHz抖動可降低44 dB的相位雜訊。應注意，由於調變器內有限的位元數，其中用Δf/2n
取代Δf，方程式1仍舊適用於Delta-Sigma抖動。
所有這些DCO抖動的方式之基本特性為將DCO看待為標準量化器，並且直接套用數位類比轉換/類比數位轉換(DAC/ADC)領域內已知的抖動技術。結果其全部產生有限數量的量化雜訊。應注意，方程式1-3所表示的相位雜訊貢獻全都造成對應的DCO跳動增加。
線路通訊應用通常需要低相位雜訊、寬調整範圍鎖相迴路(PLL)。雖然可使用傳統電荷泵PLL架構來符合這些需求，高效能數位PLL(DPLL)型解決方案在面積、測試性及彈性提供潛在優點。目前文獻中幾乎所有高效能DPLL架構都整合一時間至數位轉換器(TDC)，做為迴路的相位與頻率偵測器(PFD)。針對此量化限制，高解析度TDC產生與其輸出上相位誤差成比例的輸出信號，有效將PFD回應線性化。不過應注意，回報的高效能TDC型DPLL一般具有分數N，非整數N合成器。
在分數N迴路內，回饋時脈與參考時脈間之相位差於PFD輸入處變化顯著，其跳躍頻率與從一個相位相較於下一個相位的完整輸出時脈週期一樣。在10 GHz輸出上，此導致100 ps相位位移，如此讓TDC具有10至20 ps的解析度，這足以產生多重量化位準。在整數N的情況下，相較之下，在輸出上具有500 fs rms跳動並且一般回饋區分值範圍從16到40的PLL應具有只有2至3.2 ps rms的回饋相位跳動。
在此低雜訊情況下，解析度小於3.2 ps的TDC基本上做為bang-bang PFD(BB-PFD)。現有線路通訊PLL主要屬於整數N設計，在rms跳動上具有嚴格的系統等級需求。DPLL設計師的目標為這些應用，因此必須面對TDC解析度充滿挑戰、不斷增加的需求，或找出使用BB-PFD的方法。
BB-PFD的有效增益關連於其輸入信號上的跳動，增益增加則跳動減少。因此針對使用BB-PFD的PLL，PLL的整個傳輸功能受到不在PLL設計本身內之元件的大幅影響(像是參考時脈輸出上的雜訊位準)。這是像是串聯I/O時脈這類在界定的整體頻寬上需要低合成雜訊之應用當中非常不樂見的。解決方法之一為放棄bang-bang PFD方式並且改用時間至數位(TDC)式架構，但是此方式在複雜度、面積、功率、校正需求以及對於線路應用方面的整數N頻率合成規格方面，具有許多缺點。
根據本發明，提供一種線性化bang-band PFD的回應之架構及實施。數位鎖相迴路(DPLL)及方法包含可調整的延遲線，其組態以接收參考時脈與回饋時脈之至少其中之一做為輸入並且輸出一抖動信號。相位與頻率偵測器(PFD)組態以比較包含一參考時脈信號與一回饋時脈信號的時脈信號，其中至少一個時脈信號為抖動信號，來決定時脈信號之間的相位與頻率差異。數位控制振盪器(DCO)組態以接收來自PFD的稍早或稍後決定，據此調整一輸出，其中抖動信號分配跳動回應來增強DPLL的整體操作。
在一個具體實施例內，DPLL包含一抖動控制電路，用來改變對於DCO的操作頻率。抖動控制電路包含一回饋迴路連接至一輸出，以便回饋一控制順序來致能一操作頻率，其中DCO以等於或超過其操作頻率的速率抖動，並且振盪器頻率分配的頻譜密度係形成使得抖動能量下降到零或接近零，如此抖動不會導入額外跳動或相位雜訊。
一種控制一數位鎖相迴路(DPLL)內跳動之方法，包含：調整一延遲線內的延遲，該延遲線組態以接收一參考時脈與一回饋時脈之其中至少之一做為一輸入並且輸出一抖動信號；藉由使用組態以決定相位與頻率差異的一相位與頻率偵測器(PFD)，比較參考時脈信號與回饋時脈信號，其中參考時脈信號與回饋時脈信號之其中至少之一有抖動；以及根據來自PFD的稍早或稍後決定，調整一數位控制振盪器(DCO)的一輸出，其中抖動信號分配跳動回應來增強DPLL的整體操作。
最佳化一數位控制振盪器(DCO)內抖動的其他設備與方法包含以等於或超過其操作頻率之一速率抖動一DCO。一振盪器頻率分配的頻譜密度係主動地形成使得抖動能量下降至零或接近零，如此在抖動內並未導入額外跳動或相位雜訊。
一自抖動數位控制振盪器(DCO)電路包含：一DCO；以及一抖動控制電路，用於改變對於DCO的操作頻率，抖動控制電路包含一回饋迴路連接至一輸出，來回饋一控制順序以致能一操作頻率，其中DCO藉此以等於或超過其操作頻率的一速率抖動，並且一振盪器頻率分配的一頻譜密度係形成使得抖動能量下降到零或接近零，如此抖動不會導入額外跳動或相位雜訊。
從下列搭配附圖說明的例示具體實施例之實施方式中，將會清楚了解到這些和其他特色及優點。
根據本發明，提供一種線性化相位與頻率偵測器(PFD)並且較佳是bang-band PFD(BB-PFD)的回應之架構及實施。藉由使用數位可控制延遲線來調變參考時脈輸入的行為，將BB-PFD轉換函數線性化。藉由塑造成超過PLL迴路頻寬之頻率的調變所產生之雜訊功率，此轉換函數修改可以控制並知道BB-PFD的增益。如此的淨效果為在PLL內注入跳動，讓PLL的行為更受控制並且可預測，同時改善相關頻帶內PLL的跳動效能，例如在線路I/O應用中。
在此提供一種整數N，BB-PFD數位鎖相迴路(DPLL)架構，這在線路通訊當中相當有用。這種架構已經利用實施8至11-Gb/s和17至20-Gb/s範圍內的目標應用來展示。本具體實施例達成整體低雜訊DPLL效能所需的比例路徑延遲與增益。在典型BB-PFD型DPLL設計當中，由BB-PFD所引起的強烈非線性使其本身做為邊界限制循環。這導致DPLL輸出跳動隨著比例路徑延遲與增益增加而增加。為了將限制循環的負面效果減至最低，本DPLL架構具備一個別、低延遲比例的路徑，使用BB-PFD輸出直接控制數位控制振盪器(DCO)。其他功能包含比例路徑增益以及BB-PFD增益的控制能力。
在此也提供一種使用數位控制振盪器的基本屬性之抖動方法。該方法允許在無額外跳動或相位雜訊之下增加振盪器的頻率解析度。本具體實施例允許以較高速率(等於或超過其自然頻率)，抖動一數位控制振盪器(DCO)。DCO週期與所有循環的週期一樣，並且此抖動方式不會產生多餘跳動。
抖動為雜訊的一個應用形式，用來隨機量化誤差，藉此避免發生比無關聯雜訊更不利的大比例圖案。抖動常用來處理數位資料。抖動可套用至速率轉換及位元深度轉移。在許多使用數位處理和分析的不同領域中，尤其是波形分析，都運用此方式。這些用法包含運用數位信號處理的系統，像是數位音訊、數位視訊、數位相片、地震學、雷達、天氣預報系統等。數位資料之量化與重新量化都會產生誤差，若誤差重複並且關聯於該信號，則產生的誤差會重複、循環並且可用數學方式決定。在某些領域內，尤其是對這種人工因素敏感的感受器(receptor)，循環誤差產生非所要的人工因素。在這些領域當中，抖動導致較無法決定的人工因素。本發明主動塑造振盪器頻率分配的頻譜密度，如此在頻譜密度被積函數中抖動能量下降至零或接近零。
本發明的具體實施例可採用整個硬體具體實施例、整個軟體具體實施例或包含硬體與軟體元件的具體實施例之形式。在較佳具體實施例當中，本發明實施於硬體當中，但是可包含軟體元件。軟體元件可包含但不受限於韌體、常駐軟體、微程式碼等。
此處所說明的電路可為設計積體電路晶片的一部分。晶片設計可用圖形電腦程式語言建立，並且儲存在電腦儲存媒體當中(像是碟片、磁帶、實體硬碟或像是儲存存取網路內的虛擬硬碟)。若設計師不製造晶片或用於製造晶片的光微影遮罩，設計師利用實體方式(例如利用提供儲存設計的儲存媒體副本)或電子方式(例如透過網際網路)將結果設計直接或間接傳輸給這種實體。然後將所儲存的設計轉換成適當格式(例如圖形資料系統II(GDSII))來製作光微影遮罩，這通常包含要在晶圓上形成的許多該晶片設計副本。光微影遮罩用於界定要蝕刻或要處理的晶圓區域(以及/或其上的層)。
製造商可用原料晶圓形式(也就是當成具有多重未封裝晶片的單一晶圓)、裸晶粒或已封裝形式散佈產生的積體電路晶片。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。在任意案例中，晶片與其他晶片、分散電路元件及/或其他信號處理裝置整合成為像是主機板這類中間產品或末端產品。末端產品可為包含積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其他輸入裝置和中央處理器的進階電腦產品。
此刻請參閱圖式，其中相同的編號代表與圖3A-C內相同或類似的元件，若假設PLL在鎖定狀態，則BB-PFD 38只代表其輸入之間的相位差，並且不運用其頻率偵測能力。在鎖定狀態內，如圖3A內所描述，PLL的參考(Φref)和回饋(Φfbk)相位彼此緊密追隨(即未發生循環滑動)。相位誤差Φref-Φfbk可假設相當小(遠小於2π)。這些情況下bang-bang PFD的轉換特性顯示在圖3A內。根據Φref-Φfbk的正負符號，BB-PFD輸出簡單分為「稍後」或「稍早」(+1或-1)。此非線性二進位特性經過參考與回饋信號內總是存在的跳動使其平滑，如圖3B內所示。然後，PFD的平均輸出為平滑函數42，值介於-1與+1之間。所產生之PFD的線性增益KPFD
由圖3B中的方程式44所表示。
其中σ為PFD輸入上跳動的標準偏差，就是相位誤差的均方根(r.m.s.)。請注意，一般來說PLL的設計目標為降低輸出相位雜訊，如此導致PFD輸出上較低的相位誤差。在σ值小的情況下，PFD增益通常過高且導致PLL頻寬遠大於許多應用所需。圖3C顯示PFD的線性模型，其係包含量化相位雜訊(ePFD
)而完整。圖3B中方程式14的其他推論為σ具有PLL設計以外的分量，換言之就是參考時脈的跳動。在此情況下，PLL設計師無法控制一個主要PLL參數。在圖3D內，根據圖3B的方程式例示顯示線性化轉換函數。BB-PFD增益與輸入跳動成反比。
請參閱圖4，根據本發明例示顯示實現BB-PFD DPLL架構100的設計之頂端方塊圖。BB-PFD 106比較輸入參考時脈(reference)與回饋時脈(phold)的邊緣，並且提供1位元稍早-稍後資料給低延遲比例路徑和整數路徑。在可程式選擇器110(SEL)內設定比例路徑的增益，其將PFD輸出直接傳遞給數位控制振盪器(DCO) 116的pcap輸入埠。然後利用將加權的PFD輸出套用至累加器108(INT)(例如(24位元累加器))，來形成整數路徑。來自累加器114的溢留-欠流(inc/dec)信號進一步整合在行列控制區塊112(ROW-COL)內，其驅動48個icap變容器的陣列。累加器108內部狀態的8個最高有效位元(frac)也透過第一階delta-sigma調變器114(ΔΣM)的抖動輸出套用至DCO 116，然後忽略剩餘的16位元。DPLL 100的輸出係使用縮放器118而預先調整比例(乘4或乘16)，以產生全域內部時脈clkg，然後進一步在8位元可程式區分器120內區分(1/N)。
在線性模型內，BB-PFD 106的增益與參考時脈(reference)上的rms跳動成反比。因此，可利用增加至參考信號的一控制跳動量，來改變PFD增益和整體DPLL頻寬。在此架構中，利用在參考時脈路徑內插入數位控制延遲線104(DELAY)來達成此目的。延遲線控制包含一個延遲位元產生器(未顯示)來輸出分數延遲位元，以及包含一個ΔΣ調變器102來產生延遲線致能信號(EN)。為了避免惡化PLL頻帶內雜訊，額外跳動經過ΔΣ成形為遠高於PLL頻寬的頻率。
有利的是，跳動的控制量可加至PLL參考輸入103、回饋時脈或迴路107(phold)或這兩者，讓設計師可達成低KPFD
值並且維持PLL頻寬接近目標值。請注意，σ，就是新增跳動的r.m.s.，較佳要高於參考或回饋跳動，因此讓設計對於參考跳動的變化比較不敏感。不過，應該用不影響PLL頻帶內雜訊效能的方式新增跳動。本發明的其他優點為新增跳動的成形，使得所有額外雜訊功率都移動至高頻，遠高於PLL頻寬。然後由低通PLL轉換函數自然過濾額外高頻雜訊，同時不影響頻帶內參考雜訊。如此同時達成控制PFD增益的目的以及改善PLL相位雜訊效能的目的。
原始參考信號(reference)在供應給BB-PFD 106之前會先通過延遲區塊104。延遲區塊104具有2組控制項，一組為延遲值「延遲範圍」的靜態設定，依照需要比例縮放整個跳動，另一組「延遲線控制項」為Delta-Sigma調變器ΣΔM 102的動態輸出，用於跳動的時間領域調變並且將其塑造至較高頻率。應瞭解，根據本發明，運用可設定延遲線控制項(EN1-EN7)的合適調變器來取代ΣΔM 102。再者，有多種方式可提供輸入至ΣΔM 102的分數資料位元。在一個具體實施例內，分數資料位元基本上從DCO 116的輸出回饋。在其他具體實施例內，分數資料位元以來自BB-PFD 106的回饋為基準。仍舊在其他具體實施例內，分數資料位元以來自BB-PFD 106和DCO 116的回饋為基準。這些與其他電路的貢獻可用來達成來自BB-PFD 106的線性輸出，以及將跳動回應位移至較高頻率(例如高於PLL的操作頻率)。
請參閱圖5，顯示延遲區塊104的例示實施。在此範例中，七階段202致能第3階Delta-Sigma調變。每一階段202都包含三態緩衝區204，具有虛線輸入與輸出。根據延遲範圍設定，EN信號利用啟動單元內的1、2或4個緩衝區204，來調變單元的延遲。根據「延遲範圍」位元，每一階段或區塊202都具有四個設定204(由EN的連接所指示)用於延遲值。每階段202的延遲值之數值都可在ps範圍內，例如從2 ps到10 ps。這當然要高於已知在1 ps以下的參考雜訊值。
圖式內7個主要元件202中每一都具有慢速路徑，虛線表示快速路徑，以及決定每一元件202相關強度的2位元控制項。7個元件202用來支援第3階sigma-delta操作(第2階操作只需要3個元件，而第1階操作只需要1個元件)。
請參閱圖6，顯示模擬的抖動參考之相位雜訊。抖動參考302的屬性為幾乎就在10 MHz之下位移頻率上追蹤原始參考304，此確定頻帶內PLL效能不受抖動影響。PFD增益由新增的總雜訊所決定，其由相位雜訊圖下的整數所表示。簡單來說，抖動參考的總雜訊要遠大於原始參考的總雜訊(在10 MHz與100 MHz之間緩行~60 dB)，達到所要的低PFD增益值以及低PLL頻寬值(許多MHz或更少的程度)。在抖動(或調變)情況下新增的額外雜訊可塑造至較高頻率，如此可利用PLL的自然轉換特性迅速過濾。
請參閱圖7，根據本發明的PLL之測量相位雜訊效能顯示無額外高頻雜訊導入之下的PLL頻寬控制。事實上，PLL輸出的測量(整合從載波頻率的1/1667到1/2)r.m.s.跳動要優於參考抖動的情況，尤其是在所要的低頻上。
請參閱圖8，並且繼續參閱圖4，LC-DCO 116例示顯示用於一個示範具體實施例，並且具有4位元加權以及在n井累積模式變容器410內標示為nFET的48個溫度計，分別用於粗(coarse)和細(icap)調整。icap和抖動控制(dither)變容器全都大小相等。請注意，由於每一變容器410伴隨的額外電容，目標應用的寬廣調整範圍需求嚴重限制可實現的細調步階數量。因此導致細調步階之間全分離，如此加大DCO量化雜訊。為了減緩此問題，因此提出第二DCO抖動機構。行列控制區塊112內部定址一個96階陣列。這允許DCO 116組態以具有48或96階，並具有利用相鄰細調步驟之間以clkg率抖動來動態建立的額外48階。在此模式內，利用clkg閘控抖動信號，來比例縮放DCOΔΣM增益來匹配DCO階之間的半分離。若未致能動態DCO位準，則積分器108簡單溢流/欠流兩次來在DCO的icap輸入內產生變更。
在DCO 116內實施兩種不同的低增益比例路徑控制。在第一種當中，利用透過輸入pcap<1:5>將互補稍早/稍後信號供應至尺寸稍微不同的2變容器，達到槽電容中所要的小變化。在第二種當中，利用透過輸入pcap<6:12>在寄生金屬內將一板接地或浮動至金屬電容來達成。
請參閱圖9，在此例示描述一種控制一數位鎖相迴路(DPLL)內跳動之方法。在方塊502內，延遲線內的延遲組態以接收一參考時脈或一回饋時脈或兩者作為輸入。延遲經過調整來輸出一抖動信號。在方塊504內，調整延遲包含使用延遲線來調變時脈輸入的行為(參考、回饋或兩者)，運用轉換函數線性化PFD回應。轉換函數致能PFD增益控制。在方塊506內，調整延遲包含調整增益，如此雜訊功率塑造至較高頻率超過DPLL的迴路頻寬。調整延遲包含在DPLL內注入跳動，讓DPLL的行為更受控制並且可預測，同時改善相關頻帶內DPLL的跳動效能。
在方塊510內，比較抖動信號。例如：使用相位與頻率偵測器(PFD)比較抖動參考時脈信號與回饋時脈信號，PFD係組態以決定抖動參考時脈信號與回饋時脈信號之間的相位與頻率差異。回饋控制信號也可抖動來取代或加入參考時脈信號，在方塊514內，數位控制振盪器(DCO)的輸出根據來自PFD的稍早或稍後決定來調整，其中延遲參考時脈來提供抖動的參考時脈信號，將跳動回應分配來增強DPLL的整體操作。行列控制區塊係組態以驅動DCO的變容器，如此DCO係組態為具有利用在相鄰細調步階抖之動而動態建立的額外步階，以縮放DCO增益來匹配DCO步階之間的分離。
在其他具體實施例內可與PFD 106的延遲線104一起或分開實施，一DCO(600或700)可用來進一步控制跳動與雜訊。根據本發明的抖動法運用數位控制振盪器的基本特性。振盪器的頻率解析度在無額外跳動與相位雜訊、或絕對最小額外跳動與相位雜訊之下增加。與傳統量化器不同，DCO為積分器。DCO相位為頻率的時間積分。若頻率在時間內變更(ω(t))，則振盪週期(T)上的總積分保持相同，在輸出上未出現額外週期跳動，成為DCO跳動的結果：
振盪T的週期可從方程式(5)中得出：
在DCO抖動方式中，以DCO頻率的1/4或1/8來執行，方程式(5)內的被積函數在超過4(或8)時脈循環的一值上維持恆等，然後在下4(或8)循環內跳至不同值。結果，DCO產生週期1/f的4(8)個時脈循環，然後產生週期1/(f+Δf)的其他4(8)個時脈循環。簡單來說，這產生週期跳動。依照描述，跳動的值大約是Δf/f2
。
根據特別有用的具體實施例，DCO的抖動以較高速率執行，尤其是等於或數倍於其操作頻率，如此方程式(4)和(5)內的積分維持常數。在此情況下，所有循環的DCO週期(T)都相同，此抖動法並未產生額外跳動。
請參閱圖10A，顯示根據例示具體實施例的自抖動3階環DCO 600。DCO 600說明為3個等大小的大型反向器INV1、INV2和INV3。這些反向器(INV1、INV2和INV3)驅動DCO節點標示為相位1、相位2和相位3。
正常3階環DCO波形顯示在圖10B內。請注意，振盪的總延遲為通過反向器INV1、INV2和INV3的延遲的總和乘2(上升與下降轉換)。較小的抖動反向器INV1a為相位2控制的三態反向器。相位2為低時，三態反向器INV1a關閉(圖10B)，相位2為高時，三態反向器INV1a開啟(圖10C)。結果，反向器INV1和INV1a的組合驅動強度650調變為相位2的函數。結果波形顯示在圖10C內(從相位3至相位1的低至高轉換導致較小的延遲)。
請注意，與圖10B內的情況不同，圖10C內從相位3至相位1的上升與下降轉換(用大箭頭顯示)耗費不同的時間量。延遲通過DCO的相位1(具有INV1a的INV1)，因此與用於低與高時脈半循環的並不同。由於新增的小型反向器INV1a驅動力，相位1波形內的0至T/2時間間隔並未改變，而T/2至T延遲則稍微變短，這由在此轉換期間為高的相位2信號致能。在此範例中，DCO在振盪週期一半於f+Δf上執行且在另一半週期於f上執行。
DCO振盪週期T在對應至大約f+Δf/2之值上維持恆等。這樣的好處是已經達到DCO量化點之間的頻率，不需要加入任何週期跳動。此全速率抖動內的妥協可為所產生時脈的一非50%工作循環。不過在f和Δf之值上，工作循環中變更的結果小至無關緊要，例如在f=4GHz和Δf=10MHz上大約為0.5%。請注意，若DCO在2f或較高倍數上抖動，工作循環維持在50%。此外，DCO可在2倍所要的頻率上執行，然後再除以2。然後，除後的輸出將具有完美50%的工作循環。
振盪器(開迴路或內部PLL)相位雜訊與週期跳動之間具有下列關係：
上面的方程式4可同等陳述為
因此在振盪器週期跳動與振盪器頻率的頻譜分配之間達到下列關係：
其中σ為振盪器週期跳動的標準差，ω為角速度，S Φ
為相位雜訊頻譜，且S Ω
為對應的頻率雜訊頻譜(或是振盪器頻率的功率頻譜密度)。
結果方程式8建立振盪器頻率的功率頻譜密度與週期跳動間之關係。方程式8對於自由運轉振盪器與PLL內部振盪器都有效，而由於熱雜訊以及其他雜訊來源，所以也可包含隨機頻率波動的效果。方程式8內的被積函數在頻率等於1/T時為零，並且乘上整數。若因為DCO抖動放在這些零上或附近而具有額外頻譜能量，則可最小化或完全排除週期跳動上抖動的效果。
本發明主動塑造振盪器頻率分配的頻譜密度S Ω
(ω)，如此在方程式8的被積函數中，抖動能量下降至零或接近零。實際上，將抖動頻譜能量放在2f之上或附近，而3f和較高頻率可不同，但非不可能。頻率上靠近f的抖動可輕易實施。尤其是，圖10A內顯示的範例抖動方式為更一般等級「自抖動」DCO的代表，其中輸出信號係回饋以抖動f與f+Δf的頻率間之DCO，導致大約f+Δf/2的輸出頻率，而無任何額外跳動。結果頻率的更精確方程式表示為0.5/((1/f)+1/(f+Δf))，其反應一半週期未改變的事實。
上述原理可套用至LC式DCO以及環振盪器式DCO。請參閱圖11，根據例示具體實施例顯示一般自抖動DCO 700。應注意，DCO 700可具體實施為圖4內的DCO。抖動控制702通過回饋迴路706接收回饋控制位元(1或0)。輸出信號回饋至f和f+Δf頻率之間的抖動DCO 700，達成Δf/2抖動而無任何額外跳動。在此範例中，0的回饋信號對應於f而1對應於f+Δf。在振盪循環期間，f的頻率較佳維持循環的一半，而f+Δf的頻域維持另一半。一般而言，最佳抖動法提供塑造S Ω
(ω)與達成最小所要週期跳動間之妥協。回饋路徑706內可提供選擇性增益方塊708。
不具有抖動的DCO可具有許多離散頻率。根據本發明，吾人選擇一頻率並且稱為「f」，下一較高頻率稱為「f+Δf」，其中「Δf」為這兩相鄰DCO頻率步階間之分隔。所要的輸出一般位於這兩頻率中某處。圖10A-10C和圖11內的「自抖動」範例展現出，如何達成大約f+Δf/2的中間頻率，而不加入任何週期跳動。
請參閱圖12，例示顯示在一數位控制振盪器(DCO)內最佳化抖動的方塊/流程圖。在方塊802內，以等於或超過其操作頻率(f)的速率抖動DCO。抖動包含在一半的振盪週期於f+Δf上執行DCO，並在另一半的振盪週期於f上執行DCO。在振盪循環期間，抖動受控制用於f和f+Δf頻率之間的DCO，來在循環期間達成Δf/2而不增加跳動。頻率可包含f和f+Δf頻率的整數倍數。振盪週期(T)在對應至大約f+Δf/2之值上維持恆等。
在方塊806內，振盪器頻率分配的頻譜密度係主動地形成使得抖動能量下降至零或接近零，如此在該抖動內並未導入額外跳動或相位雜訊。頻譜密度由方程式(8)所表示，不過也可運用其他方程式。主動塑造包含決定頻率，以降低方程式(8)的被積函數至零或大體上為零。抖動將在這些頻率上或附近執行。
在說明用於具有時脈抖動來進行增益與頻寬控制的數位控制振盪器最佳抖動之較佳具體實施例後(在此僅用於例示，並不做限制)，請注意到，經過上述說明之後，熟習此項技術者就可進行修改與變化。因此吾人可了解到，在申請專利範圍內說明的本發明範疇與精神內，可對本發明公佈的特定具體實施例進行修改。在依照專利法規細節與特殊要求來說明本發明之後，將會在後附申請專利範圍中提出由專利法所聲明與保護的部分。
10．．．數位控制振盪器
12．．．電壓控制振盪器
14．．．量化器
20．．．瞬間頻率
22．．．等效頻率
38．．．BB-PFD
40．．．轉換特性
42．．．平滑函數
44．．．方程式
100．．．BB-PFD DPLL架構
102．．．調變器
103．．．參考輸入
104．．．數位控制延遲線
106．．．BB-PFD
107．．．迴路
108．．．累加器
110．．．可程式選擇器
112．．．行列控制區塊
114．．．調變器
116．．．數位控制振盪器
118．．．縮放器
120．．．區分器
202．．．階段
204．．．三態緩衝區
302．．．抖動參考
304．．．原始參考
410．．．變容器
600．．．3階環DCO
650．．．驅動強度
700．．．自抖動DCO
702．．．抖動控制
706．．．回饋迴路
708．．．選擇性增益方塊
在參考下列圖式的較佳具體實施例說明中將對所揭示項目有更詳盡了解，其中：
圖1為根據先前技術所顯示的一數位控制振盪器(DCO)模型；
圖2為根據先前技術顯示基本DCO抖動的圖式；
圖3A顯示使用高度非線性Bang-Bang相位與頻率偵測器(BB-PFD)轉換函數來說明具有一線性化的BB-PFD；
圖3B顯示該BB-PFD轉換函數的線性化以及一結果線性增益方程式；
圖3C為BB-PFD的等量線性表示，具有量化雜訊；
圖3D為顯示一線性化轉換函數的圖式；
圖4為顯示根據一個例示具體實施例具有參考抖動的數位PLL之示意圖；
圖5為顯示根據一個例示具體實施例的一數位控制參考延遲電路之示意圖；
圖6為相位雜訊(L(f))對頻率從一載波位移的圖式，顯示根據本發明一原始參考與一抖動參考時脈信號之間的相位雜訊回應；
圖7為顯示具有和不具有參考抖動的PLL之測量相位雜訊；
圖8為根據一個具體實施例的一例示數位控制振盪器之示意圖；
圖9為顯示根據一個例示具體實施例用於控制一PLL電路內跳動的系統/方法之方塊/流程圖；
圖10A為顯示根據一個例示具體實施例的一自抖動環型DCO之示意圖；
圖10B為顯示根據本發明關閉一抖動反向器時，用於圖10A中該環型DCO的相位波形之時間圖；
圖10C為顯示根據本發明開啟一抖動反向器時，用於圖10A中該環型DCO的相位波形之其他時間圖；
圖11為顯示根據本發明用於一自抖動DCO的一抖動控制輸入之圖式；以及
圖12為顯示根據本系統用於最佳化抖動的系統/方法之方塊圖。
116．．．數位控制振盪器
118．．．縮放器
410．．．變容器
Claims (20)
- 一種數位鎖相迴路(DPLL)，包含：一可調整的延遲線，組態以接收一參考時脈與一回饋時脈之至少其中之一做為一輸入，並且輸出一抖動信號(dithered signal)；一相位與頻率偵測器(PFD)，組態以比較包含一參考時脈信號與一回饋時脈信號的時脈信號，其中該時脈信號之至少之一為該抖動信號，來決定該時脈信號之間的相位與頻率差異，其中調整該PFD的一增益，使得雜訊功率塑造至超過該DPLL的一迴路頻寬之較高頻率；以及一數位控制振盪器(DCO)，組態以接收來自該PFD的稍早或稍後決定，並據此調整一輸出，其中該抖動信號分配跳動回應來增強該DPLL的整體操作。
- 如申請專利範圍第1項所述之DPLL，其中該PFD包含一轉換函數，藉由使用該延遲線來調變一時脈輸入的行為並且致能該PFD增益之控制來進行線性化。
- 如申請專利範圍第1項所述之DPLL，其中該可調整的延遲線包含複數個階段，使用來自該DCO和該PFD之其中至少之一的回饋所獲得之延遲線控制項來控制。
- 如申請專利範圍第1項所述之DPLL，其中每一該階段都包含複數個緩衝區，其中根據一延遲範圍信號啟動該緩衝區。
- 如申請專利範圍第1項所述之DPLL，另包含一行列控制區塊，組態以驅動該DCO的變容器(varactors)，使得該DCO組態以利用在相鄰細調步階之間抖動，以動態地建立額外步階來縮放DCO增益來匹配DCO步階之間的分離。
- 如申請專利範圍第1項所述之DPLL，另包含一抖動控制電路，用於改變對於該DCO的一操作頻率，該抖動控制電路包含連接至一輸出的一回饋迴路，以回饋一控制順序以致能一操作頻率，其中該DCO以等於或超過其操作頻率的一速率抖動，並且一振盪器頻率分配的一頻譜密度係形成使得抖動能量下降到零或接近零，如此該抖動不會導入額外跳動或相位雜訊。
- 一種控制一數位鎖相迴路(DPLL)內跳動之方法，包含：調整一延遲線內的延遲，該延遲線組態以接收一參考時脈與一回饋時脈之其中至少之一做為一輸入，並且輸出一抖動信號；藉由使用組態以決定相位與頻率差異的一相位與頻率偵測器(PFD)，比較該參考時脈信號與該回饋時脈信號，其中該參考時脈信號與該回饋時脈信號之其中至少之一有抖動，其中調整延遲包含調整該PFD的一增益，使得雜訊功率係塑造至超過該DPLL的一迴路頻寬之較高頻率；以及根據來自該PFD的稍早或稍後決定，調整一數位控制振盪器(DCO)的一輸出，其中該抖動信號分配跳動回應來增強該DPLL的整體操作。
- 如申請專利範圍第7項所述之方法，其中調整延遲包含藉由使用該延遲線來調變一時脈輸入的行為，而使用一轉換函數將該PFD線性化，並且該轉換函數致能該PFD增益之控制。
- 如申請專利範圍第7項所述之方法，其中調整延遲包含在該DPLL內注入跳動，讓該DPLL的行為更受控制並且可預測，同時改善相關頻帶內該DPLL的跳動效能。
- 如申請專利範圍第9項所述之方法，其中該可調整的延遲線包含複數個階段，並且另包含使用來自該DCO和該PFD之其中至少之一的回饋所獲得之延遲線控制項來控制該延遲線。
- 如申請專利範圍第10項所述之方法，其中每一該階段都包含複數個緩衝區，其中根據一延遲範圍信號啟動該緩衝區。
- 如申請專利範圍第7項所述之方法，另包含一行列控制區塊，其組態以驅動該DCO的變容器，使得該DCO組態以利用在相鄰細調步階之間抖動，而動態地建立額外步階來縮放DCO增益以匹配DCO步階之間的分離。
- 一種最佳化一數位控制振盪器(DCO)內抖動之方法，包含：以等於或超過一DCO之操作頻率的一速率抖動該 DCO；以及主動塑造一振盪器頻率分配的一頻譜密度，使得抖動能量下降至零或接近零，如此在該抖動內並未導入額外跳動或相位雜訊。
- 如申請專利範圍第13項所述之方法，其中該頻譜密度表示為，其中σ為該振盪器週期跳動的標準差，ω為角速度，S Ω 為一對應的頻率雜訊頻譜(該振盪器頻率的功率頻譜密度)且T為該振盪器週期，並且主動塑造包含決定頻率以降低方程式(8)中的一被積函數(integrand)至零或大體上為零。
- 如申請專利範圍第13項所述之方法，其中抖動包含在一振盪週期的一半於f+△f執行該DCO，並且在該振盪週期的另一半於f執行該DCO。
- 如申請專利範圍第15項所述之方法，其中該振盪週期在對應至大約f+△f/2之一值上維持恆等。
- 如申請專利範圍第13項所述之方法，其中抖動包含在一振盪循環期間控制f和f+△f頻率之間的該DCO，以在該循環期間達成△f/2而無額外跳動。
- 一種自抖動(self-dithered)數位控制振盪器(DCO)電路，包 含：一DCO；以及一抖動控制電路，用於改變對於該DCO的一操作頻率，該抖動控制電路包含一回饋迴路連接至一輸出，來回饋一控制順序以致能一操作頻率，其中該DCO以等於或超過其操作頻率的一速率抖動，並且一振盪器頻率分配的一頻譜密度係形成使得抖動能量下降到零或接近零，如此該抖動不會導入額外跳動或相位雜訊。
- 如申請專利範圍第18項所述之DCO電路，其中該頻譜密度表示為，其中σ為該振盪器週期跳動的標準差，ω為角速度，S Ω 為一對應的頻率雜訊頻譜(該振盪器頻率的功率頻譜密度)並且T為該振盪器週期，並且主動塑造包含決定頻率以降低方程式(8)中的一被積函數至零或大體上為零。
- 如申請專利範圍第18項所述之DCO電路，其中該DCO在一振盪週期的一半於f+△f執行，且在該振盪週期的另一半於f執行，並且一常數值對應至大約f+△f/2。
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