CN102273077B - 使用时钟抖动进行增益及带宽控制的数字控制振荡器的最佳抖动 - Google Patents

Abstract

本发明揭示一种数字锁相环(DPLL)及方法，包含可调整的延迟线，其配置为接收参考时钟作为输入并且输出抖动参考时钟信号。相位与频率检测器(PFD)配置为比较抖动参考时钟信号与反馈时钟信号，来决定抖动参考时钟信号与反馈时钟信号之间的相位与频率差异。数字控制振荡器(DCO)配置为接收来自PFD的稍早或稍后决定，据此调整输出，其中抖动参考时钟信号分配跳动响应来增强DPLL的整体操作。

Description

使用时钟抖动进行增益及带宽控制的数字控制振荡器的最佳抖动

技术领域

本发明涉及数字锁相环电路，更具体地，涉及控制数字控制振荡器内抖动(dither)的电路及方法。

背景技术

数字锁相环(DPLL)的核心为数字控制式振荡器(DCO)。DCO和常用于模拟锁相环(PLL)的传统VCO(电压控制振荡器)之间有本质上的差异。VCO受到模拟电压信号控制，因此具有连续调整范围。DCO受到具备有限位分辨率的数字信号所控制，因此产生分散的频率集合。

参照图1，DCO 10可模型化为在电压控制输入上具有量化器14的VCO 12。DCO 10的结果量化噪声会恶化DPLL输出跳动(jitter)以及相位噪声。如图1内所示，Δf为最小DCO频率间隔。在线性模型中，可用具有(Δf)2/12变化的附加的一致分配的白噪声的传统模型，来评估DCO量化噪声贡献。相位噪声的结果贡献(假设环路滤波器以参考频率f_REF运作)由下列等式(1)表示：

$L\left(f_{\mathrm{offset}}\right)=\frac{1}{12}{\left(\frac{\mathrm{\Δf}}{f_{\mathrm{offset}}}\right)}^2\frac{1}{f_{\mathrm{ref}}}---\left(1\right)$

在此，f_offset为与载波频率的偏移。例如：若DCO以f＝4GHz并且具有10MHz最低频率步阶(Δf)来运作，在使用200MHz参考时钟的DPLL内，则在1MHz偏移上的由DCO量化造成的结果相位噪声为-74dBc/Hz。请注意在时间领域当中，DCO量化造成的振荡周期步阶ΔT为Δf/f2，或在上面的实例中为0.6ps。

这些数字相当于或高于自由运转的DCO噪声(由于热波动而上升)。自由运转环形振荡器的典型噪声性能范围从-90dBc/Hz至-80dBc/Hz至-75dBc/Hz(从4GHz开始间隔1MHz)，导致自由运转周期跳动范围从0.1ps至0.3ps至0/7ps RMS。相较之下，例如若使用具有40MHz频率步阶的较粗DCO，则量化噪声贡献具有优势，例如-62dBc/Hz(从4GHz开始间隔1MHz)。

减少DCO量化噪声冲击的简单方式为，利用减少最小频率步阶Δf并且对应增加频率步阶总数，来增加DCO分辨率。不过，此方式通常不切实际，一般导致无法接受的DCO区域增加和/或功率消耗。此问题的其它标准方式为抖动两相邻频率f和f+Δf之间的DCO，如图2内所示。

参照图2，说明其中显示频率对上时间的绘图，来展示基本DCO抖动。该图显示瞬间频率20和等效频率22。抖动有效产生更小的DCO最小频率步阶。理想8位抖动调制器可望以因子2⁸＝256减少Δf。在上面的实例中将减少量化噪声达48dB。抖动造成的量化噪声的影响取决于所使用的抖动调制器的类型，公知在达成减少DCO噪声的所要目标中，一致的抖动并未非常有效。运用等式(1)来评估一致抖动的效果如下：

$L\left(f_{\mathrm{offset}}\right)=\frac{1}{12}{\left(\frac{\mathrm{\Δf}}{f_{\mathrm{offset}}}\right)}^2\frac{1}{f_{\mathrm{DITH}}}---\left(2\right)$

其中f_DITH为抖动频率。在传统DPLL当中，f_DITH通常为载波频率的1/4或1/8。在上述的数值实例中，具备4GHz/4＝1GHz的一致抖动的唯一效果，将量化噪声展开在比f_REF＝200MHz还要宽五倍的频带上。然后量化噪声只减少7dB，与调制器内的位数量无关。

噪声形抖动比一致抖动更具吸引力，因为它利用将量化误差推入较高频率来降低频带内噪声，在此将由DPLL转换函数自然衰减。第一阶Delta-Sigma抖动调制器的噪声贡献由下列等式表示：

在1MHz偏移上，使用来自数值实例的数据，针对1GHz抖动可降低44dB的相位噪声。应注意，由于调制器内有限的位数，其中用Δf/2n取代Δf，等式1仍旧适用于Delta-Sigma抖动。

所有这些DCO抖动的方式的基本特性为将DCO看待为标准量化器，并且直接应用数模转换/模数转换(DAC/ADC)领域内已知的抖动技术。结果其全部产生有限数量的量化噪声。应注意，等式1-3所表示的相位噪声贡献全都造成对应的DCO跳动增加。

线路通信应用通常需要低相位噪声、宽调整范围锁相环(PLL)。虽然可使用传统电荷泵PLL架构来符合这些需求，高性能数字PLL(DPLL)型解决方案在面积、测试性及弹性提供潜在优点。目前文献中几乎所有高性能DPLL架构都整合时间至数字转换器(TDC)，做为环路的相位与频率检测器(PFD)。针对此量化限制，高分辨率TDC产生与其输出上相位误差成比例的输出信号，有效将PFD响应线性化。不过应注意，回报的高性能TDC型DPLL一般具有分数N，非整数N合成器。

在分数N环路内，反馈时钟与参考时钟间的相位差于PFD输入处变化显著，其跳跃频率与从一个相位相较于下一个相位的完整输出频率周期一样。在10GHz输出上，此导致100ps相位位移，如此让TDC具有10至20ps的分辨率，这足以产生多重量化水平。在整数N的情况下，相较的下，在输出上具有500 fs rms跳动并且一般反馈除法值范围从16到40的PLL应具有只有2至3.2ps rms的反馈相位跳动。

在此低噪声情况下，分辨率小于3.2ps的TDC基本上做为bang-bangPFD(BB-PFD)。现有线路通信PLL主要属于整数N设计，在rms跳动上具有严格的系统等级需求。DPLL设计师的目标为这些应用，因此必须面对TDC分辨率充满挑战、不断增加的需求，或找出使用BB-PFD的方法。

BB-PFD的有效增益关联于其输入信号上的跳动，增益增加则跳动减少。因此针对使用BB-PFD的PLL，PLL的整个传输功能受到不在PLL设计本身内的组件的大幅影响(例如参考时钟输入上的噪声水平)。这是例如串联I/O时钟这类在定义的整体带宽上需要低合成噪声的应用当中非常不乐见的。解决方法之一为放弃bang-bang PFD方式并且改用时间至数字(TDC)式架构，但是此方式在复杂度、面积、功率、校正需求以及对于线路应用方面的整数N频率合成规格方面，具有许多缺点。

发明内容

根据本发明，提供一种线性化bang-band PFD的响应的架构及实施。数字锁相环(DPLL)及方法包含可调整的延迟线，其配置为接收参考时钟与反馈时钟的至少其中之一作为输入并且输出抖动信号。相位与频率检测器(PFD)配置为比较包含参考时钟信号与反馈时钟信号的时钟信号，其中至少一个时钟信号为抖动信号，来决定时钟信号之间的相位与频率差异。数字控制振荡器(DCO)配置为接收来自PFD的稍早或稍后决定，据此调整输出，其中抖动信号分配跳动响应来增强DPLL的整体操作。

在一个具体实施例内，DPLL包含抖动控制电路，用来改变对于DCO的操作频率。抖动控制电路包含连接至输出的反馈环路，以反馈控制顺序以使能操作频率，其中DCO以等于或超过其操作频率的速率抖动，并且振荡器频率分配的频谱密度被形成，使得抖动能量下降到零或接近零，如此抖动不会导入额外跳动或相位噪声。

一种控制数字锁相环(DPLL)内跳动的方法，包含：调整延迟线内的延迟，该延迟线配置为接收参考时钟信号与反馈时钟信号的其中至少之一作为输入并且输出抖动信号；通过使用配置为决定相位与频率差异的相位与频率检测器(PFD)，比较参考时钟信号与反馈时钟信号，其中参考时钟信号与反馈时钟信号的其中至少之一被抖动；以及根据来自PFD的稍早或稍后决定，调整数字控制振荡器(DCO)的输出，其中抖动信号分配跳动响应来增强DPLL的整体操作。

优化数字控制振荡器(DCO)内抖动的其它设备与方法包含以等于或超过DCO的操作频率的速率抖动该DCO。主动形成振荡器频率分配的频谱密度，使得抖动能量下降至零或接近零，如此在抖动内并未导入额外跳动或相位噪声。

自抖动数字控制振荡器(DCO)电路包含：DCO；以及抖动控制电路，用于改变对于DCO的操作频率，抖动控制电路包含反馈环路，其连接至输出，以反馈控制顺序以使能操作频率，其中DCO由此以等于或超过其操作频率的速率抖动，并且振荡器频率分配的频谱密度被形成，使得抖动能量下降到零或接近零，如此抖动不会导入额外跳动或相位噪声。

从下列搭配附图说明的例示具体实施例的实施方式中，将会清楚了解到这些和其它特色及优点。

附图说明

在参考下列图示的优选地具体实施例说明中将对所揭示项目有更详尽了解，其中：

图1为根据现有技术所显示的数字控制振荡器(DCO)模型；

图2为根据现有技术显示基本DCO抖动的图示；

图3A显示使用高度非线性Bang-Bang相位与频率检测器(BB-PFD)转换函数来说明具有线性化的BB-PFD；

图3B显示该BB-PFD转换函数的线性化以及结果线性增益等式；

图3C为BB-PFD的等量线性表示，具有量化噪声；

图3D为显示线性化转换函数的图示；

图4为显示根据一个例示具体实施例具有参考抖动的数字PLL的示意图；

图5为显示根据一个例示具体实施例的数字控制参考延迟电路的示意图；

图6为相位噪声(L(f))对频率从载波偏移的图示，显示根据本发明原始参考与抖动参考时钟信号之间的相位噪声响应；

图7为显示具有和不具有参考抖动的PLL的测量相位噪声；

图8为根据一个具体实施例的例示数字控制振荡器的示意图；

图9为显示根据一个例示具体实施例用于控制PLL电路内跳动的系统/方法的方块/流程图；

图10A为显示根据一个例示具体实施例的自抖动环型DCO的示意图；

图10B为显示根据本发明关闭抖动反向器时，用于图10A中该环型DCO的相位波形的时间图；

图10C为显示根据本发明开启抖动反向器时，用于图10A中该环型DCO的相位波形的其它时间图；

图11为显示根据本发明用于自抖动DCO的抖动控制输入的图示；以及

图12为显示根据本系统用于优化抖动的系统/方法的方块图。

具体实施方式

根据本发明，提供一种线性化相位与频率检测器(PFD)并且优选地是bang-band PFD(BB-PFD)的响应的架构及实施。通过使用数字可控制延迟线来调制参考时钟输入的行为，将BB-PFD转换函数线性化。通过形成成超过PLL环路带宽的频率的调制所产生的噪声功率，此转换函数修改可以控制并知道BB-PFD的增益。如此的净效果为在PLL内注入跳动，让PLL的行为更受控制并且可预测，同时改善相关频带内PLL的跳动性能，例如在线路I/O应用中。

在此提供一种整数N，BB-PFD数字锁相环(DPLL)架构，这在线路通信当中相当有用。这种架构已经利用实施8至11-Gb/s和17至20-Gb/s范围内的目标应用来展示。本具体实施例达成整体低噪声DPLL性能所需的比例路径延迟与增益。在典型BB-PFD型DPLL设计当中，由BB-PFD所引起的强烈非线性使其本身作为边界限制循环。这导致DPLL输出跳动随着比例路径延迟与增益增加而增加。为了将限制循环的负面效果减至最低，本DPLL架构具备一个别、低延迟比例的路径，使用BB-PFD输出直接控制数字控制振荡器(DCO)。其它功能包含比例路径增益以及BB-PFD增益的控制能力。

在此也提供一种使用数字控制振荡器的基本属性的抖动方法。该方法允许在无额外跳动或相位噪声下增加振荡器的频率分辨率。本具体实施例允许以较高速率(等于或超过其自然频率)，抖动数字控制振荡器(DCO)。DCO周期与所有循环的周期一样，并且此抖动方式不会产生多余跳动。

抖动为噪声的一个应用形式，用来随机量化误差，由此避免发生比无关联噪声更不利的大比例图案。抖动常用来处理数字数据。抖动可应用至速率转换及位深度转移。在许多使用数字处理和分析的不同领域中，尤其是波形分析，都运用此方式。这些用法包含运用数字信号处理的系统，例如数字音频、数字视频、数字相片、地震学、雷达、天气预报系统等。数字数据的量化与重新量化都会产生误差，若误差重复并且关联于该信号，则产生的误差会重复、循环并且可用数学方式决定。在某些领域内，尤其是对这种人工因素敏感的感受器(receptor)，循环误差产生非所要的人工因素。在这些领域当中，抖动导致比较无法决定的人工因素。本发明主动形成振荡器频率分配的频谱密度，如此在频谱密度被积函数中抖动能量下降至零或接近零。

本发明的具体实施例可采用整个硬件具体实施例、整个软件具体实施例或包含硬件与软件组件的具体实施例的形式。在优选具体实施例当中，本发明实施于硬件当中，但是可包含软件组件。软件组件可包含但不受限于固件、常驻软件、微程序代码等。

此处所说明的电路可为设计集成电路芯片的一部分。芯片设计可用图形计算机程序语言建立，并且储存在计算机储存媒体当中(例如盘片、磁带、物理硬盘驱动器或例如储存存取网络内的虚拟硬盘驱动器)。若设计师不制造芯片或用于制造芯片的光刻屏蔽，设计师利用物理方式(例如利用提供储存设计的储存媒体副本)或电子方式(例如通过因特网)将结果设计直接或间接传输给这种实体。然后将所储存的设计转换成适当格式(例如图形数据系统II(GDSII))来制作光刻屏蔽，这通常包含要在晶圆上形成的许多该芯片设计副本。光刻屏蔽用于定义要蚀刻或要处理的晶圆区域(以和/或其上的层)。

制造商可用原料晶圆形式(也就是当成具有多重未封装芯片的单一晶圆)、裸片或已封装形式散布产生的集成电路芯片。在后者案例中，芯片固定在单芯片封装内(例如塑料载体，具有导线，附连至主机板或其它更高层载体)或固定在多芯片封装内(例如或两表面都具有表面互连或内嵌互连的陶瓷载体)。在任意案例中，芯片与其它芯片、分散电路组件和/或其它信号处理装置整合成为例如主机板这类中间产品或末端产品。末端产品可为包含集成电路芯片的任何产品，范围从玩具与其它低阶应用到具有显示器、键盘或其它输入装置和中央处理器的高级计算机产品。

此刻参照图示，其中相同的编号代表与图3A-C内相同或类似的组件，若假设PLL在锁定状态，则BB-PFD 38只代表其输入之间的相位差，并且不运用其频率检测能力。在锁定状态内，如图3A内所描述，PLL的参考(Фref)和反馈(Фfbk)相位彼此紧密追随(即未发生循环滑动)。相位误差Фref-Фfbk可假设相当小(远小于2π)。这些情况下bang-bang PFD的转换特性显示在图3A内。根据Фref-Фfbk的正负符号，BB-PFD输出简单分为“稍后”或“稍早”(+1或-1)。此非线性二进制特性经过参考与反馈信号内总是存在的跳动使其平滑，如图3B内所示。然后，PFD的平均输出为平滑函数42，值介于-1与+1之间。所产生的PFD的线性增益KPFD由图3B中的等式44所表示。

其中σ为PFD输入上跳动的标准偏差，就是相位误差的均方根(r.m.s.)。请注意，一般来说PLL的设计目标为降低输出相位噪声，如此导致PFD输出上较低的相位误差。在σ值小的情况下，PFD增益通常过高且导致PLL带宽远大于许多应用所需。图3C显示PFD的线性模型，其包含量化相位噪声(ePFD)而完整。图3B中等式14的其它推论为σ具有PLL设计以外的分量，换言之就是参考时钟的跳动。在此情况下，PLL设计师无法控制一个主要PLL参数。在图3D内，根据图3B的等式例示显示线性化转换函数。BB-PFD增益与输入跳动成反比。

参照图4，根据本发明例示显示实现BB-PFD DPLL架构100的设计的顶端方块图。BB-PFD 106比较输入参考时钟(reference)与反馈时钟(phold)的边缘，并且提供1位稍早-稍后数据给低延迟比例路径和整数路径。在可编程选择器110(SEL)内设定比例路径的增益，其将PFD输出直接传递给数字控制振荡器(DCO)116的pcap输入端口。然后利用将加权的PFD输出应用至累加器108(INT)(例如(24位累加器))，来形成整数路径。来自累加器114的溢流-潜流(inc/dec)信号进一步整合在行列控制区块112(ROW-COL)内，其驱动48个icap变容器的数组。累加器108内部状态的8个最高有效位(frac)也通过第一阶delta-sigma调制器114(Δ∑M)的抖动输出应用至DCO 116，然后忽略剩余的16位。DPLL 100的输出使用缩放器118而预先调整比例(乘4或乘16)，以产生全域内部频率clkg，然后进一步在8位可编程除法器120内作除(1/N)。

在线性模型内，BB-PFD 106的增益与参考时钟(reference)上的rms跳动成反比。因此，可利用增加至参考信号的控制跳动量，来改变PFD增益和整体DPLL带宽。在此架构中，利用在参考时钟路径内插入数字控制延迟线104(DELAY)来达成此目的。延迟线控制包含一个延迟位产生器(未显示)来输出分数延迟位，以及包含一个Δ∑调制器102来提供延迟线使能信号(EN)。为了避免恶化PLL频带内噪声，额外跳动经过Δ∑成形为远高于PLL带宽的频率。

有利的是，跳动的控制量可加至PLL参考输入103、反馈时钟或环路107(phold)或这两者，让设计师可达成低KPFD值并且维持PLL带宽接近目标值。请注意，σ，就是新增跳动的r.m.s.，优选地要高于参考或反馈跳动，因此让设计对于参考跳动的变化比较不敏感。不过，应该用不影响PLL频带内噪声性能的方式新增跳动。本发明的其它优点为新增跳动的成形，使得所有额外噪声功率都移动至高频，远高于PLL带宽。然后由低通PLL转换函数自然过滤额外高频噪声，同时不影响频带内参考噪声。如此同时达成控制PFD增益的目的以及改善PLL相位噪声性能的目的。

原始参考信号(reference)在供应给BB-PFD 106之前会先通过延迟区块104。延迟区块104具有2组控件，一组为延迟值“延迟范围”的静态设定，依照需要比例缩放整个跳动，另一组“延迟线控件”为Delta-Sigma调制器∑ΔM 102的动态输出，用于跳动的时间领域调制并且将其形成至较高频率。应了解，根据本发明，运用可设定延迟线控件(EN1-EN7)的合适调制器来取代∑ΔM 102。另外，有多种方式可提供输入至∑ΔM 102的分数数据位。在一个具体实施例内，分数数据位基本上从DCO 116的输出反馈。在其它具体实施例内，分数数据位以来自BB-PFD 106的反馈为基准。仍旧在其它具体实施例内，分数数据位以来自BB-PFD 106和DCO 116的反馈为基准。这些与其它电路的贡献可用来达成来自BB-PFD 106的线性输出，以及将跳动响应位移至较高频率(例如高于PLL的操作频率)。

参照图5，显示延迟区块104的例示实施。在此实例中，七阶段202使能第3阶Delta-Sigma调制。每一阶段202都包含三态缓冲器204，具有虚线输入与输出。根据延迟范围设定，EN信号利用启动单元内的1、2或4个缓冲器204，来调制单元的延迟。根据“延迟范围”位，每一阶段或区块202都具有四个设定204(由EN的连接所指示)用于延迟值。每阶段202的延迟值的数值都可在ps范围内，例如从2ps到10ps。这当然要高于已知在1ps以下的参考噪声值。

图示内7个主要组件202中每一都具有慢速路径，虚线表示快速路径，以及决定每一组件202相关强度的2位控件。7个组件202用来支持第3阶sigma-delta操作(第2阶操作只需要3个组件，而第1阶操作只需要1个组件)。

参照图6，显示仿真的抖动参考的相位噪声。抖动参考302的属性为几乎就在10MHz的下位移频率上追踪原始参考304，此确定频带内PLL性能不受抖动影响。PFD增益由新增的总噪声所决定，其由相位噪声图下的整数所表示。简单来说，抖动参考的总噪声要远大于原始参考的总噪声(在10MHz与100MHz之间缓行60dB)，达到所要的低PFD增益值以及低PLL带宽值(许多MHz或更少的程度)。在抖动(或调制)情况下新增的额外噪声可形成至较高频率，如此可利用PLL的自然转换特性迅速过滤。

参照图7，根据本发明的PLL的测量相位噪声性能显示无额外高频噪声导入的下的PLL带宽控制。事实上，PLL输出的测量(整合从载波频率的1/1667到1/2)r.m.s.跳动要优于参考抖动的情况，尤其是在所要的低频上。

参照图8，并且继续参阅图4，LC-DCO 116例示显示用于一个示范具体实施例，并且具有4位加权以及在n井累积模式变容器410内标示为nFET的48个温度计，分别用于粗(coarse)和细(icap)调整。icap和抖动控制(dither)变容器全都大小相等。请注意，由于每一变容器410伴随的额外电容，目标应用的宽广调整范围需求严重限制可实现的细调步阶数量。因此导致细调步阶之间全分离，如此加大DCO量化噪声。为了减缓此问题，因此提出第二DCO抖动机构。行列控制区块112内部寻址一个96阶数组。这允许DCO 116配置为具有48或96阶，并具有利用相邻细调步骤之间以clkg率抖动来动态建立的额外48阶。在此模式内，利用clkg闸控抖动信号，来比例缩放DCOΔ∑M增益来匹配DCO阶之间的半分离。若未使能动态DCO水平，则积分器108简单溢流/潜流两次来在DCO的icap输入内产生变更。

在DCO 116内实施两种不同的低增益比例路径控制。在第一种当中，利用通过输入pcap<1:5>将互补稍早/稍后信号供应至尺寸稍微不同的2变容器，达到槽电容中所要的小变化。在第二种当中，利用通过输入pcap<6:12>在寄生金属内将一板接地或浮动至金属电容来达成。

参照图9，在此例示描述一种控制数字锁相环(DPLL)内跳动的方法。在方块502内，延迟线内的延迟配置为接收参考时钟或反馈时钟或两者作为输入。延迟经过调整来输出抖动信号。在方块504内，调整延迟包含使用延迟线来调制频率输入的行为(参考、反馈或两者)，运用转换函数线性化PFD响应。转换函数使能PFD增益控制。在方块506内，调整延迟包含调整增益，如此噪声功率形成至较高频率超过DPLL的环路带宽。调整延迟包含在DPLL内注入跳动，让DPLL的行为更受控制并且可预测，同时改善相关频带内DPLL的跳动性能。

在方块510内，比较抖动信号。例如：使用相位与频率检测器(PFD)比较抖动参考时钟信号与反馈时钟信号，PFD配置为决定抖动参考时钟信号与反馈时钟信号之间的相位与频率差异。反馈时钟信号也可抖动来取代或加入参考时钟信号，在方块514内，数字控制振荡器(DCO)的输出根据来自PFD的稍早或稍后决定来调整，其中延迟参考时钟来提供抖动的参考时钟信号，将跳动响应分配来增强DPLL的整体操作。行列控制区块配置为驱动DCO的变容器，如此DCO配置为具有利用在相邻细调步阶的抖动而动态建立的额外步阶，以缩放DCO增益来匹配DCO步阶之间的分离。

在其它具体实施例内可与PFD 106的延迟线104一起或分开实施，DCO(600或700)可用来进一步控制跳动与噪声。根据本发明的抖动法运用数字控制振荡器的基本特性。振荡器的频率分辨率在无额外跳动与相位噪声、或绝对最小额外跳动与相位噪声下增加。与传统量化器不同，DCO为积分器。DCO相位为频率的时间积分。若频率在时间内变更(ω(t))，则振荡周期(T)上的总积分保持相同，在输出上未出现额外周期跳动，成为DCO跳动的结果：

振荡T的周期可从等式(5)中得出：

$2\mathrm{\&pi;}={\&Integral;}_0^T\mathrm{\&omega;}\left(t\right)\mathrm{dt}---\left(5\right)$

在DCO抖动方式中，以DCO频率的1/4或1/8来执行，等式(5)内的被积函数在超过4(或8)时钟循环的一值上保持恒定，然后在下4(或8)循环内跳至不同值。结果，DCO产生周期1/f的4(8)个时钟循环，然后产生周期l/(f+Δf)的其它4(8)个时钟循环。简单来说，这产生周期跳动。依照描述，跳动的值大约是Δf/f²。

根据特别有用的具体实施例，DCO的抖动以较高速率执行，尤其是等于或数倍于其操作频率，如此等式(4)和(5)内的积分维持常数。在此情况下，所有循环的DCO周期(T)都相同，此抖动法并未产生额外跳动。

参照图10A，显示根据例示具体实施例的自抖动3阶环DCO 600。DCO600说明为3个等大小的大型反向器INV1、INV2和INV3。这些反向器(INV1、INV2和INV3)驱动DCO节点标示为相位1、相位2和相位3。

正常3阶环DCO波形显示在图10B内。请注意，振荡的总延迟为通过反向器INV1、INV2和INV3的延迟的总和乘2(上升与下降转换)。较小的抖动反向器INV1a为相位2控制的三态反向器。相位2为低时，三态反向器INV1a关闭(图10B)，相位2为高时，三态反向器INV1a开启(图10C)。结果，反向器INV1和INV1a的组合驱动强度650调制为相位2的函数。结果波形显示在图10C内(从相位3至相位1的低至高转换导致较小的延迟)。

请注意，与图10B内的情况不同，图10C内从相位3至相位1的上升与下降转换(用大箭头显示)耗费不同的时间量。延迟通过DCO的相位1(具有INV1a的INV1)，因此与用于低与高时钟半循环的并不同。由于新增的小型反向器INV1a驱动力，相位1波形内的0至T/2时间间隔并未改变，而T/2至T延迟则稍微变短，这由在此转换期间为高的相位2信号使能。在此实例中，DCO在振荡周期一半于f+Δf上执行且在另一半周期于f上执行。

DCO振荡周期T在对应至大约f+Δf/2的值上保持恒定。这样的好处是已经达到DCO量化点之间的频率，不需要加入任何周期跳动。此全速率抖动内的妥协可为所产生时钟的非50％工作循环。不过在f和Δf的值上，工作循环中变更的结果小至无关紧要，例如在f＝4GHz和Δf＝10MHz上大约为0.5％。请注意，若DCO在2f或较高倍数上抖动，工作循环维持在50％。此外，DCO可在2倍所要的频率上执行，然后再除以2。然后，除后的输出将具有完美50％的工作循环。

振荡器(开环路或内部PLL)相位噪声与周期跳动之间具有下列关系：

${\mathrm{\&sigma;}}_T^2={\&Integral;}_0^{+\&infin;}{S}_{\mathrm{\&phi;}}\left(\mathrm{\&omega;}\right)4\mathrm{si}{n}^2\left(\frac{\mathrm{\&omega;T}}{2}\right)\mathrm{d\&omega;}---\left(6\right)$

上面的等式4可同等陈述为

$S_{\mathrm{\&phi;}}\left(\mathrm{\&omega;}\right)=\frac{S_{\mathrm{\&Omega;}}\left(\mathrm{\&omega;}\right)}{{\mathrm{\&omega;}}^2}---\left(7\right)$

因此在振荡器周期跳动与振荡器频率的频谱分配之间达到下列关系：

${\mathrm{\&sigma;}}_T^2={\&Integral;}_0^{+\&infin;}\frac{S_{\mathrm{\&Omega;}}\left(\mathrm{\&omega;}\right)}{{\mathrm{\&omega;}}^2}4\mathrm{si}{n}^2\left(\frac{\mathrm{\&omega;T}}{2}\right)\mathrm{d\&omega;}---\left(8\right)$

其中σ为振荡器周期跳动的标准差，ω为角速度，S_φ为相位噪声频谱，且S_Ω为对应的频率噪声频谱(或是振荡器频率的功率频谱密度)。

结果等式8建立振荡器频率的功率频谱密度与周期跳动间的关系。等式8对于自由运转振荡器与PLL内部振荡器都有效，而由于热噪声以及其它噪声来源，所以也可包含随机频率波动的效果。等式8内的被积函数在频率等于1/T时为零，并且乘上整数。若因为DCO抖动放在这些零上或附近而具有额外频谱能量，则可最小化或完全排除周期跳动上抖动的效果。

本发明主动形成振荡器频率分配的频谱密度S_Ω(ω)，如此在等式8的被积函数中，抖动能量下降至零或接近零。实际上，将抖动频谱能量放在2f的上或附近，而3f和较高频率可不同，但非不可能。频率上靠近f的抖动可轻易实施。尤其是，图10A内显示的实例抖动方式为更一般等级“自抖动”DCO的代表，其中输出信号被反馈以抖动f与f+Δf的频率间的DCO，导致大约f+Δf/2的输出频率，而无任何额外跳动。结果频率的更精确等式表示为0.5/((1/f)+l/(f+Δf))，其反应一半周期未改变的事实。

上述原理可应用至LC式DCO以及环振荡器式DCO。参照图11，根据例示具体实施例显示一般自抖动DCO 700。应注意，DCO 700可具体实施为图4内的DCO。抖动控制702通过反馈环路706接收反馈控制位(1或0)。输出信号反馈至f和f+Δf频率的间的抖动DCO 700，达成Δf/2抖动而无任何额外跳动。在此实例中，0的反馈信号对应于f而1对应于f+Δf。在振荡循环期间，f的频率优选地维持循环的一半，而f+Δf维持另一半。一般而言，最佳抖动法提供形成S_Ω(ω)与达成最小所要周期跳动间的妥协。反馈路径706内可提供选择性增益方块708。

不具有抖动的DCO可具有许多离散频率。根据本发明，我们选择一频率并且称为“f”，下一较高频率称为“f+Δf”，其中“Δf”为这两相邻DCO频率步阶间的分隔。所要的输出一般位于这两频率中某处。图10A-10C和图11内的“自抖动”实例展现出，如何达成大约f+Δf/2的中间频率，而不加入任何周期跳动。

参照图12，例示显示在数字控制振荡器(DCO)内优化抖动的方块/流程图。在方块802内，以等于或超过其操作频率(f)的速率抖动DCO。抖动包含在一半的振荡周期于f+Δf上执行DCO，并在另一半的振荡周期于f上执行DCO。在振荡循环期间，抖动受控制用于f和f+Δf频率之间的DCO，来在循环期间达成Δf/2而不增加跳动。频率可包含f和f+Δf频率的整数倍数。振荡周期(T)在对应至大约f+Δf/2的值上保持恒定。

在方块806内，振荡器频率分配的频谱密度主动地形成使得抖动能量下降至零或接近零，如此在该抖动内并未导入额外跳动或相位噪声。频谱密度由等式(8)所表示，不过也可运用其他方程序。主动形成包含决定频率，以降低等式(8)的被积函数至零或大体上为零。抖动将在这些频率上或附近执行。

Claims (22)

1.一种数字锁相环DPLL，包含：

可调整的延迟线，配置为接收参考时钟与反馈时钟的至少其中之一作为输入，并且输出抖动信号；

相位与频率检测器PFD，配置为比较包含参考时钟信号与反馈时钟信号的时钟信号，其中所述时钟信号的至少之一为该抖动信号，来决定所述时钟信号之间的相位与频率差异；以及

数字控制振荡器DCO，配置为接收来自该PFD的稍早或稍后决定，并据此调整输出，其中该抖动信号分配跳动响应来增强该DPLL的整体操作；

抖动控制电路，用于改变对于该DCO的操作频率，该抖动控制电路包含连接至输出的反馈环路，以反馈控制顺序以使能操作频率，其中该DCO以等于或超过其操作频率的速率抖动，并且振荡器频率分配的频谱密度被形成，使得抖动能量下降到零或接近零，如此该抖动不会导入额外跳动或相位噪声。。

2.如权利要求1所述的DPLL，其中该PFD包含转换函数，通过使用该延迟线来调制时钟输入的行为来进行线性化。

3.如权利要求2所述的DPLL，其中所述转换函数使能该PFD增益的控制。

4.如以上权利要求中任一项所述的DPLL，其中调整该PFD增益，使得噪声功率形成为超过该DPLL的环路带宽的较高频率。

5.如以上权利要求1至3中任一项所述的DPLL，其中在该DPLL内注入跳动，让该DPLL的行为更受控制并且可预测，同时改善相关频带内该DPLL的跳动性能。

6.如以上权利要求1至3中任一项所述的DPLL，其中该可调整的延迟线包含多个阶段，使用来自该DCO和该PFD的其中至少之一的反馈所导出的延迟线控件来控制。

7.如以上权利要求6所述的DPLL，其中每一阶段都包含多个缓冲器，其中根据延迟范围信号启动所述缓冲器。

8.如以上权利要求1至3中任一项所述的DPLL，还包含行列控制区块，配置为驱动该DCO的变容器，使得该DCO配置为利用在相邻细调步阶之间抖动，以动态地建立额外步阶来缩放DCO增益，以匹配DCO步阶之间的分离。

9.如权利要求1所述的DPLL，其中该频谱密度表示为

(8)，其中σ为该振荡器周期跳动的标准差，ω为角速度，S_Ω为对应的频率噪声频谱(该振荡器频率的功率频谱密度)并且T为该振荡器周期，并且主动形成包含决定频率以降低等式(8)中的被积函数至零或大体上为零。

10.如权利要求9所述的DPLL，其中该DCO在以下情况之一下操作：在振荡周期的一半于f+Δf操作，以及在该振荡周期的另一半于f操作，并且常数值对应至大约f+Δf/2。

11.一种控制数字锁相环DPLL内跳动的方法，包含：

调整延迟线内的延迟，该延迟线配置为接收参考时钟信号与反馈时钟信号的其中至少之一作为输入，并且输出抖动信号；

通过使用配置为决定相位与频率差异的相位与频率检测器PFD，比较该参考时钟信号与该反馈时钟信号，其中该参考时钟信号与该反馈时钟信号的其中至少之一被抖动；以及

根据来自该PFD的稍早或稍后决定，调整数字控制振荡器DCO的输出，其中该抖动信号分配跳动响应来增强该DPLL的整体操作；

还包括优化数字控制振荡器(DCO)内抖动的步骤：

以等于或超过DCO的操作频率的速率抖动该DCO；以及

主动形成振荡器频率分配的频谱密度，使得抖动能量下降至零或接近零，如此在该抖动内并未导入额外跳动或相位噪声。。

12.如权利要求11所述的方法，其中调整延迟包含通过使用该延迟线来调制时钟输入的行为，而使用转换函数将该PFD线性化。

13.如权利要求12所述的方法，其中该转换函数使能该PFD增益的控制。

14.如权利要求11至13中任一项所述的方法，其中调整延迟包含调整该PFD增益，使得噪声功率形成为至超过该DPLL的环路带宽的较高频率。

15.如权利要求11至13中任一项所述的方法，其中调整延迟包含在该DPLL内注入跳动，让该DPLL的行为更受控制并且可预测，同时改善相关频带内该DPLL的跳动性能。

16.如权利要求11至13中任一项所述的方法，其中该延迟线包含多个阶段，并且还包含使用来自该DCO和该PFD的其中至少之一的反馈所导出的延迟线控件来控制该延迟线。

17.如权利要求16所述的方法，其中每一阶段都包含多个缓冲器，其中根据延迟范围信号启动所述缓冲器。

18.如权利要求11至13中任一项所述的方法，还包含行列控制区块，其配置为驱动该DCO的变容器，使得该DCO配置为利用在相邻细调步阶之间抖动，以动态地建立额外步阶来缩放DCO增益，以匹配DCO步阶之间的分离。

19.如权利要求11所述的方法，其中该频谱密度表示为(8)，其中σ为该振荡器周期跳动的标准差，ω为角速度，S_Ω为对应的频率噪声频谱(该振荡器频率的功率频谱密度)并且T为该振荡器周期，并且主动形成包含决定频率以降低等式(8)中的被积函数至零或大体上为零。

20.如权利要求11所述的方法，其中抖动包含在振荡周期的一半于f+Δf，以及在该振荡周期的另一半于f运行该DCO。

21.如权利要求20所述的方法，其中该振荡周期在对应至大约f+Δf/2的值上保持恒定。

22.如权利要求11所述的方法，其中抖动包含在振荡循环期间控制f和f+Δf频率之间的该DCO，以在该循环期间达成Δf/2而无额外跳动。