TWI478286B - 反熔絲及其形成方法和具有其之非揮發性記憶體裝置之單位單元 - Google Patents

反熔絲及其形成方法和具有其之非揮發性記憶體裝置之單位單元 Download PDF

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Description

反熔絲及其形成方法和具有其之非揮發性記憶體裝置之單位單元
本發明係關於一種用於製造一半導體裝置之方法，且更特定言之係關於非揮發性記憶體裝置之一可一次程式化(OTP)單位單元，及一種用於製造其之方法。
本發明主張2008年2月20日申請之韓國專利申請案第10-2008-0015153號之優先權，該案之全文以引用的方式併入本文。
OTP單位單元係用於在諸如動態隨機存取記憶體(DRAM)、電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體之揮發性或非揮發性記憶體裝置中的記憶體修復。OTP單位單元亦用於在類比晶片及數位晶片共存之混合信號晶片中修整內部操作電壓或頻率。
大體而言，OTP單位單元包括一由一金屬氧化物半導體場效電晶體(MOSFET，下文中稱為"MOS電晶體")組成的反熔絲及一或多個MOS電晶體。OTP單位單元係以單一類型或陣列類型形成且用於修復或修整。
圖1說明OTP單位單元之一典型反熔絲的橫截面圖。為描述之便利，說明了包括OTP單位單元之典型反熔絲的特定部分且未說明由其他OTP單位單元組成之其他電晶體。
參看圖1，OTP單位單元之典型反熔絲包括基板100、形成於基板100上之閘電極105，及形成於基板100的由閘電極105之側壁暴露之一部分中的接面區域106，諸如源極區域及汲極區域。此外，典型反熔絲進一步包括形成於閘電極105與基板100之間的具有一相對較薄厚度之閘極介電層104。
下文將描述具有上述結構之典型OTP單位單元的寫操作。
接面區域106與拾取區域107互連且亦與一VSS連接。拾取區域107用於將一偏壓施加至井101。寫電壓VWR 經由金屬互連層108而施加至閘電極105。因此，高場效應發生於閘電極105與基板100之間且引起閘極介電層104的擊穿。因此，閘電極105及基板100短接。
然而，OTP單位單元之典型反熔絲的閘極介電層104的一限制是其不會被所施加之寫電壓穩定地擊穿。
在寫操作期間，經由金屬互連層108轉移至閘電極105的寫電壓VWR 具有由薄層電阻RS (由金屬互連層108所引起)引起的下降電壓，且該下降的寫電壓VWR 被施加至閘電極105。因此，因為閘電極105與基板100之間的場效應與下降電壓同等地減小，故閘極介電層104不會穩定地擊穿。
此外，在寫操作之初始週期期間，閘極介電層104經部分擊穿且閘電極105及基板100部分地短接。在此情況下，存在一問題在於：歸因於井101與通道擋止區域102之間的洩漏電流，不會在閘電極105與基板100之間持續地形成高場效應。部分擊穿表示閘極介電層104被擊穿的程度未達到目標位準之狀態。
舉例而言，當井101如圖1中所示為P型井時，通道擋止區域102經摻雜有N型雜質。因此，正向二極體形成於井101與通道擋止區域102之間。因此，當閘電極105與基板100歸因於閘極介電層104之部分擊穿而部分短接時，該正向二極體操作且引起洩漏電流。
當在井101與通道擋止區域102之間引起洩漏電流時，難以使閘極介電層104之穩定擊穿的程度達到目標位準。因此，在讀操作期間，因為資料之感測容限減小，故裝置發生故障。此故障減小OTP單位單元之讀操作的可靠性。
本發明之實施例係針對一種反熔絲、其一製造方法，其能夠藉由引起包括金屬氧化物半導體(MOS)電晶體之反熔絲之閘極介電層的穩定擊穿而改良操作可靠性，以在讀操作期間改良資料感測容限，以及具有其之非揮發性記憶體裝置的單位單元。
根據本發明之一態樣，提供一種反熔絲。該反熔絲包括：一閘極介電層，其形成於一基板上；一閘電極，其包括一本體部分及自該本體部分延伸之至少一突出部分，其中該本體部分及該等突出部分經形成以接觸於該閘極介電層上；及一接面區域，其形成於該基板之由該等突出部分之側壁暴露的一部分中。
根據本發明之另一態樣，提供一種反熔絲。該反熔絲包括一金屬氧化物半導體場效電晶體(MOS電晶體)，及一平行接觸該MOS電晶體的補償電容器。
根據本發明之另一態樣，提供包括一反熔絲之非揮發性記憶體裝置的單位單元。該反熔絲包括：一閘極介電層，其形成於一基板上；一閘電極，其包括一本體部分及自該本體部分延伸之至少一突出部分，其中該本體部分及該等突出部分經形成以接觸於該閘極介電層上；及一接面區域，其形成於該基板之由該等突出部分之側壁暴露的一部分中。
根據本發明之另一態樣，提供包括一反熔絲之非揮發性記憶體裝置的單位單元。該反熔絲包括一金屬氧化物半導體場效電晶體(MOS電晶體)，及一平行接觸該MOS電晶體的補償電容器，其中該補償電容器包括一接觸該MOS電晶體之一閘電極的第一電極、一接觸該MOS電晶體之一接面區域的第二電極，及一形成於該第一電極與該第二電極之間的第一介電層，其中該閘電極及該第一電極包含一金屬材料或一多晶矽層。
根據本發明之另一態樣，提供一種用於製造一反熔絲的方法。該方法包括在一基板上形成一閘極介電層，在該閘極介電層上形成一包括一本體部分及自該本體部分延伸之至少一突出部分的閘電極，及在該基板之由該等突出部分之側壁暴露的一部分中形成一接面區域。
在圖式中，為說明之清晰起見，誇示了層及區域之尺寸。亦應理解，當一層被稱作位於另一層或基板"上/下"時，其可直接位於該另一層或基板上/下，或亦可存在介入層。同樣，當一層被稱作在兩層"之間"時，其可為該兩層之間的唯一層，或亦可存在一或多個介入層。遍及圖式，相似參考數字指代相似元件。另外，在層之參考數字之後的不同英文字母字元指代該層在一或多個處理步驟(諸如，蝕刻製程或拋光製程)之後的不同狀態。
下文中，將參看隨附圖式詳細描述本發明之較佳實施例。
圖2為根據本發明之一實施例的非揮發性記憶體裝置之單位單元之反熔絲的平面圖。圖3說明沿圖2之線I-I'截取的橫截面圖，圖4說明沿圖2之線II-II'截取的橫截面圖，且圖5說明沿圖2之線III-III'截取的橫截面圖。
參看圖2至圖5，根據本發明之實施例的非揮發性記憶體裝置之單位單元的反熔絲包括一包括本體部分208及自本體部分208延伸之複數個突出部分209的閘電極205A。反熔絲進一步包括形成於閘電極205A與基板200之間的閘極介電層204A。反熔絲進一步包括形成於基板200之由突出部分209之側壁暴露的一部分中之接面區域206，諸如源極區域及汲極區域。
閘電極205A之本體部分208及突出部分209形成於閘極介電層204A上方，以便接觸閘極介電層204A。以下係可能的：在每一側上可形成一個或複數個突出部分209，總共四個側。然而，需要突出部分209藉由自一側延伸而彼此平行地形成，以便簡化製造方法。亦即，突出部分在同一方向上自本體部分之一側延伸。在本文中，"延伸"包括因為突出部分209為本體部分208之部分的以單一本體類型形成之結構，及電接觸本體部分208之結構(雖然突出部分209係藉由使用與形成本體部分208之材料不同的材料形成)。此外，本體部分208及突出部分209經形成而在基板200之作用區域中重疊。突出部分209之數量、寬度(意謂短軸上之長度)及長度(意謂長軸上之長度)並非限制性的，並且可根據預設寫電壓之位準及閘極介電層204A之厚度而恰當地加以選擇。
閘極介電層204A包括形成於與本體部分208重疊之部分中的第一介電層及形成於與突出部分209重疊之部分中的第二介電層。第一介電層及第二介電層可經形成為具有一高度差。需要第一介電層具有大於第二介電層之厚度的厚度。本文中，根據寫電壓之位準，可在第一介電層之厚度的大約三分之一至大約一半的範圍內選擇第二介電層之厚度。此外，第一介電層及第二介電層可藉由使用相同材料而形成為具有單一本體類型結構，或可藉由使用不同材料而形成。
接面區域206可包括輕摻雜雜質之區域及高摻雜雜質之區域，其中高摻雜雜質之區域可形成於輕摻雜雜質之區域中。高摻雜雜質之區域在接面區域206與一接觸插塞(未圖示)之間引起歐姆接觸。
下文中，參看圖6A至圖7，將描述根據本發明之一實施例的在非揮發性記憶體裝置之單位單元之寫操作期間的反熔絲之操作特性。
圖6A說明沿圖2之線II-II'截取的橫截面圖，且圖6B為其詳細電路圖。本文中，舉例而言，反熔絲包括具有n型通道之MOS電晶體。
參看圖6A及圖6B，兩個電容器存在於反熔絲中。電容器中之一者可用作熔絲FS ，因為該電容器由一寫電壓VWR 擊穿，且另一電容器可用作補償電容器CC ，其不會被寫電壓VWR 擊穿且累積電荷。
接面區域206與拾取區域207彼此互連且亦連接至一VSS。寫電壓VWR 施加至閘電極205A，且執行單位單元之寫操作。在寫操作之初始週期期間，寫電壓VWR 累積於補償電容器CC 中。當熔絲FS 之係第二介電層之介電層經擊穿時，補償電容器CC 補償由晶片中之金屬互連層210之薄層電阻RS 所引起的下降寫電壓VWR 。亦即，可藉由使用累積於補償電容器CC 中的電荷而獲取電壓抽汲效應。
可藉由使用補償電容器CC 之電壓抽汲效應而將等於或大於寫電壓VWR 之高電壓不斷地施加至熔絲FS 的第二介電層。藉由在閘電極205A(其係圖2之突出部分209)與基板200之間不斷維持產生高場效應，該高電壓可穩定地擊穿第二介電層。
下文中，將描述根據本發明之一實施例的用於製造非揮發性記憶體裝置之單位單元之反熔絲的方法。
圖7A至圖7F為描述一製造過程之沿圖2之線II-II'截取的橫截面圖。
參看圖7A，井201形成於基板200中。本文中，基板200包括一半導體基板且可包括一塊體基板或一絕緣體上矽(SOI)基板。基板200之半導體層可包括選自由以下各物組成之群的一者：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs及InP。
將一渠溝(未圖示)形成於基板200之一部分中，且執行一離子植入製程以在該渠溝之一內表面中形成通道擋止區域202。本文中，通道擋止區域202經形成為具有與井201不同的雜質類型，諸如P型雜質或N型雜質。舉例而言，當藉由使用P型雜質形成井201時，藉由使用N型雜質而形成通道擋止區域202。
藉由形成填充渠溝之絕緣層而形成隔離層203。因此，在基板200上界定一作用區域及一非作用區域(填充區域)。本文中，可藉由化學氣相沈積(CVD)方法藉由使用具有良好填充特性之高密度電漿(HDP)-未摻雜矽酸鹽玻璃(USG)層而形成隔離層203。
參看圖7B，在基板200上形成具有不同厚度之介電層204。介電層204係用於閘極介電層。可藉由使用氧化方法形成具有極佳層品質之閘極介電層204。該氧化方法可包括選自由以下各物組成之群的一者：乾式氧化製程、濕式氧化製程及使用自由基離子的氧化製程。該閘極介電層可包括選自由以下各物組成之群的一者：一層氧化物層、一層氮化物層、一層氧氮化物層、一金屬氧化物層及其一組合。
特定地，可藉由使用下文將描述之三種不同方法來形成閘極介電層204。
第一，在基板200上方形成第一介電層。光阻圖案(未圖示)暴露與圖2之閘電極205A之突出部分209重疊的部分，且使用光阻圖案作為蝕刻遮罩經由蝕刻製程選擇性地移除由光阻圖案暴露的第一介電層。在移除了第一介電層的部分上方形成第二介電層。本文中，第二介電層可具有比第一介電層之厚度薄的厚度。可藉由使用氧化方法來形成第一介電層及第二介電層。
第二，在基板200上方形成第一介電層。光阻圖案(未圖示)暴露與圖2之閘電極205A之本體部分208重疊的部分，且使用光阻圖案作為蝕刻遮罩經由蝕刻製程選擇性地移除由光阻圖案暴露的第一介電層。在移除了第一介電層的部分上方形成第二介電層。本文中，第二介電層可具有比第一介電層之厚度厚的厚度。可藉由使用氧化方法來形成第一介電層及第二介電層。
第三，在基板200上方形成第一介電層。光阻圖案(未圖示)暴露與圖2之閘電極205A之本體部分208重疊的部分。將第二介電層形成於光阻圖案及第一介電層上方，而光阻圖案覆蓋與突出部分209重疊的部分。隨著移除光阻圖案而選擇性地移除在光阻圖案上方形成的第二介電層。用於選擇性地移除第二介電層的方法被稱為起離(lift-off)方法。因此，第一介電層及第二介電層形成於與本體部分208重疊之部分上，且第一介電層僅形成於與突出部分209重疊的部分上。本文中，第一介電層與第二介電層可具有相同厚度。
參看圖7C，在閘極介電層204上方形成導電層205。導電層205係用於閘電極。導電層205可包括過渡金屬、半導體材料、含有過渡金屬的化合物及過渡金屬氧化物。特定地，選自由以下各物組成之群的一者可用作過渡金屬：Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、La、Hf、Ta、W、Fe、Os、Ir、Pt、Au及Hg。將具有晶體結構之半導體材料用作該半導體材料。特定地，選自由以下各物組成之群的一者：Si、Ge、Sn、Se、Te、B、包括金剛石之C、P、B-C、B-P(BP6 )、B-Si、Si-C、Si-Ge、Si-Sn、Ge-Sn、SiC、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、ZnO/ZnS/ZnSe/ZnTe、CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、AgF、AgCl、AgBr、AgI、BeSiN2 、CaCN2 、ZnGeP2 、CdSnAs2 、ZnSnSb2 、CuGeP3 、CuSi2 P3 、(Cu,Ag)(Al,Ga,In,Ti,Fe)(S,Se,Te)2 、Si3 N4 、Ge3 N4 、Al2 O3 、(Al,Ga,In)2 (S,Se,Te)3 、Al2 CO及其組合。
含有過渡金屬之化合物可包括諸如LaNi5 、MnNi3 及Mg2 Ni之含有Ni的化合物、諸如TiMn2 、TiV2 、TiFe、TiCo、TiVCr及TiVMn之含有Ti的化合物、諸如LiAl之含有Li的化合物。換言之，可藉由使用選自含有過渡金屬之化合物(包括與其他材料結合之過渡金屬)或具有穩定形式的過渡金屬的一者來形成導電層205。就過渡金屬氧化物而言，諸如VO2 、V2 O3 及V2 O5 之釩氧化物。
參看圖7D，藉由蝕刻導電層205而形成具有本體部分208及複數個突出部分209的閘電極205A(如圖2中所示)。本文中，藉由使用乾式蝕刻製程、濕式蝕刻製程或兩者來執行蝕刻製程。
儘管在導電層205之蝕刻期間如圖7C中所示亦蝕刻導電層205下的閘極介電層204，但導電層205下的閘極介電層204可不被蝕刻而保留。
參看圖7E，在基板200之由閘電極205A之一側暴露的部分中形成接面區域206。接面區域206可包括係輕摻雜雜質區域之輕摻雜汲極(LDD)區域。亦即，接面區域206可包括高摻雜雜質區域及輕摻雜雜質區域。舉例而言，輕摻雜雜質之區域形成於基板200中，且高摻雜雜質之區域形成於輕摻雜雜質區域中。
參看圖7F，藉由執行離子植入製程在基板200中形成拾取區域207。拾取區域207經形成以與接面區域206接觸。
儘管未展示，但形成了分別接觸閘電極205A、接面區域206及拾取區域207的接觸插塞，及與該等接觸插塞接觸之金屬互連層。
儘管已用特定實施例對本發明進行了描述，但熟習此項技術者將易瞭解，在不脫離以下申請專利範圍中所界定之本發明之精神及範疇的情況下，可進行各種改變及修改。
根據包括上述結構之本發明，可實現下文將描述之效應。
第一，根據本發明，可藉由在形成包括一本體部分及複數個突出部分之閘電極且擊穿與複數個突出部分中之一者重疊的介電層時終止寫操作而改良寫操作特性。
第二，根據本發明，可藉由在寫操作期間經由補償電容器提供一補償電壓(其係線路電壓(wiring voltage)之下降電壓)而實現穩定的寫操作。本文中，因為根據與閘電極重疊之部分將一閘極介電層形成為具有不同厚度，可藉由形成一用作閘電極與基板之間的熔絲之電容器及補償電容器而提供補償電壓。
100．．．基板
101．．．井
102．．．通道擋止區域
104．．．閘極介電層
105．．．閘電極
106．．．接面區域
107．．．拾取區域
108．．．金屬互連層
200．．．基板
201．．．井
202．．．通道擋止區域
203．．．隔離層
204．．．介電層/閘極介電層
204A．．．閘極介電層
205．．．導電層
205A．．．閘電極
206．．．接面區域
207．．．拾取區域
208．．．本體部分
209．．．突出部分
210．．．金屬互連層
CC ．．．補償電容器
FS ．．．熔絲
RS ．．．薄層電阻
VWR ．．．寫電壓
圖1說明OTP單位單元之一典型反熔絲的橫截面圖。
圖2為根據本發明之一實施例的非揮發性記憶體裝置之單位單元之反熔絲的平面圖。
圖3說明沿圖2之線I-I'截取的橫截面圖。
圖4說明沿圖2之線II-II'截取的橫截面圖。
圖5說明沿圖2之線III-III'截取的橫截面圖。
圖6A為描述根據本發明之一實施例的反熔絲之操作特性的橫截面圖。
圖6B為描述根據本發明之實施例的反熔絲之操作特性的詳細電路圖。
圖7A至圖7F為描述根據本發明之實施例的用於製造反熔絲之方法的橫截面圖。
205A．．．閘電極
206．．．接面區域
207．．．拾取區域
208．．．本體部分
209．．．突出部分

Claims (27)

  1. 一種反熔絲，其包含：在一基板上之一閘極介電層；一閘電極，其包含一本體部分及自該本體部分延伸之一或多個突出部分，該本體部分及該一或多個突出部分接觸該閘極介電層，該閘極介電層具有在該本體部份之下為均勻之一厚度；及一接面區域，其位於該基板之由該一或多個突出部分之側壁暴露的一部分中，其中當一寫入電壓被施加於該閘電極及該接面區域之間時，安置於該一或多個突出部份下方之該閘極介電層之一部份經組態以崩潰。
  2. 如請求項1之反熔絲，其中該閘極介電層包含一第一介電層及一比該第一介電層薄的第二介電層。
  3. 如請求項2之反熔絲，其中該等突出部分與該第一介電層及該第二介電層重疊。
  4. 如請求項1之反熔絲，其中該等突出部分在同一方向上自該本體部分之一側延伸。
  5. 如請求項1之反熔絲，其中該本體部分及該等突出部分與該基板之一作用區域重疊。
  6. 如請求項1之反熔絲，其中該閘極介電層包含選自由以下各物組成之群的一者：一層氧化物層、一層氮化物層、一層氧氮化物層、一金屬氧化物層及其一組合。
  7. 一種反熔絲，其包含： 在一基板上之一閘極介電層；一閘電極，其包含一本體部分及自該本體部分延伸之一或多個突出部分，該本體部分及該一或多個突出部分接觸該閘極介電層，該閘電極介電層具有在該本體部份之下為均勻之一厚度；及一接面區域，其位於該基板之由該一或多個突出部分之側壁暴露的一部分中，其中該閘極介電層包含一第一介電層及一第二介電層，該第二介電層具有一小於該第一介電層之一厚度的厚度，且該第一介電層與該本體部分重疊，且該第二介電層與該等突出部分重疊。
  8. 一種反熔絲，其包含：一具有一閘電極、一接面區域及一閘極介電層之金屬氧化物半導體場效電晶體(MOS電晶體)；及一補償電容器，其平行接觸該MOS電晶體，其中當一寫入電壓被施加於該閘電極及該接面區域之間時，該閘極介電層經組態以崩潰，其中該補償電容建構及配置為不崩潰以回應該寫入電壓。
  9. 如請求項8之反熔絲，其中該補償電容器包含：一電容電極，其具有一單一本體類型結構，該單一本體類型結構含具該MOS電晶體之該閘電極；及一電容介電層，其鄰接於該電容電極而形成。
  10. 如請求項9之反熔絲，其中該電容介電層具有一大於該 閘極介電層之一厚度的厚度。
  11. 如請求項8之反熔絲，其中該補償電容器包含：一電容電極，其接觸該MOS電晶體之該閘電極；及一電容介電層，其鄰接於該電容電極而形成。
  12. 如請求項11之反熔絲，其中該電容介電層具有一大於該閘極介電層之一厚度的厚度。
  13. 如請求項11之反熔絲，其中該電容電極由與用於形成該閘電極之材料相同的材料形成。
  14. 如請求項11之反熔絲，其中該電容電極由與用於形成該閘電極之一材料不同的一材料形成。
  15. 如請求項11之反熔絲，其中該閘電極及該電容電極包含一金屬材料或一多晶矽層。
  16. 如請求項10之反熔絲，其中該電容介電層及該閘極介電層包含選自由以下各物組成之群的一者：一層氧化物層、一層氮化物層、一層氧氮化物層、一金屬氧化物層及其一組合。
  17. 一種一非揮發性記憶體裝置之單位單元，其包含一反熔絲，該反熔絲包括：在一基板上之一閘極介電層；一閘電極，其包含一本體部分及自該本體部分延伸之一或多個突出部分，該本體部分及該一或多個突出部分接觸該閘極介電層，該閘極介電層具有在該本體部份之下為均勻之一厚度；及一接面區域，其位於該基板之由該一或多個突出部分 之側壁暴露的一部分中，其中當一寫入電壓被施加於該閘電極及該接面區域之間時，安置於該一或多個突出部份下方之該閘極介電層之一部份經組態以崩潰。
  18. 一種一非揮發性記憶體裝置之單位單元，其包含一反熔絲，該反熔絲包括：一金屬氧化物半導體場效電晶體(MOS電晶體)；及一補償電容器，其平行接觸該MOS電晶體，其中該補償電容器包括一接觸該MOS電晶體之一閘電極的第一電極、一接觸該MOS電晶體之一接面區域的第二電極，及一形成於該第一電極與該第二電極之間的第一介電層，其中該閘電極及該第一電極包含一金屬材料或一多晶矽層，其中當一寫入電壓被施加於該閘電極及該接面區域之間時，該第一介電層經組態以崩潰，其中該補償電容建構及配置為不崩潰以回應該寫入電壓。
  19. 一種用於製造一反熔絲之方法，該方法包含：在一基板上形成一閘極介電層；在該閘極介電層上形成一包括一本體部分及自該本體部分延伸之一或多個突出部分的閘電極；及在該基板之由該一或多個突出部分之側壁暴露的一部分中形成一接面區域， 其中當一寫入電壓被施加於該反熔絲之該閘電極及該接面區域之間時，安置於該一或多個突出部份下方之該閘極介電層之一部份經組態以崩潰，其中該閘極介電層具有在該本體部份之下為均勻之一厚度。
  20. 如請求項19之方法，其中該閘極介電層之該形成包含：在該基板上形成一第一介電層；移除該第一介電層之形成於一與該一或多個突出部分重疊之部分上的一部分；及在移除了該第一介電層之該部分上形成一比該第一介電層薄的第二介電層。
  21. 如請求項19之方法，其中該閘極介電層之該形成包含：在該基板上形成一第一介電層；移除該第一介電層之形成於一與該本體部分重疊之部分上的一部分；及在移除了該第一介電層之該部分上形成一比該第一介電層厚的第二介電層。
  22. 如請求項19之方法，其中該閘極介電層之該形成包含：在該基板上選擇性地在一與該本體部分重疊之部分上形成一第一介電層；及在該第一介電層上形成一第二介電層。
  23. 如請求項19之方法，其中該等突出部分在同一方向上自該本體部分之一側延伸。
  24. 如請求項19之方法，其中該本體部分及該等突出部分與 該基板之一作用區域重疊。
  25. 如請求項19之方法，其中該閘極介電層包含選自由以下各物組成之群的一者：一層氧化物層、一層氮化物層、一層氧氮化物層、一金屬氧化物層及其一組合。
  26. 如請求項19之方法，在形成該閘極介電層之前，其進一步包含：在該基板之一部分中形成一渠溝；在該渠溝之一內表面中形成一通道擋止區域；及形成一填充該渠溝之隔離層。
  27. 如請求項19之方法，在形成該接面區域之前，其進一步包含：在待形成該接面區域之一部分中形成一輕摻雜汲極(LDD)區域，其中該LDD區域具有一低於該接面區域之雜質濃度。
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