TWI469264B - 具有用於埋入式動態隨機存取記憶體（ｅｄｒａｍ）之整合式四重壁電容器的半導體結構及其形成方法 - Google Patents

具有用於埋入式動態隨機存取記憶體（ｅｄｒａｍ）之整合式四重壁電容器的半導體結構及其形成方法 Download PDF

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Description

具有用於埋入式動態隨機存取記憶體(EDRAM)之整合式四重壁電容器 的半導體結構及其形成方法 技術領域
本發明的實施例係有關動態隨機存取記憶體的領域，且特別有關具有用於埋入式動態隨機存取記憶體(eDRAM)之整合式四重壁電容器的半導體結構及其形成方法。
 發明背景
過去數十年來，積體電路中之形貌體的尺度縮放已經是不斷成長的半導體業之一驅力。藉由尺度縮放至愈來愈小的形貌體，係能夠在半導體晶片的有限基地上增高功能單元的密度。譬如，縮小的電晶體尺寸係容許在一晶片上併入有增加數量的記憶體裝置，導致產品製造具有提高的產能。然而，爭取愈來愈大的產能亦有其問題。各裝置的效能變得益加顯著需被最適化。
在諸如DRAM(動態隨機存取記憶體)等半導體裝置中，各晶胞由一電晶體及一電容器構成。在DRAM中，晶胞需要週期性讀取及更新。由於低單價位元、高整合、且能夠同時進行讀寫作業之優點，DRAM享有商業應用的廣泛使用。容易偵測記憶體“1”及“0”狀態的能力係大幅依據DRAM晶胞中的電容器尺寸而定。較大電容器係容許具有較容易的信號偵測。並且，由於DRAM具依電性，其需要不斷更新。隨著電容增加，更新頻率亦降低。尚且，在DRAM裝置中會由於外部因素導致儲存在一電容器中的電荷損 失、因此造成DRAM故障，而造成一種稱為“軟錯誤(soft error)”的現象。為了防止發生軟錯誤，已經提議一用於增強電容器的電容之方法。然而，由於半導體裝置不斷增高的整合層級，在調配實用的製造製程上係出現挑戰。
尚且，金屬線典型地被整合於與電容器層分離的層中。在一範例中，一銅金屬層係形成於一群組的電容器上方且未在與電容器相同的層中運行。第1圖代表其中金屬線的導孔形成經過電容器介電層以將上金屬線層連接至下裝置層之此範例。確切來說，第1圖是根據先前技藝在與用來容置金屬配線的一介電層顯著不同之一介電層中所形成的一電容器之橫剖視圖。
參照第1圖，一第一間層絕緣層103係形成於一具有一晶胞陣列區102之半導體基材101上。第一間層絕緣層103被圖案化以形成晶胞陣列區102上曝露出半導體基材101之接觸孔，且接觸孔被充填有一傳導材料以形成一下電極接觸插塞105A。一蝕刻停止層107及一第二間層絕緣層109依序形成於所產生的結構上。
第二間層絕緣層109及蝕刻停止層107在晶胞陣列區102中被依序蝕刻以形成下電極接觸插塞105A及一在下電極接觸插塞周圍曝露出第一間層絕緣層103之儲存節點孔111。在用於一下電極之一材料層被共形沉積於所產生的結構上之後，進行一平面化製程以形成下電極113，下電極113覆蓋住儲存節點孔111的一底部及一內側壁。一介電層115及一上電極層117在半導體基材101上被依序沉積及圖案 化。一金屬線122的一導孔124係被形成經過電容器介電層(譬如，介電層109、及甚至間層絕緣層120)以將上金屬線122層連接至具有晶胞陣列區102的半導體基材101。
依據本發明之一實施例，係特地提出一種用於一半導體裝置之埋入式四重壁電容器，該電容器包含：一溝道，其配置於配置在一基材上方的一第一介電層中，該溝道具有一底部及側壁；金屬板的四重配置係配置於該溝道的底部，與該等側壁分開；一第二介電層，其配置於該溝道的側壁及該金屬板的四重配置上且與其等呈共形；及一頂金屬板層，其配置於該第二介電層上且與其呈共形。
圖式簡單說明
第1圖是根據先前技藝在與用來容置金屬配線的一介電層顯著不同之一介電層中所形成的一電容器之橫剖視圖；第2A圖顯示在用於容置金屬配線的介電層中所形成之一單壁電容器的橫剖視圖；第2B圖顯示根據本發明的一實施例在用於容置金屬配線的介電層中所形成之一四重壁電容器的橫剖視圖；第3A至3M圖顯示根據本發明的一實施例代表一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之橫剖視圖；第4圖顯示根據本發明的一實施例在用於容置第三層級及第四層級金屬配線的兩介電層中所形成之一四重壁電 容器的橫剖視圖；第5圖是代表根據本發明的一實施例之一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之流程圖。
 詳細描述
本發明描述具有用於埋入式動態隨機存取記憶體(eDRAM)的整合式四重壁電容器之半導體結構及其形成方法。在下文描述中，提供許多特定細節，諸如特定的金屬配線層計數及材料方案，以供徹底瞭解本發明的實施例。熟習該技術者將瞭解：可在不具有這些特定細節下實行本發明的實施例。在其他案例中，並未詳述諸如積體電路設計佈局等熟知的特徵構造，以免不必要地模糊本發明的實施例。尚且，請瞭解圖式所示的不同實施例係為示範性代表物且未依比例繪製。
併入具有金屬配線層的電容器結構之習見途徑係只在電容器層之後及上方導入諸如銅線等金屬配線。在此等配置中，金屬配線層並未與用來容置電容器結構之介電層共用介電層。尚且，在習見架構中，可取得用於增加下電極高度之方法，作為一種用於增大下電極表面積以增加電容之方法。在一如是方法中，一其中設有下電極之介電層的高度係增大。然而，若高度增加，因為形成金屬接觸孔時需要大量蝕刻，製程負擔亦增加。尚且，由於金屬配線未被容置於介電層中，此途徑係生成金屬配線層與各別裝置 層之間的一益加更大距離。
此外，縮放並同時維持固定的電容，係可能需使電容器佔用許多層級的互連。從蝕刻及充填觀點來看，由於這些孔的尺寸比(aspect ratio)隨著電容器孔尺寸減小而增大，建造此電容器可能造成顯著的加工問題。
對於一邏輯半導體製程中所形成的電容器尺寸，亦可能具有電容限制。譬如，若只形成於後端介電層的數層中，一單壁埋入式電容器的電容可能受限。可藉由垂直地增加單壁埋入式電容器的尺寸來增大電容，但是加工的現實狀況可能對於此方式造成問題。在另一情境中，增加水平方向中之埋入式電容器的壁數可提供一整體增大的電容。根據本發明的一實施例，以整合在一邏輯製造製程中的方式提供一四重壁電容器。
根據本發明的一實施例，譬如用於一埋入式動態隨機存取記憶體(DRAM)產品之一四重壁電容器結構係併入有金屬配線層以共用一或多個用以容置金屬配線層之介電層。譬如，在一實施例中，電容器結構的高度基本上係為兩金屬配線介電層的高度，且電容器結構與兩金屬配線層相鄰地形成。在另一實施例中，電容器結構的高度基本上係為僅一個金屬配線層的高度，且電容器結構與一金屬配線層相鄰地形成。然而，電容器高度可能需為二或更多個介電層的高度藉以供應足夠的電容。電容器結構可在金屬配線層格式化之後形成於金屬配線層中。此一途徑容許一DRAM電容器埋入至一邏輯(CPU)製程中。反之，包括甚至 一單壁電容器結構的習見途徑開始係為一DRAM製程並稍後添加邏輯能力以製造埋入式DRAM。
本文所描述的埋入式DRAM可被包括在一第一晶片上並與一微處理器被封裝在一第二晶片上。或者，本文所描述的埋入式DRAM可被包括在與一微處理器相同的晶片上，以提供一單體性製造製程。在一實施例中，由上往下來看，一四重壁電容器具有諸如但不限於圓柱形、正方形、卵形、矩形、具有圓角的正方形、或具有圓角的矩形等形狀。
本文係揭露具有用於eDRAM之整合式四重壁電容器的半導體結構。在一實施例中，一埋入式四重壁電容器係包括一溝道，該溝道係配置於配置在一基材上方的一第一介電層中。溝道具有一底部及側壁。金屬板的四重配置係配置於溝道的底部，與側壁分開。一第二介電層係配置於溝道的側壁及該金屬板的四重配置上且與其等呈共形。一頂金屬板層係配置於第二介電層上且與其呈共形。
本文亦揭露用以製造具有用於eDRAM之整合式四重壁電容器的半導體結構之方法。在一實施例中，一方法係包括在一基材上方所形成的一第一介電層中蝕刻一溝道。溝道具有一底部及側壁。金屬板的四重配置係形成於溝道的底部，與側壁分開。一第二介電層係配置於溝道的側壁及金屬板的四重配置上且與其呈共形。一頂金屬板層係配置於第二介電層上且與其呈共形。
在本發明的一態樣中，一埋入式四重壁電容器係被包 括在與金屬配線相同的一或多個介電層中。為了比較用，第2A圖顯示形成在用於容置金屬配線的介電層中之一單壁電容器的橫剖視圖。作為一範例，第2B圖顯示根據本發明的一實施例形成在用於容置金屬配線的介電層中之一四重壁電容器的橫剖視圖。
參照第2A及2B圖，一半導體結構200A或200B分別包括配置於一基材202中或上方之複數個半導體裝置。一或多個介電層204係配置於基材202中或上方的複數個半導體裝置上方。諸如銅金屬配線等金屬配線206係配置於介電層204各者中。金屬配線206電性耦合至基材202中或上方的半導體裝置的一或多者。一單壁或四重壁電容器208A或208B係分別配置介電層204的至少一者中。單壁或四重壁電容器208A或208B係與介電層204的至少一者之金屬配線206相鄰並電性耦合至基材202中或上方之半導體裝置的一或多者。
請瞭解金屬配線206稱為金屬線，譬如用來作為互連線。金屬配線206將與導孔、譬如導孔207區分，其亦可被容置在介電層204中並用來在不同介電層204中耦合金屬配線206或使一金屬配線耦合於某其他電接觸件諸如接觸件210。接觸件210可代表另一導孔、另一金屬配線、或形成於一導孔207與一半導體裝置之間的一實際接觸結構。單壁或四重壁電容器208A或208B可經由某電接觸件、譬如接觸件212被電性耦合至基材202中或上方之半導體裝置的一或多者。在一實施例中，接觸件212由銅構成。接觸件212可代表另一導孔、另一金屬配線、或形成於單壁或四重壁電 容器208A或208B的底部與一半導體裝置之間的一實際接觸結構。在一實施例中，金屬配線206的至少一部分係被電性耦合至一邏輯電路中所包括的一或多個半導體裝置，且單壁或四重壁電容器208A或208B係為一埋入式動態隨機存取記憶體(eDRAM)電容器。單壁或四重壁電容器的頂電極可被來自單壁或四重壁電容器上方的一互連件或金屬配線層之一導孔所連接。在一實施例中，此連接係提供eDRAM的共同或地極連接。
參照第2A及2B圖兩者，在一實施例中，單壁或四重壁電容器208A或208B配置於介電層204的兩者中。在該實施例中，單壁或四重壁電容器208A或208B係與兩介電層204各者的金屬配線206相鄰並且亦與用以耦合兩介電層204各者的金屬配線206之一導孔207相鄰。在其他實施例中，一單壁或四重壁電容器208A或208B係配置於介電層的僅一者、或不只二者中並且與全部僅一個或不只兩個介電層之金屬配線相鄰。在一實施例中，雖未描繪，單壁及四重壁電容器208A及208B的足跡分別為相同。
再度參照第2A及2B圖，半導體結構200A及200B分別進一步包括一或多個蝕刻停止層214，諸如氮化矽、氧化矽、或氮氧化矽蝕刻停止層。譬如，一蝕刻停止層係可配置於介電層204各者之間，直接位於最接近基材202之介電層下方，如第2A及2B圖所示。在一實施例中，單壁或四重壁電容器208A或208B分別配置於配置在該等介電層204的至少一者中之一溝道216A或216B中。請瞭解：提到溝道時亦可 包括一介電或一傳導襯墊層，諸如第2B圖所描繪的層217。提到形成於溝道側壁上的層時係可包括其中一層形成於此一介電或傳導襯墊層上之實施例。
單壁電容器208A係包含一U形金屬板218。參照第2A圖，單壁電容器208A沿著溝道216A的底部及側壁被配置。然而，反之，參照第2B圖，四重壁電容器208B係包括沿著底部所配置但從溝道216B的側壁嵌設之金屬板218B的一四重配置。一電容器介電層220係配置於U形金屬板218A或金屬板218B的四重配置上且與其呈共形，並在第2B圖的實例中與溝道216B的經曝露側壁或襯墊呈共形。一溝道充填金屬板222配置於第二介電層220上。雖然第2A及2B圖中未描繪，溝道充填金屬板222可包括一第一共形傳導層及一第二充填金屬層。第二介電層220係使溝道充填金屬板222與U形金屬板218A或金屬板218B的四重配置呈絕緣。
在一實施例中，溝道充填金屬板222大部份由銅構成，譬如形成於一共形氮化鈦層上的一銅充填。在一實施例中，U形金屬板218A或金屬板218B的四重配置係由一個氮化鉭層、一個氮化鈦層、一個鈦層、一個鉭層或一個釕層所構成。在一實施例中，溝道充填金屬板222、U形金屬板218A、或金屬板218B的四重配置之傳導層的一或多者係由一諸如但不限於電化沉積製程、無電極沉積製程、化學氣相沉積製程、原子層沉積(ALD)製程、或迴流製程等技術形成。請瞭解：可使用銀、鋁、或銅、銀或鋁的一合金取代上述的銅。本文描述成從銅被形成的一般金屬配線層及對 應的導孔層亦可在部分實施例中另由銀、鋁、或銅、銀或鋁的一合金所形成。在一實施例中，U形金屬板218A或金屬板218B的四重配置係藉由可能身為一接觸件或額外金屬配線層之一底板金屬層、例如接觸件212被電性耦合至一下層的半導體裝置。在一實施例中，一額外傳導保護層係配置於底板金屬層上(未顯示於第2B圖)，如下文連同第3B圖更詳細地描述。
在一實施例中，用於一四重壁電容器之溝道的側壁係包括一垂直或接近垂直的輪廓，譬如第2B圖所描繪的溝道216B之垂直或接近垂直的輪廓。然而，在另一實施例中，溝道的側壁從介電層204的至少一者之底部往外漸細到介電層204的至少一者之頂部(未圖示)。相較於2A而言，2B的電容器的電容係增大而不必使電容器變高。
在一實施例中，介電層204的至少一者係為一低K介電層(對於二氧化矽具有小於4的介電常數之層)。在一實施例中，介電層204的至少一者係由一諸如但不限於旋覆製程、化學氣相沉積製程、或以聚合物為基礎的化學氣相沉積製程等製程所形成。在一特定實施例中，介電層204的至少一者係由一涉及矽烷或有機矽烷作為前驅物氣體之化學氣相沉積製程形成。在一實施例中，介電層204的至少一者係藉由對於隨後形成在介電層204的至少一者中或上之一序列金屬互連件之間的漏電流未作顯著貢獻之一材料所構成。在一實施例中，介電層204的至少一者係由位於2.5至小於4的範圍中之一材料構成。在一特定實施例中，介電層204的 至少一者係由一諸如但不限於具0至10%孔隙性的矽酸鹽或摻碳的氧化物等材料構成。然而，在另一實施例中，介電層204的至少一者由二氧化矽構成。
在一實施例中，電容器介電層220由一高K介電層構成(對於二氧化矽具有大於4的介電常數之層)。在一實施例中，電容器介電層220係由一原子氣相沉積製程或化學氣相沉積製程形成並由諸如但不限於氮氧化矽、氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鈦、或氧化鑭等一材料構成。然而，在另一實施例中，電容器介電層220由二氧化矽構成。
在一實施例中，基材202由一適合半導體裝置製造的材料構成。在一實施例中，基材202係為藉由一可包括但不限於矽、鍺、矽-鍺或III-V化合物半導體材料等材料的一單晶構成之一體塊基材。在另一實施例中，基材202係包括一具有一頂磊晶層之體塊層。在一特定實施例中，體塊層由一可包括但不限於矽、鍺、矽-鍺、III-V化合物半導體材料或石英之材料的一單晶構成，而頂磊晶層則由一可包括但不限於矽、鍺、矽-鍺或III-V化合物半導體材料等單晶層構成。在另一實施例中，基材202係包括位於一下體塊層上方之一中絕緣體層上的一頂磊晶層。頂磊晶層由一可包括但不限於矽(譬如，用以形成一矽晶絕緣體(SOI)半導體基材)、鍺、矽-鍺或III-V化合物半導體材料等單晶層構成。絕緣體層係由一可包括但不限於二氧化矽、氮化矽或氮氧化矽等材料構成。下體塊層係由一可包括但不限於矽、鍺、矽-鍺、III-V化合物半導體材料或石英等單晶構成。基材202 可進一步包括摻雜物雜質原子。
根據本發明的一實施例，在基材202上或中係具有被製作於一矽基材中且被包封於一介電層中之一陣列的互補金屬氧化物半導體(CMOS)電晶體。複數個金屬互連件係可形成於電晶體上方、及一圍繞的介電層上，並用來電性連接電晶體以形成一積體電路。在一實施例中，該積體電路可供使用於一DRAM。
因此，參照第2B圖，根據本發明的一實施例，一用於一半導體裝置之埋入式四重壁電容器208B係包括一溝道216B，溝道216B係配置於配置在一基材上方的一第一介電層204中。溝道216B具有一底部及側壁。金屬板218B的一四重配置係配置於溝道216B的底部，與側壁分開。一第二介電層220係配置於溝道216B的側壁及金屬板218B的四重配置上且與其呈共形。一頂金屬板層222係配置於第二介電層220上且與其呈共形
在一實施例中，金屬板218B的四重配置經由配置於第一介電層204下方的一底板金屬層212被電性耦合至配置於基材202上方的一下層電晶體(未圖示)，電晶體被包括在一動態隨機存取記憶體(DRAM)電路中。在一特定的如是實施例中，電容器208B進一步包括直接配置於金屬板218B的四重配置與底板金屬層212之間的一傳導保護層(未圖示)。在一特定的如是實施例中，金屬板218B的四重配置及頂金屬板層222可包括一層的氮化鈦，底板金屬層212由銅構成，且傳導保護層包含選自下列各物組成的群組之一材料： 鈷、氮化鉭、鈦、鉭、及釕。
在一實施例中，頂金屬板層222由一第一傳導層(未圖示)及一傳導溝道層(第2B圖中顯示成222)構成。在一特定的如是實施例中，第一傳導層由氮化鈦、氮化鉭、鈦、鉭或釕構成，且傳導溝道充填層由銅構成。在一實施例中，第一介電層204是一低K介電層，而第二介電層220是一高K介電層。
在本發明的一形態中，可使用一半導體加工方案來製造一四重壁埋入式電容器結構。譬如，第3A至3M圖顯示根據本發明的一實施例代表一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之橫剖視圖。
參照第3A圖，一諸如邏輯堆積體等半導體堆積體係包括複數個交替的介電層302及蝕刻停止層304。複數個金屬配線306及對應的導孔308(譬如銅金屬配線及導孔)形成於交替的介電層302及蝕刻停止層304之堆積體中。亦包括終將作為四重壁電容器的底板金屬層之一底板金屬層310(諸如一導孔)，諸如一銅底板金屬層。
參照第3B圖，一溝道312形成於複數個交替的介電層302及蝕刻停止層304中並與金屬配線306及對應導孔308相鄰。先前覆蓋住底板金屬層310之蝕刻停止層304的一部分係被移除以曝露底板金屬層310。在一實施例中，使用一特殊的反板罩幕以界定一未來的eDRAM區域，譬如以供蝕除一四重壁電容器的未來區位。亦瞭解雖然在底板金屬層310上方描繪三個金屬配線及對應導孔層，亦可使用大於或小於三個的此等層以在其中最終形成一四重壁電容器。
在一實施例中，一邏輯隔離層可隨後被沉積或形成於溝道312中，但未予顯示。此一邏輯隔離層可暫時地覆蓋底板金屬層310。參照第3C圖，一假體間層介電膜316形成於溝道312中。在一實施例中，假體間層絕緣膜316係藉由適合稍後相對於介電層302及蝕刻停止層304被選擇性移除的一材料構成。在一如是實施例中，假體間層介電膜316由可被灰化的一碳旋覆材料構成。假體間層介電膜316隨後被拋光及蝕刻以提供一平面性表面，如第3D圖所描繪。
參照第3E圖，一硬罩幕堆積體318及一阻劑層320沉積於平面化假體間層介電膜316上方。在一實施例中，硬罩幕堆積體318係由近似位於20至50奈米範圍的厚度之氮化鈦的一底層以及近似位於15至35奈米範圍的厚度之氧化矽的一頂層構成。阻劑層320隨後被圖案化，硬罩幕堆積體318的頂層被蝕刻以接收經圖案化阻劑的圖案，且阻劑後續被灰化以提供具有一開口324之複數個經圖案化硬罩幕堆積體322，如第3F圖所描繪。參照第3G圖，經部份圖案化的硬罩幕堆積體322之底層及假體間層介電膜316隨後被蝕刻以接收經部份圖案化的硬罩幕堆積體322之圖案。
硬罩幕堆積體318的其餘部分隨後被移除以再曝露出假體間層介電膜316，如第3H圖所描繪。亦參照第3H圖，一骨架結構327沿著假體間層介電膜316的側壁形成。在一實施例中，骨架結構327係為一具有側壁之可移除式介電骨架，側壁上終將被沉積有一四重壁電容器的第一(下)金屬電極。在一實施例中，使用骨架結構327因此有效地使一電容 器結構之第一金屬板的表面積達到二倍，而使一雙重壁途徑的電容達到二倍或使一單壁途徑的電容達到四倍。在一實施例中，骨架結構327由一毯覆沉積及後續蝕刻製程形成，以有效地沿著假體間層介電膜316的側壁形成經蝕刻的間隔件。
參照第3I圖，假體間層介電膜316的所有剩餘部分譬如藉由一濕蝕刻或乾蝕刻製程、或藉由灰化被移除。該移除係再曝露出溝道312但留下站立的骨架結構327。一四重板形成層328隨後形成為與溝道312且與骨架結構327呈共形，如第3J圖所描繪。在一實施例中，四重板形成層328係由原子層沉積(ALD)形成並由氮化鈦構成。參照第3K圖，四重板形成層328係被圖案化以形成金屬板的四重配置。該金屬板的四重配置係包括內板330及外板332。此外，在四重板形成層328圖案化以形成金屬板的四重配置之後，骨架結構327被移除，亦如第3K圖所描繪。
在一實施例中，利用一定時式蝕刻來圖案化四重板形成層以形成金屬板的四重配置。然而，在一實施例中，譬如若一定時式蝕刻未受到充分控制，對於用來形成金屬板的四重配置之時程的至少一部分利用一旋覆介電層(譬如一SLAM層)以保護四重板形成層328的至少一部分。在一實施例中，板形成層的頂部被拋光除去。側壁襯墊334亦可留存在溝道312中，作為將四重板形成層328圖案化的一製品。在一實施例中，利用一選擇性介電層蝕刻製程進行骨架結構327的移除。
參照第3L圖，一電容器介電層342隨後形成為與金屬的四重配置之內板330及外板332呈共形。在一實施例中，電容器介電層342由原子層沉積(ALD)形成並由一高K介電材料形成。再度參照第3L圖，一傳導溝道充填材料346隨後形成於電容器介電層342上。傳導溝道充填材料346可最終用來形成一電容器結構的一頂板。或者，在一實施例(雖未圖示)中，一頂板的一第一層344係形成為最終居留在傳導溝道充填材料346與電容器介電層342之間。在一實施例中，傳導溝道充填材料346由銅構成，一頂板的一第一層係藉由原子層沉積(ALD)形成為與電容器介電層342呈共形並由氮化鈦構成。參照第3M圖，藉由將傳導溝道充填材料346平面化以形成頂金屬板的一溝道充填部分348、或形成頂板本身，來提供一四重壁電容器結構300。
在本發明的另一形態中，一傳導保護層係在四重壁電容器形成之前直接被沉積於底板金屬層310上，但第3A至3M圖未予顯示。在一實施例中，傳導保護層由鉭構成。在一實施例中，傳導保護層係保護底板金屬層310不受到諸如包括含氯物種的原子層沉積(ALD)等後續加工。若下層或底板金屬結構(諸如一下層導孔結構)由銅構成，一傳導保護層係可特別有用。在一如是實施例中，四重壁電容器的製造係包括使用一傳導保護層以防止下層的銅導孔在一內金屬ALD沉積期間被腐蝕。在一特定實施例中，若使用鎢形成下層的底板金屬，可能不需要傳導保護層。
在本發明的一特定形態中，一埋入式四重壁電容器、 諸如上述電容器的一者係被包括在特定金屬配線層的介電層中。譬如，第4圖顯示根據本發明的一實施例形成於容置有第三階層及第四階層金屬配線之兩介電層中的一四重壁電容器之橫剖視圖。
參照第4圖，一半導體結構400係包括配置於一基材中或上方之複數個半導體裝置404。一第一介電層406係配置於複數個半導體裝置404上方並在其中配置有被電性耦合至複數個半導體裝置404之接觸件408。
一第二介電層410係配置於第一介電層406上方並在其中配置有一第一金屬配線414以及用以將第一金屬配線414耦合至接觸件408之一或多個導孔412。一第三介電層416係配置於第二介電層410上方並在其中配置有一第二金屬配線420以及用以將第二金屬配線420耦合至第一金屬配線414之一或多個導孔418。一第四介電層422係配置於第三介電層416上方並在其中配置有一第三金屬配線426以及用以將第三金屬配線426耦合至第二金屬配線420之一或多個導孔424。一第五介電層428係配置於第四介電層422上方並在其中配置有一第四金屬配線432以及用以將第四金屬配線432耦合至第三金屬配線426之一或多個導孔430。
第五介電層428亦在其中配置有一四重壁電容器434的至少一部分。四重壁電容器434與第四金屬配線432相鄰。四重壁電容器434譬如藉由金屬配線及導孔的一堆積體442被電性耦合至半導體裝置404的一或多者、並通往一接觸件408。一第六介電層436係配置於第五介電層428上方並在其 中配置有一第五金屬配線440及一或多個用以將第五金屬配線440耦合至第四金屬配線432之導孔438。在一實施例中，四重壁電容器434的另一部分係配置於第四介電層422中，與第三金屬配線426相鄰，但四重壁電容器434分別無任何部分配置於第三或第六介電層416或436中，如第4圖所描繪。亦如第4圖所描繪，一金屬配線444可配置於四重壁電容器434上方，但不需耦合於四重壁電容器434。
在一實施例中，第四金屬配線432的至少一部分被電性耦合至一邏輯電路中所包括的一或多個半導體裝置408，且四重壁電容器434係為一埋入式動態隨機存取記憶體(eDRAM)電容器。在一實施例中，半導體結構400進一步包括複數個蝕刻停止層450。如圖所示，一蝕刻停止層可配置於第一(406)、第二(410)、第三(416)、第四(422)、第五(428)及第六(436)介電層之間。
在一實施例中，四重壁電容器434係配置於配置在至少第五介電層428中的一溝道460中。在一如是實施例中，四重壁電容器434係包括沿著底部所配置但從溝道460側壁嵌設之金屬板997的一四重配置。一第七介電層998配置於金屬板997的四重配置及溝道460的側壁上且與其呈共形。請瞭解雖未圖示，一額外的良性傳導層可以來自加工的一製品沿著溝道460的側壁被配置(在該實例中，由於傳導層為良性，第七介電層998將仍被描述成配置於溝道460上且與其呈共形)。一溝道充填金屬板999配置於第七介電層998上，且雖未如此描繪，可包括多重的傳導層。第七介電層 998使溝道充填金屬板999與金屬板997的四重配置呈隔離。在一特定實施例中，溝道的側壁具有一垂直或接近垂直的輪廓，如同對於第4圖的溝道460所描繪。然而，在一替代性特定實施例中，溝道的側壁從第五介電層428的底部至頂部往外漸細。
在一實施例中，第二(410)、第三(416)、第四(422)、第五(428)及第六(436)介電層係為低K介電層，且第七介電層998係為一高K介電層。第4圖的半導體結構400的特徵構造之其他材料或結構細節可能如同上文對於半導體結構200B及300所描述。在一實施例中，一傳導保護層1000係配置於金屬板997的四重配置以及從四重壁電容器434所配置且通往一接觸件408之金屬配線的堆積體442及導孔之間，如第4圖所描繪。
請瞭解：在其他實施例中，額外單一或多重層的介電層及/或金屬線可形成於四重壁電容器434下方或上方。並且，在其他實施例中，單一或多重層的介電層及/或金屬線可從四重壁電容器434下方或上方被移除。在其他實施例中，四重壁電容器434形成於額外一或多層的介電層中。在一示範性實施例中，參照第4圖(雖未圖示)，四重壁電容器434的另一部分配置於第四422及第六436介電層中，與第三426及第四440金屬配線相鄰。然而，在一如是實施例中，四重壁電容器並無任何部分配置於第三介電層416中。
在本發明的另一形態中，提供一用以製造用於半導體裝置的埋入式四重壁電容器之方法。第5圖是根據本發明的 一實施例代表一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之流程圖500。
參照流程圖500的操作502，一溝道被蝕刻於一基材上方所形成的一第一介電層中。溝道具有一底部及側壁。
在一實施例中，形成第一介電層係包括形成一低K介電層。在一如是實施例中，蝕刻以形成溝道亦包括使蝕刻製程終止於一對應的蝕刻停止層上。在一實施例中，溝道係形成為具有呈現一垂直或接近垂直輪廓的側壁，如上述第2B圖所描繪。然而，在一實施例中，溝道係形成為具有從溝道底部至溝道頂部往外漸細之側壁。
參照流程圖500的操作504，金屬板的四重配置係形成於溝道的底部，與側壁分開。
在一實施例中，在操作502之形成第一介電層及蝕刻溝道之前，形成一底板金屬層。然後，一傳導保護層形成於底板金屬層上。在該實施例中，在溝道底部形成金屬板的四重配置係包括使金屬板的四重配置配置於傳導保護層上。在一如是實施例中，金屬板的四重配置係從一氮化鈦層形成，底板金屬層從一銅層形成，且傳導保護層從一鈷層或從一鉭層形成。
參照流程圖500的操作506，一第二介電層係沉積於溝道側壁及金屬板的四重配置上且與其呈共形。
在一實施例中，沉積第二介電層係包括形成一高K介電層。在一實施例中，第二介電層利用一原子層沉積(ALD)製程被沉積。
參照流程圖500的操作508，一頂金屬板層係沉積於第二介電層上且與其呈共形。
在一實施例中，藉由形成一氮化鈦層來沉積頂金屬板層。在一實施例中，沉積頂金屬板層係包括形成一第一傳導層且然後在第一傳導層上形成一傳導溝道充填層。在一如是實施例中，形成第一傳導層係包括形成一氮化鈦層，且形成傳導溝道充填層係包含形成一銅層。在一實施例中，頂金屬板利用一原子層沉積(ALD)製程被沉積。
在一實施例中，形成埋入式四重壁電容器係包括將埋入式四重壁電容器電性耦合至一或多個半導體裝置。在一如是實施例中，埋入式四重壁電容器係形成於一容置有金屬配線之半導體結構的相同一或多個介電層中。金屬配線可耦合至一邏輯電路中所包括的一或多個半導體裝置。在一實施例中，形成埋入式四重壁電容器係提供一埋入式動態隨機存取記憶體(eDRAM)電容器。
根據本發明的一實施例，形成四重壁電容器係包括只在一介電層中形成四重壁電容器。在另一實施例中，形成四重壁電容器係包括在僅兩個介電層中形成四重壁電容器，與兩介電層各者的金屬配線相鄰且亦與一用於耦合兩介電層各者的金屬配線之導孔相鄰。在一如是實施例中，該方法進一步包括：在形成介電層兩者的第一者之後及形成介電層兩者的第二者及四重壁電容器之前，在介電層兩者的第一者上形成一蝕刻停止層。蝕刻停止層隨後被圖案化以開啟一區以供後續形成四重壁電容器。介電層兩者的 第二者係形成於經圖案化的蝕刻停止層上及該區中。在又另一實施例中，形成四重壁電容器係包括在不只兩個介電層中形成四重壁電容器，與全體不只兩個介電層的金屬配線相鄰。
在一實施例中，一用於製造一具有整合在一相同介電層中的一四重壁電容器及金屬配線之半導體結構之方法係進一步包括形成一或多個蝕刻停止層，包括在介電層之間、及直接在最接近基材的介電層下方形成一蝕刻停止層。在一實施例中，形成一或多個介電層係包括形成一或多個低K介電層。所製造半導體結構的特徵構造之其他材料及結構細節係可能諸如上文對於半導體結構200B、300及400所描述。
因此，已經揭露具有用於埋入式動態隨機存取記憶體(eDRAM)的整合式四重壁電容器之半導體結構及其形成方法。在一實施例中，一半導體結構係包括配置於一基材中或上方的複數個半導體裝置。一或多個介電層係配置於複數個半導體裝置上方。金屬配線係配置於介電層的各者中並電性耦合至半導體裝置的一或多者。一埋入式四重壁電容器配置於介電層的一或多者中並與一或多個介電層的金屬配線相鄰。埋入式四重壁電容器係包括配置於介電層的一或多者中之一溝道，溝道具有一底部及側壁。金屬板的四重配置配置於溝道的底部，與側壁分開。一絕緣體層配置於溝道的側壁及金屬板的四重配置上且與其呈共形。一頂金屬板層配置於絕緣體上且與其呈共形。在一實施例 中，金屬配線的至少一部分電性耦合至一邏輯電路中所包括的一或多個半導體裝置，且埋入式四重壁電容器係為一埋入式動態隨機存取記憶體(eDRAM)電容器。在一實施例中，金屬板的四重配置係經由配置於介電層的一或多者下方之一底板金屬層被電性耦合至一配置於基材上方之下層電晶體。電晶體被包括在一動態隨機存取記憶體(DRAM)電路中。
101‧‧‧半導體基材
102‧‧‧晶胞陣列區
103‧‧‧第一間層絕緣層
105A‧‧‧下電極接觸插塞
107,214,304,450‧‧‧蝕刻停止層
109‧‧‧第二間層絕緣層
111‧‧‧儲存節點孔
113‧‧‧下電極
115,302‧‧‧介電層
117‧‧‧上電極層
120‧‧‧間層絕緣層
122‧‧‧上金屬線
124,207,308,412,418,424,430,438‧‧‧導孔
200A,200B,300,400‧‧‧半導體結構
202‧‧‧基材
204‧‧‧第一介電層
206,306,444‧‧‧金屬配線
208A‧‧‧單壁電容器
208B,434‧‧‧四重壁電容器
210,212,408‧‧‧接觸件
212,310‧‧‧底板金屬層
216A,216B,312,460‧‧‧溝道
217‧‧‧層
218‧‧‧U形金屬板
218B,997‧‧‧金屬板
220,342‧‧‧電容器介電層
220‧‧‧第二介電層
222,999‧‧‧溝道充填金屬板
222‧‧‧頂金屬板層
316‧‧‧假體間層介電膜
318‧‧‧硬罩幕堆積體
320‧‧‧阻劑層
322‧‧‧經圖案化硬罩幕堆積體
324‧‧‧開口
327‧‧‧骨架結構
328‧‧‧四重板形成層
330‧‧‧內板
332‧‧‧外板
344‧‧‧頂板的第一層
346‧‧‧傳導溝道充填材料
348‧‧‧溝道充填部分
404‧‧‧導體裝置
406‧‧‧第一介電層
410‧‧‧第二介電層
414‧‧‧第一金屬配線
416‧‧‧第三介電層
420‧‧‧第二金屬配線
422‧‧‧第四介電層
426‧‧‧第三金屬配線
428‧‧‧第五介電層
432‧‧‧第四金屬配線
436‧‧‧第六介電層
440‧‧‧第五金屬配線
442‧‧‧堆積體
500‧‧‧流程圖
502,504,506,508‧‧‧操作
998‧‧‧第七介電層
1000‧‧‧傳導保護層
第1圖是根據先前技藝在與用來容置金屬配線的一介電層顯著不同之一介電層中所形成的一電容器之橫剖視圖；第2A圖顯示在用於容置金屬配線的介電層中所形成之一單壁電容器的橫剖視圖；第2B圖顯示根據本發明的一實施例在用於容置金屬配線的介電層中所形成之一四重壁電容器的橫剖視圖；第3A至3M圖顯示根據本發明的一實施例代表一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之橫剖視圖；第4圖顯示根據本發明的一實施例在用於容置第三層級及第四層級金屬配線的兩介電層中所形成之一四重壁電容器的橫剖視圖；第5圖是代表根據本發明的一實施例之一用於形成一具有一埋入式四重壁電容器的半導體結構之方法中的操作之流程圖。
200B‧‧‧半導體結構
202‧‧‧基材
204‧‧‧第一介電層
206‧‧‧金屬配線
207‧‧‧導孔
208B‧‧‧四重壁電容器
210‧‧‧接觸件
212‧‧‧底板金屬層
214‧‧‧蝕刻停止層
216B‧‧‧溝道
217‧‧‧層
218B‧‧‧金屬板
220‧‧‧第二介電層
222‧‧‧溝道充填金屬板

Claims (21)

  1. 一種用於一半導體裝置之埋入式四重壁電容器，該電容器包含：一溝道，其配置於配置在一基材上方的一第一介電層中，該溝道具有一底部及側壁；金屬板的四重配置，其配置於該溝道的底部，與該等側壁分開；一第二介電層，其配置於該溝道的側壁及該金屬板的四重配置上並且與其等呈共形(conformal)；及一頂金屬板層，其配置於該第二介電層上且與其呈共形。
  2. 如申請專利範圍第1項之電容器，其中該金屬板的四重配置係經由配置於該第一介電層下方的一底板金屬層而被電性耦合至配置於該基材上方的一下層電晶體，該電晶體被包括在一動態隨機存取記憶體(DRAM)電路中。
  3. 如申請專利範圍第2項之電容器，進一步包含：一傳導保護層，其直接配置於該金屬板的四重配置與該底板金屬層之間。
  4. 如申請專利範圍第3項之電容器，其中該金屬板的四重配置及該頂金屬板層包含選自下列各物組成的群組之一材料：氮化鈦、氮化鉭、鈦、鉭及釕，該底板金屬層包含銅，且該傳導保護層包含選自下列各物組成的群組之一材料：鈷、氮化鉭、鈦、鉭、及釕。
  5. 如申請專利範圍第1項之電容器，其中該頂金屬板層包含一第一傳導層及一傳導溝道充填層。
  6. 如申請專利範圍第5項之電容器，其中該第一傳導層包含氮化鈦，且該傳導溝道充填層包含銅。
  7. 如申請專利範圍第1項之電容器，其中該第一介電層為一低K介電層，且該第二介電層為一高K介電層。
  8. 一種半導體結構，包含：複數個半導體裝置，其等配置於一基材中或上方；一或多個介電層，其等配置於該等複數個半導體裝置上方；金屬配線，其配置於該等介電層的各者中並電性耦合至該等半導體裝置中的一或多者；及一埋入式四重壁電容器，其配置於該等介電層中的一或多者中並與該等一或多個介電層的金屬配線相鄰，該電容器包含：一溝道，其配置於該等介電層中的一或多者中，該溝道具有一底部及側壁；金屬板的四重配置，其配置於該溝道的底部，與該等側壁分開；一絕緣體層，其配置於該溝道的側壁及該金屬板的四重配置上且與其等呈共形；及一頂金屬板層，其配置於該絕緣體層上且與之呈共形。
  9. 如申請專利範圍第8項之半導體結構，其中該金屬配線 的至少一部分電性耦合至一邏輯電路中所包括的一或多個半導體裝置，且其中該埋入式四重壁電容器為一埋入式動態隨機存取記憶體(eDRAM)電容器。
  10. 如申請專利範圍第8項之半導體結構，其中該埋入式四重壁電容器係配置於該等介電層的僅一者中。
  11. 如申請專利範圍第8項之半導體結構，其中該埋入式四重壁電容器係配置於該等介電層的僅兩者中，與該等兩介電層各者的金屬配線相鄰，且亦與用於耦合該等兩介電層各者的金屬配線之一導孔相鄰。
  12. 如申請專利範圍第8項之半導體結構，其中該埋入式四重壁電容器係配置於該等介電層的不只兩者中，與全部該等不只兩介電層之金屬配線相鄰。
  13. 如申請專利範圍第8項之半導體結構，其中該溝道的側壁包含一垂直或接近垂直的輪廓。
  14. 如申請專利範圍第8項之半導體結構，其中該溝道的側壁從該溝道的底部開始往外漸細。
  15. 如申請專利範圍第8項之半導體結構，其中金屬板的該四重配置係經由配置於該等介電層的一或多者下方之一底板金屬層被電性耦合至配置於該基材上方的一下層電晶體，該電晶體被包括在一動態隨機存取記憶體(DRAM)電路中。
  16. 一種用以形成用於半導體裝置之一埋入式四重壁電容器的方法，該方法包含下列步驟：於一基材上方所形成的一第一介電層中蝕刻一溝 道，該溝道具有一底部及側壁；在該溝道的底部形成金屬板的四重配置，與該溝道的側壁分開；沉積一第二介電層，該第二介電層配置於該溝道的側壁及該金屬板的四重配置上且與其等呈共形；及沉積一頂金屬板層，該頂金屬板層配置於該第二介電層上且與其呈共形。
  17. 如申請專利範圍第16項之方法，進一步包含下列步驟：在形成該第一介電層及蝕刻該溝道之前，形成一底板金屬層；及於該底板金屬層上形成一傳導保護層，其中在該溝道的底部形成該金屬板的四重配置之步驟包含於該傳導保護層上形成該金屬板的四重配置。
  18. 如申請專利範圍第17項之方法，其中形成該第一介電層之步驟包含形成一低K介電層，且沉積該第二介電層之步驟包含利用一原子層沉積(ALD)製程形成一高K介電層。
  19. 如申請專利範圍第16項之方法，進一步包含下列步驟：在該溝道的底部形成該金屬板的四重配置之前，於該溝道中形成一假體介電層；及於該假體介電層中形成一第二溝道，與該溝道的側壁分開；及形成與該第二溝道呈共形之一骨架結構；及移除該假體介電層。
  20. 如申請專利範圍第19項之方法，進一步包含下列步驟：形成與該骨架結構相鄰之該金屬板的四重配置；及移除該骨架結構。
  21. 如申請專利範圍第20項之方法，其中移除該骨架結構之步驟包含使用一選擇性蝕刻製程。
TW101113449A 2011-06-21 2012-04-16 具有用於埋入式動態隨機存取記憶體（ｅｄｒａｍ）之整合式四重壁電容器的半導體結構及其形成方法 TWI469264B (zh)

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