TWI467763B - 半導體元件與其製造方法 - Google Patents

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Description

半導體元件與其製造方法 【相關申請案】
本揭露係相關於下列共同受讓之美國專利申請案，其全部內容將以引用方式併入本案(Incorporated by Reference)：美國專利申請案第61/337,701號，且發明名稱為「製造應變源極/汲極結構」(“METHOD OF MANUFACTURED STRAINED STRUCTURE”)。
本揭露是有關於積體電路(Integrated Circuit；IC)及其製造方法。
半導體積體電路工業已經歷了快速發展。在IC製程的演進過程中，功能密度(每單位晶片面積之內連接元件的數量)已經隨著幾何結構尺寸(即使用一製程程序可產生之最小組成件或線)之減少而普遍地增加。此縮小化製程通常藉由提升生產效率及降低相關的成本來提功效益。此種縮小化製程亦增加處理及製造IC之複雜度，而為這些進步，於IC的製造中需要有類似的發展。例如：當半導體元件(如金氧半場效電晶體(MOSFETs))透過各種技術節點(Nodes)被縮小時，已使用磊晶(epi)半導體材料實施應變源極/汲極特徵(例如應力源(Stressor)區域)，以加強載子移動率及改善元件的效能。形成具有應力源區域之金氧半場效電晶體經常包括使用磊晶成長的矽(Si)來對N型元件形成源極及汲極，以及使用磊晶成長的矽鍺(SiGe)來對P型元件形成源極及汲極。針對此些源極及汲極特徵之形狀、配置及材料的各種技術已被實施來改善電晶體元件之性能。雖然現有的做法已足以達到其想要之目的，但仍無法完全滿足所有方面之需求。
本發明之目的係在於提供一種半導體積體結構元件及半導體積體結構元件的製造方法，藉以透過未進行用以形成環型(袋型)特徵之離子植入製程的半導體元件，來避免對元件造成損害；改善短通道效應；改善環型(袋型)特徵中之摻雜物於分佈的均勻度，因而加強元件性能。
本發明之又一目的係在於提供一種半導體積體結構元件及半導體積體結構元件的製造方法，藉以使用磊晶層所形成之環型(袋型)特徵來提供額外的通道應變，以增加載子移動率及加強元件性能。
為達上述目的，本發明之一實施態樣係在提供一種半導體元件。此半導體元件包含有基材、閘極結構、磊晶特徵及源極/汲極特徵。此閘極結構位於此基材上並定義一通道區域於基材上；磊晶特徵具有第一摻雜濃度之第一摻雜物，並介於通道區域中；源極/汲極特徵具有第二摻雜濃度之第二摻雜物，並被通道區域所插入；磊晶源極/汲極特徵比該些磊晶特徵距該通道區域較遠，且第二摻雜物具有與第一摻雜物相反之一電載子型式。
為達上述目的，本發明之又一實施態樣係在提供一種電晶體，此電晶體包含半導體基材、閘極結構、閘極間隙壁、袋型特徵、源極/汲極特徵及接觸特徵。其中，閘極結構位於半導體基材之上，並定義一通道區域於半導體基材上；閘極間隙壁於閘極結構相鄰之側壁上；袋型特徵位於半導體基材中並被通道區域所分開；源極/汲極特徵亦為通道區域所分開但環繞於袋型特徵，且接觸特徵位於源/汲極特徵之上；另外，袋型特徵具有第一摻雜物，源極/汲極特徵包含第二摻雜物，第二摻雜物具有與袋型特徵之第一摻雜物相反之一電載子型式。
為達上述目的，本發明之又一實施態樣係在提供一種半導體製造方法。此半導體製造方法包含：於半導體基材上形成閘極結構，並定義通道區域於半導體基材中；形成閘極間隙壁於閘極結構相鄰之側壁上；於半導體基材上形成通過通道區域之溝渠；於溝渠中磊晶成長第一半導體層，並於第一半導體層之上形成第二半導體層；第一半導體層具有濃度為第一摻雜濃度之第一摻雜物、第二半導體層濃度為第二摻雜濃度之第二摻雜物；第二摻雜物具有與該第一摻雜物相反之一電載子型式。
本發明之優點為，利用本案之製程技術，可達到改善短通道效應之控制、增加飽和電流、改善冶金閘極長度之控制、增加載子移動率以及降低源極/汲極特徵和矽化物部間之接觸阻抗。
可理解的是，以下揭露提供許多不同實施例或例子，以實施本申請的不同特徵。以下敘述組件與其排列的特定例子，以簡化本揭露。當然，此些組件與其排列僅係舉例，並無意圖成為限制。例如：在接續之描述中於第二特徵上或上方之第一特徵的形成可包含有多個實施例，其中第一特徵和第二特徵以可直接接觸的方式來形成；亦可包含有多個實施例，其中可形成額外的特徵於第一特徵和第二特徵之間，而使第一特徵和第二特徵不直接接觸。加上，本揭露可重複使用參考數字和/或字母於各種例子中。此重複係為簡化和清楚的目的，以其本身而言並非用以指定所討論之各實施例及/或配置之間的關係。
請參照第1圖及第2至7圖，以下一起敘述方法100和半導體元件200。如第2至7圖所示之半導體元件200係為一積體電路或其一部分，其可包含記憶體單元和/或邏輯電路。半導體元件200可包含如電阻、電容、電感和/或熔絲的被動元件；主動元件(如P通道場效電晶體(P-channel Field Effect Transistors；PFETs)、N通道場效電晶體(N-channel Field Effect Transistors；NFETs)、金氧半場效電晶體(MOSFETs)、互補型金氧半電晶體(CMOSs)、高壓電晶體及/或高頻電晶體)；其他合適的元件；和/或上述元件之組合。可理解的是，在方法100之一些實施例中，可於方法100之前、期間和/或之後提供額外的步驟，且可置換或刪除以下所述的一些步驟。更可理解的是，在一些實施例中，可加入額外的特徵於半導體元件200中，而在一些其他實施例中，可置換或刪除以下所述的一些特徵。
請參照第1圖和第2圖，方法100首先由步驟102開始，其中提供一基材210。於本實施例中，基材210係包含矽之半導體基材。例如：此矽基材係所謂的(001)基材，其中具有與(001)晶格平面(Lattice Plane)平行的頂面。在一些其他實施例中，基材210包含有基礎半導體、化合物半導體、合金半導體、或以上材料之組合其中基礎半導體包括晶體之矽和/或鍺；化合物半導體包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)和/或銻化銦(indium antimonide)；合金半導體包括矽鍺合金半導體(SiGe)、鎵砷磷合金半導體(GaAsP)、鋁銦砷合金半導體(AlInAs)、鋁鎵砷合金半導體(AlGaAs)、鎵銦砷合金半導體(GaInAs)、鎵銦磷合金半導體(GaInP)和/或鎵銦砷磷合金半導體(GaInAsP)的合金半導體。合金半導體基材可具有一梯度(Gradient)的SiGe特徵，其中矽和鍺的組成係由在梯度的SiGe特徵之一位置之一比例變化至在又一位置之又一比例。合金SiGe可形成於矽基材上。SiGe基材可為經過應變的(Strained)。此外，半導體基材亦可為絕緣層上半導體(Semiconductor On Insulator；SOI)。在一些例子中，半導體基材可包含有摻雜磊晶層(Epi Layer)。在其他例子中，矽基材可包含有多層化合物半導體結構。
於一些實施例中，基材210可視設計需求而包含有各種摻雜區(例如：P型井或N型井)。摻雜區可被P型摻雜物(例如：硼或氟化硼(BF2 ))；N型摻雜物(例如：磷或砷)；或以其組合所摻雜。摻雜區可直接形成於基材210中、於P型井結構中、於N型井結構中、於雙井結構中，或使用突起結構來形成。半導體元件200可包含有PFET元件和/或NFET元件，因而基材201可包含有其針對PFET元件和/或NFET元件配置之各種摻雜區。PFET元件和/或NFET元件之閘極結構220係形成於基材210上。當基材210係所謂的(001)基材時，此閘極結構220係例如形成於基材210上之<110>方向中。於一些實施例中，閘極結構220依序包括閘極介電層222、閘極電極224以及硬罩幕層226。閘極結構220可習知技藝所知之沉積、微影圖案化和/或蝕刻製程來形成。
閘極介電層222係形成於基材210之上，且包含介電質材料，如氧化矽、氮氧化矽、氮化矽、高介電常數(high-k)之介電材料、其他適用之介電材料或以上材料之組合。例示性高介電常數材料包含氧化鉿(HfO2 )、矽酸鉿(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋅(HfZrO)、其他適用之材料或以上材料之組合。於一些實施例中，閘極介電質222可為多層結構，例如：包含界面層以及形成於界面層之上的高介電材料層。例示性界面層可為由熱製程(thermal process)或原子層沉積(Atomic Layer Deposition；ALD)製程所形成之成長氧化矽層。
閘極電極224係形成於閘極介電質222上。於一些實施例中，閘極電極224可由多晶矽層所形成。此多晶矽層可被摻雜以具有適當的導電性。於一些其他實施例中，若於後續製程中將形成並置換虛設(Dummy)閘極，則不需摻雜多晶矽層。仍於一些實施例中，閘極電極224可包括具有適當功函數之導電層，因此，閘極電極224亦可被稱為功函數層。此功函數層可包含任何合適的材料，以使此功函數層可被調整至具有之適當的功函數，而加強相關元件的性能。例如：於一些實施例中，對PFET元件而言，P型功函數金屬(p-金屬)可包含氮化鈦(TiN)或氮化鉭(TaN)。另一方面，對NFET而言，N型功函數金屬(n-金屬)可包含鉭(Ta)、鋁鈦合金(TiAl)、氮化鋁鈦(TiAlN)或氰化鉭(TaCN)。此功函數層可包括摻雜的導電氧化材料。閘極電極224可包含其他可導電材料，例如鋁、銅、鎢、金屬合金、金屬矽化物、其他適合之材料或上述材料之組合。舉例而言，在閘極電極224可包含一功函數層之處，可形成又一導電層於功函數層上。
硬罩幕層226係形成於閘極電極224上，且包含氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合之材料或上述材料之組合。硬罩幕層226可為多層結構。
請參照第1圖和第3圖，方法100以步驟104來繼續，其中形成一閘極間隙壁230至相鄰於閘極結構220的相對側壁。於所繪示的實施例中，第一間隙壁材料(未相鄰示)係沉積於基材210與閘極結構220上。第一間隙壁材料可藉由電漿加強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PECVD)或其他合適的方法來形成。於至少一實施例中，第一間隙壁材料係包含氧化矽之一介電層。於至少一實施例中，第一間隙壁材料具有小於約150埃(angstrom)之厚度接著，沉積第二間隙壁材料(未繪示)係於第一間隙壁材料上，第二間隙壁材料可藉由物理氣相沉積(Physical Vapor Deposition；PVD)(濺鍍)、化學氣相沉積(CVD)、電漿加強化學氣相沉積(PECVD)、常壓化學氣相沉積(Atmospheric Pressure Chemical Vapor Deposition；APCVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；LPCVD)、高密度電漿化學氣相澱積(High Density Plasma CVD；HDPCVD)、原子層化學氣相沉積(Atomic Layer CVD；ALCVD)和/或其他合適的方法製成。於至少一實施例中，第二間隙壁材料為包含氮化矽之介電層。第二間隙壁材料的其他例示性組成包括氧化矽、碳化矽、氮氧化矽或上述材料之組合。於至少一實施例中，第二間隙壁材料具有小於約200埃之厚度。
在形成第一間隙壁材料及第二間隙壁材料於閘極結構220上之後，對第一間隙壁材料及第二間隙壁材料進行圖案化製程(例如毯覆式(Blanket)乾式蝕刻製程)，以形成閘極間隙壁230。此蝕刻製程可包含異向性蝕刻技術，以在一些區域中自基材210部份地去除第一間隙壁材料及第二間隙壁材料，此些該區域中將會形成磊晶特徵或是突出之源極/汲極特徵。閘極間隙壁230可包含由第一間隙壁材料所形成之第一間隙壁(或可稱為襯墊層)230a，以及由第二間隙壁材料所形成之第二間隙壁230b。第一間隙壁230a係形成有一L形，而第二間隙壁230b係形成有D形。
請參照第1圖和第4圖，方法100以步驟106來繼續，其中溝渠(Trenches)232係形成於基材210上之閘極結構220任一側，特別是在PFET元件或NFET元件之源極/汲極區域。
覆蓋層(Capping Layer；未繪示)及光阻層(未繪示)可被形成於半導體元件200之上，並被微影圖案化以保護內之其他元件區域。光阻層可更包含抗反射塗佈層(未繪示)，例如底部抗反射塗佈層(Bottom Anti-Reflective Coating；BARC)和/或頂部抗反射塗佈層(Top Anti-Reflective Coating；TARC)。然後，蝕刻製程移除基材210之多個部分，以於基材210上形成多個溝渠232。此蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程或其組合。於一些實施例中，蝕刻製程係利用乾式蝕刻製程及濕式蝕刻製程之組合。乾式和濕式蝕刻製程係具有可調整之蝕刻參數，例如：所使用之蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、電源功率、射頻偏壓、射頻偏置電源、蝕刻劑流速；或其他適合參數。舉例而言，乾式蝕刻製程可使用約1毫托爾(mTorr)至約200毫托爾之蝕刻壓力；約200瓦(W)至約2000瓦之電源功率；約0伏(V)至約100伏之射頻偏壓；以及包含氟化氮(NF3 )、氯、氟化硫(SF6 )、氦、氬、氟化碳(CF4 )或上述材料之組合之蝕刻液。於例子中，乾式蝕刻製程可使用約1毫托爾至約200毫托爾之蝕刻壓力；約200瓦至約2000瓦之電源功率；約0伏至約100伏之射頻偏壓；以及約5 sccm(Standard Cubic Centimeter per Minute；每分鐘標準立方公分)至約30 sccm之氟化氮氣流；約0 sccm至約100 sccm之氯氣流；約0毫升每分鐘至約500毫升每分鐘之氦氣流；約0 sccm至約500 sccm之氬氣流。於另一例子中，蝕刻製程可使用約1毫托爾至約200 毫托爾之蝕刻壓力；約200瓦至約2000瓦之電源功率；約0伏至約100伏之射頻偏壓；約5sccm至約30sccm之氟化硫氣流；約0sccm至約100sccm之氯氣流；約0sccm至約500sccm之氦氣流；約0sccm至約500sccm之氬氣流。於又一例子中，蝕刻製程可使用約1毫托爾至約200毫托爾之蝕刻壓力；約200瓦至約2000瓦之電源功率；約0伏至約100伏之射頻偏壓；約5sccm至30sccm之氟化碳氣流：約0sccm至約100sccm之氯氣流；約0sccm至約500sccm之氦氣流；約0sccm至約500sccm之氬氣流。濕式蝕刻液可包含氫氧化銨(NH4 OH)、氫氟酸(HF)、四甲基氫氧化銨(Tetramethylammonium Hydroxide；TMAH)、其他適合之濕式蝕刻液或上述濕式蝕刻液之組合。於一例子中，濕式蝕刻液首先利用濃度為100：1之常溫(例如：18℃-25℃)氫氟酸溶液，再用溫度約20℃至約60℃之氫氧化銨溶液。於又一例子中，濕式蝕刻液係首先利用濃度為100：1之常溫氫氟酸溶液，再用溫度約20℃-60℃之TMAH溶液。在蝕刻製程之後，可進行一預清洗製程，以使用氫氟酸溶液或其他適合溶液來清洗溝渠232。
在第4A圖中，半導體元件200被放大以更佳了解溝渠232的蝕刻外形。溝渠232的蝕刻外形係由基材210中之刻面(Facets) 251A、251B、251C、251D和251E所定義出。於一些實施例中，刻面251A、251B、251C、251D及251E一起定義出具有楔形的溝渠232。刻面251A及251E可稱為頂部側壁平面，刻面251B及251D可稱為中部側壁平面，而刻面251C可稱為底部平面。於所繪示之實施例中，刻面251A及251E係由{111}晶體平面(Crystallographic Plane)所形成，且傾斜至基材210之基準平面(Principal Surface)；刻面251B及251D係由{111}晶體平面所形成，且分別位於刻面251A及251E之下方；刻面251C係由{100}晶體平面所形成，且平行於基材210之基準平面。於所繪示的實施例中，溝渠232具有從基材210之頂面至刻面251C之一深度V1，此深度V1係介於約300埃至約1000埃之間。
於所繪示的實施例中，溝渠232的蝕刻外形藉由刻面251A和251B之交點定義出一尖點A1；藉由刻面251E和251D之交點定義出一尖點A2。尖點A1係例如位於閘極間隙壁230下方，並且朝向閘極結構220下方的通道區域。溝渠232的蝕刻外形藉由刻面251B、251C和251D定義出一楔形底部。於一些實施例中，刻面251B形成與基材210之基準平面間之一角度θ1。此角度θ1係介於例如相對於基材210之基準平面約40度至約70度之間。
請參照第1圖和第5圖，方法100係由步驟108來繼續，其中第一材料層234係形成於溝渠232中。於一些實施例中，第一材料層234係藉由磊晶製程而形成的磊晶層。此磊晶層係成長於刻面251A、251B、251C、251D及251E上，使得磊晶層中之晶格結構與刻面251A、251B、251C、251D及251E相同。於一些實施例中，第一材料層234係藉由沿著溝渠232之底部形成來與基材210接觸並具有一楔形結構。於另一些實施例中，第一材料層234可僅形成於溝渠232之頂部，例如沿著刻面251A/251E或刻面251B/251D來形成。於一些實施例中，第一材料層234之底部的頂表面係實質平行於基材210之基準平面。於一些實施例中，鄰近於刻面251B之第一材料層234之側壁表面與基材210之基準平面間形成一角度θ2，其中，此角度θ2之範圍係由約40度至約70度。於又一實施例中，角度θ2與角度θ1之比值的範圍可由約0.7至約1.5之間，於其他實施例中，角度θ2與角度θ1係實質相等。第一材料層234具有一厚度V2，於一些實施例中，此厚度V2之範圍係由約100埃至約400埃。於所繪示的實施例中，第一材料層234可藉由磊晶製程來部分地填滿溝渠232，此磊晶製程包含有選擇性磊晶成長(Selective Epitaxy Growth;SEG)製程、循環沉積和蝕刻(Cyclic Deposition and Etching;CDE)製程、化學氣相沉積(Chemical Vapor Deposition;CVD)技術(例如：蒸汽相位晶體磊晶(Vapor-Phase Epitaxy;VPE)、超高真空化學氣相沉積(Ultra-High Vacuum CVD；UHV-CVD))、分子束磊晶(Molecular Beam Epitaxy;MBE)、其他合適的磊晶製程或上述方法之組合。而磊晶製程可使用氣體和/或液體之前驅物，其可與基材210之組成成分交互作用。
於一實施例中，第一材料層234為環型(袋型)層，以環繞後續形成之源極/汲極特徵，來改善短通道效應。第一材料層234可為例如：一含矽層，此含矽層包含具有第一摻雜濃度之第一摻雜物。於一些實施例中，第一摻雜物具有第一電載子型式。於至少一實施例中，對NFET元件而言，第一摻雜物為P型摻雜物(例如硼或氟化硼)。於其他實施例中，對PFET元件而言，第一摻雜物為N型摻雜物(例如：磷或砷)。於一些實施例中，第一材料層234係在磊晶過程中被臨場(in-situ)摻雜，以形成第一材料層234。於實施例中，第一摻雜濃度之範圍係由約1E18 atoms/cm3 (原子數/立方公分)至約5E19 atoms/cm3 。於至少一實施例中，第一材料層234中之第一摻雜濃度為一常數。於其他實施例中，第一材料層234中之第一摻雜濃度為一梯度，如第5圖中之箭頭方向所示，第一摻雜濃度係從第一材料層234之底部向第一材料層234之頂部增加。
含矽層可更包含額外的元素，例如鍺或碳。於一些實施例中，對PFET元件而言，第一材料層234為矽鍺。於一些實施例中，對NFET元件而言第一材料層234為碳化矽。在本實施例中，第一材料層234亦與受限數量之額外元素一起作用為緩衝(buffer)層，來避免於第一材料層234與基材210間之界面上形成的重大缺陷，因而減少應變鬆弛或漏電流。於一些實施例中，PFET元件中之第一材料層234之鍺原子的原子百分比(at%)可小於或等於30at%。
於一些實施例中，對PFET元件而言第一材料層234為具磷摻雜物之矽鍺。此矽鍺層係藉由使用含矽氣體(例如矽烷、二氯矽烷(Dichlorosilane；DCS))、含鍺氣體(例如鍺烷(GeH4 )、四氯化鍺(GeCl4 ))、載子氣體(例如氫氣)、含磷氣體(例如磷化氫(PH3 ))和/或選擇性蝕刻氣體(例如氯化氫)的磊晶製程所沉積而成。於至少一實施例中，含矽氣體之質量流的範圍係由約50sccm至約300sccm。於至少一實施例中，含磷氣體之質量流的範圍係由為10sccm至約200sccm。於一些實施例中，用以形成第一材料層234之磊晶製程係於從約500℃至約850℃的溫度，及從約5托爾至200托爾的壓力下進行。
於一些實施例中，對NFET元件而言，第一材料層234為具硼摻雜物的矽。此矽層係藉由使用含矽氣體(例如矽烷、二氯矽烷(DCS))；載子氣體(例如氫氣)；含硼氣體(例如乙硼烷(B2 H6 ))和/或選擇性蝕刻氣體(例如氯化氫)的磊晶製程所沉積而成。於至少一實施例中，含矽氣體之質量流的範圍係由為50sccm至約500sccm。於至少一實施例中，含硼氣體之質量流的範圍係由為50sccm至約500sccm。於一些其他的實施例中，用以形成第一材料層234之磊晶製程係於從約600℃至約900℃的溫度，及從約10托爾至約500托爾的壓力下進行。
請參照第1圖、第6A圖和第6B圖，方法100由步驟110來繼續，其中形成一第二材料層236，使得第一材料層234位於第二材料層236與閘極結構220下方的通道區域之間。於一些實施例中，第二材料層236係位於第一材料層234上，以填滿溝渠232。於一些實施例中，第二材料層236之側面及底部係被第一材料層234所環繞。於一些實施例中，第二材料層236係藉由磊晶製程所成長之一磊晶層。第二材料層236可作用為應變層，以施加應變或應力至閘極結構220下方的通道區域，並提升半導體元件200之載子移動率，來改善其元件性能。
第二材料層236具有一厚度V3。於至少一實施例中，厚度V3及厚度V2之比值可約為1至4。於一些實施例中，厚度V3之範圍係從約200埃至約600埃。於至少一實施例中，第二材料層236具有一頂面，此頂面係實質與基材210之頂面共平面(如第6A圖所示)。於又一實施例中，第二材料層236具有一頂面，此頂面高於基材210之頂面(如第6B圖所示)。於一些實施例中，如第6B圖所示之第二材料層236之厚度V3之範圍係從約300埃至約800埃，且第二材料層236之頂面與基材210之頂面之落差少於約200埃。
於一些實施例中，第二材料層236為一含矽層。此含矽層可更包含一額外元素，此額外元素係例如鍺或碳。於一些實施例中，對PFET元件而言，第二材料層236可為SiGe(鍺矽)，另外，對NFET元件而言，第二材料層236可為碳化矽。於至少一實施例中，第二材料層236包含與第一材料層234之額外元素相同的額外元素係。於一些實施例中，第二材料層236之額外元素的原子百分比係高於第一材料層234之額外元素的原子量百分比，因而可提供足夠的應力/應變至半導體元件200。於至少一實施例中，對PFET元件而言，額外元素為鍺，且第二材料層236為矽鍺，其中第二材料層236中之鍺原子百分比係矽大於或等於約30%，以作用為應變器(Strainer)，以加強載子移動率並改善元件性能。
第二材料層236亦可作用為源極及汲極特徵。於一些實施例中，第二材料層236包含具有第二摻雜濃度之第二摻雜物。於至少一實施例中，對NFET元件而言，第二摻雜物為N型摻雜物(例如：磷和/或砷)。於至少一實施例中，，對PFET元件而言，第一摻雜物為P型摻雜物(例如：硼和/或氟化硼)。於一些實施例中，第二摻雜物具有第二電載子型式，此第二電載子型式係與第一材料層234中之第一電載子型式電性相反。於一些實施例中，第二材料層236係在磊晶過程中被以臨場摻雜而形成。於至少一實施例中，第二摻雜濃度係高於第一材料層234中之第一摻雜濃度。於一些其他實施例中，第一摻雜濃度之範圍係從約5E19 atoms/cm3 至約5E21 atoms/cm3 。於一些實施例中，第二材料層236中之第二摻雜濃度為一常數。於一些其他實施例中，第二材料層236中之第二摻雜濃度可為一梯度，其係自第二材料層236中之底部向頂部增加。
於一些其他實施例中，於磊晶製程進行後，第二材料層236可能係一未摻雜的磊晶層，其可於後續製程中被摻雜。此摻雜之方法可藉由離子植入製程、電漿浸入離子植入(Plasma Immersion Ion Implantation；PIII)製程、氣體和/或固體源擴散製程、其他適合製程或上述製程之組合來達成。第二材料層236可更暴露至退火製程，如快速退火製程。
於一些實施例中，對PFET元件而言，第二材料層236為摻雜有磷的矽鍺。此矽鍺層係藉由使用含矽氣體(例如矽烷、二氯矽烷(DCS)；含鍺氣體(例如鍺烷、四氯化鍺)；載氣(例如氫氣)；含磷氣體(例如磷化氫)；和/或選擇性蝕刻氣體(例如氯化氫)的磊晶製程所沉積而成。於至少一實施例中，含矽氣體之質量流範圍約為50sccm至約300sccm。於至少一實施例中，含磷氣體之質量流的範圍係從約10sccm至約200sccm。於一些實施例中，可於約500℃至約850℃之溫度，及約5托爾至約200托爾之壓力下進行用以形成第二材料層236之磊晶製程。
於一些實施例中，對NFET元件而言，第二材料層236為摻雜有硼的矽。此矽層係藉由使用含矽氣體(例如矽烷、二氯矽烷(DCS))；載子氣體(例如氫氣)；含硼氣體(例如乙硼烷)；和/或選擇性蝕刻氣體(例如氯化氫)的磊晶製程所沉積而成。於至少一實施例中，含矽氣體之質量流範圍約為50sccm至約500sccm。於至少一實施例中，含硼氣體之質量流的範圍係從約50sccm至約500sccm。於一些實施例中，可在約600℃至約900℃之溫度，及約10托爾至約500托爾之壓力下進行用以形成第二材料層236之磊晶製程。
請參照第1圖和第7圖，方法100係由步驟112來繼續進行，其中接觸窗特徵238係被選擇性地與行成在第二材料層236上，並接觸第二材料層236之頂面。此接觸窗特徵238可提供一低阻抗於第二材料層236與後續形成之矽化物層之間。於至少一實施例中，接觸窗特徵238具有範圍係從約80埃至約200埃之厚度。
於一些實施例中，接觸窗特徵238包含矽及至少一額外元素。於至少一實施例中，對PFET元件而言，接觸窗特徵238係包含矽及鍺。於又一實施例中，對NFET元件而言，接觸窗特徵238包含矽及碳。於至少一實施例中，接觸窗特徵238包含矽及與第一材料層234中之額外元素相同的額外元素。於一些實施例中，接觸窗特徵38中之額外元素的原子百分比係低於第二材料層236中之額外元素的原子百分比。於至少一實施例中，對PFET元件而言，接觸窗特徵238為矽鍺且其額外元素為鍺。於又一實施例中，接觸窗特徵238中之鍺原子含量係低於20at%。於一些實施例中，接觸窗特徵238係藉由使用與上述相同之化學物質之磊晶製程所形成。
再者，可於約500℃至約800℃之溫度，及約10托爾至約100托爾之壓力下進行形成接觸窗特徵238之磊晶製程。接觸窗特徵238可未摻雜或被與第二材料層236相同之摻雜物所臨場摻雜。接觸窗特徵238具有從約1E20 atoms/cm3 至約3E21 atoms/cm3 之摻雜濃度。接觸窗特徵238可被進一步暴露至退火製程，如快速退火製程。
半導體元件200繼續進行至完成如下簡要討論之製造。例如：形成矽化物部於接觸窗特徵上，以降低接觸阻抗。可藉由包含沉積金屬層的製程來形成此矽化物部於源極/汲極特徵之區域，並對金屬層進行退火，以使金屬層可與矽進行反應而形成矽化物，接著將未反應之金屬層移除。
形成層間介電層(Inter-Level Dielectric；ILD)於基材上，並進一步施加化學機械研磨(Chemical Mechanical Polishing；CMP)製程至所形成的結構，以平坦化具有層間介電層的基材。又，在形成形成層間介電質前，可先形成接觸窗蝕刻停止層(Contact Etch Stop Layer；CESL)於閘極結構之頂面。於至少一實施例中，閘極電極矽於最終元件中保持為多晶矽。於又一實施例中，閘極最後形成(Gate Last)製程或閘極置換製程中移除多晶矽並置換為金屬。在閘極最後形成製程中，繼續進行化學機械研磨製程於層間介電質上，以暴露出閘極結構之多晶矽閘極電極，並進行蝕刻製程，來去除多晶矽閘極電極，以形成溝渠。對PFET元件及NFET元件而言，以適當的功函數金屬(例如：P型功函數金屬及N型功函數金屬)來填滿溝渠。
包括有金屬層及層間介電材料(Inter-Metal Dielectric；IMD)之多層內連接(Multilayer Interconnection；MLI)係被形成於基材上，以電性連接半導體元件之各種特徵與結構。此多層內連接包括垂直的內連接(如介層窗或接觸窗)和水平的內連接(如金屬線)。各種內連接特爭可使用包含有銅、鎢和/或矽化物之各種導電材料。於一例子中，使用金屬鑲嵌(Damascene)製程來形成銅之多層內連接結構。
本案所揭露之方法可提供一種可形成改良之環型(袋型)特徵於半導體元件中的製程。未進行用以形成環型(袋型)特徵之離子植入製程的半導體元件可避免對元件造成損害；可改善短通道效應；可改善環型(袋型)特徵中之摻雜物於分佈的均勻度，因而可加強元件性能。再者，藉由磊晶層所形成之環型(袋型)特徵可提供額外的通道應變，以增加載子移動率及加強元件性能。另外，藉由磊晶層所形成之之環型(袋型)特徵可提供具陡峭側壁之淺接合面(Junction)之精確控制的深度。可觀察到的是，本案所揭露之方法和積體電路元件造成改善的元件性能，其包括但不受限於，改善短通道效應之控制、增加飽和電流、改善冶金閘極長度之控制、增加載子移動率以及降低源極/汲極特徵和矽化物部間之接觸阻抗。可理解的是，不同實施例可具有不同優點，且沒有特定優點係任一實施例所一定需要的。
以上所述勾畫出幾個實施例的特徵，以使習於此技藝之人士更加地理解本揭露之態樣。習於此技藝之人士應可體認到其可立即地應用本揭露為基礎，以設計或修改其他製程或結構，來達到與在此所介紹之本揭露實施例相同的目的和/或優點。習於此技藝之人士亦應可體認到，這些均等結構並未脫離本揭露之精神和範圍，且其在此可進行各種變化、更換和替換，而不會脫離本揭露之精神和範圍。
200．．．半導體元件
210．．．基材
220．．．閘極結構
222．．．閘極介電層
224．．．閘極電極
226．．．硬罩幕層
230．．．閘極間隙壁
230a．．．第一間隙壁(襯墊層)
230b．．．第二間隙壁
232．．．溝渠
234．．．第一材料層
236．．．第二材料層
238．．．接觸窗特徵
251A、251B、251C、251D、251E．．．刻面
100．．．方法
102．．．提供一具閘極結構之半導體基材
104．．．形成一閘極間隙壁於閘極結構之相對側壁上
106．．．形成溝渠於基材上之閘極結構任一側
108．．．於溝渠內磊晶成長第一材料層
110．．．於第一材料層之上磊晶成長第二材料層
112．．．於第二材料層之上磊晶成長一接觸窗特徵
114．．．完成製作
A1．．．尖點
A2．．．尖點
V1．．．深度
V2．．．厚度
V3．．．厚度
θ1．．．角度
θ2．．．角度
從以下詳細的描述和配合的圖示，對於本揭露可達到最佳的了解。必須強調的是，為了與工業中的標準練習一致，各種特徵並非依比例描繪且僅係為了圖解目的。事實上，為了討論清楚，各種特徵的尺寸可任意地被增加或減少。
第1圖係繪示根據本揭露之一實施例之製造積體電路元件的方法的流程圖。
第2圖至第7圖係繪示根據1圖之方法於各種製作階段中之積體電路元件之一實施例的各種剖面圖。
100．．．方法
102．．．提供一具閘極結構之半導體基材
104．．．形成一閘極間隙壁於閘極結構之相對側壁上
106．．．形成溝渠於基材上之閘極結構任一側
108．．．於溝渠內磊晶成長第一材料層
110．．．於第一材料層之上磊晶成長第二材料層
112．．．於第二材料層之上磊晶成長一接觸窗特徵
114．．．完成製作

Claims (10)

  1. 一種半導體元件，包括：一半導體基材；一閘極結構，位於該基材上並定義一通道區域於該半導體基材上；複數個磊晶特徵，具有一第一摻雜物於該半導體基材中，該些磊晶特徵並被該通道區域所插入，該第一摻雜物具有一第一摻雜濃度；以及複數個磊晶源極/汲極特徵，具有一第二摻雜物於該基材中，該些磊晶特徵並被該通道區域所插入，該第二摻雜物具有一第二摻雜濃度，其中該些磊晶源/汲極特徵較該些磊晶特徵遠離該通道區域，其中該第二摻雜物具有與該第一摻雜物相反之一電載子型式。
  2. 如申請專利範圍第1項所述之半導體元件，其中該些磊晶特徵係複數個袋型(環型(Halo))特徵，該些袋型(環型(Halo))特徵包含環繞該些磊晶源極/汲極特徵之一材料層。
  3. 如申請專利範圍第2項所述之半導體元件，其中該材料層係具有實質介於100埃至400埃間之一厚度。
  4. 如申請專利範圍第2項所述之半導體元件，其中該材料層中之該第一摻雜濃度係漸進的(Graded)。
  5. 如申請專利範圍第1項所述之半導體元件，其中該些磊晶特徵係矽鍺(SiGe)，該第一摻雜物為對一PFET(P-channel Field Effect Transistor；P通道場效電晶體)元件之磷或砷，且該第二摻雜物為對該PFET元件之硼或氟化硼。
  6. 如申請專利範圍第1項所述之半導體元件，其中該些磊晶特徵係矽或碳化矽，該第一摻雜物為對一NFET(N-channel Field Effect Transistor；N通道場效電晶體)元件之硼或氟化硼，且該第二摻雜物為對該NFET元件之硼或磷或砷。
  7. 如申請專利範圍第1項所述之半導體元件，其中該第二摻雜濃度高於該第一摻雜濃度。
  8. 如申請專利範圍第1項所述之半導體元件，其中該第一摻雜濃度係實質介於1E18atoms/cm3 (原子數/立方公分)至5E19atoms/cm3 之間，而該第二摻雜濃度係實質介於5E19atoms/cm3 至5E21atoms/cm3 之間。
  9. 一種電晶體，其包括：一半導體基材；一閘極結構，位於該半導體基材上，並定義一通道區域於該半導體基材上； 複數個閘極間隙壁，設置相鄰於該閘極結構之相對的複數個側壁上；複數個袋型特徵，位於該半導體基材中且被該通道區域所分開，該些袋型特徵包含一第一摻雜物；複數個源極/汲極特徵，係被該通道區域所分開，且被該些口袋特徵所環繞，其中該些源極/汲極特徵係包含一第二摻雜物，而該第二摻雜物具有與該第一摻雜物之電載子型式相反的電載子型式；以及複數個接觸窗特徵，其係位於該些源極/汲極特徵之上。
  10. 一種半導體積體結構的製造方法，包含：形成一閘極結構於一半導體基材上，該閘極結構定義出一通道區域於該半導體基材中；形成一間隙壁相鄰於該閘極結構之相對的複數個側壁；於該半導體基材上形成複數個溝渠，該些溝渠係被該通道區域所插入；磊晶成長一第一半導體層於該些溝渠中，其中該第一半導體層具有一第一摻雜物，該第一摻雜物具有一第一摻雜濃度；以及磊晶成長一第二半導體層於該些溝渠中，其中該第二半導體層一第二摻雜物，該第二摻雜物具有一第二摻雜濃度，且該第二摻雜物具有與該第一摻雜物之電載子型式相反的電載子型式。
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