TWI466200B - 用於模塑底膠填充之方法及裝置 - Google Patents

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Description

用於模塑底膠填充之方法及裝置
本發明係有關於一種半導體技術，特別是有關於一種用於模塑底膠填充之方法及裝置。
現行先進半導體製程中一常見要件為放置於連接器端線(其提供積體電路晶片與基底之間的實體與電性連接)周圍的底膠材料。球柵陣列(ball grid array,BGA)及覆晶(flip-chip)等積體電路封裝通常包括一或多個積體電路晶片裝設於一基底的表面上。基底可再進行重疊模塑(overmolded)，以進一步保護積體電路裝置。在一BGA範例中，基底的背表面上或是指定區域內具有外部球柵陣列連接器，以提供電性連接至一系統板(system board)。
在覆晶封裝中，將覆晶積體電路裝設於基底上之後會形成一底膠(underfill)材料。底膠材料可透過毛細管式點膠法(capillary dispensing)而形成，其中液態底膠材料透過毛細作用而流至晶片下方。在填充及固化底膠材料之後，接著進行重疊模塑製程，此製程形成了用於封裝覆晶積體電路的成型材料(mold compound)。上述方法需要許多個步驟並且耗時。底膠材料可提供應力釋放的緩衝，並保護連接器與積體電路晶片免於遭受來自熱循環所引起的物理應力。
近來已開始使用模塑底膠填充(molded underfill,MUF)。在MUF製程中，無需再進行個別的重疊模塑製 程。MUF材料既可形成於積體電路晶片下方並圍繞連接器，且可形成一保護的重疊模塑封裝。然而，對於以熟知方法在積體電路上的覆晶內形成模塑底膠填充材料來說，存在著許多問題。MUF材料內通常會形成孔洞，也可觀察到在MUF材料及基底處發生彎曲變形，且習知MUF製程又缺乏良好的製程控制以及最終完成裝置的均一性，因而導致低良率。
在本發明一實施例中，一種用於模塑底膠填充之方法，包括：在一第一溫度下，將一覆晶基底裝載於一模壓機的上模具及一下模具中所選定的一者內，其中覆晶基底包括至少一覆晶式積體電路晶片位於其上；將一模塑底膠填充材料放置於上模具及下模具的其中一者內的覆晶基底與至少一覆晶式積體電路晶片上方，同時將上模具及下模具維持在第一溫度下，其低於模塑底膠填充材料的熔點溫度；將上模具及下模具閉合在一起，以形成一密閉模具腔室，且在模具腔室內抽真空；將模塑底膠填充材料升溫至一第二溫度，其高於模塑底膠填充材料的熔點溫度，使模塑底膠填充材料流至覆晶基底上方以及至少一覆晶式積體電路晶片下方，而形成一底膠層及一重疊模塑層；將覆晶基底及模具腔室冷卻至一第三溫度，其實質低於模塑底膠填充材料的熔點溫度；以及接著打開上模具及下模具，以露出該覆晶基底來進行卸載。
在本發明另一實施例中，一種用於模塑底膠填充之 裝置，包括：一模壓機，包括一上模具及一下模具，而上模具及下模具包括一材料，使紅外線能夠照射穿過；以及複數個紅外線光源，用以提供紅外線照射穿過上模具及下模具。
在本發明又另一實施例中，一種用於模塑底膠填充之方法，包括：將一半導體基底裝載於一模壓機的一上模具及一下模具中的其中一者內，其中半導體基底包括複數個覆晶式積體電路晶片位於其上，且上模具及下模具處於一第一溫度；將一模塑底膠填充材料裝載於上模具及下模具的其中一者，同時將上模具及下模具維持在該第一溫度下，其中模塑底膠填充材料在第一溫度下為固體，且位於覆晶式積體電路晶片上；將模壓機的上模具及下模具閉合在一起，以形成一密閉模具腔室，密閉模具腔室內含有半導體基底及模塑底膠填充材料；對密閉模具腔室抽真空至低於1Torr，同時將半導體基底及模塑底膠填充材料維持在第一溫度；將半導體基底及模塑底膠填充材料加熱至一第二溫度，其高於模塑底膠填充材料的熔點溫度，使模塑底膠填充材料流至半導體基底上方，且在覆晶式積體電路晶片下方形成一底膠層及在覆晶式積體電路晶片上方形成一重疊模塑層；將半導體基底冷卻至一第三溫度，其實質低於模塑底膠填充材料的熔點溫度；以及打開上模具及下模具，以進行卸載。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施 於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
以下詳細說明本文實施例中所提出的新穎方法及裝置，以提供模塑底膠填充(MUF)，其利用在真空模塑成型製程期間控制溫度。可使用脫模薄膜(release film)，以便於最終完成的裝置的脫模。在一實施例中，模壓機及MUF的溫度控制改善，係用以在所有製程階段中提供材料精確的熔融及固化控制。可降低或排除習知方法中所觀察到發生於MUF材料與基底的孔洞及彎曲變形。本實施例的施行並未實質改變材料、基底或是積體電路晶片。
第1圖係繪示出根據本發明實施例所使用之覆晶基底10剖面示意圖。在一範例中，基底13可為一半導體晶圓或是部份的晶圓。晶圓可為矽、砷化鎵、絕緣層上覆矽(silicon on insulator,SOI)或其他類似的材料。晶圓可具有被動裝置，例如電阻、電容或電感等，或具有主動裝置，例如電晶體。在一實施例中，半導體晶圓基底13具有額外的積體電路。然而，其他實施例中，基底13也可由其他材料所構成。可使用多層電路板。基底13可由BT樹脂、FR4、陶瓷、玻璃、塑膠、膠帶、薄膜或其他支撐材料所構成，其可承載導電接墊，以容納覆晶式積體電路晶片11的連接器端線15。
如第1圖所示的積體電路晶片11排置成覆晶積體電路，裝設於基底13上。在積體電路的覆晶裝設中，積體 電路晶片在積體電路的接墊端線上容納連接器15。在一非限定範例中，連接器可為焊料凸塊。焊料可為含鉛材料或無鉛材料(例如，銀、銅或錫等成分)。凸塊為具有一共熔點的共晶體(eutectics)而使用於一回流製程中。可使用電鍍或無電電鍍技術來形成焊料凸塊或使用網板或噴墨印刷技術來製做。連接器15也可為其他型式，例如銅或金柱體(pillar)、導電間柱(stud)或C4圓柱體。
在一實施例中，使用焊料凸塊作為連接器15，且翻轉積體電路晶片11，對準放置於基底13上，以使連接器15與基底13的接墊(land)接觸。接著對覆晶積體電路晶片11及連接器15進行熱焊料回流步驟，使連接器15與基底13電性及實體連接。然而，第1圖的實施例中的組件也可以其他方法來進行，而不限定於上述範例。
基底13及積體電路晶片11現已準備好進行底膠填充步驟。積體電路晶片11的表面與基底13的表面之間需要底膠材料。連接器15也需要應力釋放，以防止連接器在操作期間(積體電路晶片11在操作中會變得非常熱)發生龜裂或自基底13或積體電路晶片11處剝離。底膠材料會降低物理應力(其可能會造成連接器15失效或是積體電路晶片11的破裂)。
習知底膠形成方法包括毛細管式點膠法，其中液態材料利用毛細作用而流至晶片下方。此稱作毛細管式底膠充填(capillary underfill,CUF)。然而，上述方法需要許多步驟。再者，習知毛細管式底膠充填時常會接著 進行重疊模塑製程來形成最終封裝體，以保護積體電路晶片11的背側，因而需要進行額外的製程。
近來，已開始使用模塑底膠填充(MUF)製程。在一習知方法中，使用了具有上下模具的模壓機。模壓機具有加熱及壓縮的能力。模壓機係用於對模塑底膠填充材料進行模塑成型，以在單一製程中形成底膠層及重疊模塑封裝。此方法排除了先前CUF及重疊模塑步驟中的某些步驟，但習知MUF方法時常在底膠內形成孔洞，且引起MUF與基底發生彎曲變形，導致裝置缺陷且最中完成裝置的良率低於所需的良率。
第2圖係繪示出根據本發明方法實施例之中間製程階段中模壓機21的剖面示意圖。在第2圖中，覆晶基底10設置於由下模具31與側體33所構成的腔室內。積體電路晶片11及覆晶基底10的連接器15並未詳細繪示出，但其排置繪示於第1圖中，如以上所述。一上模具27對準下模具31且具有開口26對應於下模具31的側體33。模壓機21的配置可使模具27及31可分開移動，以進行裝載及卸載，且可閉合在一起以形成用於模塑成型的一密閉腔室，以下將有詳細說明。上下模具27及31可由任何適當的具彈力材料所構成，其可用於承受溫度及壓力。通常可使用鋼鐵或其他合金金屬。上下模具27及31上可形成塗層，例如非黏性(non-stick)塗層。在第2圖的實施例剖面示意圖中，模具腔室可為矩形、方形或圓形。在一範例中，使用半導體晶圓作為基底，合宜的形狀因子(form factor)為提供能容納整個晶圓的一 模壓機尺寸，以進行晶圓級製程(wafer level processing,WLP)。然而，模壓機也可對部分的晶圓進行加工。此腔室可為方形、矩形或其它形狀，其形狀在2圖的剖面示意圖並無法看出來。模壓機21可具有液壓頂(hydraulic ram)，以在模塑成型期間提供壓力使上下模具閉合在一起。
可提供一非必要的脫模薄膜25。脫模薄膜因確保最終完成裝置能快速及容易脫模以及提供足夠緊度的密封而形成真空，進而加強了模塑製程能力。將脫模薄膜25置於滾軸23上，使其配合每一基底進行推進，因此每一模塑成型過程都具有一新的脫模薄膜25。在另一實施例中，脫模薄膜可形成於上下模具27及31上。
一模塑底膠填充(MUF)層35裝載於下模具31內且位於基底10上。MUF層35的厚度在10微米(μm)至500微米的範圍，取決於應用、基底上的晶片以及MUF材料。在一實施例中，用於MUF的成型材料(mold compound)在室溫下為固態材料，用以填入下模具31的側體33內。在另一實施例中，成型材料可為粉末、液體、顆粒、薄膜或為其他形式。然而，為了使MUF材料熔融及固化具有良好的控制，如第2圖所示的固態薄膜形式較為合宜。MUF材料可由環氧樹脂成型材料所構成，且包括填充物，以調整熱膨脹係數(coefficient of thermal expansion,CTE)、控制水的吸收以及控制最終完成成型材料的彈性及模數。塑膠、樹脂、環氧化物、黏著劑、硬化劑、催化劑及脫模劑為習知要素，其可用於使MUF 材料具有所需的熔點溫度(Tg)、流動及固化特性以及提供不同的基底及應用適當的應力釋放。
在一實施例中，MUF材料可由軟性、易彎折(室溫下)的疊層所構成，其具有足夠挺性(stiff)來放置於基底上的積體電路晶片上方，如第2圖所示。放置於晶片上的MUF材料並不阻礙抽真空製程(以下所述)。
如第2圖的箭號所示，上下模具27及31可打開或閉合，其用於裝載及卸載(這些步驟為打開)且用於模塑成型及固化(這些步驟為閉合)。因此，上下模具27及31其中一者或兩者可在垂直方向移動，以打開腔室並容許操作使用。相較於習知方法，本實施例的MUF模塑成型方法中，製程從頭至終，模壓機21、基底10及MUF層35的溫度均得以控制。
在本實施例中，於第2圖所示的裝載步驟中，上下模具27及31處於室溫下或是低於MUF模塑成型材料的熔點溫度下。舉例來說，模具處於25℃下，該溫度可更高或更低，但低於100℃。
第3圖係繪示出根據一方法實施例之真空步驟中的模壓機21與覆晶基底10。上下模具27及31的溫度仍在起始溫度下。MUF材料維持在固態且位於晶片上方。模塑腔室透過將上下模具27及31彼此接觸而閉合。脫模薄膜25及下模具31的側體33與上模具27形成密閉，薄膜擠入開口26內而使腔室密閉。進行抽真空以去除腔室內的空氣。進行抽真空直至至少低於1Torr以下的高真空態或更低。真空可在1至0.1Torr的範圍。抽真空有 助於後續熔融及固化製程中，降低或排除孔洞形成於MUF層35內。在此階段，MUF層35仍位於覆晶基底10上的積體電路上方，因此MUF層不會阻礙抽真空。
第4圖係繪示出模壓機21及覆晶基底10進行後續額外的步驟。在第2至4圖的方法實施例中，模壓機21的上下模具27及31內具有加熱條29。在MUF熔融步驟中，上下模具27及31的溫度增加，而MUF溫度上升至MUF材料的熔點溫度以上。在一範例中，此溫度為120℃，且溫度範圍可在120℃至135℃，而為侷限於實施例中的範例。熔點溫度足以造成MUF層35熔融而流入積體電路晶片之間的空間以及流至基底的表面上，且圍繞積體電路下方的連接器，以形成無孔洞的底膠材料層。同時，MUF材料形成於積體電路晶片的背側並圍繞積體電路晶片的側邊，以在覆晶基底10上形成重疊模塑封裝層。接著對MUF層35進行升溫且持續一額外時間，以對MUF材料進行熱固化。
在熔融及固化階段期間，利用液壓或其他力量來施加壓縮力，使上下模具27及31靠在一起而促使MUF材料流入並完全填滿積體電路晶片下方的空間而沒有孔洞產生。
在方法實施例中，接續熔融及固化步驟為對上下模具27及31進行冷卻。在一實施例中，關閉加熱條29電源，可簡單地冷卻模壓機21。在其他實施例中，可提供冷卻設備，例如氣體或液體冷卻系統或是強制氣冷，使上下模具27及31更快速地冷卻。冷卻步驟將覆晶基底 10與MUF層35的溫度降至MUF材料的熔點以下。舉例來說，此溫度為室溫或是低於100℃的環境溫度。
第5圖係繪示出模壓機21接續的額外步驟。上下模具27及31與覆晶基底10在冷卻(低於MUF材料的熔點，例如室溫或近似25℃或其他特定溫度)期間而到達所需溫度之後，透過移動上下模具27及31的其中之一或兩者，使其彼此隔開而打開腔室及模具。脫模薄膜25確保覆晶基底10上的重疊模塑裝置可輕易自上模具27脫離，而覆晶基底10現在包括完整的底膠及重疊模塑材料，其覆蓋積體電路晶片11並圍繞連接器15。重疊模塑的覆晶基底10現在可自模壓機21處移出，以進一步加工，例如單體化(singulation)或晶圓切割、裝置標記及測試，而完成封裝裝置。透過在降溫時打開模壓機21，可避免習知MUF組件中時常會發生彎曲變形的情形。MUF層35及覆晶基底10的彎曲變形可造成裝置破裂、接球破裂以及孔洞(其會引起額外的缺陷)。本實施例可防止因熱重疊模塑基底突然暴露於較冷的環境溫度(如習知方法)所造成的彎曲變形。
第6圖係繪示出另一範例實施例之剖面示意圖。如本實施例中的模壓機61所示，覆晶基底10裝載於上模具27且透過夾具63固定。如第6圖所示，模壓機61為打開的，用以裝載。覆晶基底10包括積體電路晶片11及連接器15(如第1圖所示)且裝設於一基底13上，其面朝下。滾軸23提供一脫模薄膜25，覆蓋下模具31。MUF層35裝載於下模具31內且放置於脫模薄膜25上。 下模具31的開口36對應於夾具63，以在模具閉合時供固定之用。加熱條29係用以使上下模具27及31能夠在後續製程步驟中加熱，如以下所述。在第6圖所示的裝載製程步驟中，覆晶基底10與下模具27及31的溫度實質上低於MUF層35的熔點溫度，例如，室溫或近似於25℃。
第7圖係繪示出第6圖中的模壓機61與基底10進行後續額外製程步驟的剖面示意圖。第7圖中，抽真空(圖中水平箭號所示)係於閉合上下模具27及31以及透過延伸於下模具31的開口36內的脫模薄膜25及夾具63來固定模製品之後進行。抽真空係進行至達到非常低的程度為止，如接近於1Torr或以下，以從模壓機內去除過多的空氣。在進行抽真空步驟期間，覆晶基底10及上下模具27及31保持冷卻或維持於室溫。因此，MUF層35在進行裝載或抽真空的步驟期間不會熔化。此方法實施例提供一種新的方式並與習知製程存在鮮明的對比，習知製程通常於熱壓模機進行，MUF材料在裝載於模具上時立即熔化，其造成孔洞的形成。利用本實施例可透過每一步驟的溫度控制來減少或排除孔洞的形成。
第8圖係繪示出模壓機61與基底10進行後續另一製程步驟的剖面示意圖。在第8圖中，增加溫度以熔化及固化MUF層35。當MUF層35熔化而圍繞覆晶基底10上的積體電路晶片11並流至其下方的時候，可透過一起加壓上下模具27及31來進行壓縮。此製程溫度可採用高於特定MUF層35的熔點溫度，其在120℃至130℃ 的範圍，而不局限於此。在MUF層35熔化之後，維持在一高溫以固化MUF層35，且在覆晶基底10上形成重疊模塑封裝，以提供積體電路一保護封裝體。
接續熔融及固化階段，具有上下模具27及31及覆晶基底10的模壓機61，現具有MUF層35且可進行冷卻。在一實施例中，可採用自然冷卻方式，然而為了產能因素，也可在模壓機61內採用一冷卻機制，例如強制氣冷、氣體或液體冷卻。一旦覆晶基底10降溫至低於MUF層35的熔點溫度，例如室溫或接近於25℃，可打開模壓機61以進行卸載。
第9圖係繪示出卸載階段的模壓機61及覆晶基底10。MUF層35現已形成裝設於覆晶基底10上基底電路晶片的重疊模塑封裝體及底膠材料。脫模薄膜25確保覆晶基底10可輕易自模壓機61移出。滾軸23可用於向前推進脫模薄膜25，而使下一個裝載過程能夠使用新的脫模薄膜。可打開夾具63，以自上模具27移出覆晶基底10。
在第2至9圖中所述的方法實施例中，可採用習知模具材料，例如鋼鐵或其他金屬。這些材料可導熱，使加熱條及冷卻通道可用於控制及改變上下模具27及31的溫度，進而加熱及冷卻覆晶基底10及MUF層35。
第10圖係繪示出可採行的另一裝置實施例。第10圖係繪示出模壓機71的剖面示意圖。模壓機71具有一上模具57及一下模具51。第10圖係繪示出模壓機71打開的狀態。再者，在本實施例中，脫模薄薄25置放於上 下模具57及51兩者上。一覆晶基底10(例如，第1圖所示)裝載於下模具51上，且位於脫模薄薄25上。如之前所述，其可為具有積體電路覆晶晶片裝設於上方的半導體晶圓，或是另一覆晶晶片基底材料。一MUF層35設置於積體電路晶片上，其在起始溫度(例如，室溫)下為固體。MUF層35可具有其他形式，但固體或是軟性固體層較為合宜。
在本實施例中，上下模具57及51由可通過紅外線(IR)照射的材料所構成。舉例而言，上下模具57及51可由聚碳酸酯(polycarbonate,PC)所構成。也可採用強化或防彈(bulletproof)玻璃，此材料包含聚碳酸酯、熱塑性塑膠、疊層玻璃或其組合。還可採用其他材料，只要其可通過紅外線照射。模具材料可使紅外線通過而不實質加熱模具材料，此容許加熱製程局限於MUF層35及覆晶基底10，進而縮減加熱及冷卻所需的時間，進而增進產能。
第11圖係繪示出第10圖中模壓機71進行熔熔步驟的剖面示意圖。在上下模具57及51進行裝載及閉合之後，在模具腔室內形成真空，其低於1Torr且在1Torr至0.1Torr的範圍。接著，熔融MUF層35。在此方法實施例中，可透過位於上下模具57及51上下方的紅外線光源54進行紅外線照射，以加熱MUF層35。由於紅外線穿過模具材料且脫模薄膜25讓紅外線通過而未加熱，因此可局部加熱MUF層35及覆晶基底10。MUF層35的溫度上升至高於其熔點溫度。接著MUF層35熔化並流 入覆晶基底10上方積體電路晶片之間的區域以及流入積體電路晶片下方而如同以往形成一底膠層，且剩餘的MUF材料形成一重疊模塑層以保護覆晶基底10上方積體電路晶片。維持升溫置一適當時間，以將MUF材料固化。如第11圖的垂直箭號所示，在進行MUF材料熔化步驟期間，可透過模壓機71施加壓力，迫使MUF材料流入覆晶基底10上的積體電路晶片下方空間，進而完全填滿空間不留孔洞。
本方法實施例的剩餘步驟相似於之前所述，在模壓機71閉合下進行冷卻步驟，而覆晶基底10降溫至實質低於MUF層35的熔點溫度，例如室溫。只有在打開模壓機71，使覆晶基底10及MUF層35在模壓機打開時冷卻，否則不會發生彎曲變形。上下模具57及51上的脫模薄膜25可使覆晶基底10輕易自模壓機71移出。可透過簡單地關閉紅外線光源54來進行冷卻，以使覆晶基底10冷卻(模壓機71通過紅外線能量時，並未加熱)。可透過使用模壓機71的強制氣冷、液體或氣體冷卻來縮短冷卻時間。
第12圖係繪示出一方法實施例的步驟流程圖。在步驟81中，在第一溫度下打開模具，且將基底裝載於模具內。MUF材料在第一溫度下裝載於模具內，第一溫度可為室溫或是低於MUF材料熔點溫度的另一溫度。在步驟83中，模具閉合在一起並抽真空，以在模具腔室內形成真空，溫度仍為第一溫度。在步驟85中，基底及MUF材料加熱至高於MUF材料的熔點溫度。在採用非透明模 具材料的實施例中，可在上下模具內使用加熱條。在採用可通過紅外線照射的模具材料的實施例中，可施加紅外線能量以局部加熱MUF材料及基底至一第二溫度。
接下來，進行步驟87，固化MUF材料而形成底膠及重疊模塑封裝體。在步驟89中，在打開模壓機之前，冷卻基底至第一溫度或實質低於MUF材料的熔點溫度，因此不會發生彎曲變形。最後，打開模具以進行基底卸載。可對重疊模塑裝置進行後續製程，諸如切割、標記及測試。
在整個模塑底膠製程中，使用本方法實施例來控制MUF層及覆晶基底的溫度。透過在裝載期間及抽真空期間維持低溫，模塑底膠維持成固體，且只有在MUF材料熔融及固化階段期間的升溫才開始熔化。相較於先前MUF製程所使用的習知方法，可透過MUF材料直至完成裝載及模具腔室內抽真空之前都不熔化，進而防止孔洞產生。再者，透過在固化步驟之後以及打開模具之前才冷卻基底及MUF材料，如此可減輕或排除習知方法中所觀察的彎曲變形問題。本方法實施例增加良率並改進所獲得的結果，卻無需增加成本或是額外材料需求。本方法實施例對於具有微小間距的覆晶晶片裝置(當使用習知MUF製程時，常觀察到底膠內具有孔洞)的大型晶圓基底特別有助益。
在一方法實施例中，一種用於模塑底膠填充之方法，包括：在一第一溫度下，將一覆晶基底裝載於一模壓機的上模具及一下模具中所選定的一者內，其中覆晶 基底包括至少一覆晶式積體電路晶片位於其上；將一模塑底膠填充材料放置於上模具及下模具的其中一者內的覆晶基底與至少一覆晶式積體電路晶片上方，同時將上模具及下模具維持在第一溫度下，其低於模塑底膠填充材料的熔點溫度；將上模具及下模具閉合在一起，以形成一密閉模具腔室，且在模具腔室內抽真空；將模塑底膠填充材料升溫至一第二溫度，其高於模塑底膠填充材料的熔點溫度，使模塑底膠填充材料流至覆晶基底上方以及至少一覆晶式積體電路晶片下方，而形成一底膠層及一重疊模塑層；將覆晶基底及模具腔室冷卻至一第三溫度，其實質低於模塑底膠填充材料的熔點溫度；以及接著打開上模具及下模具，以露出該覆晶基底來進行卸載。
在另一方法實施例中，上述方法更包括將覆晶基底裝載於下模具之內。另外，上述方法也可將覆晶基底裝載於上模具之內。又另一方法實施例中，上述方法包括開啟位於模壓機的上模具及下模具內的加熱器，而上模具及下模具為導熱的。又另一方法實施例中，上述方法的升溫步驟更包括開啟設置於模壓機的上模具上方及下模具下方的紅外線光源，而紅外線能夠照射穿過上模具及下模具。又另一方法實施例中，上述方法更包括在上模具及下模具的至少一者的局部放置一脫模薄膜。又另一方法實施例中，上述方法的第一溫度為25℃。又另一方法實施例中，上述方法的第三溫度為25℃。
又另一方法實施例中，上述方法的第二溫度在125℃ 至135℃的範圍。又另一方法實施例中，上述方法的模塑底膠填充材料為環氧樹脂且在室溫下為固體。又另一方法實施例中，上述方法的覆晶基底包括一半導體基底。
在一裝置實施例中，一種用於模塑底膠填充之裝置，包括：一模壓機，包括一上模具及一下模具，而上模具及下模具包括一材料，使紅外線能夠照射穿過；以及複數個紅外線光源，用以提供紅外線照射穿過上模具及下模具。又一實施例中，上述裝置更包括脫模薄膜供應器，以於模壓機的上模具及下模具的至少一者上提供一脫模薄膜。又另一實施例中，上述裝置更包括一抽真空器，以在由閉合上模具及下模具所形成的一腔室內抽真空。又另一實施例中，上述裝置更包括一液壓頂，以將上模具及下模具壓縮在一起。又另一實施例中，上模具及下模具更包括聚碳酸酯。
在另一方法實施例中，一種用於模塑底膠填充之方法，包括：將一半導體基底裝載於一模壓機的一上模具及一下模具中的其中一者內，其中半導體基底包括複數個覆晶式積體電路晶片位於其上，且上模具及下模具處於一第一溫度；將一模塑底膠填充材料裝載於上模具及下模具的其中一者，同時將上模具及下模具維持在該第一溫度下，其中模塑底膠填充材料在第一溫度下為固體，且位於覆晶式積體電路晶片上；將模壓機的上模具及下模具閉合在一起，以形成一密閉模具腔室，密閉模具腔室內含有半導體基底及模塑底膠填充材料；對密閉模具腔室抽真空至低於1Torr，同時將半導體基底及模塑 底膠填充材料維持在第一溫度；將半導體基底及模塑底膠填充材料加熱至一第二溫度，其高於模塑底膠填充材料的熔點溫度，使模塑底膠填充材料流至半導體基底上方，且在覆晶式積體電路晶片下方形成一底膠層及在覆晶式積體電路晶片上方形成一重疊模塑層；將半導體基底冷卻至一第三溫度，其實質低於模塑底膠填充材料的熔點溫度；以及打開上模具及下模具，以進行卸載。
在另一方法實施例中，上述方法的加熱半導體基底的步驟包括對上模具及下模具加熱，且上模具及下模具由導熱材料所構成。又另一方法實施例中，上述方法的加熱半導體基底的步驟包括對上模具及下模具進行紅外線照射，且上模具及下模具由可通過紅外線照射的材料所構成。又另一方法實施例中，上述方法的冷卻半導體基底更包括使用一冷卻方式，其擇自於由氣體冷卻、液體冷卻及強制氣冷所組成的群組。
本發明之保護範圍並未侷限於說明書內所述結構、方法或步驟的特定實施例，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解用以在此處所述實施例中實施大體相同功能或獲得大體相同結果的現行或未來所發展出的方法或步驟皆可使用於本發明中。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧覆晶基底
11‧‧‧積體電路晶片
13‧‧‧基底
15‧‧‧連接器端線/連接器
21、61、71‧‧‧模壓機
23‧‧‧滾軸
25‧‧‧脫模薄膜
26、36‧‧‧開口
27、57‧‧‧上模具
29‧‧‧加熱條
31、51‧‧‧下模具
33‧‧‧側體
35‧‧‧模塑底膠填充材料
54‧‧‧紅外線光源
63‧‧‧夾具
81、83、85、87、89‧‧‧步驟
第1圖係繪示出根據本發明實施例之覆晶基底剖面示意圖； 第2圖係繪示出根據本發明方法實施例之中間製程階段中模壓機的模具與覆晶基底的剖面示意圖；第3圖係繪示出根據本發明方法實施例之第2圖中的模壓機與基底進行後續額外製程步驟的剖面示意圖；第4圖係繪示出第3圖中的模壓機在根據本發明方法實施例的另一製程步驟中用於覆晶基底的剖面示意圖；第5圖係繪示出根據本發明方法實施例之第4圖中的模壓機與基底進行後續額外製程步驟的剖面示意圖；第6圖係繪示出根據本發明另一方法實施例之中間製程階段中用於基底的模壓機的模具剖面示意圖；第7圖係繪示出根據本發明方法實施例之第6圖中的模壓機與基底進行後續額外製程步驟的剖面示意圖；第8圖係繪示出根據本發明方法實施例之第7圖中的模壓機與基底進行後續額外製程步驟的剖面示意圖；第9圖係繪示出根據本發明方法實施例之第8圖中的模壓機與基底進行後續額外製程步驟的剖面示意圖；第10圖係繪示出根據另一裝置實施例在一中間製程步驟中模壓機與基底剖面示意圖；第11圖係繪示出第10圖中的模壓機進行後續額外製程步驟的剖面示意圖；以及第12圖係繪示出根據本發明方法實施例之流程圖。
10‧‧‧覆晶基底
21‧‧‧模壓機
23‧‧‧滾軸
25‧‧‧脫模薄膜
26‧‧‧開口
27‧‧‧上模具
29‧‧‧加熱條
31‧‧‧下模具
33‧‧‧側體
35‧‧‧模塑底膠填充材料

Claims (10)

  1. 一種用於模塑底膠填充之方法，包括：在一第一溫度下，將一覆晶基底裝載於一模壓機的上模具及一下模具中所選定的一者內，其中該覆晶基底包括至少一覆晶式積體電路晶片位於其上；將一模塑底膠填充材料放置於該上模具及該下模具的其中一者內的該覆晶基底與該至少一覆晶式積體電路晶片上方，同時將該上模具及該下模具維持在該第一溫度下，其低於該模塑底膠填充材料的熔點溫度；將該上模具及該下模具閉合在一起，以形成一密閉模具腔室，且在該模具腔室內抽真空；將該模塑底膠填充材料升溫至一第二溫度，其高於該模塑底膠填充材料的熔點溫度，使該模塑底膠填充材料流至該覆晶基底上方以及該至少一覆晶式積體電路晶片下方，而形成一底膠層及一重疊模塑層；將該覆晶基底及該模具腔室冷卻至一第三溫度，其實質低於該模塑底膠填充材料的熔點溫度；以及接著打開該上模具及該下模具，以露出該覆晶基底來進行卸載。
  2. 如申請專利範圍第在1項所述之用於模塑底膠填充之方法，其中該升溫步驟更包括開啟位於該模壓機的該上模具及該下模具內的加熱器，而該上模具及該下模具為導熱的，或開啟設置於該模壓機的該上模具上方及該下模具下方的紅外線光源，而紅外線能夠照射穿過該上模具及該下模具。
  3. 如申請專利範圍第1項所述之用於模塑底膠填充之方法，其中裝載該覆晶基底更包括在該上模具及該下模具的至少一者的局部放置一脫模薄膜。
  4. 如申請專利範圍第1項所述之用於模塑底膠填充之方法，其中該模塑底膠填充材料為環氧樹脂且在室溫下為固體。
  5. 一種用於模塑底膠填充之裝置，包括：一模壓機，包括一上模具及一下模具，而該上模具及該下模具包括一材料，使紅外線能夠照射穿過；以及複數個紅外線光源，用以提供紅外線照射穿過該上模具及該下模具。
  6. 如申請專利範圍第5項所述之用於模塑底膠填充之裝置，更包括脫模薄膜供應器，以於該模壓機的該上模具及該下模具的至少一者上提供一脫模薄膜。
  7. 如申請專利範圍第5項所述之用於模塑底膠填充之裝置，更包括一抽真空器，以在由閉合該上模具及該下模具所形成的一腔室內抽真空。
  8. 如申請專利範圍第5項所述之用於模塑底膠填充之裝置，更包括一液壓頂，以將該上模具及該下模具壓縮在一起。
  9. 一種用於模塑底膠填充之方法，包括：將一半導體基底裝載於一模壓機的一上模具及一下模具中的其中一者內，其中該半導體基底包括複數個覆晶式積體電路晶片位於其上，且該上模具及該下模具處於一第一溫度； 將一模塑底膠填充材料裝載於該上模具及該下模具的其中一者，同時將該上模具及該下模具維持在該第一溫度下，其中該模塑底膠填充材料在該第一溫度下為固體，且位於該等覆晶式積體電路晶片上；將該模壓機的該上模具及該下模具閉合在一起，以形成一密閉模具腔室，該密閉模具腔室內含有該半導體基底及該模塑底膠填充材料；對該密閉模具腔室抽真空至低於1Torr，同時將該半導體基底及該模塑底膠填充材料維持在該第一溫度；將該半導體基底及該模塑底膠填充材料加熱至一第二溫度，其高於該模塑底膠填充材料的熔點溫度，使該模塑底膠填充材料流至該半導體基底上方，且在該等覆晶式積體電路晶片下方形成一底膠層及在該等覆晶式積體電路晶片上方形成一重疊模塑層；將該半導體基底冷卻至一第三溫度，其實質低於該模塑底膠填充材料的熔點溫度；以及打開該上模具及該下模具，以進行卸載。
  10. 如申請專利範圍第9項所述之用於模塑底膠填充之方法，其中加熱該半導體基底的步驟包括對該上模具及該下模具加熱，且該上模具及該下模具由導熱材料所構成，或對該上模具及該下模具進行紅外線照射，且該上模具及該下模具由可通過紅外線照射的材料所構成。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011082157A1 (de) * 2011-09-06 2013-03-07 Osram Opto Semiconductors Gmbh Presswerkzeug und Verfahrenzum Herstellen eines Silikonelements
US9802349B2 (en) 2012-03-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level transfer molding and apparatus for performing the same
US8951037B2 (en) 2012-03-02 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level underfill and over-molding
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block
US9373559B2 (en) 2014-03-05 2016-06-21 International Business Machines Corporation Low-stress dual underfill packaging
US10020211B2 (en) * 2014-06-12 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molding chase design
KR102274742B1 (ko) 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
CN104409387A (zh) * 2014-10-27 2015-03-11 三星半导体(中国)研究开发有限公司 封装设备及封装方法
EP3222206A1 (en) * 2016-03-23 2017-09-27 ETH Zurich Method for the manufacturing of a carrying device, carrying device, system for detection of a physical parameter and method for detection of a physical parameter
US9761542B1 (en) 2016-09-07 2017-09-12 International Business Machines Corporation Liquid metal flip chip devices
US20190109021A1 (en) * 2016-11-11 2019-04-11 Shin-Etsu Engineering Co., Ltd. Resin-sealing device and resin-sealing method
KR102499510B1 (ko) 2017-09-01 2023-02-14 삼성전자주식회사 전원 공급 회로 및 이를 포함하는 반도체 패키지
CN108466393B (zh) * 2018-03-22 2019-08-06 上海飞骧电子科技有限公司 一种解决塑封模流问题拓宽晶元宽度的塑封方法
JP2020152091A (ja) * 2018-06-19 2020-09-24 旭化成株式会社 成形品の製造方法、成形体、及び樹脂成形用金型
US11088055B2 (en) 2018-12-14 2021-08-10 Texas Instruments Incorporated Package with dies mounted on opposing surfaces of a leadframe
CN110571197A (zh) * 2019-08-07 2019-12-13 广东芯华微电子技术有限公司 一种多芯片嵌入式abf封装结构及其制造方法
CN110581109A (zh) * 2019-08-07 2019-12-17 广东芯华微电子技术有限公司 一种多芯片嵌入式异构封装结构及其制造方法
CN110561685A (zh) * 2019-10-16 2019-12-13 江苏铁锚玻璃股份有限公司 应用于玻璃的包边装置及包边方法
TWI774184B (zh) 2020-03-18 2022-08-11 日商日本航空電子工業股份有限公司 可薄型化半導體裝置及其製造方法
US11562949B2 (en) 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal
JP2022028180A (ja) * 2020-08-03 2022-02-16 日本航空電子工業株式会社 デバイス及びデバイスの製造方法
CN111988924B (zh) * 2020-08-31 2022-02-01 维沃移动通信有限公司 电路板封装方法、电路板及电子设备
KR20220049423A (ko) * 2020-10-14 2022-04-21 에스케이하이닉스 주식회사 반도체 패키지 제조 방법
CN114435457A (zh) * 2020-10-30 2022-05-06 奥托立夫开发公司 方向盘皮革包裹方法和方向盘
KR20220064759A (ko) 2020-11-12 2022-05-19 강대인 잔여 치약을 손쉽게 짤 수 있는 분리형 치약튜브 입구 기반의 치약통
KR20220079149A (ko) 2020-12-04 2022-06-13 김영인 입구를 분리해 잔여 치약을 사용할 수 있는 치약통
CN117547648B (zh) * 2024-01-12 2024-04-09 北京大学第三医院（北京大学第三临床医学院） 半月板水凝胶材料制备方法、半月板制造方法和半月板
CN117613155B (zh) * 2024-01-23 2024-06-07 长春希龙显示技术有限公司 一种黑度一致性的显示模组及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201130940A (en) * 2007-05-09 2011-09-16 Hitachi Chemical Co Ltd Film-like circuit connecting material and connection structure for circuit member
TW201132736A (en) * 2005-12-26 2011-10-01 Hitachi Chemical Co Ltd Adhesive composition, circuit connecting material and connecting structure of circuit member

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410162A (en) 1993-10-15 1995-04-25 Texas Instruments Incorporated Apparatus for and method of rapid testing of semiconductor components at elevated temperature
US6111306A (en) * 1993-12-06 2000-08-29 Fujitsu Limited Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same
SG92685A1 (en) * 1999-03-10 2002-11-19 Towa Corp Method of coating semiconductor wafer with resin and mold used therefor
AUPR245001A0 (en) * 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd A method (WSM03)
AUPR244801A0 (en) * 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd A method and apparatus (WSM01)
US7061103B2 (en) * 2003-04-22 2006-06-13 Industrial Technology Research Institute Chip package structure
JP4676735B2 (ja) * 2004-09-22 2011-04-27 東レ・ダウコーニング株式会社 光半導体装置の製造方法および光半導体装置
DE102006012738A1 (de) * 2006-03-17 2007-09-20 Infineon Technologies Ag Nutzen aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren und Moldform zur Herstellung desselben
SG144777A1 (en) 2007-01-31 2008-08-28 Advanced Systems Automation Direct molding system and process
US8609471B2 (en) * 2008-02-29 2013-12-17 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
KR20100126910A (ko) 2009-05-25 2010-12-03 세크론 주식회사 전자 부품 몰딩 방법 및 전자 부품 몰딩 장치
KR20120000805A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 반도체 패키지의 몰딩 방법
US9679783B2 (en) * 2011-08-11 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Molding wafer chamber

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201132736A (en) * 2005-12-26 2011-10-01 Hitachi Chemical Co Ltd Adhesive composition, circuit connecting material and connecting structure of circuit member
TW201130940A (en) * 2007-05-09 2011-09-16 Hitachi Chemical Co Ltd Film-like circuit connecting material and connection structure for circuit member

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