TWI435327B - 相變記憶體裝置 - Google Patents

Description

相變記憶體裝置

本發明係關於一種相變記憶體裝置，且更特定言之，係關於一種用於減少在根據位址而選擇記憶體單元之過程中發生的電流消耗及歸因於線路負載所導致的效能惡化之技術。

本申請案主張2009年3月16日申請之韓國專利申請案第10-2009-0022147號的優先權，該案之全部揭示內容以引用的方式併入本文中。

在各種記憶體裝置當中，用作電腦主記憶體裝置之動態隨機存取記憶體(DRAM)能夠以低成本而進行隨機存取及高度整合。然而，DRAM具有為揮發性記憶體的缺點。同時，為非揮發性記憶體的NAND快閃記憶體能夠以低成本而進行高度整合且在功率消耗方面係有利的。然而，由於NAND快閃記憶體不能夠進行隨機存取，故NAND快閃記憶體具有低操作速度。

相變隨機存取記憶體(PCRAM)裝置為已經開發來克服該等習知記憶體裝置之缺點的各種記憶體裝置之一實例。該PCRAM裝置能夠如非揮發性記憶體一般以低成本來進行隨機存取及高度整合。亦即，PCRAM裝置與揮發性記憶體一樣快地處理資料且甚至在斷電狀態下亦保留資料。

PCRAM裝置使用可相變材料來儲存資料。PCRAM裝置為使用可相變材料視溫度條件之相變的非揮發性記憶體裝置，其中電阻與相變成比例改變。

圖1為說明習知相變記憶體單元之結構的電路圖。

相變記憶體單元包括一二極體D及一可變電阻器R，其分別連接至一字線WL及一位元線BL。該相變記憶體單元由經由該字線WL及該位元線BL而傳送之控制信號控制。

為將資料寫入至相變記憶體單元/自相變記憶體單元讀取資料，一經啟動至邏輯低位準的控制信號經由字線而經傳送至相變記憶體單元。由於字線WL之電位位準變低，故相變記憶體單元使電流自位元線BL經由二極體D而流至字線WL。

在寫入操作中，電流(其量視待被寫入之資料的邏輯位準而定)藉由寫入驅動器經由位元線提供。(典型之寫入驅動器係熟習此項技術者所熟知的，且因此，省略其詳細的描述。)因此，可變電阻器R之電阻根據資料之邏輯位準而經判定。在讀取操作中，自位元線BL流至字線WL之電流藉由位元線感應放大器感應。(典型之位元線感應放大器係熟習此項技術者所熟知的，且省略其詳細的描述。)由於可變電阻器R之電阻根據儲存於相變記憶體單元中之資料的邏輯位準而具有不同值，故所儲存資料可藉由感應電流而在邏輯低資料/邏輯高資料之間被區分。

圖2為用以說明根據位址而選擇字線及位元線之過程的習知相變記憶體裝置之方塊圖。

在下文中，假定針對每單元矩陣MAT分配512條字線及512條位元線，且存在64個單元矩陣MAT(8列*8行)。

首先，描述用以選擇對應字線之列操作。在八個列選擇信號XBLK<0:7>當中，對應一者(例如，第一列選擇信號XBLK<0>)係藉由由列區塊選擇單元210解碼第一列位址XADD<0:2>而啟動。回應於經啟動之第一列選擇信號XBLK<0>，第一字線解碼單元220_0被啟用，而其他字線解碼單元220_1至220_7(由於與第一字線解碼單元相同，故在圖式中被省略)被停用。

經啟用之第一字線解碼單元220_0接收且解碼第二列位址XADD<3:8>以啟動64個全域列信號GX中之一者。64個全域列信號GX經輸入至各自具備512條字線WL的局部列開關單元230_0至230_7(一些局部列開關單元由於與其他者相同而在圖式中被省略)。因此，全域列信號GX各自經分配八條字線WL。

在啟動全域列信號GX中之一者時，在每一單元矩陣MAT中，對應之八條字線WL連接至八條電流線CL，而504條其他字線WL未連接至該八條電流線CL。八條電流線CL耦接至啟用單元240_0至240_7(一些啟用單元由於與其他者相同而在圖式中被省略)。啟用單元240_0至240_7回應於第三列位址XADD<9:11>而選擇屬於其之八條電流線CL中之一者且將選定電流線CL接地。因此，在每一單元矩陣MAT中將一字線WL之電位位準啟動至邏輯低位準。

解釋用以選擇對應位元線之行操作，八個行選擇信號YBLK<0:7>中之對應一者(例如，第一行選擇信號YBLK<0>)藉由由行選擇單元250解碼第一行位址YADD<0:2>而經啟動。回應於經啟動之第一行選擇信號YBLK<0>，啟用第一SA(感應放大器)/WD(寫入驅動器)陣列單元260_0，而停用其他SA/WD陣列單元260_1至260_7。經啟用之第一SA/WD陣列單元260_0接收且解碼第二行位址YADD<3:8>以驅動64條全域位元線GBL中之一者。

同時，行預解碼單元270_0至270_7(一些行預解碼單元由於與其他者相同而在圖式中被省略)對第三行位址YADD<9:11>進行解碼以輸出八個預解碼信號PDEC<0:7>。局部行開關單元280_0至280_7(一些局部行開關單元由於與其他者相同而在圖式中被省略)回應於預解碼信號PDEC<0:7>而將全域位元線GBL連接至對應局部位元線BL。在提供於每一單元矩陣MAT中之512條局部位元線BL當中，64條局部位元線BL藉由局部行開關單元280_0至280_7而連接至64條對應全域位元線GBL(1:8編碼)。

實際上，由於單元矩陣MAT0、MAT8、MAT16、MAT24、MAT32、MAT40、MAT48及MAT56中之一全域位元線GBL由第一SA/WD陣列單元260_0驅動(如以上所描述)，故對應單元矩陣中之一局部位元線BL經驅動。因此，同時驅動八條局部位元線BL且在一記憶體單元中處理資料，因為根據以上所描述之列操作而在單元矩陣MAT0中選擇一字線WL。

為將資料寫入至相變記憶體單元/自相變記憶體單元讀取資料，使用相對較高的電壓。複數條字線WL及複數條位元線BL經驅動以選擇一相變記憶體單元且(如以上所描述)將資料寫入至該相變記憶體單元/自該相變記憶體單元讀取資料。因此，線路負載相對大於相變記憶體裝置中之其他記憶體裝置，其中線路負載導致電流消耗。因此，需要技術開發以防止過度電流消耗及歸因於線路負載之效能惡化。

本發明之實施例係針對提供一種相變記憶體裝置，其能夠藉由改良選擇供寫入/讀取操作的記憶體單元之過程來減少電流消耗且防止歸因於線路負載所導致的效能惡化。

根據本發明之一態樣，提供一種具有複數個單元矩陣之相變記憶體裝置，該相變記憶體裝置包括字線解碼單元，其各由在列方向上所配置之複數個單元矩陣共用且經組態以根據第一列位址而啟動全域列信號中之一者；局部列開關單元，其經提供至各別單元矩陣且經組態以回應於經啟動之全域列信號而將局部電流線連接至對應字線；匯流排連接單元，其經提供至各別單元矩陣且經組態以將局部電流線連接至全域電流線；及啟用單元，其經組態以根據第二列位址而啟動全域電流線中之一者。

根據本發明之另一態樣，提供一種具有複數個單元矩陣之相變記憶體裝置，該相變記憶體裝置包括感應放大器/寫入驅動器陣列單元，其各由在行方向上所配置之兩個或兩個以上單元矩陣共用且經組態以根據第一行位址而選擇全域位元線中之一者；行預解碼單元，其對應於感應放大器/寫入驅動器陣列單元且經組態以藉由解碼第二行位址而產生預解碼信號；及局部行開關單元，其經提供至各別單元矩陣且經組態以根據預解碼信號而將局部位元線選擇性地連接至選定全域位元線。

根據本發明之又一態樣，提供一種具有複數個單元矩陣之相變記憶體裝置，該相變記憶體裝置包括：字線解碼單元，其各由在列方向上所配置之複數個單元矩陣共用且經組態以根據第一列位址而啟動全域列信號中之一者；局部列開關單元，其經提供至各別單元矩陣且經組態以回應於經啟動之全域列信號而將局部電流線連接至對應字線；匯流排連接單元，其經提供至各別單元矩陣且經組態以將局部電流線連接至全域電流線；啟用單元，其經組態以根據第二列位址而啟動全域電流線中之一者；感應放大器/寫入驅動器陣列單元，其各由在行方向上所配置之兩個以上單元矩陣共用且經組態以根據第一行位址而選擇全域位元線；行預解碼單元，其對應於感應放大器/寫入驅動器陣列單元而經提供且經組態以藉由解碼第二行位址而產生預解碼信號；及局部行開關單元，其經提供至各別單元矩陣且經組態以根據預解碼信號而將局部位元線選擇性地連接至選定全域位元線。

根據本發明之相變記憶體裝置無需在針對讀取或寫入操作而選擇字線及位元線的過程中操作複數個單元矩陣。該相變記憶體裝置經由選定單元矩陣來執行操作。因此，其對於減少電流消耗係有利的。由於經啟動線之全長變短，故該相變記憶體裝置亦可防止歸因於線路負載所導致的效能惡化。

本發明之其他目標及優點可藉由以下描述而被理解，且藉由參考本發明之實施例而變得顯而易見。

圖3為說明根據本發明之一實施例之相變記憶體裝置的方塊圖，其與列操作相關。

在下文中，假定針對每單元矩陣MAT分配512條字線及512條位元線，且存在64個單元矩陣MAT(8列*8行)。如以上所描述，圖式中之相同元件由於冗餘而被省略。

根據本發明之相變記憶體裝置包括字線解碼單元320_0至320_7、局部列開關單元330_0至330_63、匯流排連接單元340_0至340_63、啟用單元350_0至350_7，及單元矩陣MAT0至MAT63。

各由在列方向上所配置之兩個或兩個以上單元矩陣共用的字線解碼單元320_0至320_7根據第二列位址XADD<3:8>而啟動全域列信號GX。提供至各別單元矩陣MAT0至MAT63之局部列開關單元330_0至330_63回應於經啟動之全域列信號GX而將局部電流線CL連接至對應字線WL。提供至各別單元矩陣MAT0至MAT63之匯流排連接單元340_0至340_63將局部電流線CL連接至全域電流線GCL。啟用單元350_0至350_7根據第三列位址XADD<9:11>而啟動全域電流線GCL中之一者。

進一步包括列區塊選擇單元310以藉由解碼第一列位址XADD<0:2>而啟動八個列選擇信號XBLK<0:7>中之一者(例如，第一列選擇信號XBLK<0>)。回應於經啟動之第一列選擇信號XBLK<0>，在第一列區塊中啟用第一字線解碼單元320_0及第一啟用單元350_0。第一列區塊表示包括在列方向上首先配置之單元矩陣MAT0至MAT7的區塊。除第一列選擇信號XBLK<0>之外，停用對應於其他列區塊的列選擇信號。

經啟用之第一字線解碼單元320_0解碼第二列位址XADD<3:8>以啟動64個全域列信號GX中之一者。經停用之其他字線解碼單元320_1至320_7未執行第二列位址XADD<3:8>之解碼操作及對應全域列信號GX之啟動操作。

回應於由第一字線解碼單元320_0啟動之全域列信號GX，局部列開關單元330_0至330_7將對應的八條字線WL連接至局部電流線CL。由於局部列開關單元330_0至330_7中之每一者具備512條字線WL，故全域列信號GX各自經分配八條字線WL。因此，當啟動64個全域列信號GX中之一者時，對應於該經啟動全域列信號GX的八條字線WL在局部列開關單元330_0至330_7中之每一者中連接至局部電流線CL。

匯流排連接單元340_0至340_7將局部電流線CL連接至全域電流線GCL。匯流排連接單元340_0至340_7回應於行選擇信號YBLK<0:7>而被啟用。行選擇信號YBLK<0:7>係用於啟用行區塊，其將結合行操作而經詳細地描述。行區塊各自表示包括在行方向上經配置成一排的單元矩陣之區塊。因此，假定啟動第一行選擇信號YBLK<0>，則第一匯流排連接單元340_0經啟用以將其對應於單元矩陣MAT0的局部電流線CL連接至全域電流線GCL。其他匯流排連接單元340_1至340_7被停用，且其局部電流線CL未連接至全域線GCL。

局部列開關單元330_0至330_7亦可回應於行選擇信號YBLK<0:7>而被啟用，儘管其細節由於冗餘或不必要而未展示於圖式中。亦即，局部列開關單元330_0至330_7以及匯流排連接單元340_0至340_7可根據其所屬之單元矩陣之行選擇而被啟用。

由如以上所描述之經啟動的第一列選擇信號XBLK<0>所啟用之第一啟用單元350_0對第三列位址XADD<9:11>進行解碼以使全域線GCL中之一者接地。因此，僅將屬於由第一列選擇信號XBLK<0>選擇之第一列區塊及由第一行選擇信號YBLK<0>選擇之第一行區塊的單元矩陣MAT0之一條字線WL啟動至低邏輯位準。亦即，列及行區塊回應於列及行選擇信號而經選擇，且僅可啟動屬於其之單元矩陣的一條字線。

圖4為說明根據本發明之一實施例之相變記憶體裝置的方塊圖，其與行操作相關。

在下文中，假定針對每單元矩陣MAT分配512條字線及512條位元線，且存在64個單元矩陣MAT(8列*8行)。

根據本發明之相變記憶體裝置包括SA(感應放大器)/WD(寫入驅動器)陣列單元420_0至420_7、行預解碼單元430_0至430_7、局部行開關單元440_0至440_63，及單元矩陣MAT0至MAT63。

各由在行方向上所配置之兩個或兩個以上單元矩陣共用的SA/WD陣列單元420_0至420_7根據第二行位址YADD<3:8>而選擇全域位元線GBL。對應於SA/WD陣列單元420_0至420_7而提供之行預解碼單元430_0至430_7對第三行位址YADD<9:11>進行解碼以輸出預解碼信號PDEC<0:7>。提供至各別單元矩陣MAT0至MAT63之局部行開關單元440_0至440_63根據預解碼信號PDEC<0:7>而選擇局部位元線BL且將選定之局部位元線BL連接至選定全域位元線GBL。

進一步包括行區塊選擇單元410以藉由解碼第一行位址YADD<0:2>而啟動八個行選擇信號YBLK<0:7>中之一者(例如，第一行選擇信號YBLK<0>)。回應於經啟動之第一行選擇信號YBLK<0>，在第一行區塊中啟用第一SA/WD陣列單元420_0及第一行預解碼單元430_0。第一行區塊表示包括在行方向上首先配置之單元矩陣MAT0、MAT8、MAT16、MAT24、MAT32、MAT40、MAT48及MAT56的區塊。除第一行選擇信號YBLK<0>之外，對應於其他行區塊的行選擇信號被停用。

經啟用之第一SA/WD陣列單元420_0對第二行位址YADD<3:8>進行解碼以驅動64條全域位元線GBL中之一者。在寫入操作中，寫入驅動器(WD)驅動全域位元線GBL，且感應放大器(SA)在讀取操作中驅動全域位元線GBL。同時，經停用之其他SA/WD陣列單元420_1至420_7未執行第二行位址YADD<3:8>之解碼操作及對應全域位元線GBL之驅動操作。

經啟用之第一行預解碼單元430_0對第三行位址YADD<9:11>進行解碼以產生預解碼信號PDEC<0:7>。經停用之其他行預解碼單元430_1至430_7未執行第三行位址YADD<9:11>之解碼操作及對應預解碼信號PDEC<0:7>之產生操作。

回應於由第一行預解碼單元430_0產生之預解碼信號PDEC<0:7>，局部行開關單元440_0、440_8、440_16、440_24、440_32、440_40、440_48及440_56將局部位元線BL連接至全域位元線GBL。在提供於每一單元矩陣MAT中之512條局部位元線BL當中，64條局部位元線BL對應於預解碼信號PDEC<0:7>之一位元(1:8編碼)。因此，局部行開關單元440_0、440_8、440_16、440_24、440_32、440_40、440_48及440_56在各別單元矩陣MAT0、MAT8、MAT16、MAT24、MAT32、MAT40、MAT48及MAT56中將64條局部位元線BL連接至64條全域位元線GBL。

然而，根據本發明，局部行開關單元440_0、440_8、440_16、440_24、440_32、440_40、440_48及440_56回應於列選擇信號XBLK<0:7>而被啟用。該等局部行開關單元中之一者回應於預解碼信號PDEC<0:7>而操作。另外，由於一全域位元線GBL由第一SA/WD陣列單元420_0驅動(如以上所描述)，故在操作之局部行開關單元中之一局部位元線BL實際上被驅動。

假定啟動第一列選擇信號XBLK<0>，則僅局部行開關單元440_0進行操作。單元矩陣MAT0中之一局部位元線BL實際上由第一SA/WD陣列單元420_0驅動。因此，僅將屬於由第一列選擇信號XBLK<0>選擇之第一列區塊及由第一行選擇信號YBLK<0>選擇之第一行區塊的單元矩陣MAT0之一條局部位元線BL啟動至低邏輯位準。亦即，列及行區塊回應於列及行選擇信號而經選擇，且僅可啟動屬於其之單元矩陣的一條局部位元線。

圖5為說明根據本發明之一實施例之相變記憶體裝置的方塊圖，其與列操作及行操作相關。

根據本發明之相變記憶體裝置，可僅在實際上選擇之單元矩陣中啟動一字線WL或一局部位元線BL而不啟動其他單元矩陣中之字線或位元線所。

舉例而言，藉由第一列位址XADD<0:2>選擇上部列區塊且藉由第一行位址YADD<0:2>選擇左側行區塊。在此點上，僅在根據本發明之相變記憶體裝置之單元矩陣MAT0中啟動一字線WL及一局部位元線BL。相反地，參看圖2，在習知相變記憶體裝置中，於單元矩陣MAT0至MAT7中啟動一字線WL，且於單元矩陣MAT0、MAT8、MAT16、MAT24、MAT32、MAT40、MAT48及MAT56中啟動一局部位元線BL。

如以上所描述，根據本發明之相變記憶體裝置僅驅動實際上選擇之單元矩陣中之字線及局部位元線。其可減少在選擇記憶體單元之過程中所發生的電流消耗。此外，針對根據本發明之資料之處理無需同時啟動複數條線。其亦防止在同時啟動複數條線時所導致之線路負載的增加。

雖然已關於特定實施例而描述本發明，但對於熟習此項技術者而言將為顯而易見的是，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。

210．．．列區塊選擇單元

220_0．．．第一字線解碼單元

220_1．．．字線解碼單元

230_0．．．局部列開關單元

230_1．．．局部列開關單元

230_8．．．局部列開關單元

230_9．．．局部列開關單元

240_0．．．啟用單元

240_1．．．啟用單元

250．．．行選擇單元

260_0．．．第一SA(感應放大器)/WD(寫入驅動器)陣列單元

260_1．．．SA/WD陣列單元

270_0．．．行預解碼單元

270_1．．．行預解碼單元

280_0．．．局部行開關單元

280_1．．．局部行開關單元

310．．．列區塊選擇單元

320_0．．．第一字線解碼單元

320_1．．．字線解碼單元

330_0．．．局部列開關單元

330_1．．．局部列開關單元

330_8．．．局部列開關單元

330_9．．．局部列開關單元

340_0．．．第一匯流排連接單元

340_1．．．匯流排連接單元

340_8．．．匯流排連接單元

340_9．．．匯流排連接單元

350_0．．．第一啟用單元

350_1．．．啟用單元

410．．．行區塊選擇單元

420_0．．．SA(感應放大器)/WD(寫入驅動器)陣列單元

420_1．．．SA/WD陣列單元

430_0．．．第一行預解碼單元

430_1．．．行預解碼單元

440_0．．．局部行開關單元

440_1．．．局部行開關單元

440_8．．．局部行開關單元

440_9．．．局部行開關單元

BL．．．位元線/局部位元線

CL．．．電流線/局部電流線

D．．．二極體

GBL．．．全域位元線

GCL．．．全域電流線

GX．．．全域列信號

MAT0．．．單元矩陣

MAT1．．．單元矩陣

MAT8．．．單元矩陣

MAT9．．．單元矩陣

PDEC<0:7>．．．預解碼信號

R．．．可變電阻器

WL．．．字線

XADD<0:2>．．．第一列位址

XADD<3:8>．．．第二列位址

XADD<9:11>．．．第三列位址

XBLK<0>．．．第一列選擇信號

XBLK<1>．．．列選擇信號

YADD<0:2>．．．第一行位址

YADD<3:8>．．．第二行位址

YADD<9:11>．．．第三行位址

YBLK<0>．．．第一行選擇信號

YBLK<1>．．．行選擇信號

圖1為說明習知相變記憶體單元之結構的電路圖。

圖2為習知相變記憶體裝置的方塊圖。

圖3為說明根據本發明之一實施例之相變記憶體裝置的方塊圖。

圖4為說明根據本發明之另一實施例之相變記憶體裝置的方塊圖。

圖5為說明根據本發明之又一實施例之相變記憶體裝置的方塊圖。

310．．．列區塊選擇單元

320_0．．．第一字線解碼單元

320_1．．．字線解碼單元

330_0．．．局部列開關單元

330_1．．．局部列開關單元

330_8．．．局部列開關單元

330_9．．．局部列開關單元

340_0．．．第一匯流排連接單元

340_1．．．匯流排連接單元

340_8．．．匯流排連接單元

340_9．．．匯流排連接單元

350_0．．．第一啟用單元

350_1．．．啟用單元

CL．．．電流線/局部電流線

GCL．．．全域電流線

GX．．．全域列信號

MAT0．．．單元矩陣

MAT1．．．單元矩陣

MAT8．．．單元矩陣

MAT9．．．單元矩陣

WL．．．字線

XADD<0:2>．．．第一列位址

XADD<3:8>．．．第二列位址

XADD<9:11>．．．第三列位址

XBLK<0>．．．第一列選擇信號

XBLK<1>．．．列選擇信號

YBLK<0>．．．第一行選擇信號

YBLK<1>．．．行選擇信號

Claims (8)

1. 一種具有複數個單元矩陣之相變記憶體裝置，其包含：感應放大器/寫入驅動器陣列單元，其各由在一行方向上所配置之兩個或兩個以上單元矩陣共用且經組態以根據一第一行位址而選擇全域位元線中之一者；行預解碼單元，其對應於該等感應放大器/寫入驅動器陣列單元且經組態以藉由解碼一第二行位址而產生預解碼信號；及局部行開關單元，其經提供至該等各別單元矩陣且經組態以根據該等預解碼信號而將局部位元線選擇性地連接至該選定全域位元線。
2. 如請求項1之相變記憶體裝置，其中在選擇對應單元矩陣之一行方向時，啟用該等感應放大器/寫入驅動器陣列單元中之每一者及該等行預解碼單元中之每一者。
3. 如請求項1之相變記憶體裝置，其中在選擇該對應單元矩陣之一列方向時，啟用該等局部行開關單元中之每一者。
4. 如請求項1之相變記憶體裝置，其進一步包含一經組態以根據一第三行位址而啟動行選擇信號以用於選擇行區塊，其中每一行區塊對應於在一行方向上經配置成一排的單元矩陣。
5. 一種具有複數個單元矩陣之相變記憶體裝置，其包含：字線解碼單元，其各由在一列方向上所配置之複數個單元矩陣共用且經組態以根據一第一列位址而啟動全域 列信號中之一者；局部列開關單元，其經提供至各別單元矩陣且經組態以回應於該經啟動之全域列信號而將局部電流線連接至對應字線；匯流排連接單元，其經提供至該等各別單元矩陣且經組態以將該等局部電流線連接至全域電流線；啟用單元，其經組態以根據一第二列位址而啟動該等全域電流線中之一者；感應放大器/寫入驅動器陣列單元，其各由在一行方向上所配置之兩個以上單元矩陣共用且經組態以根據一第一行位址而選擇全域位元線；行預解碼單元，其對應於該等感應放大器/寫入驅動器陣列單元而經提供且經組態以藉由解碼一第二行位址而產生預解碼信號；及局部行開關單元，其經提供至各別單元矩陣且經組態以根據該等預解碼信號而將局部位元線選擇性地連接至該選定全域位元線。
6. 如請求項5之相變記憶體裝置，其進一步包含：一列區塊選擇單元，其經組態以根據一第三列位址而啟動列選擇信號以用於選擇列區塊，其中每一列區塊對應於在一列方向上經配置成一排的單元矩陣；及一行區塊選擇單元，其經組態以根據一第三行位址而啟動行選擇信號以用於選擇行區塊，其中每一行區塊對應於在一行方向上經配置成一排的單元矩陣。
7. 如請求項6之相變記憶體裝置，其中該等字線解碼單元、該等啟用單元及該等局部行開關單元回應於該等列選擇信號而被啟用。
8. 如請求項5之相變記憶體裝置，其中該等局部列開關單元、該等匯流排連接單元、該等感應放大器/寫入驅動器陣列單元及該等行預解碼單元回應於該等行選擇信號而被啟用。