TWI424554B - 記憶體裝置的製造方法 - Google Patents
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Description
本發明關於一種記憶體裝置的製造方法，特別關於一種避免位元線-位元線短路的記憶體裝置之製造方法。
在製作動態隨機存取記憶體(DRAM)的過程中，需要形成許多接觸孔，包括位元線接觸孔、基板接觸孔及閘極接觸孔。接著，透過這些接觸孔形成與汲極、基板及閘極接觸的導線。
在110nm的製程技術中，一個位元線接觸孔的寬度大約為140到160nm，位元線的節距(pitch)為220nm。因此，隨著製程的微型化，每個位元線或位元線接觸孔的距離很短，容易形成短路而造成漏電。舉例來說，在使用化學機械研磨技術後所產生擦痕(scratch)、多晶矽層中的細脈(stringer)、或是位元線接觸孔的偏移都可能會造成漏電。這些細脈在不同的地方形成，會造成不同形式的漏電，包含：位元線到位元線的漏電、位元線接觸孔到位元線接觸孔的漏電及位元線到位元線接觸孔的漏電。
第1及2圖係顯示一傳統記憶體裝置的製造方法。請參照第1圖，將複數之閘極結構12形成於一基板10之上。該閘極結構包含一氮覆蓋層14、一閘極導體16、一閘極介電層20、以及一間隙壁18，其中兩相鄰閘極結構12係被一間隙22所分離。接著，毯覆性形成一多晶矽層24於該基板10之上以填入該間隙22。請參照第圖2，一
化學機械研磨(CMP)製程用來將形成於該閘極結構12之上的該多晶矽層24移除，形成多晶矽插塞26。然而，自從形成於該閘極結構12之上的該多晶矽層不容易被化學機械研磨所完全移除，使得多晶矽殘留於該閘極結構12之上。因此，會發生多晶矽細脈(stringer)，使得後續形成的導電層與該多晶矽插塞26接觸，導致位元線-位元線短路。
為了避免多晶矽細脈發生，一習知移除該閘極結構12之上多晶矽層24的方法係經由一過化學機械研磨(over CMP)製程。雖然由多晶矽細脈所引起的位元線-位元線短路可以藉由上述方法避免，但是該過化學機械研磨製程亦同樣會將一部份的該氮覆蓋層14(薄化該氮覆蓋層)移除，導致在後續一蝕刻製程後會露出該閘極導體16。因此，使得後續形成的導電層易與該多晶矽插塞26接觸，導致一字元線-位元線短路。
基於上述，目前業界亟需一種記憶體裝置的製造方法，來避免習知技術所造成的問題。
本發明提供一種記憶體裝置的製造方法，包含：提供複數之閘極結構形成於一基板上，其中該閘極結構包含一覆蓋層配置於該閘極結構之上表面，且每兩相鄰閘極結構係被一間隙所分隔；毯覆性形成一多晶矽層於該基板之上以填滿該間隙；對該多晶矽層進行一平坦化製程，形成一
多晶矽插塞；以及，在該平坦化製程後進行一氧化製程，將一部份該多晶矽插塞以及一位於該閘極結構上之殘留多晶矽層轉換成氧化矽。
根據本發明另一實施例，本發明所述之記憶體裝置的製造方法，可包含以下步驟：提供複數之閘極結構形成於一基板上，其中該閘極結構包含一覆蓋層配置於該閘極結構之上表面，且每兩相鄰閘極結構係被一間隙所分隔；毯覆性形成一多晶矽層於該基板之上以填滿該間隙；對該多晶矽層進行一平坦化製程，形成一多晶矽插塞；在該平坦化製程後進行一氧化製程，將一部份該多晶矽插塞以及一位於該閘極結構上之殘留多晶矽層轉換成氧化矽；形成一氧化層於該基板上；形成一圖形化光阻層於該氧化層，露出直接位於該多晶矽插塞之上的該氧化層之上表面；利用該圖形化光阻層作為一罩幕蝕刻該氧化層，以露出該多晶矽插塞之該上表面；以及，形成一導電層與該多晶矽插塞達到電性連結。
以下藉由數個實施例及比較實施例，以更進一步說明本發明之方法、特徵及優點，但並非用來限制本發明之範圍，本發明之範圍應以所附之申請專利範圍為準。
第3-10圖係為一系列剖面結構圖，顯示本發明實施例所述之記憶體裝置的製造方法。
首先，請參照第3圖，提供一基板100，其中複數
之閘極結構102形成於該基板100之上。該基板100可為一包含有不同單元已成於其上的基板，為了簡化圖示在此以一平整基板表示。該閘極結構102可包含一閘極介電層110配置於該基板100之上、一閘極導體106配置於該閘極介電層110之上、一覆蓋層104配置於該閘極導體106之上、以及一間隙壁108覆蓋該氮覆蓋層104以及該閘極導體106之側壁。該覆蓋層104以及該間隙壁108可同時為一氮化矽層。此外，該兩相鄰閘極結構102係由一間隙112所分隔。
接著，請參照第4圖，一多晶矽層113係毯覆性形成於該基板100之上，以填滿該間隙112。接著，請參照第5圖，對形成於該閘極結構102之上的該多晶矽層113進行一平坦化製程(例如一化學機械研磨(CMP))並以該覆蓋層104作為停止層，留下一多晶矽插塞115。值得注意的是，由於沒有使用過化學機械研磨(over CMP)製程來移除位於該閘極結構102之上的該多晶矽層113，因此該覆蓋層104不會被該化學機械研磨製程所傷害。由於該覆蓋層104具有充份的厚度，可避免該閘極導體106與一後續形成之導電層誤接觸，導致短路。
接著，請參照第6圖，為了消除該多晶矽細脈的問題，本發明之一技術特徵即在於在進行該平坦化製程之後，對殘留於該閘極結構之上的多晶矽層進行一氧化製程，以將殘留多晶矽層轉換成氧化矽。因此，可確保沒
有殘留多晶矽層位於該閘極結構之上(移除多晶矽細脈)。此外，在該氧化製程中，該多晶矽插塞115的上部份亦可以被轉換成該氧化矽114。因此，當後續形成一導電層(用來與對應之多晶矽插塞115電性連結)時，不會造成位元線-位元線短路。
接著，請參照第7圖，一氧化層116可以進一步形成於該基板100以確保該覆蓋層104在一後續蝕刻製程中不會被損傷。
接著，請參照第8圖，將一圖形化光阻層118形成於該氧化層116，露出該氧化層116之上表面，該露出的氧化層116係直接位於該多晶矽插塞115之上。
接著，請參照第圖9，以該圖形化光阻層作為罩幕對該氧化層進行一蝕刻製程，露出該多晶矽插塞115。由於該覆蓋層104並未在該平坦化製程時被移除，該閘極導體106可以被該覆蓋層104完全覆蓋，且在蝕刻製程後仍不會有閘極導體106外露出來。
接著，請參照第圖10，移除該光阻層118，並形成一圖形化介電層120於該結構之上。最後，請參照第10圖，形成一導電層122與該多晶矽插塞115達到電性連結。值得注意的是，本發明係在該化學機械研磨製程中確保該覆蓋層104不被移除，因此該覆蓋層104具有足夠的厚度，可避免位元線-位元線短路的發生。
雖然本發明已以較佳實施例揭露如上，然其並非用
以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
習知技術：
10‧‧‧基板
12‧‧‧閘極結構
14‧‧‧氮覆蓋層
16‧‧‧閘極導體
18‧‧‧間隙壁
20‧‧‧閘極介電層
22‧‧‧間隙
24‧‧‧多晶矽層
26‧‧‧多晶矽插塞
本發明實施例：
100‧‧‧基板
102‧‧‧閘極結構
104‧‧‧覆蓋層
106‧‧‧閘極導體
108‧‧‧間隙壁
110‧‧‧閘極介電層
112‧‧‧間隙
113‧‧‧多晶矽層
114‧‧‧氧化矽
115‧‧‧多晶矽插塞
116‧‧‧氧化層
118‧‧‧光阻層
120‧‧‧圖形化介電層
122‧‧‧導電層
第1及2圖係為一系列剖面結構圖用以說明一傳統記憶體裝置的製造方法；以及第3-10圖係為一系列剖面結構圖，顯示本發明實施例所述之記憶體裝置的製造方法。
100‧‧‧基板
104‧‧‧覆蓋層
106‧‧‧閘極導體
108‧‧‧間隙壁
110‧‧‧閘極介電層
115‧‧‧多晶矽插塞
116‧‧‧氧化層
120‧‧‧圖形化介電層
122‧‧‧導電層
Claims (17)
- 一記憶體裝置的製造方法，包含：提供複數之閘極結構形成於一基板上，其中該閘極結構包含一覆蓋層配置於該閘極結構之上表面，且每兩相鄰閘極結構係被一間隙所分隔；毯覆性形成一多晶矽層於該基板之上以填滿該間隙；對該多晶矽層進行一平坦化製程，形成一多晶矽插塞；以及在該平坦化製程後進行一氧化製程，將一部份該多晶矽插塞以及一位於該閘極結構上之殘留多晶矽層轉換成氧化矽。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該閘極結構更包含一覆蓋層配置於該閘極導體之上。
- 如申請專利範圍第2項所述之記憶體裝置的製造方法，其中該閘極結構更包含一間隙壁覆蓋該閘極導體之一側壁。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在進行該平坦化製程時並沒有移除該覆蓋層。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該覆蓋層係為一氮覆蓋層。
- 如申請專利範圍第1項所述之記憶體裝置的製造方法，在進行該氧化製程後，更包含：形成一氧化層於該基板之上。
- 如申請專利範圍第1項所述之記憶體裝置的製造方 法，其中該平坦化製程包含一化學機械研磨製程。
- 如申請專利範圍第6項所述之記憶體裝置的製造方法，其中更包含：形成一圖形化光阻層於該氧化層，露出直接位於該多晶矽插塞之上的該氧化層之上表面。
- 如申請專利範圍第8項所述之記憶體裝置的製造方法，其中更包含：利用該圖形化光阻層作為一罩幕來蝕刻該氧化層，露出該多晶矽插塞的上表面。
- 如申請專利範圍第6項所述之記憶體裝置的製造方法，其中該氧化層包含一氧化矽層。
- 如申請專利範圍第8項所述之記憶體裝置的製造方法，更包含：形成一導電層與該多晶矽插塞達到電性連結。
- 一記憶體裝置的製造方法，包含：提供複數之閘極結構形成於一基板上，其中該閘極結構包含一覆蓋層配置於該閘極結構之上表面，且每兩相鄰閘極結構係被一間隙所分隔；毯覆性形成一多晶矽層於該基板之上以填滿該間隙；對該多晶矽層進行一平坦化製程，形成一多晶矽插塞；在該平坦化製程後進行一氧化製程，將一部份該多晶矽插塞以及一位於該閘極結構上之殘留多晶矽層轉換成氧化矽；形成一氧化層於該基板之上； 形成一圖形化光阻層於該氧化層，露出直接位於該多晶矽插塞之上的該氧化層之上表面；利用該圖形化光阻層作為一罩幕蝕刻該氧化層，以露出該多晶矽插塞之該上表面；以及形成一導電層與該多晶矽插塞達到電性連結。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該閘極結構更包含一覆蓋層配置於該閘極導體之上。
- 如申請專利範圍第13項所述之記憶體裝置的製造方法，其中該閘極結構更包含一間隙壁覆蓋該閘極導體之一側壁。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中進行該平坦化製程時並未移除該覆蓋層。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該覆蓋層係為一氮覆蓋層。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，其中該平坦化製程包含一化學機械研磨製程。
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106158621B (zh) * | 2015-04-16 | 2019-09-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制作方法、半导体器件及电子装置 |
| CN105655343A (zh) * | 2016-03-03 | 2016-06-08 | 上海格易电子有限公司 | 一种闪存存储器及其制作方法 |
| US10672613B2 (en) | 2017-11-22 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming semiconductor structure and semiconductor device |
| US12112950B2 (en) * | 2022-02-09 | 2024-10-08 | Nanya Technology Corporation | Semiconductor device with protection layer and method for fabricating the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200418143A (en) * | 2003-03-04 | 2004-09-16 | Taiwan Semiconductor Mfg | Method to increase coupling ratio of source to floating gate in split-gate flash and the structure thereof |
| US20040209427A1 (en) * | 2003-04-15 | 2004-10-21 | Nanya Technology Corporation | Method of filling bit line contact via |
| US20090198008A1 (en) * | 2006-03-29 | 2009-08-06 | Sumitomo Bakelite Company, Ltd | Resin for rubber compounding and rubber composition |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184129B1 (en) * | 1998-09-29 | 2001-02-06 | Texas Instruments Incorporated | Low resistivity poly-silicon gate produced by selective metal growth |
| KR100386083B1 (ko) * | 2000-09-22 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 기판의 표면결함을 줄이는 방법 |
| KR100699865B1 (ko) * | 2005-09-28 | 2007-03-28 | 삼성전자주식회사 | 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법 |
| KR100743651B1 (ko) * | 2006-05-24 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| JP2011129566A (ja) * | 2009-12-15 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2011
- 2011-05-24 US US13/115,039 patent/US8486834B2/en active Active
- 2011-06-30 TW TW100123024A patent/TWI424554B/zh active
- 2011-07-21 CN CN201110212335.6A patent/CN102800625B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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