TWI413787B - 一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法 - Google Patents

一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法 Download PDF

Info

Publication number
TWI413787B
TWI413787B TW99140925A TW99140925A TWI413787B TW I413787 B TWI413787 B TW I413787B TW 99140925 A TW99140925 A TW 99140925A TW 99140925 A TW99140925 A TW 99140925A TW I413787 B TWI413787 B TW I413787B
Authority
TW
Taiwan
Prior art keywords
test
pattern
data
comparison table
value
Prior art date
Application number
TW99140925A
Other languages
English (en)
Other versions
TW201133009A (en
Inventor
Kyung-Hun Chang
Se-Kyung Oh
Original Assignee
It & T
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=42759413&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI413787(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by It & T filed Critical It & T
Publication of TW201133009A publication Critical patent/TW201133009A/zh
Application granted granted Critical
Publication of TWI413787B publication Critical patent/TWI413787B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用 該系統輸出一測試中設備之測試數據之方法
本發明係關於一種晶片外自我測試電路裝置或圖樣創作裝置，指一種具內部對照表之晶片外自我測試電路裝置或圖樣創作裝置，該裝置於接收到一自動測試設備之壓力後，輸出一測試中設備之測試數據。
半導體裝置相關產業不斷致力於開發生產更小更快之積體電路以滿足電子產品無盡的需求。為了及時滿足該等裝置及目前可靠裝置之需求，半導體裝置廠商必需驗證各裝置之整合程度及活動。最終，成功製造半導體裝置之該決定性的程序乃借重於該等裝置之功能性及結構性測試。
各式各樣的自動測試設備的開發已改進了產品製造效率，並且與工業化同步推進。當整合程度偏低及並未安裝多種半導體裝置時，該檢測過程便顯得簡單，但當半導體裝置製造技術漸趨成熟及該半導體裝置整合程度進一步提升時，該測試程序就會變得十分複雜，及測試設備之硬體及軟體就會更為考究。相對地，各種測試系統被開發以及用來測試生產各類產品時，可簡化該測試過程及較易執行該測試程序。
自動測試設備廣泛應用於測試半導體裝置、印刷電路板及其他裝置及組件。大部份測試儀，尤其是半導體裝置測試儀，皆使用一"接腳片結構"。該等測試儀通常包含多接腳片電路組合於各測試中設備之獨立接腳。此外各接腳片電路中另包含一電路，以產生一信號及測量該測試中設備之組合接 腳之信號。
"測試圖樣"乃指該測試方法中使用之圖樣，於製造加工該專用集成電路(ASIC)之該最後階層時，用以檢查有瑕疵的半導體晶片。一半導體晶片自動測試圖樣產生器(ATPG)用作產生一測試圖樣，該測試圖樣被存儲於該自動測試裝置之記憶體，並用作該自動測試設備控制元件的控制信號以透過該自動測試設備之輸出通道輸入一測試圖樣至該測試中設備。該測試中設備的結果數值可用作判斷該裝置是否有瑕疵。這正是透過該接腳從外部容易接近的特性之優點，意指可以直接測試該測試中設備，但當運動速度導致增加了高性能自動測試設備的價格及輸入輸出介面模組的成本來傳達高速信號至晶片及自動測試設備，因此需要更高成本來建立元件。為了解決此問題，相關廠商已開發了一晶片外自我測試電路裝置，其使用一高性能負載板模組轉換一低性能自動測試設備之時序及圖樣為高速，及直接用於測試中設備。
可是由於晶片外自我測試電路裝置需要一詳細模組建立及傳達高性能時序及信號，所以腳位的數量及該測試成本必然增加，亦成為該應用範圍的限制。
同時，目前的自動測試設備可根據控制位元之數量分為兩大類：16位元組控制位元裝置及24位元組控制位元裝置。16位元組控制位元自動測試設備限制了圖樣程式之編碼。例如，當使用一HSCLK(高速時序)測試模組時，採用一種雙非歸零(double Non-Return Zero DNRZ)格式將2個測試中設備指令信號輸出，因此需要兩倍於原先之控制位元。
而且，當應用一以24位元組控制位元自動測試設備製作之圖樣程式到一16位元組控制位元自動測試設備時，該16位元組控制位元自動測試設備沒有足夠的控制位元，該應用亦無法實行。因為，一測試中設備必需24位元組控制位元，但由於該自動測試設備建立16位元組控制位元，上述控制位元不足的問題有待解決。
本發明提出解決上述存在問題成法。針對該晶片外自我測試電路包含一內部對照表，並展開及轉換一輸入之圖樣程式數值作為一輸出表值，並傳送至該測試中設備，因而得到一有效的方式及以較低成本解決一晶片外自我測試電路或圖樣創作裝置之控制位元不足之問題，並且提供一使用該晶片外自我測試電路或圖樣創作裝置輸出測試中設備的測試數據之方法。
為達成上述目的，該包含一對照表之晶片外自我測試電路裝置或圖樣創作裝置，其將會接收該自動測試設備的壓力，並輸出測試中設備的測試數據，及可包含以下模組：(1)一資料輸入模組，接收由上述自動測試設備實時輸入之數據；(2)一資料分析模組，分析由上述資料輸入模組輸入之數據，並輸出圖樣程式；(3)一對照表呼叫模組，係由上述資料分析模組根據該圖樣程式抽取出來；以及(4)一資料輸出模組，係透過上述測試中設備呼叫上述 對照表呼叫模組而輸出對照表之輸出數據。
最佳者，上述對照表可使用由上述自動測試設備產生之該圖樣程式作為一指數，及由上述測試中設備應輸出的圖樣程式數值來抵消上述圖樣程式數值作為該對照表數值。
更佳者，上述對照表僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作一對照表。
最佳者，該從上述資料輸入模組輸入的數據擁有11位元，及從上述資料輸出模組輸出該的數據擁有28位元。
更佳者，該對照表的容量可為28位元x 2K字組。
本發明之一種使用具對照表之晶片外自我測試電路系統或圖樣創作裝置輸出一測試中設備之測試數據之方法有以下階段及特徵：(A)透過上述自動測試設備實時輸入數據之階段；(B)分析在階段(A)輸入的數據及抽取圖樣程式之階段；(C)透過該抽取圖樣程式在階段(B)呼叫對照表之階段；以及(D)透過上述測試中設備在階段(C)呼叫對照表輸出數據之階段。
最佳者，在上述階段(A)輸入之數據為11位元，及在上述階段(D)由該測試中設備輸出之數據為28位元，及上述對照表之容量可為28位元x 2K字組。
最佳者，上述對照表使用上述自動測試設備所產生的圖樣程式數值作為該指數，及使用應由上述測試中設備輸出之圖樣程式數值抵消上述圖樣程式數值作為該對照表數值。
最佳者，上述對照表僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作一對照表。
於上述階段(A)前，建立上述對照表，其中該建立上述對照表之步驟包含：分析全部可在上述自動測試設備建立的圖樣程式；及為每一該經分析過之圖樣程式，使用經分析過之圖樣程式數值作為一指數及使用必須輸出之圖樣程式數值抵消上述經分析過之圖樣程式數值作為該對照表數值來建立該對照表。
本發明提出之具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法，以較低成本有效解決控制位元不足之問題。該裝置於接收到一自動測試設備之壓力後，輸出一測試中設備之測試數據。本發明的晶片外自我測試電路內包含一對照表，並展開及轉換一輸入之圖樣程式數值作為一輸出表值，並傳送至該測試中設備。
為便於 貴審查委員能對本發明之技術手段及運作過程有更進一步之認識與瞭解，茲舉實施例配合圖式，詳細說明如下。
請參閱第1圖所示，為一測試計劃採用之現有的自動測試設備(ATE,100)及測試中設備(DUT,200)。
除透過一演算法圖樣產生裝置產生之X、Y，位址及數據外，更進一步產生各程序計數器指令之一控制位元及如一記憶體集成電路之測試中設備(200)之應輸出至該測試系 統之該邏輯信號作為一指令輸入信號。如第1圖所示，該自動測試設備(100)依控制順序包含一X位址產生器、一Y位址產生器、一位址產生器、一數據產生器、一控制位元產生器、一腳位數據選擇器及一格式控制器。但是為了應用一以24位元組控制位元自動測試設備製作之圖樣程式到一16位元組控制位元自動測試設備時，該16位元組控制位元自動測試設備沒有足夠的控制位元，以致該應用無法實行。本發明提出一具對照表之晶片外自我測試電路系統或圖樣創作裝置以解決上述控制位元不足的問題。
請參閱第2圖所示，為該晶片外自我測試電路裝置的整體系統結構，其中包含一根據本發明之實施例運作的對照表，用以對照該自動測試設備產生之16位元組控制位元及該測試中設備產生之24位元組控制位元。如第2圖所示，該晶片外自我測試電路裝置包括一根據本發明之實施例運作的對照表(300)，用以供對照一自動測試設備(100)之16位元組控制位元及一測試中設備(200)所需之24位元組控制位元，並展開及轉換由該自動測試設備輸入之圖樣程式數值(100)，使用該對照表(400)輸出該對照表數值及傳達該對照表數值至該測試中設備(200)，可以低成本有效解決控制位元不足之問題。如第2圖所示，該晶片外自我測試電路裝置(300)包含一根據本發明之實施例運作的對照表，以接收由該自動測試設備(100)輸入之11位元數據及可由該測試中設備(200)輸出28位元數據，且該容量可為28位元x 2K字組。
請參閱第3圖所示，為由該自動測試設備輸出之信號的一般形式。
從第3圖可看出，該自動測試設備輸出如RATE、PATA、PATB、BCLK、CCLK、RZ、/RZ、NRZ、/NRZ、DNRZ及/DNRZ等信號、及以輸入信號送至該測試中設備。然後，該晶片外自我測試電路裝置包含一根據本發明之實施例運作的對照表，使用由該自動測試設備輸入部份上述信號來抽取一圖樣程式及使用該對照表來轉換由該抽取圖樣程式輸出之該對照表數值及傳達該對照表數值至該測試中設備。
請參閱第4圖所示，為該晶片外自我測試電路裝置之結構，其包含一根據本發明之實施例運作的對照表。
在該測試計劃中，晶片外自我測試電路裝置(300)包含一對照表，以分析資料輸入模組的實時接收的數據(310)及由該資料輸入模組輸入的數據，及根據由該資料分析模組(320)抽取之圖樣程式及由該資料分析模組抽取之圖樣程式，及包含一呼叫對照表之對照表呼叫模組(330)，對照表輸出數據，並由該對照表呼叫模組呼叫，及由上述測試中設備輸出之一資料輸出模組(340)。如上所述，由該晶片外自我測試電路裝置之資料輸入模組(310)所輸入的數據擁有11位元，及由該資料輸出模組(340)輸出的該數據擁有28位元，及該內部對照表重複進行轉換及壓縮。
該資料輸入模組(310)扮演接收由該自動測試設備(100)實時輸入的數據之角色。如上所述，該由自動測試設備(100)輸入至該資料輸入模組(310)的數據可為11位元，及利用該輸 入數據抽取圖樣程式用作以後呼叫該對照表。
該資料分析模組(320)扮演分析由該資料輸入模組(310)輸入的數據及抽取圖樣程式之角色。由資料輸入模組輸入之數據(310)乃不斷輸入之實時數據，因此必需一數據分析程序用以供該模組抽取一圖樣程式。
該圖樣程式是經由分析該資料分析模組(320)輸入至該資料輸入模組(310)之信號及使用部份該信號來抽取，並作為日後使用的數值來推動該對照表呼叫模組(330)呼叫該對照表。
該對照表呼叫模組(330)扮演根據該資料分析模組(320)所抽取的圖樣程式呼叫該對照表之角色。至於其他字組，該對照表呼叫模組(330)呼叫使用該資料分析模組(320)分析該圖樣程式所取得的數值作為一指數之該對照表。該晶片外自我測試電路裝置內的對照表(400)係一根據本發明之實施例運作的對照表，且該自動測試設備(100)產生之該圖樣程式數值乃用以作為該指數，及整理該圖樣程式數值以輸出至該測試中設備(200，如第2圖所示)，使該測試中設備(200，如第2圖所示)抵消該圖樣程式數值用以作為該對照表數值。對照表(400)僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作一對照表，並非為全部圖樣程式建立對照表，因此可以減少該對照表的大小，及晶片外自我測試電路裝置的尺寸。當該對照表(400)由該對照表呼叫模組(330)根據該資料分析模組(320)所抽取的圖樣程式呼叫，即會輸出該應輸入至該測試中設備(200，如第2圖所示)之圖樣程式數值。
該資料輸出模組(340)扮演輸出由該對照表呼叫模組(330) 呼叫對照表(400)至該測試中設備(200)的數據之角色。該資料輸出模組(340)的輸出數據可擁有28位元，其可由以下第7圖證實，上述28位元可以組織成為該測試中設備(200)使用的24位元組控制位元及R、W、M(M1、M2)等信號。透過輸入該資料輸出模組(340)所輸出的圖樣程式數值，需要24位元組控制位元的該測試中設備(200)可有效性移動。
為以本發明之具備一對照表之晶片外自我測試電路裝置輸出測試中設備之測試數據之方法。如一測試計劃，由晶片外自我測試電路裝置輸出測試中設備之測試數據之方法包含一根據本發明之實施例運作的對照表，及包含下述階段：一由該自動測試設備實時輸入數據之階段(S100)，一分析該S100階段中之輸入數據，其中該圖樣程式是於S200階段中抽取之階段(S300)，由該測試中設備輸出於階段S300中呼叫對照表所輸出數據之階段(S400)。如第5圖所示之每該等階段抵消如第4圖所示之每個該等結構元件。每該等階段的解說將由如參考第4圖之每該等結構元件的解說所取代。
請參閱第6圖所示，係由一晶片外自我測試電路裝置建立對照表之方法及結構包含一根據本發明之實施例運作的對照表。
如該測試計劃，由一晶片外自我測試電路裝置建立對照表之方法具備一根據本發明之實施例運作的對照表，該方法包含下述階段：一分析由該自動測試設備建立的全部圖樣程式之階段(S10)，一使用圖樣程式數值所建立之對照表及使用各圖樣程式的該經分析過之圖樣程式數值作為該指數及透過 該測試中設備輸出並抵消該經分析過之圖樣程式數值作為該對照表數值之及階段(S20)。上述建立對照表之階段(S10，S20)可在如第5圖中所示的S100階段前執行。透過此程序建立之對照表的容量可為28位元x 2K字組，但如上所述，該實際對照表上僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作一對照表。因此可以更小的容量實施。
請參閱第7圖所示，係本發明所採用之一程序，轉換一自動測試設備之16位元組控制位元為該測試中設備需要之24位元組控制位元。
如圖中，首先，分析整體圖樣程式並排列所用之控制位元。然後，於晶片外自我測試(BOST)電路內產生一對照表該及根據該對照表轉換一圖樣程式。根據本發明之方法輸出該測試中設備測試數據，透過使用一包含一對照表之晶片外自我測試電路裝置展開及轉換一輸入圖樣程式數值為一輸出至該對照表數值，並傳送至該測試中設備，因而得以較低成本有效解決控制位元不足之問題。
本發明僅以一晶片外自我測試電路裝置為例，但本發明範圍並不限於晶片外自我測試電路裝置。所有功能及方式亦可應用於圖樣創作裝置。
上列詳細說明係針對本發明之一可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
100‧‧‧自動測試設備(ATE)
200‧‧‧測試中設備(DUT)
300‧‧‧晶片外自我測試 (BOST)電路裝置
310‧‧‧資料輸入模組
320‧‧‧資料分析模組
330‧‧‧對照表呼叫模組
340‧‧‧資料輸出模組
400‧‧‧對照表(LUT)
S10~S20‧‧‧步驟
S100~S400‧‧‧步驟
第1圖為一測試計劃採用之現有的自動測試設備(ATE；100)及測試中設備(DUT；200)；第2圖為該晶片外自我測試電路裝置的整體系統結構，其中包含一根據本發明之實施例運作的對照表，用以對照該自動測試設備產生之16位元組控制位元及該測試中設備產生之24位元組控制位元；第3圖為由該自動測試設備輸出之信號的一般形式；第4圖為該晶片外自我測試電路裝置之結構，其包含一根據本發明之實施例運作的對照表；第5圖為以本發明之具備一對照表之晶片外自我測試電路裝置輸出測試中設備之測試數據之方法；第6圖為以本發明之晶片外自我測試電路裝置建立對照表之方法；以及第7圖為本發明所採用之一程序，轉換一自動測試設備之16位元組控制位元為該測試中設備需要之24位元組控制位元。
300‧‧‧晶片外自我測試(BOST)電路裝置
310‧‧‧資料輸入模組
320‧‧‧資料分析模組
330‧‧‧對照表呼叫模組
340‧‧‧資料輸出模組

Claims (10)

  1. 一種晶片外自我測試電路裝置或圖樣創作裝置，具備一對照表，並於接收到一自動測試設備之壓力後，輸出一測試中設備之測試數據，其特徵為該置包括：(1)一資料輸入模組，用以接收上述自動測試設備之實時數據；(2)一資料分析模組，用以分析上述資料輸入模組輸入數據及使用該等輸入信號之一部份來抽取一圖樣程式；(3)一對照表呼叫模組，用以依據上述資料分析模組抽取之該圖樣程式呼叫該對照表，並以上述圖樣程式數值為一指數；以及(4)一晶片外自我測試電路裝置或圖樣創作裝置，具備一對照表，並包括一資料輸出模組用以輸出由上述對照表呼叫模組呼叫出該對照表輸出數據至上述測試中設備中。
  2. 如申請專利範圍第1項所述之晶片外自我測試電路裝置或圖樣創作裝置，其中該對照表使用透過上述自動測試設備產生該圖樣程式數值作為一指數，及以該上述測試中設備輸出之圖樣程式數值抵消上述圖樣程式數值作為該對照表數值。
  3. 如申請專利範圍第2項所述之晶片外自我測試電路裝置或圖樣創作裝置，其中一晶片外自我測試電路裝置或圖樣創作裝置包含一對照表，而上述對照表僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作一對照表。
  4. 如申請專利範圍第1項所述之晶片外自我測試電路裝置或圖樣創作裝置，其中該從上述資料輸入模組輸入的數據擁有11位元，及從上述資料輸出模組輸出該的數據擁有28位元。
  5. 如申請專利範圍第4項所述之晶片外自我測試電路裝置或圖樣創作裝置，其中該對照表擁有一28位元x 2K字組的容量。
  6. 一種輸出一測試中設備之測試數據之方法，於一具備一對照表之晶片外自我測試電路裝置或圖樣創作裝置接收到一自動測試設備之輸入後，該裝置輸出一測試中設備之測試數據，該方法包括以下步驟：(A)實時接收來自該自動測試設備的數據；(B)分析上述階段(A)的數據輸入及抽取上述圖樣程式所使用之一部份的輸入數據；(C)以上述階段(B)抽取的圖樣程式，呼叫該使用上述圖樣程式數值作為一指數之對照表；以及(D)輸出在階段(C)呼叫的該對照表輸出數據至上述測試中設備。
  7. 如申請專利範圍第6項所述之方法，其中上述階段(A)接收的數據擁有11位元，上述階段(D)之該測試中設備的輸出數據擁有28位元，及上述對照表之該容量為28位元x 2K字組。
  8. 如申請專利範圍第6項所述之方法，其中上述對照表使用上述自動測試設備所產生的圖樣程式數值作為該指數，及使用應由上述測試中設備輸出之圖樣程式數值抵消上述圖樣程式數值作為該對照表數值。
  9. 如申請專利範圍第8項所述之方法，其中上述對照表僅為由上述自動測試設備建立的圖樣程式所使用的圖樣程式數值作對照表。
  10. 如申請專利範圍第6項所述之方法，進一步包括： 於上述階段(A)前，建立上述對照表，其中該建立上述對照表之步驟包含：分析全部可在上述自動測試設備建立的圖樣程式；以及為每一該經分析過之圖樣程式，使用經分析過之圖樣程式數值作為一指數及使用必須輸出之圖樣程式數值抵消上述經分析過之圖樣程式數值作為該對照表數值來建立該對照表。
TW99140925A 2009-11-26 2010-11-26 一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法 TWI413787B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090114931A KR100974669B1 (ko) 2009-11-26 2009-11-26 룩업 테이블을 내장한 보스트 회로 장치 또는 패턴 생성 장치, 및 이를 이용한 테스트 대상 디바이스에 대한 테스트 데이터 출력 방법

Publications (2)

Publication Number Publication Date
TW201133009A TW201133009A (en) 2011-10-01
TWI413787B true TWI413787B (zh) 2013-11-01

Family

ID=42759413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW99140925A TWI413787B (zh) 2009-11-26 2010-11-26 一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法

Country Status (3)

Country Link
KR (1) KR100974669B1 (zh)
TW (1) TWI413787B (zh)
WO (1) WO2011065770A2 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435513B1 (ko) * 2012-08-16 2014-11-03 주식회사 유니테스트 테스트 데이터 분석 장치 및 방법
CN106501705B (zh) * 2016-10-26 2019-11-19 成都交大许继电气有限责任公司 牵引综自系统保护cpu板自动检测系统及其检测方法
KR102084141B1 (ko) 2018-09-14 2020-03-03 연세대학교 산학협력단 메모리 테스트를 위한 명령어 기반의 보스트 장치
WO2022204915A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Pattern generation system with pin function mapping

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546755B (en) * 2001-06-29 2003-08-11 Fujitsu Ltd Test apparatus for semiconductor device
US20040177302A1 (en) * 2003-02-26 2004-09-09 Renesas Technology Corp. Apparatus for testing semiconductor integrated circuit
TWI227787B (en) * 2003-06-18 2005-02-11 Matsushita Electric Ind Co Ltd Ancillary equipment for testing semiconductor integrated circuit
WO2008056666A1 (fr) * 2006-11-10 2008-05-15 Nec Corporation Circuit d'essai, méthode et dispositif semi-conducteur

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08248096A (ja) * 1995-03-13 1996-09-27 Advantest Corp 回路試験装置
US6175939B1 (en) * 1999-03-30 2001-01-16 Credence Systems Corporation Integrated circuit testing device with dual purpose analog and digital channels
JP2002236143A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体装置の試験に用いる外部試験補助装置およびその装置を用いた半導体装置の試験方法
AU2003233536A1 (en) * 2002-05-08 2003-11-11 Nptest, Inc. Tester system having multiple instruction memories
KR100736673B1 (ko) 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546755B (en) * 2001-06-29 2003-08-11 Fujitsu Ltd Test apparatus for semiconductor device
US20040177302A1 (en) * 2003-02-26 2004-09-09 Renesas Technology Corp. Apparatus for testing semiconductor integrated circuit
TWI227787B (en) * 2003-06-18 2005-02-11 Matsushita Electric Ind Co Ltd Ancillary equipment for testing semiconductor integrated circuit
WO2008056666A1 (fr) * 2006-11-10 2008-05-15 Nec Corporation Circuit d'essai, méthode et dispositif semi-conducteur

Also Published As

Publication number Publication date
WO2011065770A3 (ko) 2011-11-03
KR100974669B1 (ko) 2010-08-09
WO2011065770A2 (ko) 2011-06-03
TW201133009A (en) 2011-10-01

Similar Documents

Publication Publication Date Title
US6370675B1 (en) Semiconductor integrated circuit design and evaluation system using cycle base timing
TWI413787B (zh) 一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法
TWI506291B (zh) 積體電路及於積體電路中建立掃描測試架構之方法
WO2020199283A1 (zh) 集成电路光学芯片光圈测试方法
JP2003332443A5 (zh)
JP2009502038A (ja) システム・イン・パッケージの製造方法
US12105145B2 (en) Scan compression through pin data encoding
US6249891B1 (en) High speed test pattern evaluation apparatus
US20030011396A1 (en) Semiconductor device and test system therefor
WO2007113940A1 (ja) 半導体検査装置
CN105575442A (zh) 一种nor闪存器件的测试方法和测试装置
JP4842876B2 (ja) 故障診断装置及び故障診断方法
KR101452959B1 (ko) 실장형 테스트 장비 및 그 방법
CN112363045A (zh) 芯片扫描测试方法、装置、处理器芯片及服务器
US9329235B2 (en) Localizing fault flop in circuit by using modified test pattern
JP2009122009A (ja) テスト回路
KR102229416B1 (ko) 메모리의 테스트 데이터 압축 장치 및 방법
US8093919B2 (en) Test circuit, method, and semiconductor device
JP3868920B2 (ja) Ｆｐｇａ搭載ボードのテスト方法とテスト装置
US10031181B1 (en) Integrated circuit package receiving test pattern and corresponding signature pattern
CN104101855A (zh) 监控探针卡漏电的方法及探针卡漏电监控系统
JP3964179B2 (ja) Ｌｓｉスキャンテスト装置、テストシステム、テスト方法、及びテストパターン作成方法
CN102262205A (zh) 一种测试向量源文件的测试点的屏蔽方法和屏蔽装置
TWI536390B (zh) 寬頻記憶體測試裝置及其記憶體測試方法
TWI403746B (zh) 測試圖案最佳化的方法