TWI408783B - 電路裝置及其製造方法 - Google Patents

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Description

電路裝置及其製造方法
本發明係關於與內設的電路元件電性連接之引線(lead)從密封樹脂的側面露出到外部之小型的電路裝置及其製造方法。
半導體裝置年年大容量化，作為各種訊號線之引線端子數也隨之有增加的傾向。於是，伴隨著這種傾向而漸漸變為使用引線端子從四個方向導出之QFP(Quad Flat Package：四側引腳扁平封裝)型的半導體裝置以及QFN(Quad Flat Non-leaded Package：四側無引腳扁平封裝)型的半導體裝置。另一方面，因為半導體裝置要用於行動電話、攜帶型的電腦等，所以也要求半導體裝置要小型化、薄型化、輕量化。因此，在受到減少安裝面積的要求之半導體裝置，採用使引線從樹脂密封體背面露出，讓其安裝面積與晶片尺寸相同或略大之CSP(Chip Size Package：晶片尺寸封裝)型的封裝體。
以往之在樹脂封裝模具內透過密封片而進行樹脂模製成型之半導體裝置的製造方法，已知有將密封片貼附在引線架(lead frame)之固接有半導體元件之面的另一面整個面上，然後將貼附有密封片的引線架設置在樹脂封裝模具內，而進行樹脂模製成型之技術(例如專利文獻1)。
以下，參照第10至第12圖，說明半導體裝置的製造方法。第10圖係用來說明貼附有密封片的引線架之斷面圖。第11圖係用來說明將引線架設置到樹脂封裝模具後的狀況之斷面圖。第12圖係用來說明樹脂封裝體形成後的狀況之斷面圖。
如第10圖所示，首先，在引線架101形成複數個至少由訊號連接用端子102、及用來承載半導體晶片104之晶墊(die pad)103所構成之承載部111。然後，在引線架101的背面貼合密封片106後，以接著劑將半導體晶片104接合在晶墊103的上面。之後，以金屬細線105將接合在晶墊103上的半導體晶片104與訊號連接用端子102予以電性連接起來。
如第11圖所示，接著，將貼合有密封片106，且接合有半導體晶片104之引線架101設置在由上模具107及下模具108所構成之樹脂封裝模具的模穴109內。此時，係利用上模具107及下模具108夾住引線架101與密封片106的端部，來構成模穴109。然後，在未圖示的步驟中，從設於樹脂封裝模具之樹脂注入口注入密封樹脂，而進行樹脂模製成型。
如第12圖所示，接著，在以密封樹脂充填樹脂封裝模具內部而形成樹脂封裝體110後，使形成有共通的樹脂封裝體110之引線架101從樹脂封裝模具脫離。然後，在未圖示的步驟中，以切割(dicing)方式將共通的樹脂封裝體110切斷成為一個個以承載部111為單位之塊體，而完成半導體裝置。
(專利文獻1)日本特開2004-172542號公報
上述構成之半導體裝置，其訊號連接用端子102的下面及側面露出到外部，且使焊錫附著於此露出部份的訊號連接用端子102而安裝半導體裝置。然而，將具有數十個程度之多數個電極之半導體晶片104封裝成小型的半導體裝置，一個個訊號連接用端子102的尺寸就會變得很小。因此，訊號連接用端子102露出到外部的面積會變得很狹窄，為了連接而使用的焊材與訊號連接用端子102接觸的面積也會變小。因而，有藉由焊材而安裝之半導體元件的連接可靠性不良之問題。
另外，在上述之半導體裝置的製造方法中，各承載部111的訊號連接用端子102係由形成於各承載部111之間的連結桿(tie bar)予以一體性地支持。然而，伴隨著半導體晶片104的多針腳(pin)化，各訊號連接用端子102形成得很細，要充分確保訊號連接用端子102與連結桿的連接強度就會變得困難。因而，有在製造工序的中間階段發生連結於連結桿的訊號連接用端子102變形之問題。
本發明係鑑於上述的問題而完成者，本發明之主要的目的在提供安裝時的連接可靠性經過提昇之電路裝置及其製造方法。
本發明之電路裝置具備有：電路元件、與前述電路元件電性連接且一部份露出到外部之引線、以及以前述引線的下面及側面露出到外部的狀態一體性地被覆前述電路元件及前述引線之密封樹脂，其特徵在於：前述引線具有從前述密封樹脂的內部朝向周邊部逐漸變寬之形狀。
本發明之電路裝置的製造方法，具備有：準備引線架之工序，其中該引線架係配置有由與電路元件電性連接之複數條引線所構成之單元，且藉由包圍前述單元之連結桿將前述引線予以連結，並將前述引線與前述連結桿的連結部形成得比其他區域之前述引線粗者；在前述各單元配置電路元件，並將前述電路元件與前述引線予以電性連接之工序；以使前述引線的背面露出之狀態，形成被覆前述引線及前述電路元件的密封樹脂之工序；以及在前述單元相互的交界使前述密封樹脂分離，並將前述連結桿去除，藉以使前述引線的側面從分離的前述密封樹脂的側面露出之工序。
根據本發明，因為引線的端部具有朝向周邊部逐漸變寬之形狀，所以從密封樹脂露出到外部之引線的面積會變大。因此，安裝電路裝置之際，可使比較多量的焊材附著於露出到外部之引線的側面，所以可提昇電路裝置與外部的連接可靠性。
另外，根據本發明，參照第4圖，在為了支持各單元26而設置之連結桿32與引線30的連接部，使引線30形成得比其他區域粗。藉此，提高引線30與連結桿32的連接部之機械強度，因而防止在製造工序的中間階段發生引線的變形。
以下參照圖式說明本發明之電路裝置及其製造方法。
首先，參照第1及第2圖說明本發明之電路裝置5的構成。第1圖(A)係下面為安裝面之電路裝置5的斜視圖，第1圖(B)係上面為安裝面之電路裝置5的斜視圖。第2圖(A)係從上面觀看電路裝置5之平面圖，第2圖(B)係顯示電路裝置5安裝於安裝基板8上的狀態之剖面圖。
參照第1圖(A)，本形態之電路裝置5係外形形狀為薄形的六面體之QFN。作為電路裝置5的具體尺寸的一個例子，縱×橫×厚係在5mm×5mm×0.4mm程度。電路裝置5的外面的大部份係由密封樹脂36所構成。而且，引線30的端部在密封樹脂36的側面露出，且密封樹脂36的側面與引線30的露出面係位在同一平面上。
參照第1圖(B)，島部28在電路裝置5的上面(安裝的面)的中央部露出，複數個引線30在包圍該島部28的四方之位置露出。島部28為用來安裝半導體元件的部位，引線30係透過金屬細線與半導體元件的電極電性連接。
在本實施形態中，引線30係在電路裝置5的四方的周邊部配置複數個，且下面及側面相連續而露出到外部。藉此，就可在安裝電路裝置5之際，使焊錫熔接於引線30的下面及側面兩方。從而，引線30與焊錫接觸的面積變大，因而提昇電路裝置5的連接可靠性。
參照第1圖(C)，島部28與引線30的下表面係比密封樹脂36的下表面向內側(上方)凹陷而露出。島部28與引線30的下表面比密封樹脂36的下表面向內側(上方)凹陷的距離W3，係在例如1μm至2μm程度。
參照第2圖(A)，島部28配置在電路裝置5的中心部附近，多數個引線30以包圍該島部28的方式相間隔而配置。半導體元件44固接在島部28的上面，設在半導體元件44的上面之電極與引線30，係藉由金屬細線46而連接。另外，從島部28的四個角落向外側延伸有懸吊引線29。此懸吊引線29係為了在製造工序的中間階段支持島部28而設置。
參照第2圖(B)，上述構成之電路裝置5係安裝在安裝基板8的上面。安裝基板8係為例如由玻璃環氧樹脂等之樹脂材料、鋁等之金屬、陶瓷等所形成基板。安裝基板8的上面，形成有將銅箔等的金屬圖案化成預定形狀而成之導電路7。本形態之電路裝置5係藉由焊材6(焊錫)而固接於形成在安裝基板8的上面之導電路7。
焊材6可採用含鉛共晶焊錫或無鉛焊錫。焊材6不僅與引線30的下面接觸，也與引線30的側面接觸。如此，焊材6與引線30的下面及側面兩方都接觸，焊材6與引線30相接的面積就會增大，而提昇兩者的連接強度。而且，熔接於引線30的側面之焊材6，容易從電路裝置5的側向以目視方式確認，故可容易地判斷焊材6附著的狀況。
在本實施形態之電路裝置5中，引線30具有朝向電路裝置5的周邊部逐漸變寬之形狀。參照第2圖(A)，引線30的大部份區域的寬度L1為0.25mm，相對於此，呈現逐漸變寬的形狀之引線30的端部的寬度L2為0.3mm。如此，使在電路裝置5的周邊部之引線30的形狀形成為逐漸變寬之形狀，在電路裝置5的周邊部，寬度較寬之引線30的下面與焊材6接觸的面積就會變大。而且，因為在電路裝置5的周邊部露出於外部之引線30的側面的面積也變大，所以引線30的側面與焊材6接觸的面積也變大。由於引線30的下面及側面與焊材6接觸的面積變大，所以可提昇利用焊材6進行的連接之連接可靠性。
接著，參照第3至第9圖，說明上述構成之電路裝置的製造方法。
參照第3及第4圖，首先，說明本形態之電路裝置的製造方法中使用之引線架10的構成。此處，第3圖(A)係顯示引線架10全體之平面圖，第3圖(B)係放大顯示配置於引線架10中的區塊(block)12之平面圖。第4圖係顯示區塊12中所包含的單元(unit)的構成之平面圖。
參照第3圖(A)，引線架10係對於例如厚度在0.2mm程度之銅等的金屬所構成之導電箔，施行蝕刻加工或衝壓加工使之成形為預定的形狀而獲得者。引線架10係呈現長條形的形狀，其平面的尺寸在例如縱×橫=60mm×140mm程度。另外，引線架10的表面被覆有使例如鎳、鈀、金依序層疊而成的鍍覆膜。
引線架10配置有複數個相間隔而配置之由多數個單元所構成之區塊12。此處，係沿著引線架10的長邊方向配置一列共五個區塊12，惟配置的區塊12的個數亦可為一個，或者為六個以上之多數個。
區塊12的周邊部設有本身為未形成區塊12的剩餘區域之第一支持部14及第二支持部16，利用此第一支持部14及第二支持部16構成支持引線架10全體之外框。第一支持部14位在引線架10的長邊方向的兩個相向的周邊部。第二支持部16位在引線架10的短邊方向的兩個相向的周邊部。另外，第二支持部16亦設在各區塊12之間。
參照第3圖(B)，詳細說明設於引線架10中之區塊12的構成。區塊12的內部，形成有配置成矩陣狀之複數個單元26。此處，單元26係構成一個電路裝置之單位元素。就第3圖(B)而言，一個區塊12係設有5行×5列共25個單元26，不過亦可在區塊12設置更多個單元26。
第3圖(B)中，以虛線表示劃設於區塊12內部設置之各單元26相互之間之分割線。此處，因為單元26係配置成矩陣狀，所以分割線係劃設成格子狀。分割線20係在紙面上劃設於縱方向，分割線18係在紙面上劃設於橫方向。
分割線20係從引線架10的下端延伸劃設到上端，此表示在電路裝置的製造工序中，係沿著分割線20從上端到下端將引線架10切斷。
分割線18係從引線架10的左端連續劃設到右端，此亦表示在電路裝置的製造工序中，係沿著分割線18從左端到右端將引線架10切斷。另外，分割線18在設於引線架10之各區塊12係共同地劃設。換言之，在製造工序中，沿著分割線18進行切割，就可一次進行複數個區塊12中所包含的單元26之分割。
本發明中，為了容易進行與上述分割線18,20對應處之引線架10的切斷，而等間隔設置半溝槽22及貫通溝槽24。
半溝槽22係使與分割線20對應處之第一支持部14的一部份形成得較薄而成之部位。半溝槽22係藉由對第一支持部14進行例如0.1mm程度的半蝕刻使厚度變薄而形成。以此方式在劃設有分割線20之處設置半溝槽22，就可容易地分割該部份的第一支持部14，所以可減低用於切割之切割鋸(dicing saw)的磨耗。而且，半溝槽22並非貫通引線架10之溝槽，因而抑制設置半溝槽22所造成之第一支持部14的機械強度的降低。
貫通溝槽24係使劃設有分割線18之區域的第二支持部16的一部份貫通而設置之部位。在設有貫通溝槽24之部位，由於沒有構成引線架10之金屬材料，所以可容易地進行沿著分割線18切割之單元26的分離。而且，也抑制因該切割而造成之切割鋸的磨耗。
此處，本形態係在短邊方向之第二支持部16設置貫通引線架10之貫通溝槽24，在長邊方向之第一支持部14設置並未貫通引線架10而是使一部份的厚度變薄而成之半溝槽22。藉由將半溝槽22設置於長邊方向的第一支持部14，使得第一支持部14的機械強度保持在預定強度以上，以抑制引線架10在製造工序的中間階段發生撓曲或彎折。另外，關於短邊方向的第二支持部16，則因為與第一支持部14相比所要求的機械強度較低，所以可為了容易進行切割而形成貫通引線架10之貫通溝槽24。
此處，上述之半溝槽22及貫通溝槽24之寬度W1係在例如0.5mm至1.0mm程度。
此處，亦可在分割線20通過之部份的第一支持部14、及分割線18通過之部份的第二支持部16雙方都設置半溝槽22。另外，亦可在上述區域雙方都設置貫通溝槽24。
再者，在經分割線20劃分之各第一支持部14，形成有貫通第一支持部14之圓形的貫通孔34。另外，在第二支持部16亦同樣設有貫通孔34。此貫通孔34係用來提高在製造工序中塗佈的密封樹脂與引線架10的密著性者。
參照第4圖，說明包含於上述的區塊12中之單元26的構成。單元26係如上述為構成一個電路裝置之單位元素，在此係由一個島部28、及以包圍該島部28的四方之方式配置之複數個引線30所構成。
各單元26相互之間有連結桿32形成為格子狀。換言之，各單元26係由連結桿32所包圍。而且，各單元26的引線30係從連結桿32連續地向單元26的內側延伸。另外，島部28係經由懸吊引線29而連結至連結桿32。
此外，各連結桿32的位置係與參照第3圖說明過的分割線18,20正確地對應。因而，在製造工序中，在分割線18,20進行切割，就可將連結桿32去除。
另外，為了確實進行上述之去除，而使連結桿32形成得較細，使其寬度W2在例如0.2mm程度。亦即，連結桿32的寬度W2係形成得比參照第3圖說明過之貫通溝槽24及半溝槽22的寬度窄，而且形成得比在製造工序中使用之切割刀片(dicing blade)的寬度窄。
再者，本形態中，在引線30連結至連結桿32之處，引線30的寬度係形成得比其他區域粗。例如，引線30的大部份的寬度在0.25mm程度，引線30與連結桿32連接處之引線30的寬度在0.3mm程度。如此，使連接至連結桿32之部份的引線30形成得較粗，即可提昇引線30與連結桿32連結的強度。因而，抑制在製造工序的中間階段之引線30的彎折，提高所製造之電路裝置的品質。
此處，若單純地要提昇引線30與連結桿32連結的強度，只要將各引線30全體形成得較粗即可。不過，本形態製造的是極小型的電路裝置，所以引線30配置得很密，引線30間的間隔距離非常短。因此，若為了提昇引線30與連結桿32連結的強度而將各個引線30全體形成得較粗，則引線30間的間隔就會變窄。因而有引線30相接觸而發生短路之虞。
為了避免此問題，本形態只使引線30與連結桿32接觸的部份以逐漸變寬的方式形成得較寬。藉此，而防止引線30間之接觸，以及防止在製造工序的中間階段之引線30的彎折。
接著，參照第5至第9圖說明使用上述構成的引線架10之電路裝置的製造方法。
參照第5圖，首先，在引線架10的預定處固接半導體元件44。第5圖(A)係顯示一個單元26之平面圖，第5圖(B)係顯示第5圖(A)之B-B’線的剖面圖。
在本工序，藉由衝壓加工或蝕刻加工而準備如第3圖所示構成之引線架10。然後，對於此引架10之各區塊12(參照第3圖)進行半導體元件44之晶粒接合(die bonding)及打線接合(wire bonding)。在本工序，係對於第3圖所示之配置於引線架10中的所有區塊12一併進行晶粒接合及打線接合。
參照第5圖(A)，首先，透過焊錫等之導電性接著材料或環氧樹脂等之絕緣性接著材料，將半導體元件44安裝在島部28的上面。然後，利用金屬細線46來連接設在半導體元件44的上面之電極與引線30。
參照第5圖(B)，在本工序，使引線架10的下表面幾乎全面地貼著在接著片48的上面。接著片48係上面薄薄地塗佈有接著樹脂之樹脂製的薄片，其材料可採用例如聚醯亞胺或PET(Polyethylene Terephthalate：聚對苯二甲酸乙二酯)。將引線架10的背面黏貼在接著片48上之理由，係為了在接下來的樹脂密封工序中，防止密封樹脂漫到引線架10的背面。
如上所述，本實施形態係在引線30與連結桿32的連接部，使引線30的寬度以逐漸變寬的方式形成得較寬。藉此，使連結桿32與引線30強固地連結。因此，為了使金屬細線46連接到引線30的上面，而以接合工具(bonding tool)施加振動能量到引線30的上面時，能量就會良好地傳遞到受到強固支持之引線30。結果，金屬細線46與引線30的接合會變得良好，兩者的連接可靠性因而提昇。
參照第6及第7圖，接著，以被覆第5圖所示之島部28、引線30、金屬細線46及半導體元件44之方式形成密封樹脂36。
參照第6圖(A)，在本工序，使用由上模具52及下模具54所構成之成型模具50進行樹脂密封。在本工序，採用使用環氧樹脂等的熱硬化性樹脂之轉移成型(transfer molding)或使用聚乙烯等的熱可塑性樹脂之射出成型(injection molding)。
在本工序，將下面貼著有接著片48之引線架10載置在下模具54之平坦的上表面，再使上模具52與下模具54相抵接，藉此使各區塊12都收納在一個模穴56內而進行樹脂密封。
模具50係由上模具52及下模具54所構成，且在與區塊12的周邊部對應之區域設有注入口60，在與注入口60相向之區塊12的周邊部形成有排氣口58。經由注入口60將液狀或半固態的密封樹脂注入模穴56。於是，與從注入口60注入之密封樹脂相對應量之模穴56內的空氣，經由排氣口58而排放到外部。可視需要對注入模穴56之密封樹脂36進行加熱使之硬化。
此外，本工序中，係藉由上模具52及下模具54將區塊12周圍之引線架10的剩餘部(第3圖(A)中所示之第一支持部14及第二支持部16)按壓住。而且，在本工序，引線架10的下面貼著有接著片48。因此，即使以高壓將密封樹脂注入模穴56，也可抑制注入的密封樹脂漫到引線的下面。另外，參照第5圖(B)，引線架10的下面係對應於作為連接端子而露出到外部之島部28及引線30的下面。由此可知，若引線架10的下面為密封樹脂所被覆，就難以使島部28及引線30與外部連接。本形態中，因為採用上述的接著片48來防止密封樹脂漫到引線架10的下面，所以島部28及引線30的下面會良好地露出到外部。
第6圖(B)中顯示上述工序結束後之引線架10的平面圖。此處，各區塊12係個別地為密封樹脂36所密封。
參照第7圖，詳細說明上述的樹脂密封工序結束後的各區塊12的狀態。第7圖(A)係從附著有密封樹脂36的方向看引線架10所見之平面圖，第7圖(B)係另外一面之引線架10的平面圖。
參照第7圖(A)，密封樹脂36係形成為不僅被覆區塊12形成之區域，而且被覆區塊12的周邊部之第一支持部14及第二支持部16的表面。這樣做會使得引線架10之設於第一支持部14的半溝槽22及設於第二支持部16的貫通溝槽24中都會有密封樹脂36充填進去。另外，貫通第一支持部14及第二支持部16而設之貫通孔34中也會有密封樹脂36充填進去。
參照第7圖(B)，形成於引線架10的上面之密封樹脂36的一部份會在引線架10的背面露出。具體而言，上述充填進貫通溝槽24及貫通孔34中之密封樹脂36會在引線架10的下面露出。至於半溝槽22，則因為未貫通引線架10，所以充填進該處之密封樹脂36不會在引線架10的下面露出。
參照第8及第9圖，接著，使上述之各區塊12的單元一個個分離。第8圖係顯示切割的工序之圖，第9圖係顯示將區塊12分離成一個個的狀態之圖。
參照第8圖，首先在本工序，將完成樹脂密封之引線架10貼著在切割片42上。切割片42係上面形成有接著層之樹脂片，其周圍由將不銹鋼等之金屬形成為圓環狀之金屬框38加以支持。
在上述構成之切割片42的上面貼著引線架10。在前一工序中，曾在引線架10的下面貼著接著片48(參照第5圖(B))，此處可先將該接著片48去除，亦可直接和引線架10一起貼著在切割片42上。此處，引線架10可用其形成有密封樹脂36之面貼著於切割片42，亦可用與形成有密封樹脂36之面相反的另一面貼著於切割片42。
使引線架10貼著於切割片42之後，使用高速旋轉之切割刀片40一併切割形成於引線架10之各區塊12。本工序中，不僅切割各區塊12之密封樹脂36，而且也藉切割而分割由金屬所構成之引線架10的外框(支持部)。
本工序之切割，係進行至使各區塊12之密封樹脂36及引線架10完全分離之深度。
在本工序，係藉由在紙面上的橫方向進行切割，使形成於引線架10之所有區塊12在橫方向分離，並分割引線架10之短邊方向的支持部，亦即第二支持部16。另外，藉由在紙面上的縱方向進行切割，而在縱方向分割各區塊12，並分割引線架10之長邊方向的支持部，亦即第一支持部14。
參照第9圖，詳細說明上述的切割。首先，在藉由密封樹脂36而封裝成一體之一個區塊12，配置有多數個排成矩陣狀之單元26。而且，在各單元26相互之間劃設有呈格子狀之分割線。此處，在紙面上的橫方向劃設有分割線18，在紙面上的縱方向劃設有分割線20。
此外，沿著分割線18形成有貫通引線架10的第二支持部16而設之貫通溝槽24。而且，在形成該貫通溝槽24之處，構成引線架10之金屬材料已遭去除，只有密封樹脂36存在。此處，構成引線架10之銅等的金屬材料，係為較環氧樹脂等所構成之密封樹脂36難切斷之材料。因此，設置貫通溝槽24，會減少沿著分割線18進行切割時切割刀片40所要切斷的金屬材料。藉此，抑制伴隨著切割而造成之切割刀片40的磨耗。
另一方面，沿著劃設於紙面上縱方向之分割線20，設有使引線架10的第一支持部14的一部份的厚度變薄而成之半溝槽22。而且，設置半溝槽22的部份，具有比其他區域容易進行切割刀片40的切割之條件。因此，藉由在劃設有分割線20的部份設置半溝槽22，能抑制沿著分割線20使密封樹脂36及第一支持部14分離之際之切割刀片40的磨耗。
另外，參照第9圖(B)，藉由沿著分割線18及分割線20進行上述的切割，去除位在各單元26相互之間的連結桿32。因此，藉由本工序去除連結桿32，使各單元26相互電性分離。而且，使位在各單元26的內部之引線30及島部28也電性分離。
在本實施形態中，參照第9圖(B)，係使設在劃設有分割線18,20的位置之連結桿32的寬度W2，形成得比本工序中使用之切割刀片40的寬度窄。因此，使用切割刀片40沿著分割線18,20進行切割，就可將連結桿32全部去除。藉由進行本工序之切割，可得到各引線30之逐漸變寬的端部露出到外部之構造。
藉由以上之工序，可製造如第1及第2圖所示構成之電路裝置。
5．．．電路裝置
6．．．焊材
7．．．導電路
8．．．安裝基板
10、101．．．引線架
12．．．區塊
14．．．第一支持部
16．．．第二支持部
18．．．分割線
20．．．分割線
22．．．半溝槽
24．．．貫通溝槽
26．．．單元
28．．．島部
29．．．懸吊引線
30．．．引線
32．．．連結桿
34．．．貫通孔
36．．．密封樹脂
38．．．金屬框
40．．．切割刀片
42．．．切割片
44．．．半導體元件
46．．．金屬細線
48．．．接著片
50．．．模具
52．．．上模具
54．．．下模具
56．．．模穴
58．．．排氣口
60．．．注入口
102．．．訊號連接用端子
103．．．晶墊
104．．．半導體晶片
105．．．金屬細線
106．．．密封片
107．．．上模具
108．．．下模具
109．．．模穴
110．．．樹脂封裝體
111．．．承載部
第1圖係顯示本發明之電路裝置之圖，(A)及(B)為斜視圖，(C)為剖面圖。
第2圖係顯示本發明之電路裝置之圖，(A)為平面圖，(B)為剖面圖。
第3圖係顯示本發明之電路裝置的製造方法中使用的引線架之圖，(A)為平面圖，(B)為經放大的平面圖。
第4圖顯示本發明之電路裝置的製造方法中使用的引線架之平面圖。
第5圖係顯示本發明之電路裝置的製造方法之圖，(A)為平面圖，(B)為剖面圖。
第6圖係顯示本發明之電路裝置的製造方法之圖，(A)為剖面圖，(B)為平面圖。
第7圖係顯示本發明之電路裝置的製造方法之圖，(A)為平面圖，(B)為平面圖。
第8圖係顯示本發明之電路裝置的製造方法之平面圖。
第9圖係顯示本發明之電路裝置的製造方法之圖，(A)為平面圖，(B)為經放大的平面圖。
第10圖係顯示先前技術之電路裝置的製造方法之剖面圖。
第11圖係顯示先前技術之電路裝置的製造方法之剖面圖。
第12圖係顯示先前技術之電路裝置的製造方法之剖面圖。
5．．．電路裝置
28．．．島部
30．．．引線
36．．．密封樹脂
44．．．半導體元件
46．．．金屬細線

Claims (7)

  1. 一種電路裝置，具備有：電路元件、與前述電路元件電性連接且一部份露出到外部之引線、以及以前述引線的下面及側面露出到外部的狀態一體性地被覆前述電路元件及前述引線之密封樹脂，其特徵在於：前述引線具有從前述密封樹脂的內部朝向周邊部逐漸變寬之形狀，並且，其側面之露出面係與前述密封樹脂位在同一平面，其下表面之露出面比前述密封樹脂的下表面向內側凹陷而露出。
  2. 如申請專利範圍第1項之電路裝置，其中，從前述密封樹脂露出之前述引線的下面及側面附著有焊材。
  3. 如申請專利範圍第1項之電路裝置，其中，前述電路元件係為半導體元件，前述引線係以包圍前述半導體元件之方式配置複數個，並經由金屬細線而與前述半導體元件的電極電性連接。
  4. 一種電路裝置的製造方法，具備有：準備引線架之工序，其中該引線架係配置有由與電路元件電性連接之複數個引線所構成之單元，且藉由包圍前述單元之連結桿將前述引線予以連結，並將前述引線與前述連結桿的連結部形成得比其他區域之前述引線粗者；在前述單元配置電路元件，並將前述電路元件與前 述引線予以電性連接之工序；以使前述引線的背面露出之狀態，形成被覆前述引線及前述電路元件的密封樹脂之工序；以及在前述單元相互的交界使前述密封樹脂分離，並將前述連結桿去除，藉以使前述引線的側面從分離的前述密封樹脂的側面露出之工序。
  5. 如申請專利範圍第4項之電路裝置的製造方法，其中，在前述引線連結至前述連結桿之處，前述引線的寬度具有從前述單元的內側朝向外側逐漸變寬之形狀。
  6. 如申請專利範圍第4項之電路裝置的製造方法，其中，前述連結桿的寬度，係比用於前述密封樹脂的切割之切割鋸的寬度窄。
  7. 如申請專利範圍第4項之電路裝置的製造方法，其中，前述單元係由設於中央部之島部及以包圍前述島部的方式配置之複數個前述引線所構成，前述電路元件係為固接於前述島部之半導體元件，前述半導體元件與前述引線係經由金屬細線而連接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809119B1 (en) * 2013-05-17 2014-08-19 Stats Chippac Ltd. Integrated circuit packaging system with plated leads and method of manufacture thereof
JP6946870B2 (ja) * 2017-09-04 2021-10-13 大日本印刷株式会社 リードフレーム、半導体装置、および半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5617459A (en) * 1979-07-23 1981-02-19 Nec Corp Information processor
JPS60206156A (ja) * 1984-03-30 1985-10-17 Nec Corp 半導体装置およびその製造方法
JPS61144834A (ja) * 1984-12-18 1986-07-02 Toshiba Corp 樹脂封止型半導体装置
JPS63104457A (ja) * 1986-10-22 1988-05-09 Hitachi Ltd リ−ドフレ−ム
JP2004200243A (ja) * 2002-12-16 2004-07-15 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP2004349728A (ja) * 1999-04-29 2004-12-09 “ドリー・ペー”ライセンシング・ベー・ベー カプセル化電子部品、特に集積回路の製造方法
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268140A (ja) * 1991-02-19 1994-09-22 Hitachi Ltd 半導体装置およびそれに使用されるリードフレーム
KR0160146B1 (ko) * 1992-07-06 1998-12-01 조희재 반도체용 리드 프레임
JP3286765B2 (ja) * 1993-03-09 2002-05-27 株式会社日立製作所 半導体装置
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3547704B2 (ja) * 2000-06-22 2004-07-28 株式会社三井ハイテック リードフレーム及び半導体装置
JP4507452B2 (ja) * 2001-05-17 2010-07-21 パナソニック株式会社 電子部品、その製造方法及び電子回路装置
JP2005166695A (ja) 2003-11-28 2005-06-23 Mitsui High Tec Inc リードフレーム及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5617459A (en) * 1979-07-23 1981-02-19 Nec Corp Information processor
JPS60206156A (ja) * 1984-03-30 1985-10-17 Nec Corp 半導体装置およびその製造方法
JPS61144834A (ja) * 1984-12-18 1986-07-02 Toshiba Corp 樹脂封止型半導体装置
JPS63104457A (ja) * 1986-10-22 1988-05-09 Hitachi Ltd リ−ドフレ−ム
JP2004349728A (ja) * 1999-04-29 2004-12-09 “ドリー・ペー”ライセンシング・ベー・ベー カプセル化電子部品、特に集積回路の製造方法
JP2004200243A (ja) * 2002-12-16 2004-07-15 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法

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