TWI406386B - 微機電封裝結構 - Google Patents

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Description

微機電封裝結構
本發明係有關於一種封裝結構，尤指一種微機電封裝結構。
微機電系統(Micro Electro Mechanical System,MEMS)是一種兼具電子與機械功能的微小裝置，在裝置上既擁有電子訊號的處理能力，並且有機械結構的運動能力，在製造上則藉由各種微細加工技術來達成。
目前係以矽製程(Silicon Based)的方式應用於半導體製程技術，即微機電元件及半導體晶片以相鄰(side by Side)方式設置於承載板的表面上，且以保護罩或底膠進行封裝保護，而得到一微機電封裝結構。
請參閱第1圖，係為習知微機電封裝結構的剖視示意圖，如圖所示，該微機電封裝結構係包括：承載板10，係具有相對之第一表面10a、第二表面10b，該第一表面10a具有複數電性接觸墊101；微機電元件11，該微機電元件11具有第三表面11a，該第三表面11a具有第一電極墊111；以及具有相對之作用面12a及非作用面12b之半導體晶片12，該微機電元件11及半導體晶片12之非作用面12b均藉由黏接層14以結合於該承載板10上，且該半導體晶片12之作用面12a具有第二電極墊121，以藉由複數導線15電性連接至各該電性接觸墊101及第一電極墊111。上述之微機電封裝結構，復包括植球墊(圖 未示)，係設於該承載板10之第二表面10b上。
然而，微機電元件11係設於承載板10之表面上，致使微機電元件11相較於半導體晶片12係佔用承載板10上較多之高度空間，而增加微機電封裝結構之整體高度，導致微機電封裝結構體積過大，而不易應用於薄小化產品之設計。
因此，鑒於上述之問題，如何克服習知技術中之體積過大的問題，實已成為目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明之主要目的係提供一種降低整體結構高度之微機電封裝結構。
為達上述目的，本發明揭露一種微機電封裝結構，係包括：承載板，係具有相對之第一表面、第二表面、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊；微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口；以及半導體晶片，係具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該非作用面貼設於該承載板之第一表面上，該些第二電極墊並藉由複數導線電性連接各該電性接觸墊及該微機電元件之第一電極墊。
前述之結構中，復包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
前述之結構中，復包括一黏接層，係設於該半導體晶片之非作用面與該承載板之間，以將該半導體晶片固定於該承載板之第一表面上。
前述之結構中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
本發明復揭露一種微機電封裝結構，係包括：承載板，係具有相對之第一表面、第二表面、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊及複數覆晶焊墊；微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口，該些第一電極墊並藉由複數導線電性連接各該電性接觸墊；以及半導體晶片，係具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該些第二電極墊藉由複數焊料凸塊以對應電性連接各該覆晶焊墊，使該半導體晶片以作用面連接該承載板之第一表面。
前述之結構中，復包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
前述之結構中，復包括底膠，係設於該半導體晶片與承載板之間，以將該半導體晶片結合至該承載板。
前述之結構中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
本發明又揭露一種微機電封裝結構，係包括：承載 板，係具有相對之第一表面、第二表面、內連接線路、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊；微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口，該些第一電極墊並藉由複數導線電性連接各該電性接觸墊；以及半導體晶片，係嵌埋於該承載板中，且具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該些第二電極墊並藉由該內連接線路以電性連接各該電性接觸墊。
前述之結構中，該內連接線路具有至少一線路層與電性連接該線路層之複數導電盲孔。
前述之結構中，又包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
前述之結構中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
由上可知，本發明之微機電封裝結構藉由將微機電元件置於開、口中，相較於習知技術，俾使本發明之微機電封裝結構可避免微機電元件佔用承載板上之空間，有效達到降低整體結構高度之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
[第一實施例]
請參閱第2A圖至第2C圖，係提供本發明之微機電封裝結構之第一實施例之剖視示意圖；如圖所示，該微機電封裝結構係包括：承載板20，係具有相對之第一表面20a、第二表面20b、及至少一貫穿第一、第二表面20a,20b之開口200，該第一表面20a具有複數電性接觸墊201；微機電元件21，係收納於該承載板20之開口200中，該微機電元件21具有第三表面2la，該第三表面21a具有複數第一電極墊211，且該第三表面21a外露於該開口200；以及半導體晶片22，係具有相對之作用面22a及非作用面22b，該作用面22a具有複數第二電極墊221，且該非作用面22b貼設於該承載板20之第一表面20a上，該些第二電極墊221並藉由複數導線25電性連接該電性接觸墊201及該微機電元件21之第一電極·墊211。
依上述之微機電封裝結構，復包括一黏著材料23，係填入該開口200與微機電元件21間的間隙，以將該微機電元件21固定於該開口200中。
依上述之微機電封裝結構，復包括一黏接層24，係設於該半導體晶片22之非作用面22b與該承載板20之間，以將該半導體晶片22固定於該承載板20之第一表面20a上。
上述之半導體晶片22係可為特殊用途積體電路(Application Specific Integrated Circuit,ASIC)晶片，其藉由非作用面22b塗覆黏接層24以結合至承載 板20上，且藉由導線25分別連結至電性接觸墊201及第一電極墊211，而使各該第二電極墊221電性連接各該電性接觸墊201及第一電極墊211，俾使該半導體晶片22分別電性連接該承載板20及該微機電元件21。
如2A圖所示，該微機電元件21之第三表面21a係齊平於該承載板20之第一表面20a，然而該微機電元件2211之第三表面21a亦可高於該第一表面20a，如2B圖所示，或低於於第一表面20a，如2C圖所示。
依上述之微機電封裝結構，復包括植球墊(圖未示)，係設於該承載板20之第二表面20b上。
由本實施例可知，本發明藉由微機電元件21收納於開口200中之設計，相較於習知技術，可避免佔用承載板20上之空間，以降低承載板20上所露出微機電元件2211的高度，而減低微機電封裝結構之整體高度，而更利應用於薄小化產品。
[第二實施例]
請參閱第3A圖至第3C圖，係提供本發明之微機電封裝結構之第二實施例之剖視示意圖，本實施例與第一實施例之差異在於微機電元件21及半導體晶片22之電性連接方式，其餘相關微機電封裝結構之設計均大致相同，因此不再重複說明相同部份之結構，以下僅說明其相異處，特此敘明。
如第3A圖至第3C圖所示，該微機電元件21之第一電極墊211藉由導線25電性連接至各該電性接觸墊 201，俾使該微機電元件21電性連接該承載板20。
於本實施例中，該承載板20復具有複數覆晶焊墊202，而該半導體晶片22.係以作用面22a連接承載板2200之第一表面20a，即該些覆晶焊墊202藉由複數焊料凸塊29以電性連接各該第二電極墊221，俾使該半導體晶片22電性連接該承載板20。
另外，將一底膠27設於該半導體晶片22與承載板20之間，以使該半導體晶片22結合至該承載板20上。
如3A圖所示，該微機電元件21之第三表面21a係齊平於該承載板20之第一表面20a，然而該微機電元件2211之第三表面21a亦可高於第一表面20a，如3B圖所示，或低於於第一表面20a，如3C圖所示。
依上述之微機電封裝結構，復包括植球墊(圖未示)，係設於該承載板20之第二表面20b上。
[第三實施例]
請參閱第4A圖至第4C圖，係提供本發明之微機電封裝結構之第三實施例之剖視示意圖，本實施例與第二實施例之差異在於半導體晶片22係嵌埋於該承載板20中，其餘相關微機電封裝結構之設計均大致相同，因此不再重複說明相同部份之結構，以下僅說明其相異處，特此敘明。
如第4A圖至第4C圖所示，該承載板20之內部復具有內連接線路30，該內連接線路30係包括至少一線路層301與電性連接該線路層301之複數導電盲孔302，而該半導體晶片22嵌埋於該承載板20中，且該些第二電極墊 221電性連接各該導電盲孔302，以電性連接該線路層301，俾使該半導體晶片22電性連接該承載板20。有關於半導體晶片22嵌埋於承載板20之結構種類繁多，惟乃業界所周知，又其並非本發明之技術特徵，故不再贅述於本實施例中，該半導體晶片22嵌埋於該承載板2200中，藉由該些導電盲孔302以電性連接各該第二電極墊221，相較於使用打線方式，更利於整體封裝厚度降低。
如4A圖所示，該微機電元件21之第三表面21a係齊平於該承載板20之第一表面20a，然而該微機電元件2211之第三表面21a亦可高於第一表面20a，如4B圖所示，或低於於第一表面20a，如4C圖所示。
依上述之微機電封裝結構，復包括植球墊(圖未示)，係設於該承載板20之第二表面20b上。
綜上所述，本發明之微機電封裝結構，主要係藉由將微機電元件收納於承載板之開口中，以避免佔用承載板上之空間，俾使本發明因微機電元件外露於承載板上之高度減少，而有效達到降’低整體結構高度之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,20‧‧‧承載板
10a,20a‧‧‧第一表面
10b,20b‧‧‧第二表面
101,201‧‧‧電性接觸墊
11,21‧‧‧微機電元件
11a,21a‧‧‧第三表面
111,211‧‧‧第一電極墊
12,22‧‧‧半導體晶片
12a,22a‧‧‧作用面
12b,22b‧‧‧非作用面
121,221‧‧‧第二電極墊
14,24‧‧‧黏接層
15,25‧‧‧導線
200‧‧‧開口
202‧‧‧覆晶焊墊
23‧‧‧黏著材料
27‧‧‧底膠
29‧‧‧焊料凸塊
30‧‧‧內連接線路
301‧‧‧線路層
302‧‧‧導電盲孔
第1圖係為習知之微機電封裝結構的剖視示意圖； 第2A圖至第2C圖係為本發明之微機電封裝結構之第一實施例之剖視示意圖；第3A圖至第3C圖係為本發明之微機電封裝結構之第二實施例之剖視示意圖；以及第4A圖至第4C圖係為本發明之微機電封裝結構之第三實施例之剖視示意圖。
20‧‧‧承載板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧開口
201‧‧‧電性接觸墊
21‧‧‧微機電元件
21a‧‧‧第三表面
211‧‧‧第一電極墊
22‧‧‧半導體晶片
22a‧‧‧作用面
22b‧‧‧非作用面
221‧‧‧第二電極墊
23‧‧‧黏著材料
24‧‧‧黏接層
25‧‧‧導線

Claims (12)

  1. 一種微機電封裝結構，係包括：承載板，係具有相對之第一表面、第二表面、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊；微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口；以及半導體晶片，係具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該非作用面貼設於該承載板之第一表面上，該些第二電極墊並藉由複數導線電性連接各該電性接觸墊及該微機電元件之第一電極墊。
  2. 如申請專利範圍第1項之微機電封裝結構，復包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
  3. 如申請專利範圍第1項之微機電封裝結構，復包括一黏接層，係設於該半導體晶片之非作用面與該承載板之間，以將該半導體晶片固定於該承載板之第一表面上。
  4. 如申請專利範圍第1項之微機電封裝結構，其中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
  5. 一種微機電封裝結構，係包括： 承載板，係具有相對之第一表面、第二表面、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊及複數覆晶焊墊；微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口，該些第一電極墊並藉由複數導線電性連接各該電性接觸墊；以及半導體晶片，係具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該些第二電極墊藉由複數焊料凸塊以對應電性連接各該覆晶焊墊，使該半導體晶片以作用面連接該承載板之第一表面。
  6. 如申請專利範圍第5項之微機電封裝結構，復包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
  7. 如申請專利範圍第5項之微機電封裝結構，復包括底膠，係設於該半導體晶片與承載板之間，以將該半導體晶片結合至該承載板。
  8. 如申請專利範圍第5項之微機電封裝結構，其中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
  9. 一種微機電封裝結構，係包括：承載板，係具有相對之第一表面、第二表面、內連接線路、及至少一貫穿第一、第二表面之開口，該第一表面具有複數電性接觸墊； 微機電元件，係收納於該承載板之開口中，該微機電元件具有第三表面，該第三表面具有複數第一電極墊，且該第三表面外露於該開口，該些第一電極墊並藉由複數導線電性連接各該電性接觸墊；以及半導體晶片，係嵌埋於該承載板中，且具有相對之作用面及非作用面，該作用面具有複數第二電極墊，且該些第二電極墊並藉由該內連接線路以電性連接各該電性接觸墊。
  10. 如申請專利範圍第9項之微機電封裝結構，復包括一黏著材料，係填入該開口與微機電元件間的間隙，以將該微機電元件固定於該開口中。
  11. 如申請專利範圍第9項之微機電封裝結構，其中，該內連接線路具有至少一線路層與電性連接該線路層之複數導電盲孔。
  12. 如申請專利範圍第9項之微機電封裝結構，其中，該微機電元件之第三表面係齊平、高於、或低於該承載板之第一表面。
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* Cited by examiner, † Cited by third party
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US20040016995A1 (en) * 2002-07-25 2004-01-29 Kuo Shun Meen MEMS control chip integration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016995A1 (en) * 2002-07-25 2004-01-29 Kuo Shun Meen MEMS control chip integration
TW544828B (en) * 2002-07-26 2003-08-01 Asia Pacific Microsystems Inc System level package apparatus and its manufacturing method

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