TWI404948B - 用以於測試器與待測電子裝置間介接測試信號的設備及測試包含多個輸入端之電子裝置之方法 - Google Patents

用以於測試器與待測電子裝置間介接測試信號的設備及測試包含多個輸入端之電子裝置之方法 Download PDF

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Description

用以於測試器與待測電子裝置間介接測試信號的設備及測試包含多個輸入端之電子裝置之方法
本發明通常可應用於資料係經由在一或更多個通信通道予以驅動之任何系統。
此種系統的一個實例係用於測試諸如半導體裝置的電子裝置之測試系統。圖1解說用於測試電子裝置之測試系統100的簡化方塊圖。圖1的測試系統100可測試未單一化半導體晶圓、單一化半導體晶粒(封裝或未封裝)、或多晶片模組的晶粒。此種系統100同樣地可被架構來測試其它類型諸如印刷電路板的電子裝置。如顯示的，測試系統100包括測試器102、通信連接104(例如，同軸纜線、光纖連結、無線通信連結等)探針頭107及探針卡組合108，探針卡組合108用於連通測試信號在測試器102及待測的電子裝置(”DUT”)112之間。測試系統100亦包括外殼106，其具有用於支撐及移動DUT112之可移動夾頭114。探針卡的探針110致使與DUT112的接觸，藉此形成具有DUT之電連接。
測試器102產生測試資料，測試資料係經由包含通過通信連接104的導電路徑、探針頭107及探針卡組合108之通信通道驅動至DUT112的輸入端子(未顯示於圖1)。DUT112所產生之回應資料係經由DUT的輸出端子輸出，且經由比較通道(亦包含導電路徑，通過探針頭107、探針卡108及通信連接104)傳送至測試器102。典型地，測試器102則比較DUT112所產生的回應資料與預期的回應資料，以決定DUT112是否良好或是壞的。(此種測試可附加或替代地使用來測定DUT的操作)。
圖2解說具有兩個輸入端子208及210、兩個輸出端子204及206、一動力端子212、與一接地端子202之示範性DUT112。(典型地DUT可具有更多的端子，而為易於解說及討論之六個端子係顯示於圖2)。如圖2所示，電力係經由電力通道224自測試器102提供至動力端子212，電力通道224包含通過通信連接104、探針頭107及探針卡組合108之導電路徑，探針卡組合108包括接觸動力端子212之探針110f。接地連接係同樣地經由接地通道214自測試器102提供。測試器102中之驅動器228及230將通過分別地止止於探針110d及110e的驅動通道222及224之測試資料驅動至輸入端子208及210。DUT112所產生之回應資料及經由輸出端子204及206的輸出係由測試器102中之比較器232及234所接收。(比較器232及234可比較回應資料與預期回應資料)。控制模組226控制測試器102的整個操作，提供電力及接地，產生測試資料，獲得比較實際回應資料與預期回應資料的結果，及/或產生時序信號。
圖3解說測試器102的部份示意圖，其僅顯示驅動通道222及224之驅動器228及230。於圖3中，電阻器308代表驅動器(228或230)的輸出阻抗，且，電阻器310代表通信通道(220或222)的特性阻抗。於圖3中，假設DUT112係互補金屬氧化物半導體(CMOS)裝置。眾所周知，CMOS張置(例如，112)的輸入端子(例如，208或210)係主要電容性。輸入端子208及210之簡化等效電路係顯示於圖3作為與電容器304(代表輸入端子208及210的主要電容性性質)串聯之電阻器302。(306代表接地)。
眾所周知，在輸入端子208或210自低信號至高信號的變化不會登錄於DUT112，直到足夠充電建立在電容器304上。同樣地，在輸入端子208或210自低信號至高信號的變化不會登錄於DUT112，直到電容器304的充電散發為止。使電容器304充電所需的時間通常稱為上升時間，且，使電容器304放電所需之時間係下降時間。
眾所周知，串聯電阻器及電容器的上升時間係與電阻及電容的乘積成比例。上升時間的時間常數(τ)係如下：τ＝R×C(其中τ係上升或下降時間的時間常數，R係電阻器的電阻，C係電容器的電容，及×表示乘積)。通過電容器304之電壓係如下：νc (t)＝C×νd ×(1－e－ t / τ )其中：νc (t)係在時間t通過電容器304之電壓，νd 係驅動器228或230的輸出電壓，t係距νd 的上升邊緣之時間(自低電壓位準至高電壓位準)，τ係時間常數，且τ＝R×C，R係各驅動器228及230與各輸入端子208及210的電容器304間之總電阻(R因此係驅動器的輸出阻抗308、驅動通道的特性阻抗310、及DUT112的輸入端子的輸入電阻302的總和)，及C係電容器304的電容。串聯的電阻器及電容器的下降時間亦與電阻及電容的乘積成比例，且，相同時間常數(τ)係可應用的。通過電容器304之電壓係如下：νc (t)＝C×νo ×e－ t / τ ，其中νo 係電容器上之初始充電，且，其它參數係如下所界定。
顯而易知，輸入端子208及210的上升及下降時間限制可切換對DUT112的輸入信號之頻率。如顯而易知，測試系統100可增加DUT112的輸入端子208及210的上升及下降時間。因為，用於驅動器228及230與通道220及222，驅動器228及230的輸出阻抗308與通道220及222的特性阻抗310有效地增加DUT112的輸入端子208及210的輸入電阻302。
可切換對DUT112的頻率之另一電位限制由於通道220及222上的信號反射而引起。藉由驅動器230或228所驅動通道222或220之測試信號將(至少部份地)反射掉輸入端子210或208，且朝向驅動器228或230向上回傳通道222或220。如果驅動器輸出阻抗308配合通道(222或220)的特性阻抗310，所反射的信號被驅動器輸出阻抗308所吸收，且不會朝向DUT112進一步反射回到通道(222或220)。驅動器(或信號源)的輸出阻抗配合通道的特性阻抗之此種架構通常稱為”源終止”。即使圖3所示的系統係源終止，向上回到通道222及220之反射可能造成抖動、雜訊或符號間的干擾，此限制可切換輸入端子208及210之頻率。
於許多測試應用中，增加可測試DUT之頻率。
於本發明的一實施例中，測試系統包括終止於探針之通信通道。探針接觸待測的電子裝置的輸入端子，且，測試資料被驅動經由通信通道進入正被測試之電子裝置。電阻器係連接在接近探針的通信通道及接地之間。因此具有輸入端子的輸入阻抗及電容並聯之電阻器減小端子的輸入阻抗，且因此減少輸入端子的上升時間。電阻器亦可被客製化以減少、最小化或消除支援通信通道之信號的反射。
本發明的第二實施例中，測試系統包括分支成數個路徑之通信通道，每一路徑終止於探針。探針接觸待測試之電子裝置上之輸入端子。隔絕電阻器被包括於分支，以防止在一輸入端子之故障傳送至其它輸入端子。分路電阻器係設於各分支。分路電阻器係自探針電連接至接地，再次減小端子的輸入阻抗，且因此減少輸入端子的上升及下降時間。分路電阻器亦可客製化以減少、最小化或消除支援通信通道之信號的反射。
雖然此說明書說明本發明的示範性實施例及應用，本發明未受限於此些示範性實施例及應用，或此示範性實施例及應用操作或在此被說明之方式。
圖4解說本發明的第一實施例，其中分路電阻器402及404被包括以減小DUT112的輸入端子208及210的上升及下降時間。圖4解說如圖3所示之圖2的測試系統100的相同部份示意圖。亦即，兩個驅動器228及230驅動兩個通道220及222，此通道包含通過通信連接104、探針頭107、及探針卡組合108(其包括探針110d及110e)之傳導路徑。探針110d及110e接觸且藉此致使與DUT112的輸入端子208及210電連接。
如圖4所示，分路電阻器402及404係配置在或接近每一通道220及222的探針端。兩分路電阻器402及404係連接至接地408。(於圖4中，分路電阻器402及404係經由開關406選擇性地連接至接地408，以下將述)。分路電阻器402及404於各通道中的存在改善輸入端子208及210的上升及下降時間。兩者。
顯而易知，當開關406係接通時，每一分路電阻器402及404係與輸入端子208及210的輸入電阻302大致並聯。眾所周知，兩個並聯的電阻器的總電阻係小於任一電阻器單獨的電阻。(用於總和並聯電阻器的眾知方程式係RT ＝(R1 ×R2 )/(R1 ＋R2 )，其中RT 係並聯電阻器R1 及R2 的總電阻，且，×表示相乘)。因此，分路電阻器402及404降低驅動器228及230與輸入端子208及210間之總電阻，此總電阻依序減小時間常數τ＝R×C及輸入端子208及210的上升及下降時間。藉由減小輸入端子208及210的輸入電阻302的有效電阻，分路電阻器402及404有效地減小或消除驅動器輸出阻抗308及驅動通道阻抗310的功效，驅動器輸出阻抗308及驅動通道阻抗310兩者係與端子輸入電阻302串聯，且因此增加輸入端子的上升及下降時間。因此，藉由適當客製化分路電阻器402及404以減少DUT112的輸入端子208及210的上升及下降時間，可測試DUT112之頻率可被增加。
可能地，藉由客製化分路電阻器402及404而進一步改善類似圖4所示的系統之系統的操作頻率，以減少、最小化或消除信號反射。在通道220或222的DUT端之反射可藉由使在通道220或222的端之阻抗與通道阻抗310相配或接近相配地予以減少、最小化或消除。(假設驅動器輸出阻抗308及驅動通道阻抗310係相配(亦即，具有相等或大約相等值))。此可藉由客製化分路電阻器402或404予以完成，以提供具有在通道220或222的端之DUT端子輸入電阻302之總電阻，總電阻等於或大約等於通道阻抗310。應注意到，分路電阻器402或404係與DUT端子輸入電阻302並聯，且眾所周知地，並聯之電阻器的總電阻係並聯電阻器的乘積除以並聯電阻器的總和。因此，為消除反射，分路電阻器402或404應被客製化，使得分路電阻器402或404及DUT端子輸入電阻302的總電阻係等於通道阻抗310。反測可藉由使分路電阻器402或404及DUT端子輸入電阻302的總電阻大約等於或至少更接近等於通道阻抗310予以減少或最小化。用於諸如CMOS裝置之許多裝置，此裝置的輸入電阻302足夠大於可被忽略之傳輸線阻抗310，且因此，為了適當配合，分路電阻器402及404可被製作成等於傳輸線阻抗310。
顯而易見地，用於各通道220及222，分路電阻器402或404形成具有通道阻抗310之分壓器。在DUT輸入端子210或208切換至高狀態及電容器304完全充電之後，可觀的電流停止流入DUT輸入端子210或208，而流經分路電阻器402或404。驅動器228或230所輸出之電壓應致使通過分路電阻器402或404之電壓足以保持DUT輸入端子210或208於高狀態。因此，例如，如果分路電阻器402或404係如通道阻抗310的相同尺寸，驅動器228或230的輸出電壓(其中驅動器包括輸出阻抗308且驅動器輸出電壓係分成通道220及222的電壓)應係保持DUT輸入端子210或208於高狀態所需之電壓的二倍。(如已知，由電壓電源及串聯之第一與第二電阻器構成之分壓器電路中通過第二電阻器的電壓係乘以第二電阻器的電阻且除以第一及第二電阻器的總和之電源電壓)。
開關406容許分路電阻器402及404切換成使用或不使用。當開關406接通時，分路電阻器402及404係連接至接地408以及減少輸入端子208及210的上升及下降時間，如上述。當開關406斷開時，分路電阻器402及404係自圖4所示的測試系統有效地取出。
諸如參數測試之一些測試係在開關406斷開時表現最佳。參數測試包括決定DUT112的端子的一或更多是否對接地或另一端子短路之測試及決定通過端子的漏電流之測試。如上述，當開關406接通時，測試系統隨時實施高頻功能測試。
圖5解說可使用來測試半導體晶圓或其它電子裝置的晶粒，其包括無限制的單一晶粒(封裝或未封裝)、多晶片電子模組。圖5所示的探針卡組合可被使用於類似圖1的測試系統100之測試系統。圖5所示的示範性探針卡組合包括探針板502，其具有端子505在用於接觸探針頭(例如，圖1的探針頭107)之一側上。通過探針板502之電連接510使端子505連接至端子512。插入器504使探針板端子512與探針基板506電連接。插入器504包括接合端子512之電接點514(其可以是伸長彈簧接點)。插入器的電接點514係附接至插入器504的一側上之端子516，且係藉由連接器520電連接至插入器504的另一側上之端子515。電接點522(其可以是相似於電接點514)接合探針基板506上之端子524。端子524係通過探針基板506經由連接526電連接至探針端子525，且，用於接觸DUT(未顯示於圖5中)之探針530係附接至探針端子525。因此設有電路徑在探針板502上之端子505及探針基板506上之探針530之間。探針板502、插入器504及探針基板506可使用任何適合機構相互固定。美國專利第5974662號提供此種探針卡組合的更詳細說明，其在此併入參考。。
圖6A及6B分別顯示探針板502的頂視圖及底視圖。如圖6A所示，端子505係配置在探針板502的一側上，且，端子512係配置在探針板502的相反側上。同樣地，圖7A及7B分別顯示插入器504的頂視圖及底視圖，其中端子516在一側上而端子515在相反側上。插入器504上之端子516係配置以對應至探針板502上的端子512。圖8A及8B同樣地分別顯示探針基板506的頂視圖及底視圖，其中端子524配置在一側上而探針端子525在相反側上。探針基板506上之端子524係配置以對應至插入器504上之端子515。探針端子525係配置以對應一或更多DUT之輸入、輸出、電力及接地端子的位置，且，探針530係附接至探針端子525。
分路電阻器402及404係較佳地儘可能接近至探針530而配置在圖5的探針卡組合上。因此，分路電阻器402及404係較佳地配置在探針基板506上。然而，分路電阻器402及404可被放置在探針板502、插入器504或探針基板506的任何一或更多者上。並且，分路電阻器402及404可被放置在探針板502、插入器504或探針基板506的任一側上。確切地，分路電阻器402及404可配置在探針板502、插入器504或探針基板506內(例如，在沿著電連接510之探針板502內、在沿著連接器520的插入器504內、或在沿著連接526的探針基板506內)。開關406可同樣地放置在探針板502、插入器504或探針基板506上之任一處。分路電阻器402及404可被實施作為建入或建在探針板502、插入器504或探針基板506的任何一者之薄膜電阻器，或作為附接至探針板502、插入器504或探針基板506的任何一者之分開電阻器電路元件。
圖9解說本發明的另一示範性實施例。圖9顯示配置來驅動通道922之驅動器928，通道922經由三個探針920、924及926連接至三個DUT936、938及940的輸入端子30(e)、32(e)及34(e)。驅動器928及通道922可相似於圖2的驅動器228及通道220，驅動器928及通道922可以是類似圖2的測試系統之測試系統中的許多此種驅動器及驅動通道的一者。
如圖9所示，通道922包括三個分支902、904及906，其經由參個探針920、924及926將驅動器928連接至三個DUT936、938及940的三個輸入端子30(e)、32(e)及34(e)。以此方式，產生在DUT上的測試器102(見圖1)之測試資料可被使用來測試三個DUT。當然，驅動通道可以扇形散開成少於或多於三個端子，且，部份或所有端子可替代地位在相同DUT上。亦應領會到，附加比較通道或多工電路的使用可被使用來將多工DUT所產生之回應資料送回測試器。
於圖9中，隔絕電阻器980係配置於分支902、904及906以防止在一端子之故障(例如，30(e))不利地影響另一端子(例如，32(e))。例如，缺少隔絕電阻器980，輸入端子30(e)對接地短路之故障，將使端子32(e)及34(e)經由分支902、904及906對接地之短路，造成DUT938及940錯誤地測試如具有如DUT936之相同故障。然而，隔絕電阻器980使在輸入端子30(e)的故障與端子32(e)及34(e)隔絕。
附加電阻器－隔絕電阻器980的存在可不利地影響輸入端子30(e)、32(e)及34(e)的上升及下降時間。(如上述，附加電阻可增加每一輸入端子30(e)、32(e)及34(e)之方程式τ＝R×C中之R值，且因此增加各輸入端子的上升及下降時間)。事實上，分支(例如，902、904及906)的數量越大，輸入端子30(e)、32(e)及34(e)的上升及下降時間上之潛在影響越大。如圖9所示，連接至接地之分路電阻器990係配置於各分支902、904及906。如以上所示，具有輸入端子30(e)、32(e)及34(e)的輸入電阻有效並聯之分路電阻器990將減小隔絕電阻器980的功效，且大致改善輸入端子30(e)、32(e)及34(e)的上升及下降時間。
應領會到，各分支902、904及906中的分路電阻器990與各分支902、904及906中之隔絕電阻器980形成分壓器電路。如上述，參考圖4，各分支902、904及906中之分路電阻器990與隔絕電阻器980應被客製化使得，當驅動器928輸出高信號時，足夠電壓被保持在各探針920、924及926以保持DUT936、938及940的各輸入端子30(e)、32(e)及34(e)於高狀態。應注意到，為簡化及易於解說，驅動器928之輸出阻抗或通道922的通道阻抗皆未顯示於圖9，而此種阻抗係存在。如以上參考圖4所述，分路電阻器990及隔絕電阻器980可被客製化以少、最小化或消除驅動器928所信號驅動的通道922的反射。亦應注意到，一或更多類似圖4的開關406之開關可被包括於圖9，以切換分路電阻器990與分支902、904及906之有效連接的接通及斷開，此可促使以上圖4揭示之參考測試。
圖10解說分路電阻器與隔絕電阻器的使用的示範性實施。圖10所示的示範性測試系統顯示圖9的驅動器928及驅動通道922於測試圖9所示的DUT936、938及940用之測試系統中。
如圖10所示，兩個驅動器928及1030驅動兩個驅動通道922及1020。驅動通道922係經由三個分支902、904及906扇形散開至DUT936、938及940的每一者的三個輸入端子30(e)、32(e)及34(e)。每一分支902、904及906包括隔絕電阻器980及連接至接地之分路電阻器990。驅動通道1020係相似於經由三個分支1002、1004及1006扇形散開至DUT936、938及940的每一者上之輸入端子30(d)、32(d)及34(d)，且各分支1002、1004及1006亦包括隔絕電阻器980及連接至接地之分路電阻器990。比較器1036、1010、1014、1018、1024及1032係經由比較通道1008、1012、1016、1022、1028及1034連接至DUT936、938及940的輸出端子30(c)、30(b)32(c)、32(b)、34(c)及34(b)，如圖10所示。控制器(其可相似於圖2的控制器226)控制測試資料對驅動器928及1030的輸入，且接收來自比較器1036、1010、1014、1018、1024及1032之回應資料。控制器1026亦經由電力通道1038提供電力至DUT936、938及940的電力端子30(f)、32(f)及34(f)，且經由接地通道1040接地至DUT936、938及940的接地端子30(a)、32(a)及34(a)。以此方式，僅足以測試一個DUT之驅動器及驅動通道係使用來測試三個DUT；隔絕電阻器被提供來防止一DUT上之故障造成其它DUT錯誤地測試為不良；分路電阻器係提供來增加DUT的輸入端子的上升及下降時間。
圖9及10所示之隔絕電阻器980及分路電阻器990可被實施在探針卡組合上，諸如圖5所述之示範性探針卡組合。類似圖4中的分路電阻器402及404，隔絕電阻器980及分路電阻器990可被放置在類似圖5所示的探針卡組合的探針板502、插入器504或探針基板506的任何一者或更多者上。並且，隔絕電阻器980及分路電阻器990可被放置在探針板502、插入器504或探針基板506的任一側上。確實地，隔絕電阻器980及分路電阻器990可被配置在探針板502、插入器504或探針基板506內(例如，在沿著連接510的探針板502內、在沿著連接器520的插入器504內、或在沿著連接526的探針基板506內)。隔絕電阻器980及分路電阻器990可被實施作為薄膜電阻器，或作為分開電阻器電路元件。
圖11A至13B解說隔絕電阻器980及分路電阻器990被實施作為探針基板1102或1302上的薄膜電阻器之實例，探針基板1102或1302可取代圖5的探針基板506。於圖11A至12B所示的實例中，隔絕電阻器980及分路電阻器990係實施作為兩層1108及1110間之薄膜電阻器1280及1290，層1108及1110構成探針基板1102。
圖11A及11B分別解說示範性探針基板1102的頂視圖及底視圖(探針基板1102可相似於且取代圖5的探針基板506)。如以下所示，探針基板1102係配置來實施圖10所示之示範性測試系統。探針基板1102的表面1104上之端子1111、1112、1113、1114、1115、1116、1117、1118、1120、1122、1124、1126、1128、1129、1130及1131係配置自插入器504(見圖5)接觸電接點522，且，為方便起見，以下將稱為”插入器端子”。
此實例中，插入器端子1112、1113、1114係經由圖5的探針卡組合的探針板502及插入器504連線至圖10的接地通道1040。插入器端子1128、1130及1131同樣地經由插入器504及探針板502連線至接地通道1038。插入器端子1118、1120、1122、1124、1126及1129同樣地經由插入器504及探針板502連線至比較通道1008、1012、1016、1022、1028及1034，且，插入器端子1111及1115係經由插入器504及探針板502連線至驅動通道922及1020。(插入器端子1116及1117係未使用於此實例)。
(附接探針)的探針端子係配置在探針基板1102的底表面1106上。探針端子組成三列1132、1136及1140，每一列有六個端子。各列1132、1136及1140對應於一DUT936、938及940，且，各列中的各端子對應至一DUT上的一端子。於此實例中(其中探針基板1102係架構來測試圖10的DUT936、938及940)，附接至探針端子1132(f)、1136(f)及1140(f)之探針係用於提供電力至DUT936、938及940的電力端子30(f)、32(f)及34(f)之電力探針。附接至探針端子1132(a)、1136(a)及1140(a)之探針係用於提供接地至DUT936、938及940的接地端子30(a)、32(a)及34(a)之接地探針。附接至探針端子1132(c)、1132(b)、1136(c)、1136(b)、1140(c)及1140(b)之探針係配置來接觸DUT936、938及940的輸出端子30(c)、30(b)32(c)、32(b)、34(c)及34(b)；及，附接至探針端子1132(e)、1132(d)、1136(e)、1136(d)、1140(e)及1140(d)之探針係配置來接觸DUT936、938及940的輸入端子30(e)、30(d)、32(e)、32(d)、34(e)。
圖11A及11B所述之探針基板可以多層製成。為解說及討論的目的，圖11A及11B所述之探針基板1102具有兩層1108及1110，層1108及1110可以是相互黏著之兩個基板。表面1104上之插入器端子(例如，1111)及底表面1106上之探針端子(例如，1140(f))間之電子路徑可藉由穿過第一層1108的導孔(未顯示於圖11A及11B)、位在第一層1108及第二層1110間之軌跡(未顯示於圖11A及11B)、及穿過第二層1110的導孔(未顯示於圖11A及11B)予以提供。圖12解說前述的實例。
圖12解說探針基板1102的第一層1108及第二層1110間之介面1170之示範性配置。於圖12中，通過第一層1108且電連接至表面1104上的插入器端子(例如，1111)之導孔係由塗黑圓圈(亦即，元件1211、1212、1213、1214、1215、1216、1217、1218、1220、1222、1224、1226、1228、1229、1230及1231)所表示。通過第二層1110且電連接至表面1106上的探針端子(例如，1140(f))之導孔係由未塗黑圓圈(亦即，1232(a)－(f)、1236(a)－(f)、及1240(a)－(f))所表示。圖12中之導電軌跡係顯示如1250、1252、1254及1256，且，當層1104及1106黏著一起如圖11A及11B所示時，此種軌跡可被配置在層1108或1110的內表面上以連接穿過層1108之導孔與穿過層1110之導孔。
提供電力、接地或連接至比較通道之探針基板1102的表面1104上之插入器端子(例如，1111)係以一對一原則連接至探針基板1002的表面1106上之探針端子(例如，1140(f))。於實例中(其中探針基板1102係架構來使用於圖10所示的系統)，插入器端子1112、1113、1114(其係以上所述連接至圖10所示的電力通道1140)係經由以下圖12所示的導孔對連接至探針端子1132(f)、1136(f)及1140(f)；1214及1232(f)、1213及1236(f)、及1212及1240(f)。同樣地，插入器端子1128、1130及1131(其係以上述連接至圖10所示的接地通道1138)係經由以下圖12所示的導孔對連接至接地探針端子1132(a)、1136(a)及1140(a)；1228及1240(a)、1230及1236(a)、及1231及1232(a)。(再次，軌跡1250電連接前述導孔對的每一者，如圖12所示)。以相同方式，插入器端子1118、1120、1122、1124、1126及1129(其係連接至圖10所示的比較通道1008、1012、1016、1022、1028及1034)係經由以下圖12所示的導孔對連接至探針端子1132(b)、1132(c)、1136(b)、1136(c)、1140(b)及1140(c)；1218及1232(c)、1226及1232(b)、1222及1236(c)、1224及1236(b)、1220及1240(c)、及1229與1240(b)。
另一方面，提供連接至驅動通道之探針基板1102的表面1104上之各插入器端子係連接至探針基板1102的表面1106上之多探針端子。於圖12所示的實例中，插入器端子1111(其如上述連接至通道922)係經由導孔1211連接至軌跡1252，軌跡1252係電連接至導孔1240(e)、1236(e)、及1232(e)，導孔1240(e)、1236(e)、及1232(e)依序分別地連接至探針端子1140(e)、1136(e)、及1132(e)。導孔1211、軌跡1252及探針端子1140(e)、1136(e)、及1132(e)因此使插入器端子1111與三個探針端子1140(e)、1136(e)、及1132(e)連接。同樣地，插入器端子1115(其如上述係連接至驅動通道1020)係經由導孔1215連接至軌跡1256，軌跡1256係電連接至導孔1240(d)、1236(d)、及1232(d)，導孔1240(d)、1236(d)、及1232(d)依序分別地連接至探針端子1140(d)、1136(d)、及1132(d)。導孔1215、軌跡1256與探針端子1140(d)、1136(d)、及1132(d)因此使插入器端子1115與三個探針端子1140(d)、1136(d)、及1132(d)連接。如圖12所示，薄膜電阻器1280係配置在軌跡1252及導孔1240(e)、1236(e)、及1232(e)的每一者之間。薄膜電阻器1280亦配置在軌跡1256及導孔1240(d)、1236(d)、及1232(d)的每一者之間。薄膜電阻器1280因此實施圖10中之隔絕電阻器980。薄膜電阻器1290亦配置在一方面之導孔1240(e)、1236(e)、1232(e)、1240(d)、1236(d)及1232(d)的每一者及連接至接地的軌跡1254之間，(例如，導孔1228，其係經由插入器端子1128連接至接地通道1040的一者(見圖10))。薄膜電阻器1290因此係圖10中之分路電阻器990的實施。
如上述，圖13A及13B解說實施隔絕電阻器980及分路電阻器990在探針基板1302的另一示範性方式。圖13A解說大致相似於圖11A及11B的探針基板1102之探針基板1302的一部份的切開立體圖。圖13B解說探針基板1302的部份底視圖。
類似探針基板1102，探針基板1302(其可取代圖5的探針基板506)包括兩層1308及1310，且具有插入器端子(1302、1304及1306被顯示)在第一表面1304及探針端子(1308、1310、1312、1314及1316被顯示)在第二表面1306上。於圖13A，探針基板1302係架構來提供對DUT之接地連接(未顯示於圖13A及13B)，且係經由導孔1330及1332連接至探針端子1308及接地探針1318，如圖13A所示。插入器端子1306係架構來連接至比較通道，且因此將DUT(未顯示於圖13A及13B)所產生的輸出資料載送至在比較通道的端之比較器。如圖13A所示，插入器端子1306係藉由經由層1308的導孔1336、配置在第二層1310的表面1370上之層1308、及經由第二層1310之導孔1352連接至探針端子1316(輸出探針1326係附接至探針端子1316)。
插入器端子1304係架構來連接至驅動通道且因此提供測試資料至DUT(未顯示於圖13A及13B)。為了實施圖10所示的測試架構，插入器端子1304係連接至三個探針端子(1310、1312及1314)，三個輸入探針1320、1322及1324係附接至探針端子，輸入探針1320、1322及1324架構來接觸三個DUT的輸入端子(未顯示於圖13A及13B)。如圖13A所示，導孔1334將插入器端子1304連接至探針基板1302的第二層1310的表面1370上之軌跡1338。表面1370上之薄膜電阻器1340、1342及1343將軌跡1338連接至導孔1344、1346及1348，導孔1344、1346及1348依序連接至探針端子1310、1312及1314。薄膜電阻器1340、1342及1343因此實施圖9及10所示之隔絕電阻器980。如圖13B所示，在探針基板1302的第二表面1310上，薄膜電阻器1362、1364及1366將探針端子1310、1312及1314的每一者自接地端子1308電達接至軌跡1360。薄膜電阻器1362、1364及1366因此實施圖9及10所示的分路電阻器990。
雖然在此已說明本發明的示範性實施例及應用，本發明無意圖地受限於此些示範性實施例及應用，或受限於示範性實施例及應用操作或在此所述之方式。確實地，對於示範性實施例之許多變化及修改係可能。例如，上述的實施例可實施在除了圖5所示的探針卡組合之設備。例如，上述的實施例可實施在用於測試乾一晶粒之負載板。作為另一實例，實施例可實施在不同類型的探針卡組合，諸如包括比圖5所示的示範性探針卡組合更多或更少的元件之探針卡組合(例如，缺少插入器或缺少插入器及探針基板之探針卡組合(於此例中，探針530將直接附接至探針板502))。
νc ．．．電壓
νd ．．．輸出電壓
t．．．時間
C．．．電容
R1 及R2 ．．．並聯電阻器
RT ．．．總電阻
τ．．．時間常數
CMOS．．．互補金屬氧化物半導體
1211－1218、1220、1222、1224、1226、1228、1229、1230及1231．．．元件
30(e)、32(e)及34(e)．．．輸入端子
30(d)、32(d)及34(d)．．．輸入端子
30(c)、30(b)32(c)、32(b)、34(c)及34(b)．．．輸出端子
30(f)、32(f)及34(f)．．．電力端子
30(a)、32(a)及34(a)．．．接地端子
100．．．測試系統
102．．．測試器
104．．．通信連接
106．．．外殼
107．．．探針頭
108．．．探針卡組合
110．．．探針
110d及110e．．．探針
110f．．．探針
112．．．DUT
114．．．可移動夾頭
202．．．接地端子
204及206．．．輸出端子
208及210．．．輸入端子
212．．．動力端子
214．．．接地通道
220及222．．．通道
224．．．電力通道
226．．．控制器
228及230．．．驅動器
232及234．．．比較器
302．．．輸入電阻
304．．．電容器
308．．．驅動器輸出阻抗
310．．．驅動通道阻抗
402及404．．．分路電阻器
406．．．開關
408．．．接地
502．．．探針板
504．．．插入器
505．．．端子
506．．．探針基板
510．．．電連接
512．．．端子
514．．．電接點
515．．．端子
516．．．端子
520．．．連接器
522．．．電接點
524．．．端子
525．．．探針端子
526．．．連接
530．．．探針
902、904及906．．．分支
920、924及926．．．探針
922．．．通道
928．．．驅動器
936、938及940．．．DUT
980．．．隔絕電阻器
990．．．分路電阻器
1002、1004及1006．．．分支
1008、1012、1016、1022、1028及1034．．．比較通道
1020．．．通道
1026．．．控制器
1030．．．驅動器
1036、1010、1014、1018、1024及1032．．．比較器
1038．．．電力通道
1040．．．接地通道
1102．．．探針基板
1104．．．表面
1106．．．底表面
1108及1110．．．層
1111至1118、1120、1122、1124、1126、1128、1129、1130及1131．．．端子
1132、1136及1140．．．列
1132(f)、1136(f)及1140(f)．．．探針端子
1132(c)、1132(b)、1136(c)、1136(b)、1140(c)及1140(b)．．．探針端子
1132(a)、1136(a)及1140(a)．．．接地探針端子
1138．．．接地通道
1140(e)、1136(e)、及1132(e)．．．探針端子
1140(d)、1136(d)、及1132(d)．．．探針端子
1170．．．介面
1211．．．導孔
1215．．．導孔
1228．．．導孔
1240(e)、1236(e)、及1232(e)．．．導孔
1240(d)、1236(d)、及1232(d)．．．導孔
1250、1252、1254及1256．．．導電軌跡
1250．．．軌跡
1252．．．軌跡
1254．．．軌跡
1256．．．軌跡
1280及1290．．．薄膜電阻器
1302．．．探針基板
1304．．．第一表面
1306．．．第二表面
1308及1310．．．層
1316．．．探針端子
1318．．．接地探針
1320、1322及1324．．．輸入探針
1326．．．輸出探針
1330及1332．．．導孔
1334．．．導孔
1336．．．導孔
1338．．．軌跡
1340、1342及1343．．．薄膜電阻器
1344、1346及1348．．．導孔
1352．．．導孔
1360．．．軌跡
1362、1364及1366．．．薄膜電阻器
1370．．．表面
圖1解說習知測試系統的示範性。
圖2解說圖1的測試系統的一些元件的簡單區塊圖。
圖3解說圖2所示之測試系統的部份示意圖。
圖4解說本發明的第一示範性實施例，其中分路電阻器係包括於測試系統，以增加可操作測試系統之頻率。
圖5解說示範性探針卡組合。
圖6A及6B解說圖5中之探針卡的頂視圖及底視圖。
圖7A及7B解說圖5中插入器的頂視圖及底視圖。
圖8A及8B解說圖5中探針基板的頂視圖及底視圖。
圖9解說本發明的第二實施例，其中分路電阻器係包括於測試系統，以增加可操作測試系統之頻率。
圖10解說測試系統中之分路電阻器的使用，測試系統將測試資料分散至至少一測試中的裝置。
圖11A解說配置於使用於圖10的測試系統中的探針卡組合之探針基板頂視圖。
圖11B解說圖11A的探針基板的底視圖。
圖12解說構成圖11A的探針基板的兩層間之介面。
圖13A解說探針基板的一部份的剖面頂視圖。
圖13B解說圖13A的探針基板的一部份的底視圖。
102．．．測試器
104．．．通信連接
107．．．探針頭
108．．．探針卡組合
112．．．DUT
110d、110e．．．探針
210、208．．．DUT輸入端子
228、230．．．驅動器
220、222．．．通道
302．．．輸入電阻
304．．．電容器
306．．．接地
308．．．驅動器輸出阻抗
310．．．通道阻抗
402、404．．．分路電阻器
406．．．開關
408．．．接地

Claims (23)

  1. 一種用以於測試器與待測電子裝置間介接測試信號的設備，該設備包含：一結構；多數個通道端子，其配置在該結構上且組配以電連接來自該測試器之通信通道；多數個探針，其配置在該結構上且組配來接觸該電子裝置的測試形貌體；多數個導電路徑，各該導電路徑連接該等通道端子之第一者至一組該等探針之一或多者，其中於各該組中之該等探針之該一或多者係專屬於該組；一電力供應路徑，其連接至不同於該等通道端子之該第一者之該等通道端子之一第二者，該電力供應路徑界定一電壓位準；及多數個分路電阻器，其配置在該結構上，每一該分路電阻器電連接於介於該等探針之一者及該電壓位準之間。
  2. 如申請專利範圍第1項之設備，其中該結構包含一第一基板，該等探針係配置在該第一基板上。
  3. 如申請專利範圍第2項之設備，其中該等分路電阻器係配置在該第一基板上。
  4. 如申請專利範圍第3項之設備，其中該等分路電阻器係薄膜電阻器。
  5. 如申請專利範圍第3項之設備，其中該等分路電阻器係配置在該第一基板的第一表面上。
  6. 如申請專利範圍第3項之設備，其中該等分路電阻器係配置在該第一基板內。
  7. 如申請專利範圍第2項之設備，其中該結構另包含一第二基板，該等通道端子係配置在該第二基板上。
  8. 如申請專利範圍第2項之設備，其進一步包含一開關，其中該等分路電阻器係經由該開關而電連接至該電壓位準。
  9. 如申請專利範圍第8項之設備，其中該開關係配至於該結構上。
  10. 如申請專利範圍第2項之設備，其中該電壓位準係接地。
  11. 如申請專利範圍第2項之設備，其中該結構為一探針卡總成。
  12. 如申請專利範圍第2項之設備，其中該等分路電阻器具有一電阻值使得與該等測試形貌體之輸入電阻並聯之該等分路電阻器之一總電阻係實質等於該等導電路徑之一阻抗。
  13. 如申請專利範圍第1項之設備，其進一步包含多個串聯電阻器，其中該等串聯電阻器係配置於該等通道端子及該等探針之間之各個該等多數個導電路徑上。
  14. 一種測試包含多個輸入端子之一電子裝置之方法，該方法包含：取得一測試系統，該測試系統包含：一結構； 多數個通道端子，其配置在該結構上且組配以電連接來自一測試器之驅動通道；多數個探針，其配置在該結構上且組配來接觸該電子裝置的該等輸入端子；多數個導電路徑，各該導電路徑連接該等通道端子之第一者至一組該等探針之一或多者，其中於各該組中之該等探針之該一或多者係專屬於該組；一電力供應路徑，其連接至不同於該等通道端子之該第一者之該等通道端子之一第二者，該電力供應路徑界定一電壓位準；及多數個分路電阻器，其配置在該結構上，每一該分路電阻器電連接於介於該等探針之一者及該電壓位準之間；導引該等探針以與該電子裝置之該等輸入端子接觸；以及經由該等驅動通道於該等電子裝置上來執行功能性測試。
  15. 如申請專利範圍第14項之方法，其更包含藉該等驅動通道施加一增加量度之電壓來為該分路電阻器所造成之電壓下降進行補償。
  16. 如申請專利範圍第14項之方法，其更包含經由一開關來將該等分路電阻器與該等驅動通道之該等第一者分開，並經由該等驅動通道於該等電子裝置上來執行參數的測試。
  17. 如申請專利範圍第14項之方法，其中選取該等分路電阻器之電阻值以降低該等輸入端子之上升時間。
  18. 如申請專利範圍第14項之方法，其中選取該等分路電阻器之電阻值以降低該等輸入端子之下降時間。
  19. 如申請專利範圍第14項之方法，其中該等驅動端子之該等第一者各包含一串聯電阻。
  20. 一種測試包含多個輸入端之一電子裝置之方法，該方法包含：取得一測試系統，該測試系統包含：多數個終止於多數個探針之驅動端子，該等驅動通道之第一者包含分路電阻器，其中該等分路電阻器位於接近該等探針之位置，且電連接於該等驅動通道之該等第一者及由該等驅動通道之第二者所界定之一電壓位準間，其中該等驅動通道之該等第二者對應至電源通道並且不同於該等驅動通道之該等第一者，其中該電壓位準對應至接地；導引該等探針以與該電子裝置之該等輸入端子接觸；以及經由該等驅動通道於該等電子裝置上來執行功能性測試。
  21. 一種測試包含多個輸入端之一電子裝置之方法，該方法包含：備置一測試系統，該測試系統包含：多數個終止於多數個探針之通道端子，該等驅動通道之第一者包含分路電阻器，其中該等分路電阻器位於接近該等探針之位置，且電連接於該等驅動通道之該等第一者及由該等驅動通道之第二者所界定之一電壓位準間； 導引該等探針以與該電子裝置之該等輸入端接觸；以及經由該等驅動通道於該等電子裝置上來執行功能性測試，其中選取該等分路電阻器之電阻值使得該等分路電阻器之電阻值及該等輸入端子之輸入電阻值之一並聯電阻值係實質等於該等驅動通道之該等第一者之一阻抗。
  22. 一種用以於測試器與待測電子裝置間介接測試信號的設備，該設備包含：包含一基板之一結構；多數個通道端子，其配置在該結構上且組配以電連接來自該測試器之通信通道；多數個探針，其配置在該基材上且組配來接觸該電子裝置的測試形貌體；多數個導電路徑，其連接該等通道端子之多者至該等探針之多者，其中該等導電路徑之一者對應至接地電位；多數個分路電阻器，其配置在該結構上，每一該分路電阻器電連接於介於該等導電路徑之一者及該接地電位之間；及多數個開關，其中該分路電阻器係經由該開關電連接至該接地電位。
  23. 如申請專利範圍第22項之設備，其中該等多數個開關係配置於該結構上。
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