TWI385770B - 封裝基板及其製法 - Google Patents

Description

封裝基板及其製法

本發明係有關一種封裝基板及其製法，尤指一種防止同層線路電性連接短路之封裝基板及其製法。

目前封裝基板製程中，係於基板本體上堆疊複數介電層，且於各介電層之間佈設所需之圖案化線路，以形成封裝基板結構；由於一般封裝基板係為疊層結構，因而各層間之結合力相當重要，為確保各層之線路電性連接，故習知技術係於介電層表面形成粗糙面，以增加介電層與線路間之結合強度，且由於封裝基板之佈線趨勢係往高密度、細線路間距發展，故製作封裝基板線路之方式以電鍍圖案化線路為主流，請參閱第1A至1E圖，係提供一種習知封裝基板製作線路之製法示意圖。

如第1A圖所示，提供一表面具有內層線路層100之基板本體10，且於該基板本體10之至少一表面上形成介電層11，以覆蓋該內層線路層100。

如第1B圖所示，於該介電層11之全部表面上形成粗糙面11a，再於該介電層11之粗糙面11a上全面形成導電層12；其中，該導電層12一般係為無電電鍍銅。

如第1C圖所示，於該導電層12上形成阻層13，且該阻層13經曝光與顯影製程以形成複數開口區130，令該導電層12之部分表面外露於該些開口區130。

如第1D圖所示，藉由該導電層12作為電鍍金屬所需之電流傳導路徑，於該些開口區130中之導電層12上電鍍形成圖案化線路層14，且該線路層14具有複數條線路140與複數個電性連接墊141。

如第1E圖所示，移除該阻層13及其覆蓋之導電層12。

惟，習知技術係於該介電層11之全部表面上形成粗糙面11a，當移除該阻層13所覆蓋之導電層12之後，該粗糙面11a上之導電層12不易完全清除乾淨，致使該線路140或電性連接墊141周圍之粗糙面11a上殘存有導電材S，導致該相鄰之線路140或電性連接墊141易造成短路現象，因而降低產品之可靠度。特別是，當於細間距(fine pitch)應用時，由於線距窄小，因此短路現象更容易發生，故不利於供細間距封裝基板使用。

因此，如何避免習知技術中之短路現象之問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明之主要目的係提供一種防止同層線路電性連接短路之封裝基板及其製法。

本發明之另一目的係提供一種可增加線路層與介電層附著力之封裝基板及其製法。

為達上述及其他目的，本發明揭露一種封裝基板，係包括：第一介電層；以及第一線路層，係設於該第一介電層之部分表面上；其中，該第一介電層部分表面係具有粗糙面，該粗糙面係設於該第一線路層與第一介電層之間，且該粗糙面之粗糙度大於該未具有第一線路層之第一介電層表面。

前述之封裝基板復可包括基板本體，係具有內層線路層，令該第一介電層設於該基板本體上且覆蓋該內層線路層，而該第一線路層並電性連接至該內層線路層。

前述之封裝基板復可包括導電層，係設於該粗糙面與第一線路層之間。

前述之封裝基板，該第一線路層係可包括複數電性連接墊及線路，且各該電性連接墊電性連接至部份或對應各該線路；又可於該第一介電層及該第一線路層上設有防焊層，而該防焊層具有複數開孔，以令各該電性接觸墊對應外露於各該開孔。

於另一實施態樣，前述之封裝基板復可包括增層結構，係設於該第一介電層及第一線路層上，該增層結構具有至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一及第二線路層之複數導電盲孔，而該第二介電層部分表面係具有粗糙面，該粗糙面係設於該第二線路層與第二介電層之間，且該粗糙面之粗糙度大於該未具有第二線路層之第二介電層表面；又該增層結構最外層之第二線路層具有複數電性接觸墊，且於該增層結構上設有防焊層，而該防焊層具有複數開孔，令各該電性接觸墊對應外露於各該開孔。

本發明復揭露一種封裝基板之製法，係包括：提供一第一介電層；於該第一介電層上形成第一阻層，且該第一阻層中形成複數圖案化之第一開口區，令該第一介電層之部分表面外露於該些第一開口區；於各該第一開口區中之第一介電層上進行粗糙化，令該第一介電層之部分表面上形成有粗糙面；移除該第一阻層；於該第一介電層及其粗糙面上形成導電層；於該導電層上形成第二阻層，且該第二阻層形成有複數圖案化之第二開口區，令該粗糙面上之導電層外露於該些第二開口區；於該粗糙面之導電層上電鍍形成第一線路層，且該粗糙面之粗糙度大於該未具有第一線路層之第一介電層表面；以及移除該第二阻層及其覆蓋之導電層，以外露出該第一線路及第一介電層。

前述之封裝基板之製法復可包括提供一基板本體，且該基板本體上具有內層線路層，令該第一介電層形成於該基板本體之至少一表面上，以覆蓋該內層線路層，而該第一線路層並電性連接至該內層線路層。

前述之封裝基板之製法復可包括於該外露之第一介電層及第一線路層上形成增層結構，該增層結構具有至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一及第二線路層之複數導電盲孔，而該第二介電層部分表面係具有粗糙面，該粗糙面係設於該第二線路層與第二介電層之間，且該粗糙面之粗糙度大於該未具有第二線路層之第二介電層表面；又該增層結構最外層之第二線路層具有複數電性接觸墊，且於該增層結構上設有防焊層，而該防焊層具有複數開孔，令各該電性接觸墊對應外露於各該開孔。

前述之封裝基板之製法，該第一線路層係可包括複數電性連接墊及線路，且各該電性連接墊電性連接至部份或對應各該線路，並可於該外露之第一介電層及第一線路層上形成防焊層，而該防焊層具有複數開孔，令各該電性接觸墊對應外露於各該開孔。

由上可知，本發明藉由該第一介電層僅於結合該第一線路層之表面上形成粗糙面，其餘之第一介電層表面保持平整，使該第一線路層及電性連接墊之周圍呈平整面，以有效完全移除該第二阻層所覆蓋之導電層，俾該第一線路層與各該電性連接墊之間不會發生短路現象，此外亦可增強線路層與介電層之結合強度，而達到提升電性連接品質之目的。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

請參閱第2A至2H圖，係為本發明所揭露之一種封裝基板之製法。

如第2A圖所示，提供一基板本體20，且該基板本體20上具有內層線路層200，於該基板本體20之至少一表面上形成第一介電層21，以覆蓋該內層線路層200。然，於其他實施例中，該基板本體20可為承載板，而於後續製程中移除該承載板，以形成無核心板(coreless)之封裝基板。

如第2B圖所示，於該第一介電層21上形成第一阻層22，且該第一阻層22中形成有複數圖案化之第一開口區220，令該第一介電層21之部分表面外露於該些第一開口區220。

如第2C圖所示，於各該第一開口區220中之第一介電層21上進行粗糙化製程，令該第一介電層21之部分表面形成粗糙面210。

如第2D圖所示，移除該第一阻層22，以露出該第一介電層21及其表面之粗糙面210。

如第2E圖所示，於該第一介電層21及粗糙面210上形成導電層23，且該導電層12係為無電電鍍銅材；再於該導電層23上形成第二阻層24，且該第二阻層24中形成複數圖案化之第二開口區240，令該粗糙面210上之導電層23外露於該些第二開口區240。

如第2F圖所示，藉由該導電層23作為電鍍之電流傳導路徑，以於該粗糙面210之導電層23上電鍍形成第一線路層25，且該第一線路層25具有複數線路250與複數電性連接墊251，且各該電性連接墊251電性連接至部份或對應各該線路250，又該第一線路層25並以係如導電盲孔電性連接至該內層線路層200，而形成該導電盲孔之製法係為成熟之技術，於此不再為文贅述；其中，可視需求令該電性連接墊251為植球墊、或覆晶焊墊；又該第一線路層25下之該粗糙面210之粗糙度大於該未具有第一線路層25之第一介電層21表面。

如第2G圖所示，移除該第二阻層24及其覆蓋之導電層23，以露出該第一介電層21及第一線路層25。

相較於習知技術之介電層全面形成粗糙面，本發明之第一介電層21僅於結合該第一線路層25之表面上形成粗糙面210，以確保該第一介電層21與第一線路層25之間的結合強度，且該第一介電層21之其餘表面仍保持平整，以令該第一線路層25之周圍係為平整面，而能有效完全移除該第二阻層24及其所覆蓋之導電層23。

因此，當移除該第二阻層24及其所覆蓋之導電層23之後，該導電層23不會殘留於該第一介電層21之平整面上，令該線路250或電性連接墊251周圍不會殘存有導電層23，以避免該線路250或各該電性連接墊251之間發生橋接之短路現象，亦可增強線路層與介電層之接合強度。

如第2H圖所示，又於另一後續製程之實施例中，該電性連接墊251非供用以連接外部電子元件(如焊錫凸塊)之用，而當作為後續線路增層製程用於電性連接導電盲孔之用，以構成線路增層結構；係於該第一介電層21及第一線路層25上形成增層結構26，該增層結構26具有至少一第二介電層260、設於該第二介電層260上之第二線路層261、及設於該第二介電層260中並電性連接該第一及第二線路層25,261之複數導電盲孔262，而該第二介電層260部分表面係具有粗糙面210’，該粗糙面210’係設於該第二線路層261與第二介電層260之間，且該粗糙面210’之粗糙度大於該未具有第二線路層261之第二介電層260表面。又該增層結構26最外層之第二線路層261具有複數電性接觸墊263，並於該增層結構26上設有防焊層27，而該防焊層27具有複數開孔270，令各該電性接觸墊263對應外露於各該開孔270。

綜前所述，本發明復揭露一種封裝基板，係包括：第一介電層21；第一線路層25，係設於該第一介電層21之部分表面上，其中，該第一介電層21部分表面係具有粗糙面210，該粗糙面210係設於該第一線路層25與第一介電層21之間，且該粗糙面210之粗糙度大於該未具有第一線路層25之第一介電層21表面。

再者，該封裝基板可為核心板堆疊結構，如第2G圖所示，該封裝基板復包括基板本體20，係具有內層線路層200，令該第一介電層21設於該基板本體20上以覆蓋該內層線路層200；然，於其他實施例中，該封裝基板可為無核心板(coreless)式(並未以圖式表示)，即無需具有該基板本體20。又該封裝基板復包括導電層23，係設於該粗糙面210與第一線路層25之間。

另外，該第一線路層25係包括複數電性連接墊251及線路250，且各該線路250電性連接各該電性連接墊251，又各該電性連接墊251電性連接至部份或對應各該線路250，而該第一線路層25並以係如導電盲孔電性連接至該內層線路層200；於另一實施態樣中，該第一介電層21及第一線路層25上亦可設有防焊層(未以圖式表示)，該防焊層具有複數開孔(未以圖式表示)，令各該電性連接墊251對應外露於各該開孔，而成為用以電性連接至其它電子裝置之電性接觸墊。

該封裝基板復可包括增層結構26，係設於該第一介電層21及第一線路層25上，該增層結構26具有至少一第二介電層260、設於該第二介電層260上之第二線路層261、及設於該第二介電層260中並電性連接該第一及第二線路層25,261之複數導電盲孔262，而該第二介電層260部分表面係具有粗糙面210’，該粗糙面210’係設於該第二線路層261與第二介電層260之間，且該粗糙面210’之粗糙度大於該未具有第二線路層261之第二介電層260表面。又該增層結構26最外層之第二線路層261具有複數電性接觸墊263，並於該增層結構26上設有防焊層27，而該防焊層27具有複數開孔270，令各該電性接觸墊263對應外露於各該開孔270。

綜上所述，本發明之封裝基板係藉由兩次阻層製程，第一次係於該第一介電層上定義出粗糙面及平整面，第二次則令該第一線路層形成於該粗糙面上，以完全移除該第二阻層所覆蓋之導電層，即平整面上之導電層，使該第一線路層與各該電性連接墊之間不會殘存有該導電層，而有效避免發生短路現象，不僅有效達到提升電性連接良率之目的，且當於細間距(fine pitch)設計時，因不易發生短路現象，亦可增強線路層與介電層之結合強度，而有利於細間距之產品設計。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

10、20．．．基板本體

100、200．．．內層線路層

11．．．介電層

11a、210、210’．．．粗糙面

12、23．．．導電層

13．．．阻層

130．．．開口區

14．．．線路層

140、250．．．線路

141、251．．．電性連接墊

21．．．第一介電層

22．．．第一阻層

220．．．第一開口區

24．．．第二阻層

240．．．第二開口區

25．．．第一線路層

26．．．增層結構

260．．．第二介電層

261．．．第二線路層

262．．．導電盲孔

263．．．電性接觸墊

27．．．防焊層

270．．．開孔

S．．．導電材

第1A至1E圖係為習知封裝基板之製法之示意圖；以及

第2A至2H圖係為本發明封裝基板之製法之示意圖。

20．．．基板本體

200．．．內層線路層

21．．．第一介電層

210．．．粗糙面

23．．．導電層

25．．．第一線路層

250．．．線路

251．．．電性連接墊

Claims (6)

1. 一種封裝基板之製法，係包括：提供一第一介電層；於該第一介電層上形成第一阻層，且於該第一阻層中形成複數圖案化之第一開口區，令該第一介電層之部分表面外露於該些第一開口區；於各該第一開口區中之第一介電層上進行粗糙化，令該第一介電層之部分表面上形成粗糙面；移除該第一阻層；於該第一介電層及其粗糙面上形成導電層；於該導電層上形成第二阻層，且於該第二阻層中形成複數圖案化之第二開口區，令該粗糙面上之導電層外露於該些第二開口區；於該粗糙面之導電層上電鍍形成第一線路層，且該粗糙面之粗糙度大於該未具有第一線路層之第一介電層表面；移除該第二阻層及其覆蓋之導電層，以外露出該第一線路及第一介電層；以及於該外露之第一介電層及第一線路層上形成增層結構，該增層結構具有至少一第二介電層、設於該第二介電層上之第二線路層、及設於該第二介電層中並電性連接該第一及第二線路層之複數導電盲孔，而該第二介電層部分表面係具有粗糙面，該粗糙面係設於該第二線路層與第二介電層之間，且該粗糙面之粗糙 度大於該未具有第二線路層之第二介電層表面。
2. 如申請專利範圍第1項所述之封裝基板之製法，復包括提供一基板本體，令該第一介電層形成於該基板本體之至少一表面上。
3. 如申請專利範圍第2項所述之封裝基板之製法，其中，該基板本體上具有內層線路層，且該第一介電層覆蓋該內層線路層，而該第一線路層並電性連接至該內層線路層。
4. 如申請專利範圍第1項所述之封裝基板之製法，其中，該第一線路層係包括複數電性連接墊及線路，且各該電性連接墊電性連接至部份或對應各該線路。
5. 如申請專利範圍第4項所述之封裝基板之製法，復包括於該外露之第一介電層及第一線路層上形成防焊層，且該防焊層具有複數開孔，令各該電性接觸墊對應外露於各該開孔。
6. 如申請專利範圍第1項所述之封裝基板之製法，其中，該增層結構最外層之第二線路層具有複數電性接觸墊，且於該增層結構上設有防焊層，而該防焊層具有複數開孔，令各該電性接觸墊對應外露於各該開孔。