TWI380313B - Programming management data for nand memories - Google Patents

Description

1380313 九、發明說明： 【發明所屬之技術領域】 本文中描述的各種具體實施例一般係關於非揮發性記憶 體器件’其包含結合非揮發性記憶體器件所使用的錯誤校 正。 【先前技術】

一錯誤校正碼（ECC)引擎係一器件，其執行偵測並校正 錯誤以確保資料發送期間資料之準確度及完整性的程序。 一般而言，在記憶體系統中，一記憶體控制器將資料及 ECC資料寫入至記憶體器件。該ECC資料係在一讀取操作 期間藉由該控制器所使用以識別並校正可能已出現的錯 誤’因為已將資料寫入至該記憶體。 記憶體器件可加以分類成兩個較寬區域：揮發性以及非 揮發性。揮發性記憶體器件需要電源來維持資料，而非揮 發性記憶體能夠在缺乏電源供應情況下維持資料。非揮發 性記憶體之-範例係—快閃記憶體，其將資訊儲存在一半 導體器件中而無需電源來維持晶片中的資訊。 可使用反或型或反及型器件建立快閃記憶體。反及型快 閃記憶體可以係單—位準單印LC)或多級單元（說^ 〜、MLC反及型快閃記憶體提供與SLc反及型快閃記憶气 相比的較高密度之記憶體器件，因為其允許將二或多則 料位元儲存在各記體軍亓φ。卢搞期夕 體早兀中在使用多級以增加記憶旁 密度的情況下，軔b n丄 、 較多錯誤可出現在mlc反及型之程式化萬 間並且需要有效的錯誤校正方案。 128581.doc 1380313 【實施方式】 . 圖1說明依據本發明之各種具體實施例的一記憶體系統 100之方塊圖。在各種具體實施例中，系統1〇〇包含一積體 電路記憶體120以及一控制器11〇。記憶體12〇包含一非揮 發性浮動閘極記憶體單元陣列122、位址電路124、控制電 路126、輸入/輸出（I/O)電路128、以及錯誤校正系統13〇。 記憶體陣列122亦可稱為快閃記憶體單元之一陣列，因為 φ 在一"快閃"操作中，通常同時抹除記憶體單元之區塊。在 各種具體實施例中，該記憶體陣列包括一反及型快閃記憶 體陣列。 在各種具體實施例中，提供一控制電路〖26以管理記憶 體操作，例如讀取、寫入及抹除操作。如以下所說明，藉 由έ己憶體控制電路126所執行的一記憶體操作包含一内部 資料移動操作。 在各種具體實施例中，記憶體12〇可與一處理器或其他 • 記憶體控制器U0耦合以存取記憶體陣列122。在各種具體 實施例中，記憶體12〇可與一處理器（未顯示）耦合並且可形 成一電子系統之部分。各種具體實施例之新穎裝置及系統 可包括及/或包含於高速電腦中使用的電子電路、通信及 信號處理電路、單一或多處理器模組、單一或多嵌入式處 理器、多核心處理器、資料開關、以及特定應用模組，包 含多層、多晶片模組。此類裝置及系統可進一步包含為各 種電子系統内的子組件，該等電子系統如電視、蜂巢式電 話、個人電腦（例如，膝上型電腦、桌上型電腦、手持電 128581.doc i S ) 1380313 腦、平板型電腦等）、工作站、無線電、視訊播放器、音 . 訊播放器（例如，MP3(動畫專家群，音訊層3)播放器）、車 輛、醫療器件（例如，心臟監視器、血壓監視器等）、轉頻 器及其他子级件。某些具體實施例可包含若干方法。 . 記憶體I20從控制器110中的一處理器接收橫跨1/〇線132 . 的控制信號以經由控制電路126控制存取記憶體陣列122。 存取記憶體陣列122係關於一或多個目標記憶體單元以回 _ 應&跨1/0線132所接收的位址信號。一旦存取陣列122以 回應控制信號及位址信號，可將資料寫入至橫跨1/〇線132 的記憶體單元或從該等單元讀取資料。 熟習技術人士應瞭解可提供額外電路及控制信號，而且 已簡化圖丨之記憶體器件以協助集中在本發明之具體實施 例上。應瞭解-記憶體器件之以上說明係旨在提供該記憶 體之-般瞭解而且並非一典型記憶體器件之所有元件及特 徵的全面說明。 • 纟各種具體實施例中’系統1〇〇包含一錯誤校正系統 130/其用於儲存由控制器提供的ECC資訊。錯誤校 • i系統13G可健存由該控制器所使㈣ECC方案之指示， 例如漢明（Hamming)、BCH或李德·所羅門（Reed s〇i〇_) 碼等。除藉甴該控制器所使用的ECC之類型以外，錯誤校 正系統130可儲存與陣列資料相關聯的ecc資料位元組之 位置之一位址或偏移。 系統H)0在某些具體實施例中可包括與一顯示器及/或無 線收發器麵合的一處理器（未顯示）。包含於記憶體12〇中的 (S.) 128581.doc 1380313 記憶體陣列122亦可在操作上與該處理器耦合。 在某些具體實施例中，系統1〇〇可包括一相機，其包含 與-處理IIM合的·透鏡以及—成像平面。該成像平面可 用以接收藉由透鏡所捕獲的光。 許多變化係可行。例如，在某些具體實施例中，系統 100可包括形成該無線收發器之一部分的一 收器（未顯示）。在某些具體實施例中，系、統⑽可包括ί

訊、視訊或多媒體播放器’包含與該處理器耗合的一组媒 體播放控制器。 可採用包含軟體中的具體實施例之若干方式來實施先前 描述的組件之任-者。可在—模擬系統中使用軟體具體實 施例’而且此類系統之輸出可用以操作本文中描述的記憶 體129及系統100之各種部分。

ECC技術在該技術中已為人所熟知而且並未在本文中加 以詳細列舉或描述。應瞭解本發明之具體實施例可在不限 於特定ECC碼的情況下加以實施。若偵測一錯誤，則控制 器110可從記憶體120讀取資料至該控制器之一緩衝器中， 執行ECC操作以校正該錯誤，並且將校正的資料往回寫入 至記憶體120中。 圖2說明顯示依據本發明之各種具體實施例之記憶體系 統200中的記憶體單元之陣列之組織的示意圖。記憶體系 統200包含一區塊202、一資料暫存器2〇4、一快取暫存器 206、一資料區域208、一備用區域21〇、1/〇埠212以及一 平面214。記憶體系統2〇〇可包括SL(：4ML(：記憶體，包含 128581.doc 1380313 反及型快閃記憶體。透過資料暫存器204及快取暫存器206 將資料逐個位元組地傳輸至反及型快閃記憶體2〇〇並從該 記憶體傳輸資料。快取暫存器206可定位成最接近於1/〇控 制電路並且作為用於I/O資料的資料緩衝器，而資料暫存 器204可最接近於該記憶體陣列並且在該反及型快閃記憶 體之操作期間作為一資料緩衝器。在各種具體實施例中， 資料區域208之長度係定義為"頁面，，。 該δ己憶體係在以頁面為基礎的操作中程式化並讀取，而 且係在以區塊為基礎的操作中抹除。在頁面操作期間，資 料及快取暫存器可連結在一起並作為一單一暫存器。在快 取操作期間’資料及快取暫存器可獨立地操作以增加資料 輸出。 如圖2所示加以構造的反及型快閃記憶體可由頁面之區 塊組成。各Q塊可由16、32或64個頁面組成。在各種具體 實施例中’各頁面可具有資料區域208中的5丨2個位元組 (216個字）以及備用區域210中的額外16個位元組（8個字）。 在各種具體實施例中，各頁面可具有資料區域2〇8中的 2048個位元組（1024個字）以及備用區域21〇中的64個位元組 (32個字）。備用區域210可用以儲存用以在生產程序期間標 記無效區塊之位元。此外，備用區域2丨0可用以儲存Ecc 檢查位元。可藉由在包含於區塊管理資料内的一組位元上 操作的軟體來執行標記無效區塊。在各種具體實施例中， 若該處理器並不包含ECC硬體’則此軟體亦可提供Ecc 碼。 128581.doc -10· 丄柳313 在SLC反及型記憶體之各種具體實施例中，該備用區域 中的資料可與主機區段一起或分離地加以程式化。例如， 分配管理資訊或區塊管理資訊以及ecc檢查位元可在資料 從主機達到之前首先加以程式化。此外， 咖檢查位元可與主機資料同時加以程式化。 在MLC反及型記憶體之各種具體實施例中，備用區域資 料可與主機資料同時加以程式化。此外，可同時程式化整 個：面。在一緩衝器中接收主機區段之前，可決定區塊管 >料仁疋直至程式化主機資料才可程式化區塊管理資 料。在數個具體實施例中，區塊管理係添加至主機區段之 因為該等區段係在主機資料係程式化於記憶體中之前 f經一咖電路。因此，與針對區塊管理資料而分離地執 行錯誤校正相比，不需要額外時間。 在圖2所示的記憶體系統2〇〇之各種具體實施例中，讀取 及程式化操作程序以頁面為基礎而發生（例如，每次528個 位凡組，與在反或型快閃記憶體中執行的位元組或字基礎 相反）。此外，抹除操作可以區塊為基礎而發生。在操作 中，在各種具體實施财的胃面讀取操作期$，將528個 位元組之頁面從記憶體傳輸至該資料暫存器以將其輸出。 在頁面程式化操作中，將528個位元組之頁面寫入至該資 料暫存器並接著程式化於該記憶體陣列中。此外，在區塊 抹除操作中，可在單一操作中抹除連續頁面之群組。 圖3說明依據本發明之各種具體實施例的一反及型快閃 記憶體陣列300之示意圖。記憶體陣列3〇〇並不顯示一記憶 128581.doc • 11 - 1380313 體陣列中一般所使用的元件之全部。例如，僅顯示三個位 元線（BL1、BL2及BL32)，而所使用的位元線之數量實際 上取決於記憶體密度。該等位元線係隨後稱為（BL1至 BL32)。 . 反及型記憶體包含具有配置在系列字串304、305中的浮 動閘極記憶體單元301之陣列300 ^浮動閘極記憶體單元 301之每一者可在各系列字串3〇4、3〇5中汲極與源極耦 合。橫跨多個系列字串304、305的一字線（WL0至WL31)係 • 與一列中的每一個浮動閘極單元之控制閘極耦合以便控制 其操作。位元線（BL1至BL32)係最終與偵測各單元301之狀 態的感測放大器（未顯示）耦合。 在操作中’子線（WL0至WL3 1)選擇系列字串304、305中 欲向其寫入或從其讀取的個別浮動閘極記憶體單元，並在 透通模式中操作各系列字串3〇4、3〇5中的剩餘浮動閉極記 憶體單元。浮動閘極記憶體單元之各系列字串3〇4、3〇5係 φ 藉由源極選擇閘極316、317與源極線306耦合並藉由汲極 選擇閘極312、313與個別位元線（]31^至31^2)耦合。源極 • 選擇閘極316、317係藉由與其控制閘極輕合的源極選擇閉 極控制線SG(S)318所控制。汲極選擇閘極扣、313係藉由 汲極選擇控制線SG(D)3 M所控制。 _ %化马母皁70皁一位兀或每單元多個位 ，1 V之 兀—!》LC允許程式化每單元單一位元，並且mlc允許程式 ί母早7^多個位元。各單元之臨界電M(Vt)決定儲存在該 單元中的資料。例如，在每單元單一位元架構中 128581.doc •12· 1380313 vt可指示一程式仆 _ 多級單元且;兀，而-1¥之％可指示一抹除單元。 ^、及早7C具有兩個以 MLC藉由指派—位荦1 ’各窗指示-不同狀態。 案至儲存在該單元上的特定電壓箱 圍而利用-習知快閃竹疋W歷勒 儲存每單元二电~ 之類比性質。此技術容許 範圍之數量 元’此取決於指派至該單元的錢 接二。可：：單元指派四個不同的電壓Vt分佈，各具有 接近2(>GmV之寬度。在錢具體實施例中，0.3 V至〇·5 v 之分離係亦指派在各V八 1佈範圍之間。建立該等Vt分佈之 二“：區’因此多Vt分佈並不重疊，從而引起邏輯錯 古、八驗a期間’若儲存在該單元上的電壓係感測為在Μ 2 t刀佈内W該單π係儲存01。若該電壓係在⑼第二最 间刀佈内，則該單％係料GG。此繼續制於 多的範圍（位準）。 广程式化操作期間，用於欲加以程式化的快閃記憶體 單-^選定予線（WL)係供應以一連串的高電麼程式化脈

衝。向電壓程式化脈衝通常在16 v情況下啟動並以〇 5 V 增1而增量。將1() V非增量高電壓脈衝施加於未選定Μ 上。 為禁止選定單元在選定WL上程式化，在—具體實施例 中，藉由施加〜丨.3 V於BL上而從位元線（BL)解耦禁止的單 元之通道。為程式化選定WL上的選定單元，透過bl將通 道與〇 V接地。在通道與WL之間形成的大電位係經設計用 以使該單元得以程式化並且該器件之％將隨施加較高程式 I28581.doc 1380313 化脈衝而增加。 在各種具體實施例中，在每一個程式化脈衝之間執行一 驗證相位❶在驗證期間，將選sWL降低至〇 v,將未選定 WL降低至5 V，並感測選定單元之狀態。若該單元係程式 化為具有乂1位準以便Wl上的〇 V並不引起該器件傳導，則 該器件係視為欲加以程式化。否則，該單元係視為欲加以 抹除並且程式化脈衝高度係增加〇5 v而且再次施加於選 定WL。重複此程序，直至已真正程式化欲加以程式化的 所有選定單元。 一典型記憶體區塊可包括64個邏輯頁面。可採用32個實 體WL形成64個邏輯頁面。各WL可包含2個邏輯頁面。例 如，一 WL上可存在4千位元單元》在此等單元中，2千位 元可專用於一個頁面，其與另一2千位元頁面共用同— WL»若每一個單元係用於多％分佈位準模式，則具有所 描述的組態之一 WL將保持具有每頁面2千位元之4個頁 面。當在程式化此等頁面之一時，同一 WL上的第二頁面 將經歷一干優條件，即使該第二頁面得以禁止。因此，具 有共用WL的頁面可經歷程式化干擾。共用WL上引起的程 式化干擾將偏移在同一 WL上的第二頁面中先前加以程式 化的單kVt分佈並使其分佈較寬。對於使用每單元兩個 位準的非揮發性記憶體器件而言，此可能並非一主要問 題，因A兩個分佈之間的分離區可能係大到&以預防分佈 由於干擾條件而重疊。然而，對於其中將單一單元用以代 表每實體單-單元2個位元或4個位準的MLC操作而言，分 128581.doc • 14 · 1380313 離區會減少而且減少干擾條件變為符合需要以便預防Vt分 佈重疊或偏移^

圖4說明顯示依據本發明之各種具體實施例的圖3之反及 型决閃記憶體陣列之臨界電壓的分佈之圖式4〇〇。圖式4〇〇 中的臨界電壓之分佈顯示各記憶體單元儲存兩個位元之資 料’即四個資料狀態《圖式4〇〇包含代表臨界電壓的丫軸 402以及具有代表一記憶體單元中的邏輯位準的曲線、 408 4 10及412之X軸404。曲線406代表處於在負臨界電壓 内之抹除狀態中的陣列122(參見圖丨）内之單元的臨界位準 vt之分佈。曲線408及410係顯示為代表用於分別儲存"1〇" 及"〇〇”的臨界電壓分佈。此外，曲線4〇8係在〇 v與i 乂之 間而且曲線410係在丨¥與2 v之間。曲線412顯示已加以程 式化為"01"狀態的單元之分佈，作為設定為大於2 V或小 於4.5 V的最高臨界電壓位準。 如以上範例中所描述，儲存在單一記憶體單元中的兩個

:元之每-者係自一不同邏輯頁面。即，儲存在各記憶谱 單元中的兩個位元之各位元承載彼此不同的邏輯頁面伯 址。备凊求偶數頁面位址(0、2、4、…、N/2)時，存取圖 所示的下頁面位元。當請求奇數頁面位址（1、3、5、、 [N/2+1])時， 減少個別分佈 存取上頁面位元。為提供改良式可靠性，可 ’從而提供較大讀取限度。 在一讀取操作中，可將一目標（選定）記憶體單元之字線 維持在低電1位準。所有未選定單元字線均可與高到足以 啟動未選定單元的電壓耦合而不管其浮動閘極電荷。若選 128581.doc •15- 1380313 定單元具有不帶電的浮動閘極，則啟動該選定單元。接著 透過該陣财的系列記憶體單元來耗合位元線及源極線。 右選定單7C昊有帶電的浮動閘極，則不啟動該選定單元。 在此情況下不透過系列記憶體單元耦合位元線及源極線。 某些反及型快閃記憶體器件包含記憶體陣列（區塊）内的 最初不良區塊。此等不良區塊可由製造商加以標記為不 良從而^曰禾其不應該用於任何系統。此外，反及型器件 可退化並磨損，從而導致在正常器件操作期間產生較多的 不良區塊。此外’位元錯誤可出現在反及型快閃器件操作 期間或在長週期的不活動期間。因此，反及型快閃記憶體 可具備E C C特徵以確保資料完整性。 反及型快閃記憶體可包含各頁面上稱為"備用區域"的額 外儲存器。在各種具體實施例中，備用區域包含64個位元 組（每5Ϊ2個位元組區段16個位元組）。在各種具體實施例 中’備用區域係用以儲存資訊’例如ECC及區塊管理資 料，其係用於儲存不良區塊資訊及磨損調平或邏輯至實體 區塊映射。磨損調平包含每次程式化一檀案時將一邏輯記 憶體位址轉譯為不同實體記憶體位址。磨損調平擴大反及 型决閃s己憶體單疋在言己憶體陣列之整個範圍内的使用，從 而均衡：有記憶體單元之使用，並協助延長該器件之壽 命。可藉由與反及型快閃記憶體器件連接的—控制器來監 視並實施此操作。 瓜 圖5說明顯示依據本發明之各種具體實施例的錯誤校正 之裝置之系統5〇〇的方塊圖。系統5〇〇包含一主機π〗、一 128581.doc •16· 緩衝器5 04、一錯誤姑τ么 ' 糸統518、一直接記憶體存取控制 器(DMA)520以及一椒„七达邮 、4記憶體522。錯誤校正系統5丨8包 含一錯誤校正檢杳位亓吝4 „ —位兀產生态506、一區塊管理資料區塊 508、一第一多工器51〇、一 校正子產生盗512、一錯誤校 模、.且514 α及一第二多工器516。在各種具體實施例 中’系統500包括在軟體、硬體或兩者之組合中所實施的 一反及型快閃記憶體控制器。系統則之控制器可與圖^ 控制電路126相似或相同。在各種具體實施例中，緩衝器 504係透過一多媒體卡介面（未顯示）與主機耦合。在各 種具體實施例中’在反及型快閃控制器硬體（未顯示）中實 施錯誤校正系統518»可在硬體或軟體中執行錯誤校正。 錯誤校正系統518可與圖1之錯誤校正系統13〇相似或相 同。 如圖5所示’主機502係與緩衝器504搞合而且DMA 520 係與快閃記憶體522耦合。緩衝器5〇4及DMA 520係經組態 用以分別從主機502及快閃記憶體522傳送並接收資料。在 各種具體實施例中’透過8位元或16位元寬雙向資料匯流 排執行將資料傳輸至主機502及快閃記憶體522並從該主機 及該快閃記憶體傳輸資料。緩衝器504之輸出係與錯誤校 正模組514、錯誤校正檢查位元產生器506以及第一多工器 510之輸入輕合。第一多工器510之輸出係與DMA 520之輸 入耦合。DMA 520之輸出係與校正子產生器512、區塊管 理模組508以及第二多工器516之輸入耦合。 在數個具體實施例中，區塊管理模組508儲存關於不良 128581.doc •17· 1380313 區塊（無效區塊）及其在該記憶體區塊内之位置的資$。益 效區塊可分成兩個群組，即固有的無效區塊，以及獲得的 無效區塊。固有的無效區塊出現在反及型器件的製程期 間。另一方面，並非由工廠識別獲得的無效區塊，此等區 塊因磨損而源於客戶端。磨損的區塊係標記為無效而且在 存在區塊抹除或頁面程式化故障的情況下不再加以存取。 通常採用與固有無效區塊相同的方式標記獲得的無效區 塊。區塊管理資料區塊508係與錯誤校正模組514及錯誤校 正檢查位元產生器506耦合以從錯誤校正模組514及錯誤校 正檢查位元產生器506傳送並接收資料。第二多工器516之 輸出係與緩衝器504之輸入耦合。 在各種具體實施例中，當自主機5〇2的一資料字係寫入 至陕閃δ己憶體522中時，該字係最初儲存在緩衝器5〇4中作 為一頁面之部分。在各種具體實施例中，一頁面包含一系 列區段，其具有自主機5〇2的資訊，其係儲存為資訊之位 70 8在各種具體實施例中，當從一控制器（未顯示）接收一 指令以將該頁面程式化於快閃記憶體522中時，為包含在 «亥頁面内的該等區段之每一者（該頁面之最後區段除外）在 錯誤校正檢查位元產生器5〇6中產生錯誤校正檢查位元。 該頁面之最後區段可與藉由區塊管理模組5〇8所提供的區 鬼管理資料組合以形成一修改區段。為該修改區段產生錯 誤校正檢查位元。除最後區段外的系列區段、修改區段及 其對應錯誤校正位元係儲存為快閃記憶體522中的一頁 面’如圖7Α至C所示》 128581.doc -18· 1380313 在各種具體實施例中，當從快閃記憶體522讀回一資料 字時’重料算該頁面巾㈣存之錯純正檢查位元並將 其與從快閃記憶體522讀取的儲存之錯誤校正檢查位元比 較。若因比較而發現差異’貝'J此指示-錯誤已出現。此類 比較之結果係稱為校正子而且係在校正子產生器512中產 生。若發現校正子係零，則可決定不存在錯誤。若發現校 正子係非零，則其可用以識別何資料位元或ECC位元出現 錯誤，或決定該錯誤係無法校正的、在各種具體實施例 中，若校正子係非零，則其可用以編索引一表格以決定何 位元出現錯誤。在各種具體實施例中，此表格查找級係在 硬體中實施而且在其他具體實施例中其係在軟體中實施。 在數個具體實施例中，給定系統中實施的錯誤校正碼之 類型以及需要的錯誤保護之範圍取決於欲儲存的資料之類 型以及使用的反及型快閃技術之類型（SLC或MLC)。在各 種具體實施例中，使用的錯誤校正碼可包含博斯_喬赫里_ 霍克文黑姆（Bose-Chaudhuri-Hocquenghem)(BCH)、李德 _ 所羅門（RS)、漢明、高萊（G〇lay)、李德-馬勒（Reed_ Muller)、高帕（G〇ppa)以及鄧尼斯頓（Dennist〇n)碼之任一 者或多者。在數個具體實施例中，可使用錯誤校正碼在任 何給定區段中校正八個單一位元錯誤。在各種具體實施例 中’可使用錯誤校正碼在任何給定區段中校正十六個單一 位元錯誤。 圖6顯示依據各種具體實施例程式化一反及型快閃記憶 體中的一頁面之方法的流程圖。方法6〇〇在方塊602中開始 128581.doc -19- 以程式化一頁面。現在參考圖5及0，可以看出方法6〇〇可 包含在方塊604中傳送一程式化命令連同一頁面位址至快 閃記憶體522 »方法600可包含在方塊606中從主機5〇2傳輸 一個區段至緩衝器5〇4。方法6〇〇可包含在方塊6〇8中透過 錯誤校正系統518中的ECC邏輯每次一個地傳輸儲存在緩 衝器504中的區段至快閃記憶體522。 方法600可包含在方塊610中決定該區段是否係該頁面之 最後區段。若決定該區段係最後區段，則該方法進行至方 塊614。若決定該區段並非最後區段，則該方法返回進行 至方塊612 ’其中將用於對應區段的ECC位元組傳輸至快 閃記憶體522 » 方法600可包含在方塊614中傳送區塊管理資料之時脈通 過ECC邏輯並接著至快閃記憶體522。方法600可包含在方 塊616中傳輸對應於最後區段的ECC冗餘位元組以及區塊 管理資料至快閃記憶體522。方法600可包含在方塊618中 傳送程式確認命令至快閃記憶體522以便程式化該頁面。 方法600可包含在方塊620中從快閃記憶體522接收程式確 認狀態。 圖7A及7B說明依據各種具體實施例之頁面7〇〇及72〇之 資料結構’其分別顯示與四個區段及區塊管理資料組合的 ECC檢查位元》如圖7A所示，頁面700包含攔位702至 710。攔位702、704、706及708代表包含資料位元之區 段。欄位703、705、707及709分別對應於針對區段7〇2、 704、706及708所產生的ECC檢查位元。欄位71 〇包含區塊 128581.doc •20· 管理資料。在各種具體實施例中，欄位702、704、706及 708共同包含欲從主機502傳輸至快閃記憶體522的資料》 在各種具體實施例中，欄位702、704、706及708包含5 12 位元組之資訊。在數個具體實施例中，欄位703、705、 707及709包含13個位元組之ECC檢查碼。在各種具體實施 例中，區塊管理資料710包含12個位元組之區塊管理資 訊。 如圖7B所示，頁面720包含攔位722至730。攔位722、 724、 726及728代表包含資料位元之區段。攔位723、 725、 727及729分別對應於針對區段722、724、726及728 所產生的ECC檢查位元》攔位730包含區塊管理資料。在 各種具體實施例中，欄位722、724、726及728共同包含從 主機器件502傳輸至快閃記憶體522的資料。在各種具體實 施例中，欄位722、724、726及728包含5 12個位元組之資 訊。在數個具體實施例中，欄位723、725、727及729包含 13個位元組之ECC檢查碼。在各種具體實施例中，區塊管 理資料730包含10個位元組之區塊管理資訊。 圖7C說明顯示依據本發明之各種具體實施例與八個區段 及區塊管理資料組合的ECC之頁面740之一資料結構。如 圖7C所示，頁面740包含欄位741、742...759。攔位741、 742...748代表包含資料位元之區段。欄位751、752…758 分別對應於為區段741、742...748所產生的ECC檢查位 元。攔位759包含區塊管理資料。在各種具體實施例中， 區段攔位741、742...748共同包含從主機器件502傳輸至快 128581.doc -21· 丄：> 閃記憶體522的資料。在各藉且 禋…體實知例中，區段741、 742...748包含512個位元組之資 ^ ^ 炙貧訊在數個具體實施例 中，欄位751、752…乃8包f 4 一 ^ 3 Ζί)個位兀組之ECC檢查位 元。在各種具體實施例中， 侧伍/j〇包含1〇個位元組之區 塊管理資訊。 圖8說明顯示依據各種具體實施例執行—反及型快問記 憶體中的錯誤校正之方法8〇〇的流程圖。方法8〇〇可包含在 方塊802中產生用於一頁面中 T ^或多個選定區段除外之 該頁面之複數個區段之每—者的錯誤校正資料。方法剛 可包含在方塊804中將-區塊管理資料與較區段組合以 產生-修改區段。方法8〇〇可包含在方塊8〇6中為該修改區 段產生錯誤校正資料。 方法800可包含在方塊8〇8中組合該複數個區段、除選定 區段外的該複數個區段之每一者的錯誤校正資料、區塊管 理資料以及該修改區段的錯誤校正資料。 圖9說明顯示依據各種具體實施例執行一反及型快閃記 憶體中的錯誤校正之方法900的流程圖。方法9〇〇可包含在 方塊902中將複數個資料區段以及一區塊管理資料儲存在 多級單元快閃記憶體中。 方法900可包含在方塊904中將該區塊管理資料與複數個 資料區段之至少一者組合以產生一組合式區塊管理資料區 段。 方法900可包含在方塊906中產生除用以產生該組合式區 塊管理資料區段的該複數個資料區段之至少一者外的該複 128581 .doc • 22· 1380313 數個資料區段之每-者的-錯誤校正資料。 /法900可包含在方塊9叫產生用於該組合式區塊管理 資料區段的一組合式區塊管理錯誤校正資料。 。方法9GG可包含在方塊91〇中組合該複數個資料區段該 區塊管理資料、用於該複數個資料區段之每一者的錯誤校 正資料以及該組合式區塊管理錯誤校正資料。 實施本文t描述的裝置、系統及方法可產生可用於反及 型快閃記憶體之較佳錯誤校正功能。此外，可能存在用於 錯誤校正操作之時間方面的顯著節省以及用於錯誤校正的 記憶體。 形成本發明之一部分的附圖藉由說明而非限制來顯示其 中可實施本發明的特定具體實施例。所說明的具體實施例 經足夠詳細地描述用以使熟習技術人士能實施本文中揭示 的教不。其他具體實施例可加以利用並得自本發明，因此 可進行結構及邏輯替代及變更而不脫離此揭示内容之範 疇。因此，實施方式並非以限制意義加以採納，而且各種 具體實施例之範疇係僅藉由隨附申請專利範圍以及此類申 請專利範圍所授予的等效物之全部範圍加以定義。 在事實上揭示一個以上具體實施例的情況下，本發明之 此類具體實施例可在本文中僅基於方便，藉由術語「發 明」加以個別或共同參考而非旨在將此申請案之範疇自動 地限制為任何單一發明或發明概念β因此，儘管已在本文 中說明並描述特定具體實施例，但是經計算用以達到同一 目的之任何配置可代替所示的特定具體實施例。此揭示内 128581.doc • 23· 1380313 谷係旨在涵盍各種具體實施例之任何或全部調適或變化。 在檢視以上描述之後，熟習技術人士將明白以上具體實施 例以及本文t未明確描述的其他具體實施例之組合。 通常不定義"低"邏輯信號及"高"邏輯信號的電壓量值， 因為其可具有各種相對值，包含負電壓及正電壓。"高"及 低邏輯k號係僅藉由其在代表二進位值中的彼此關係而 定義。一般而言，|，高"邏輯信號具、有"低"邏輯信號的電壓 位準或電位，或”低，，信號可具有不同於"高"信號的極性或 負極性。熟習技術人士應瞭解，在某些邏輯系統中，當藉 由^考接地的負電壓電位代表相對較"低"邏輯值時，可甚 至藉由接地電位代表"高"邏輯值。 發：摘要經提供用以遵照37 C F R §172⑻，從而需要 允許項者迅速地確定技術揭示内容之性質的摘要。應瞭解 其並非用於解釋或限制申請專利範圍之範嘴或含義。在上 述實施方式令，可以丟*夂你&仙，^ ^......

可以看出各種特徵係基於使揭示内容成流 一具體實施例中集合在一起。揭示内容之 為需要比各請求項中所明確敍述之特徵多 於比單一揭示具體實施例之 下列申請專利範圍係據此併入 成為一分離具體實施例。

一直接記憶體存取 ~•在本文中描述為用於程式化一記憶體 $料之機制。可使用耦合在一緩衝器與 之間的錯誤校正模組在内部進行程式 128581.doc -24. 1380313 化。在各種具體實施例中，該記憶體器件包含MLC反及型 器件。 【圖式簡單說明】 圖1說明依據本發明之各種具體實施例的一記憶體系統 之方塊圖。 圖2說明依據本發明之各種具體實施例顯示一記憶體系 統中的記憶體單元之陣列之組織的示意圖》 圖3說明依據本發明之各種具體實施例的一反及型快閃 記憶體陣列之示意圖。 圖4說明依據本發明之各種具體實施例顯示圖3所示的多 級單元（MLC)陣列之臨界電壓的分佈之圖式。 圖5說明依據本發明之各種具體實施例顯示一錯誤校正 裝置之一系統的方塊圖。 圖6說明顯示依據本發明之各種具體實施例程式化一反 及型快閃記憶體中的一頁面之方法的流程圖。 圖7A及7B說明顯示依據本發明之各種具體實施例與四 個區段及區塊管理資料組合的ECC之一頁面的資料結構。 圖7C說明顯示依據本發明之各種具體實施例與八個區段 及區塊管理資料組合的ECC之一頁面之一資料結構。又 圖8說明顯示依據本發明之各種具體實施例執行一反及 型快閃記憶體中的錯誤校正之方法的流程圖。 圖9說明顯不依據本發明之各種具體實施例執行—反及 型快閃記憶體中的錯誤校正之方法的流程圖。 【主要元件符號說明】 128581.doc •25· 1380313 100 記憶體糸統 110 控制器 120 積體電路記憶體 122 非揮發性浮動閘極記憶體單元陣列 124 位址電路 126 控制電路 128 輸入/輸出（I/O)電路 130 錯誤校正系統 132 I/O線 200 記憶體糸統 202 區塊 204 資料暫存器 206 快取暫存器 208 貧料區域 210 備用區域 212 I/O埠 214 平面 300 反及型快閃記憶體陣列 301 浮動閘極記憶體單元 304 系列字串 305 系列字串 306 源極線 312 汲極選擇閘極 313 汲極選擇閘極 128581.doc -26- 1380313 314 316 317 318 400 402 404 406

410 412 500 502 504 506 508 510 512 514 516 518 520 522 汲極選擇控制線SG(D) 源極選擇閘極 源極選擇閘極 源極選擇閘極控制線SG(S) 圖式 y軸 X軸 曲線 曲線 曲線 曲線 系統 主機 缓衝器 錯誤校正檢查位元產生器 區塊管理資料區塊/區塊管理模組 第一多工器 校正子產生器 錯誤校正模組 第二多工器 錯誤校正系統 直接記憶體存取控制器（DMA) 快閃記憶體 頁面 128581.doc -27- 700 1380313 702 至 710 攔 位 720 頁 面 722 至 730 攔 位 740 頁 面 741 至 759 欄 位 BL1 至 BL32 位 元線 WLO至 WL31 字線

128581.doc -28-

Claims (1)

1. 十、申請專利範圍： 第097102947號專利申請案 中文申請專利範圍替換本(101年3月 一種執行錯誤校正之方法，該方法包括： 產生用於除一頁面中的一特定區段外之該頁面之複數 個區段之每一者的錯誤校正資料； 將區塊營理資料與該特定區段組合以產生一修改區 段； 產生用於該修改區段的錯誤校正資料；以及 。組合該複數個區段、用於除該特定區段外的該複數個 區段之每一者的該錯誤校正資料、該區塊管理資料以及 用於該修改區段的該錯誤校正資料。 2. 如請求項1之方法，其包括： 根據自一記憶體控制器的一請求將該複數個區段儲存 在一緩衝器中。 3. 如請求項1之方法，其包括： 將該複數個區段以及該區塊管理資料傳輸至一錯誤校 正模組内的一暫存器中。 4. 如請求項1之方法，其包括： 將该複數個區段、用於除該特定區段外的該頁面中的 该複數個區段之每一者的該錯誤校正資料、該區塊管理 貝料以及用於該修改區段的該錯誤校正資料儲存於一多 級單元（MLC)反及型快閃記憶體上。 5 .如二求項4之方法，其包含將該複數個區段儲存在該多 級單tl (MLC)反及型快閃記憶體之一資料區域中並將該 錯誤校正資料儲存在該多級單元（MLC)反及型快閃記憶 12858M010326.doc 6. 體之一備用區域中。 理資料與該特定區 型快閃記憶體之該 如4求項5之方法，其中將該區塊管 段組合包含從該多級單元（MLC)反及 備用區域擷取該區塊管理資料。

   ^請求項1之方法’其中儲存該複數個區段包含儲存對 應於一緩衝ϋ中㈣複數㈣段之每—者的5 組之資料。 兀 8·如請求項5之方法’其中產生用於該複數個區段之每一 者的錯誤校正檢Μ元包含產生用於_頁面之㈣㈣ =段的該等錯誤檢查位元，該頁面儲存在耗合至該多級 單7G (MLC)反及型快閃記憶體之該緩衝器中。 9. ^請求項6之方法’其中將該區塊管理資料與該特定區 段組合包含將12個位元組之區塊管理資料與該特定區段 中512個位元組之資料組合。 10. 一種執行錯誤校正之方法，該方法包括： 將複數個資料區段及區塊管理資料儲存在一快閃記憶 體中； ~ 將該區塊管理資料與複數個資料區段之至少一者組合 以產生一組合式區塊管理資料區段； 產生除用以產生該組合式區塊管理資料區段的該複數 個=貝料區段之該至少一者組合外的該複數個資料區段之 每一者的錯誤校正資料； 產生用於該组合式區塊管理資料區段的組合式區塊管 理錯誤校正資料；以及 12858M0l0326.doc U80313 、用於該複 以及該組合 組合該複數個資料區段、該區塊管理資料 數個資料區段之每一者的該錯誤校正資料、 式£塊管理錯誤校正資料。 11 12 13. 14. 15. 16. 17. 18. 如請求項10之方法，其包括： 使用 錯誤校正碼（ECC) 一 δ己憶體控制器對資料執行一 操作。 .:凊求項10之方法’其中儲存該複數個資料區段以及該 :塊管理包含儲存在一多級單以MLC)反及型快間記憶 體之一資料區域中。 如請求項12之方法’其中該產生錯誤校正資料包含將該 錯誤校正資料健存在該MLC反及型快閃記憶體之一備用 區域中。 如請求項12之方法，其中組合該複數個資料區段、該區 塊管理資料1於該複數個資料區段之每—者的該錯誤 校正資料、以及該組合式^塊管理錯誤校正資料包含將 一頁面儲存在該MLC反及型快閃記憶體中。 如π求項14之方法，其中儲存該頁面包含儲存具有至少 四個資料區段的—頁面。 如响求項15之方法，其中儲存具有至少四個資料區段的 ι頁面L 3儲存具有至少512個位元組之資料的資料區 段。 如凊夂項13之方法，其中該產生錯誤校正資料包含產生 13個位元組之錯誤校正檢查位元。 如-月求項13之方法，其中該產生錯誤校正資料包含產生 128581-1010326.doc 1380313 26個位元組之錯誤校正檢查位元。 19·如請求項13之方法’纟中儲存該區塊管理資料包含將至 少1〇個位元組之區塊管理資料儲存在該MLC反及型快閃 記憶體之該備用區域中。 20. —種具有錯誤校正之裝置，該裝置包括： 第夕工器，其係耦合在一緩衝器與一直接記憶體 存取控制電路之間，其中該第—多工器將資料從該緩衝 器傳達至該直接記憶體存取控制電路； 第一多工器，其係耦合在該緩衝器與該直接記憶體 存取之間，其中s亥第二多工器係用以將資料從該直接記 憶體存取傳達至該緩衝器·， -錯誤校正檢查位元產生器，其係與該第—多工器輕 合； 合； 錯誤校正模組’其係與該第二多工器及該緩衝器耦 校正子產生器’其係耦合在該錯誤校正模組與該直 接-己隐體存取之間’其中該校正子產生器係用則貞測從 該直接記憶體存取接收之資料中的至少-個位元錯誤之 存在；以及 -區塊管理楔組’其係與該錯誤校正檢查位元產生 器、該錯誤校正模組、該第一多工器以及該直接記憶體 存取耦合，其中該區塊管理模組係用以產生—組區塊管 理資料。 21.如請求項20之裝置，其中該直接記憶體存取係與一多級 12858M010326.doc S 1380313 單元（MLC)反及型快閃記憶體耦合。 22. 如請求項21之裝置，其中該校正子產生器將所偵測錯誤 傳達至該錯誤校正模組，並且該校正子產生器係用以根 據從該直接記憶體存取傳達至該緩衝器之資料中的該等 所偵測錯誤來產生一校正子。 23. 如請求項22之裝置，其中該區塊管理模組係用以提供用 於從該緩衝器傳達至該直接記憶體存取的資料之各頁面 的區塊官理資料，而且將該區塊管理資料與從該緩衝器 傳達至該直接記憶體存取的資料之各頁面之—最後區段 組合。 24. 如請求項23之裝置，其中該錯誤校正檢查位元模組係用 以產生用於除各頁面之該最後區段外之各頁面之該等區 段之每一者的一錯誤校正碼。 25. 如請求項23之裝置，其中該錯誤校正檢查位元模組係用 以產生用於該區塊管理資料以及各頁面之該最後區段的 一錯誤校正碼。 26. 如請求項2〇之裝置，其中該第一多工器係用以接收一頁 面，該頁面包含複數個區段、用於除一特定區段外之該 複數個區段之每一者的錯誤校正資料、以及該區塊管理 資料與用於與該區塊管理資料組合的該特定區段之錯誤 校正資料。 種電腦可6賣取媒體’其具有儲存於其上的—資料結 構’該資料結構包括： 一第一欄位，其包含資料位元之—第一區段； 128581-1010326.doc 1380313 組錯誤 一第二欄位，其包含得自該第—欄位的一第 校正位元； 一第三欄位，其包含資料位元之一第二區段. 一第四欄位，其包含一組區塊管理位元；以及 -第五攔位’其包含得自該第三攔位及該第四攔位的 一第二組錯誤校正位元。 2 8 · —種具有錯誤校正之系統，該系統包含： 一處理器； 一顯示器，其與該處理器耦合； 一無線收發器’其與該處理器耦合；以及 一記憶體’其操作地與該處理器耦合； 其中該s己憶體係用以·產生用於除一頁面中的一特定 區段外之該頁面之複數個區段之每一者的錯誤校正資 料；將區塊管理資料與該特定區段組合以產生一修改區 段；產生用於該修改區段的錯誤校正資料；以及組合該 複數個區段、用於除該特定區段外的該複數個區段之每 一者的該錯誤校正資料、該區塊管理資料以及用於該修 改區段的s玄錯誤校正資料。 29.如請求項28之系統，其包括： 一透鏡；以及 一成像平面，其與該處理器耦合’該成像平面係用以 接收藉由該透鏡所捕獲的光。 30.如請求項28之系統，其包括：

   12858M0I0326.doc • 6 · 1380313 分。 31.如請求項28之系統，其包括： 一組媒體播放控制器，其與該處理器耦合。 128581-1010326.doc