CN101627371B - 用于nand存储器的编程管理数据 - Google Patents

用于nand存储器的编程管理数据 Download PDF

Info

Publication number
CN101627371B
CN101627371B CN2008800072801A CN200880007280A CN101627371B CN 101627371 B CN101627371 B CN 101627371B CN 2008800072801 A CN2008800072801 A CN 2008800072801A CN 200880007280 A CN200880007280 A CN 200880007280A CN 101627371 B CN101627371 B CN 101627371B
Authority
CN
China
Prior art keywords
data
sector
page
management data
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008800072801A
Other languages
English (en)
Other versions
CN101627371A (zh
Inventor
迈克尔·默里
威廉·亨利·拉德克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101627371A publication Critical patent/CN101627371A/zh
Application granted granted Critical
Publication of CN101627371B publication Critical patent/CN101627371B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

方法、设备、系统及数据结构可操作以产生或存储用于页(700)的多个扇区中除所述页中的特定扇区(708)之外的每一者(702、704、706)的错误校正数据(703、705、707)并将块管理数据与所述特定扇区(708)组合以产生经修改的扇区。另外，各种方法、设备、系统及数据结构可操作以产生或存储用于所述经修改的扇区的错误校正数据并组合所述多个扇区、用于所述多个扇区中除所述特定页之外的每一者的错误校正数据(709)及所述块管理数据以及用于所述经修改的扇区的所述错误校正数据。

Description

用于NAND存储器的编程管理数据
技术领域
本文中所描述的各种实施例通常涉及非易失性存储器装置，其包含结合非易失性存储器装置使用的错误校正。
本专利申请案主张2007年1月26日提出申请的美国申请案第11/698,455号的优先权权益，所述申请案以引用的方式并入本文中。
背景技术
错误校正码(ECC)引擎是一种执行检测并校正错误以确保数据传输期间数据的精确度及完整性的过程的装置。通常，在存储器系统中，存储器控制器将数据及ECC数据写入到存储器装置。所述ECC数据由所述控制器在读取操作期间使用以识别并校正从所述数据被写入到所述存储器起可能已出现的错误。
可将存储器装置分类为两个宽广领域：易失性及非易失性。易失性存储器装置需要电力来维持数据，而非易失性存储器能够在没有电源的情况下维持数据。非易失性存储器的实例是快闪存储器，其将信息存储在半导体装置中而不需要电力来维持芯片中的所述信息。
可使用NOR或NAND装置来创建快闪存储器。NAND快闪可具有单级单元(SLC)配置或多级单元(MLC)配置。与SLC NAND快闪相比，MLC NAND快闪允许更高密度的存储器装置，因为其允许每一存储器单元中存储两个或两个以上数据位。由于多个级的使用增加了存储器密度，因此在MLC NAND的编程期间可出现更多错误且需要一种有效的错误校正方案。
发明内容
在各种实施例中，方法、设备、系统及数据结构可操作以产生或存储用于存储器页的多个扇区中除所述页中的特定扇区之外的每一者的错误校正数据并将块管理数据与所述特定扇区组合以产生经修改的扇区。另外，各种方法、设备、系统及数据结构可操作以产生或存储用于所述经修改的扇区的错误校正数据并组合所述多个扇区、用于所述多个扇区中除特定页之外的每一者的错误校正数据及所述块管理数据以及用于所述经修改的扇区的所述错误校正数据。
附图说明
图1图解说明根据本发明各种实施例的存储器系统的框图。
图2图解说明显示根据本发明各种实施例的存储器系统中的存储器单元阵列的组织的示意图。
图3图解说明根据本发明各种实施例的NAND快闪存储器阵列的示意图。
图4图解说明显示根据本发明各种实施例的图3中所示的多级单元(MLC)阵列的阈值电压分布的图示。
图5图解说明显示根据本发明各种实施例的错误校正设备的系统的框图。
图6图解说明显示根据本发明各种实施例对NAND快闪存储器中的页进行编程的方法的流程图。
图7A及7B图解说明显示根据本发明各种实施例与四个扇区及块管理数据组合的ECC的页的数据结构。
图7C图解说明显示根据本发明各种实施例与八个扇区及块管理数据组合的ECC的页的数据结构。
图8图解说明显示根据本发明各种实施例在NAND快闪存储器中执行错误校正的方法的流程图。
图9图解说明显示根据本发明各种实施例在NAND快闪存储器中执行错误校正的方法的流程图。
具体实施方式
图1图解说明根据本发明各种实施例的存储器系统100的框图。在各种实施例中，系统100包含集成电路存储器120及控制器110。存储器120包含非易失性浮动栅极存储器单元阵列122、地址电路124、控制电路126、输入/输出(I/O)电路128及错误校正系统130。存储器阵列122还可称为快闪存储器单元阵列，因为存储器单元块通常是在‘快闪’操作中同时被擦除。在各种实施例中，所述存储器阵列包括NAND快闪存储器阵列。
在各种实施例中，提供控制电路126以管理存储器操作，例如读取、写入及擦除操作。如下文所解释，由存储器控制电路126执行的一个存储器操作包含内部数据移动操作。
在各种实施例中，存储器120可耦合到处理器或用于存取存储器阵列122的其它存储器控制器110。在各种实施例中，存储器120可耦合到处理器(未显示)且可形成电子系统的一部分。各种实施例的新颖设备及系统可包括及/或包含于以下各项中：用于高速计算机中的电子电路、通信及信号处理电路、单或多处理器模块、单个或多个嵌入式处理器、多核处理器、数据交换机及包含多层、多芯片模块的专用模块。此类设备及系统可进一步作为子组件而被包含在以下各种电子系统内，例如：电视机、蜂窝式电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机，等等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(运动图像专家组、音频层3)播放器)、车辆、医学装置(例如，心脏监视器、血压监视器，等等)、机顶盒及其它。一些实施例可包含若干种方法。
存储器120跨越I/O线132从控制器110中的处理器接收控制信号以经由控制电路126控制对存储器阵列122的存取。响应于跨越I/O线132接收的地址信号而将对存储器阵列122的存取引导到一个或一个以上目标存储器单元。一旦响应于所述控制信号及所述地址信号存取了阵列122，便跨越I/O线132将数据写入到所述存储器单元或从所述存储器单元读取数据。
所属领域的技术人员将了解，可提供额外电路及控制信号，且已简化图1的存储器装置以帮助聚焦于本发明的实施例。应理解，对存储器装置的以上说明打算提供对存储器的一般理解且并非是对典型存储器装置的所有元件及特征的完整描述。
在各种实施例中，系统100包含用于存储由控制器110提供的ECC信息的错误校正系统130。错误校正系统130可存储由所述控制器采用的ECC方案的指示，例如Hamming(汉明)编码、BCH编码或Reed-Solomon(里德-所罗门)编码等等。除由所述控制器使用的ECC类型之外，错误校正系统130还可存储与阵列数据相关联的ECC数据字节位置的地址或偏移。
在一些实施例中，系统100可包括耦合到显示器及/或无线收发器的处理器(未显示)。包含于存储器120中的存储器阵列122还可以操作方式耦合到所述处理器。
在一些实施例中，系统100可包括相机，包含耦合到处理器的透镜及成像平面。所述成像平面可用于接收由所述透镜捕获的光。
可能有许多变化形式。举例来说，在一些实施例中，系统100可包括形成所述无线收发器的一部分的蜂窝式电话听筒(未显示)。在一些实施例中，系统100可包括音频、视频或多媒体播放器，包含耦合到所述处理器的一组媒体回放控制件。
先前所描述组件中的任一者均可以若干方式实施，包含软件中的实施例。软件实施例可用于仿真系统中，且此系统的输出可用于操作本文中所描述的存储器129及系统100的各个部分。
ECC技术在此项技术中是众所周知的且本文中将不再详细列出或描述。应理解，可实施本发明的实施例而不受限于特定的ECC代码。如果检测到错误，那么控制器110可将数据从存储器120读取到所述控制器的缓冲器中、执行ECC操作以校正所述错误且将经校正的数据写回到存储器120中。
图2图解说明显示根据本发明各种实施例的存储器系统200中的存储器单元阵列的组织的示意图。存储器系统200包含块202、数据寄存器204、高速缓冲寄存器206、数据区208、备用区210、I/O端口212及平面214。存储器系统200可包括SLC或MLC存储器，包含NAND快闪存储器。通过数据寄存器204及高速缓冲寄存器206将数据逐字节地传送到NAND快闪存储器200及从所述NAND快闪存储器传送。高速缓冲寄存器206可位于最靠近I/O控制电路处且充当用于I/O数据的数据缓冲器，而数据寄存器204可最靠近所述存储器阵列且在所述NAND快闪存储器的操作期间充当数据缓冲器。在各种实施例中，数据区208的长度被定义为“页”。
所述存储器在基于页的操作中被编程及读取，且在基于块的操作中被擦除。在页操作期间，数据及高速缓冲寄存器可联系在一起并充当单个寄存器。在高速缓冲操作期间，所述数据及高速缓冲寄存器可独立地操作以增加数据吞吐量。
如图2中所示构造的NAND快闪存储器可由具有若干页的块组成。每一块可由16、32或64个页组成。在各种实施例中，每一页可具有在数据区208中的512个字节(216个字)及在备用区210中的额外16个字节(8个字)。在各种实施例中，每一页可具有在数据区208中的2048个字节(1024个字)及在备用区210中的64个字节(32个字)。备用区210可用于存储用于在生产过程期间标记无效块的位。另外，备用区210可用于存储ECC校验位。可通过软件对块管理数据内所含有的一组位进行操作来执行标记无效块。在各种实施例中，如果处理器不包含ECC硬件，那么此软件也可提供ECC代码。
在SLC NAND存储器的各种实施例中，备用区中的数据可与主机扇区一起或单独地被编程。举例来说，可在数据从所述主机到达之前首先对分配管理信息或块管理信息及ECC校验位进行编程。另外，用于主机数据的ECC校验位可与所述主机数据同时被编程。
在MLC NAND存储器的各种实施例中，备用区数据必须与主机数据同时被编程。另外，可同时对整页进行编程。可在于缓冲器处接收所述主机扇区之前确定块管理数据，但可在对所述主机数据进行编程之后才对所述块管理数据进行编程。在数个实施例中，在所述主机数据被编程到存储器中之前，在主机扇区流经ECC电路时将所述块管理添加到所述扇区中的一者。因此，与单独对块管理数据执行错误校正相比，不需要额外时间。
在图2中所示的存储器系统200的各种实施例中，读取及编程操作程序在页基础上发生(例如，每次528个字节，与在NOR快闪存储器中执行的字节或字基础相反)。另外，擦除操作在块基础上发生。在操作中，在各种实施例中的页读取操作期间，将528个字节的页从存储器传送到数据寄存器中以供输出。在页编程操作中，将528个字节的页写入到数据寄存器中且接着将其编程到存储器阵列中。此外，在块擦除操作中，可在单个操作中擦除连续页群组。
图3图解说明根据本发明各种实施例的NAND快闪存储器阵列300的示意图。存储器阵列300未显示存储器阵列中通常使用的所有元件。举例来说，仅显示三个位线(BL1、BL2及BL32)，而实际采用的位线的数量取决于存储器密度。随后将所述位线称为(BL1-BL32)。
NAND存储器包含布置成串联串304、305的浮动栅极存储器单元301阵列300。浮动栅极存储器单元301中的每一者可在每一串联串304、305中从漏极到源极地耦合。跨越多个串联串304、305的字线(WL0-WL31)耦合到一行中的每一浮动栅极单元的控制栅极以控制其操作。位线(BL1-BL32)最终耦合到检测每一单元301的状态的感测放大器(未显示)。
在操作中，字线(WL0-WL31)在串联串304、305中选择将要写入到其或从其读取的个别浮动栅极存储器单元，并以通过模式操作每一串联串304、305中的剩余浮动栅极存储器单元。浮动栅极存储器单元的每一串联串304、305通过源极选择栅极316、317耦合到源极线306且通过漏极选择栅极312、313耦合到个别位线(BL1-BL32)。源极选择栅极316、317由耦合到其控制栅极的源极选择栅极控制线SG(S)318控制。漏极选择栅极312、313由漏极选择控制线SG(D)314控制。
可按照每单元单个位或每单元多个位来编程每一单元。SLC允许每单元编程单个位，且MLC允许每单元编程多个位。每一单元的阈值电压(Vt)确定存储在所述单元中的数据。举例来说，在每单元单个位的架构中，1V的Vt可指示已编程的单元，而-1V的Vt可指示已擦除的单元。多级单元具有多于两个的Vt窗，每一窗均指示不同状态。MLC通过将位模式指派给存储在传统快闪单元上的特定电压范围来利用所述单元的模拟性质。取决于指派给所述单元的电压范围的量，此技术准许每单元存储两个或两个以上位。
举例来说，一单元可被指派四个不同的电压Vt分布，每一分布具有大约200mV的宽度。在各种实施例中，还在每一Vt分布范围之间指派0.3V到0.5V的间隔。所述Vt分布之间的此间隔带经建立以使多个Vt分布不重叠以免导致逻辑错误。在检验期间，如果感测到存储在所述单元上的电压是在01高Vt分布内，那么所述单元正在存储01。如果所述电压是在00第二高分布内，那么所述单元正在存储00。此针对同用于所述单元的一样多的范围(电平)继续。
在编程操作期间，向用于将被编程的快闪存储器单元的选定字线(WL)供应高电压编程脉冲串。所述高电压编程脉冲通常以16V开始且以0.5V的增量递增。将10V的非递增、高电压脉冲施加在未选WL上。
在一个实施例中，为抑制选定单元在选定WL上编程，通过在位线(BL)上施加～1.3V使受抑制的单元的通道脱离所述BL。为在选定WL上对选定单元进行编程，通过所述BL将所述通道接地到0V。形成于所述通道与所述WL之间的大电位经设计以致使所述单元编程，且装置的Vt将随施加更高的编程脉冲而增大。
在各种实施例中，在每一编程脉冲之间执行检验阶段。在检验期间，将选定WL降低到0V，将未选WL降低到5V，且感测选定单元的状态。如果所述单元经编程而具有Vt电平使得所述WL上的0V不促使装置导电，那么认为所述装置已被编程。否则，认为所述单元已被擦除且将所述编程脉冲高度增加0.5V且再次将其施加到选定WL。重复此过程直到所有将被编程的选定单元确实已被编程。
典型的存储器块可包括64个逻辑页。所述64个逻辑页可形成有32个物理WL。每一WL可含有2个逻辑页。举例来说，WL上可存在4K位单元。在这些单元中，2K个位可专用于一个页，所述页与另一2K位页共享相同的WL。如果每一单元均以多Vt分布电平模式使用，那么具有所描述的配置的WL将保持每页具有2K个位的4个页。当这些页中的一者正在被编程时，相同WL上的第二页将经历干扰情况，尽管此受到抑制。因此，具有所共享的WL的页可经历编程干扰。所述共享的WL上所导致的编程干扰将把先前被编程的单元的Vt分布移位于在所述相同WL上的第二页中且使其分布更宽。对于每单元使用两个级的非易失性存储器装置，这可能不是主要问题，因为两个分布之间的间隔带可以是足够大以防止所述分布由于干扰情况而重叠。然而，对于其中使用单个单元来表示每物理单个单元2个位或4个级的MLC操作，所述间隔带减小且减少干扰情况变为所需以防止Vt分布重叠或移位。
图4图解说明显示根据本发明各种实施例的图3的NAND快闪存储器阵列的阈值电压分布的图示400。图示400中的阈值电压分布显示每一存储器单元存储两个数据位，即四个数据状态。图示400包含表示阈值电压的y轴402及具有表示存储器单元中的逻辑电平的曲线406、408、410及412的x轴404。曲线406表示阵列122(见图1)内在已擦除状态中处于负阈值电压下的单元的阈值电平Vt的分布。显示曲线408及410以分别表示用于存储“10”及“00”的阈值电压分布。另外，曲线408介于0V与1V之间且曲线410介于1V与2V之间。曲线412显示已被编程为“01”状态的单元在处于设定为大于2V且小于4.5V的最高阈值电压电平中时的分布。
如上述实例中所描述，存储在单个存储器单元中的两个位中的每一者来自不同的逻辑页。即，存储在每一存储器单元中的两个位中的每一位携载不同于另一位的逻辑页地址。当请求偶数页地址(0、2、4…N/2)时，存取图4中所示的下部页位。当请求奇数页地址(1、3、5…[N/2+1])时，存取上部页位。为提供改进的可靠性，可减少个别分布，由此提供较大的读取容限。
在读取操作中，可将目标(选定的)存储器单元的字线维持在低电压电平下。可将所有未选单元字线耦合到高到足以启动所述未选单元而不论其浮动栅极电荷如何的电压。如果所述选定的单元具有未充电的浮动栅极，那么其被启动。接着，通过阵列中的所述系列存储器单元将位线与源极线耦合。如果所述选定的单元具有经充电的浮动栅极，那么其将不被启动。在所述情形中，不通过所述系列存储器单元将所述位线与源极线耦合。
一些NAND快闪存储器装置在存储器阵列(块)内含有初始坏块。这些坏块可由制造商标记为坏，从而指示其不应在任一系统中使用。另外，NAND装置可能发生降级且耗尽，由此导致在正常的装置操作期间产生较多的坏块。此外，可在NAND快闪装置操作期间或在长不活动周期期间出现位错误。因此，NAND快闪存储器可具有确保数据完整性的ECC特征。
NAND快闪存储器可在每一页上包含叫作“备用区”的额外存储。在各种实施例中，所述备用区包含64个字节(每512个字节扇区16个字节)。在各种实施例中，备用区用于存储信息，例如ECC及用于存储坏块信息及耗损均衡或逻辑-到-物理块映像的块管理数据。耗损均衡包含在每次对文档进行编程时将逻辑存储器地址转换为不同的物理存储器地址。耗损均衡将NAND快闪存储器单元的使用扩展到存储器阵列的整个范围上，由此均衡所有存储器单元的使用，且有助于延长装置的寿命。此操作可由连接到所述NAND快闪存储器装置的控制器监视并实施。
图5图解说明显示根据本发明各种实施例的用于错误校正的设备的系统500的框图。系统500包含主机502、缓冲器504、错误校正系统518、直接存储器存取控制器(DMA)520及快闪存储器522。错误校正系统518包含错误校正校验位产生器506、块管理数据块508、第一多路复用器510、校正子产生器512、错误校正模块514及第二多路复用器516。在各种实施例中，系统500包括在软件、硬件或其两者的组合中实施的NAND快闪存储器控制器。系统500的所述控制器可与图1的控制电路126类似或相同。在各种实施例中，缓冲器504通过多媒体卡接口(未显示)耦合到主机502。在各种实施例中，错误校正系统518在NAND快闪控制器硬件(未显示)中实施。错误校正可在硬件或软件中执行。错误校正系统518可与图1的错误校正系统130类似或相同。
如图5中所示，主机502耦合到缓冲器504且DMA 520耦合到快闪存储器522。缓冲器504及DMA 520两者经配置以分别从主机502及快闪存储器522发送并接收数据。在各种实施例中，通过8位或16位宽的双向数据总线执行数据到及从主机502及快闪存储器522的传送。缓冲器504的输出耦合到错误校正模块514的输入、错误校正校验位产生器506的输入及第一多路复用器510的输入。第一多路复用器510的输出耦合到DMA 520的输入。DMA 520的输出耦合到校正子产生器512的输入、块管理模块508的输入及第二多路复用器516的输入。
在数个实施例中，块管理模块508存储关于坏块(无效块)及其在存储器块内的位置的信息。无效块可分为两个群组，即，固有的无效块及后天的无效块。固有的无效块在NAND装置的制造过程期间生成。另一方面，后天的无效块未被工厂识别-这些块由于耗损而在客户地点处形成。如果存在块擦除或页编程失败，那么耗尽的块被标记为无效且不再被存取。通常以与所述固有的无效块相同的方式标记后天的无效块。块管理数据块508耦合到错误校正模块514及错误校正校验位产生器506以从错误校正模块514及错误校正校验位产生器506发送并接收数据。第二多路复用器516的输出耦合到缓冲器504的输入。
在各种实施例中，当来自主机502的数据字将被写入到快闪存储器522中时，所述字首先被存储在缓冲器504中作为页的一部分。在各种实施例中，页含有一系列扇区，所述扇区具有来自主机502的作为信息位存储的信息。在各种实施例中，当从控制器(未显示)接收到将所述页编程到快闪存储器522中的指令时，在错误校正校验位产生器506处产生用于所述页内所含有的所述扇区中的每一者(可能除所述页的最后一个扇区之外)的错误校正校验位。所述页的最后一个扇区可与由块管理模块508提供的块管理数据组合以形成经修改的扇区。针对所述经修改的扇区产生错误校正校验位。将除所述最后一个扇区之外的所述系列的扇区、所述经修改的扇区及其对应的错误校正位作为一页存储在快闪存储器522中，如图7A-C中所示。
在各种实施例中，当从快闪存储器522读回数据字时，重新计算所述页中所存储的错误校正校验位且将其与从快闪存储器522读取的所存储的错误校正校验位进行比较。如果由于所述比较而发现差异，那么这指示已出现错误。此比较的结果称为校正子且在校正子产生器512处产生。如果发现所述校正子为0，那么可确定不存在错误。如果所述校正子不是0，那么其可用于识别哪些数据位或ECC位是错误的或用于确定所述错误是不可校正的。在各种实施例中，如果所述校正子不是0，那么其可用于给确定哪些位是错误的表加索引。在各种实施例中，此表查找阶段在硬件中实施，且在其它实施例中，其在软件中实施。
在数个实施例中，给定系统中所实施的错误校正码的类型及所需要的错误保护的范围取决于将要存储的数据类型及所使用的NAND快闪技术的类型(SLC或MLC)。在各种实施例中，所使用的错误校正码可包含Bose-Chaudhuri-Hocquenghem(博斯-查德胡里-霍昆格姆)(BCH)码、Reed-Solomon(里德-所罗门)(RS)码、Hamming(汉明)码、Golay(戈雷)码、Reed-Muller(里德-穆勒)码、Goppa(戈帕)码及Denniston(丹尼斯顿)码中的任一者或一者以上。在数个实施例中，可使用错误校正码在任一给定扇区中校正八个单位错误。在各种实施例中，可使用错误校正码在任一给定扇区中校正十六个单位错误。
图6显示根据各种实施例对NAND快闪存储器中的页进行编程的方法的流程图。方法600在块602处开始对页进行编程。现在参照图5及6，可看到方法600可在块604处包含将编程命令连同页地址一起发送到快闪存储器522。方法600可在块606处包含将一个扇区从主机502传送到缓冲器504。方法600可在块608处包含通过错误校正系统518中的ECC逻辑将存储在缓冲器504中的所述扇区一次一个地传送到快闪存储器522。
方法600可在块610处包含确定所述扇区是否为所述页的最后一个扇区。如果确定所述扇区为最后一个扇区，那么所述方法继续进行到块614。如果确定所述扇区不是最后一个扇区，那么所述方法继续返回到块612，在此处将用于对应扇区的ECC字节传送到快闪存储器522。
方法600可在块614处包含通过ECC逻辑对块管理数据时钟计时且接着对快闪存储器522时钟计时。方法600可在块616处包含将对应于所述最后一个扇区及块管理数据的ECC冗余字节传送到快闪存储器522。方法600可在块618处包含将编程确认命令发送到快闪存储器522以对所述页进行编程。方法600可在块620处包含从快闪存储器522接收编程确认状态。
图7A及7B图解说明分别显示根据各种实施例与四个扇区及块管理数据组合的ECC校验位的页700及720的数据结构。如图7A中所示，页700包含字段702-710。字段702、704、706及708表示含有数据位的扇区。字段703、705、707及709分别对应于针对扇区702、704、706及708产生的ECC校验位。字段710包含块管理数据。在各种实施例中，字段702、704、706及708共同含有将要从主机502传送到快闪存储器522的数据。在各种实施例中，字段702、704、706及708包含512个字节的信息。在数个实施例中，字段703、705、707及709包含13个字节的ECC校验码。在各种实施例中，块管理数据710包含12个字节的块管理信息。
如图7B中所示，页720包含字段722-730。字段722、724、726及728表示含有数据位的扇区。字段723、725、727及729分别对应于针对扇区722、724、726及728产生的ECC校验位。字段730包含块管理数据。在各种实施例中，字段722、724、726及728共同含有从主机装置502传送到快闪存储器522中的数据。在各种实施例中，字段722、724、726及728包含512个字节的信息。在数个实施例中，字段723、725、727及729包含13个字节的ECC校验码。在各种实施例中，块管理数据730包含10个字节的块管理信息。
图7C图解说明显示根据本发明各种实施例与八个扇区及块管理数据组合的ECC的页740的数据结构。如图7C中所示，页740包含字段741、742…759。字段741、742…748表示含有数据位的扇区。字段751、752…758分别对应于针对扇区741、742…748产生的ECC校验位。字段759包含块管理数据。在各种实施例中，扇区字段741、742…748共同含有从主机装置502传送到快闪存储器522中的数据。在各种实施例中，扇区741、742…748包含512个字节的信息。在数个实施例中，字段751、752…758包含26个字节的ECC校验位。在各种实施例中，字段730包含10个字节的块管理信息。
图8图解说明显示根据各种实施例在NAND快闪存储器中执行错误校正的方法800的流程图。方法800可在块802处包含产生用于页的多个扇区中除所述页中的一个或一个以上选定扇区之外的每一者的错误校正数据。方法800可在块804处包含将块管理数据与所述选定扇区组合以产生经修改的扇区。方法800可在块806处包含产生用于所述经修改的扇区的错误校正数据。
方法800可在块808处包含组合所述多个扇区、用于所述多个扇区中除所述选定扇区之外的每一者的错误校正数据、所述块管理数据及用于所述经修改的扇区的所述错误校正数据。
图9图解说明显示根据各种实施例在NAND快闪存储器中执行错误校正的方法900的流程图。方法900可在块902处包含将多个数据扇区及块管理数据存储在多级单元快闪存储器中。
方法900可在块904处包含将所述块管理数据与多个数据扇区中的至少一者组合以产生组合的块管理数据扇区。
方法900可在块906处包含产生用于所述多个数据扇区中除所述多个数据扇区中用于产生所述组合的块管理数据扇区的所述至少一者之外的每一者的错误校正数据。
方法900可在块908处包含产生用于所述组合的块管理数据扇区的组合的块管理错误校正数据。
方法900可在块910处包含组合所述多个数据扇区、所述块管理数据、用于所述多个数据扇区中的每一者的所述错误校正数据及所述组合的块管理错误校正数据。
实施本文中所描述的设备、系统及方法可产生可用于NAND快闪存储器的更好的错误校正功能。另外，在用于错误校正操作的时间及用于错误校正的存储器上可存在可观的节省。
形成本文一部分的附图以图解说明而非限制的方式显示其中可实践标的物的具体实施例。所述实施例经足够详细地描述以使所属领域的技术人员能够实践本文中所揭示的教示内容。可使用其它实施例且从本发明导出其它实施例，使得可在不背离本发明的范围的情形下做出结构及逻辑替代及改变。因此，不应将具体实施方式视为具有限制性意义，且各种实施例的范围仅由所附权利要求书及归属于所述权利要求书的等效内容的完全范围界定。
发明性标的物的此类实施例可在本文中个别地或共同地由术语“发明”指代，此只是出于便利性且并不打算在事实上已揭示多于一个发明或发明性概念的情形下将本申请案的范围自发地限制于任一单个发明或发明性概念。因此，尽管本文中已图解说明并描述了具体实施例，但旨在达成相同目标的任一布置均可替代所显示的所述具体实施例。本发明打算涵盖各种实施例的任一及所有改动或变化形式。在审阅以上描述之后，所属领域的技术人员将明了上述实施例的组合及本文中未具体描述的其它实施例。
通常不界定“低”逻辑信号及“高”逻辑信号的电压量值，因为其可具有各种相对值，包含负电压及正电压。“高”及“低”逻辑信号仅由其在表示二进制值时相对于彼此的关系界定。通常，“高”逻辑信号具有比“低”逻辑信号高的电压电平或电位，或者所述“低”信号可具有不同于所述“高”信号的极性或负极性。如所属领域的技术人员所共知，在一些逻辑系统中，当相对“低”逻辑值由参照接地的负电压电位表示时，“高”逻辑值甚至可由接地电位表示。
提供说明书摘要以符合37C.F.R.§1.72(b)，其需要将允许读者快速获取所述技术性发明的性质的摘要。提交本摘要是基于以下理解：其将不用于解释或限制本权利要求书的范围或意义。在前述具体实施方式中，出于简化本发明的目的，将各种特征一起集合在单个实施例中。本发明的此方法不应理解为需要比每一技术方案中所明确陈述的更多的特征。而是，发明性标的物可处于少于单个所揭示实施例的所有特征的状态中。因此，以上权利要求书据此被并入到具体实施方式中，其中每一技术方案本身作为单独实施例。
本文已将各种实施例描述为一种用于在存储器装置中对系统管理数据进行编程的机制。可使用耦合在缓冲器与直接存储器存取之间的错误校正模块来在内部实施所述编程。在各种实施例中，所述存储器装置包含MLC NAND装置。

Claims (13)

1.一种在NAND快闪存储器中执行错误校正的方法，其包括：
产生用于页的多个扇区中除所述页中的特定扇区之外的每一者的错误校正数据；
将块管理数据与所述特定扇区组合以产生经修改的扇区；
产生用于所述经修改的扇区的错误校正数据；及
组合所述多个扇区、用于所述多个扇区中除所述特定扇区之外的每一者的所述错误校正数据、所述块管理数据及用于所述经修改的扇区的所述错误校正数据。
2.如权利要求1所述的方法，其包括以下步骤中的一者或一者以上：
基于来自存储器控制器的请求将所述多个扇区存储在缓冲器中；
将所述多个扇区及所述块管理数据传送到错误校正模块内的寄存器中；
将所述多个扇区、用于所述页中的所述多个扇区中除所述特定扇区之外的每一者的所述错误校正数据、所述块管理数据及用于所述经修改的扇区的所述错误校正数据存储到多级单元(MLC)NAND快闪存储器上；
将所述多个扇区存储在多级单元(MLC)NAND快闪存储器的数据区中且将所述页中的所述多个扇区中除所述特定扇区之外的每一者的所述错误校正数据和用于所述经修改的扇区的所述错误校正数据存储在所述多级单元(MLC)NAND快闪存储器的备用区中。
3.如权利要求1所述的方法，其中：
将所述块管理数据与所述特定扇区组合包含从多级单元(MLC)NAND快闪存储器的备用区检索所述块管理数据；及/或
存储所述多个扇区包含将对应于所述多个扇区中的每一者的512个字节的数据存储在缓冲器中；及/或
产生用于所述多个扇区中的每一者的所述错误校正校验位包含产生用于耦合到多级单元(MLC)NAND快闪存储器的缓冲器中所存储的页的所述多个扇区的所述错误校验位；及/或
将所述块管理数据与所述特定扇区组合包含将12个字节的块管理数据与所述特定扇区中的512个字节的数据组合。
4.一种在NAND快闪存储器中进行错误校正的方法，其包括：
将多个数据扇区及块管理数据存储在快闪存储器中；
将所述块管理数据与多个数据扇区中的至少一者组合以产生组合的块管理数据扇区；
产生用于所述多个数据扇区中除所述多个数据扇区中用于产生所述组合的块管理数据扇区的所述至少一者之外的每一者的错误校正数据；
产生用于所述组合的块管理数据扇区的组合的块管理错误校正数据；及
组合所述多个数据扇区、所述块管理数据、用于所述多个数据扇区中的每一者的所述错误校正数据及所述组合的块管理错误校正数据。
5.如权利要求4所述的方法，其包括使用存储器控制器对数据执行错误校正码(ECC)操作及/或其中存储所述多个数据扇区及所述块管理数据包含在多级单元(MLC)NAND快闪存储器的数据区中进行存储及/或产生错误校正数据包含将所述错误校正数据存储在所述多级单元(MLC)NAND快闪存储器的备用区中。
6.如权利要求4所述的方法，其中组合所述多个数据扇区、所述块管理数据、用于所述多个数据扇区中的每一者的所述错误校正数据及所述组合的块管理错误校正数据包含将页存储在多级单元(MLC)NAND快闪存储器中，其中：
存储所述页包含存储具有至少四个数据扇区的页及/或存储具有至少四个数据扇区的页包含存储具有至少512个字节的数据的数据扇区；及/或
产生错误校正数据包含产生13个字节的错误校正校验位或产生26个字节的错误校正校验位；及/或
存储所述块管理数据包含将至少10个字节的块管理数据存储在所述多级单元(MLC)NAND快闪存储器的备用区中。
7.一种在NAND快闪存储器中执行错误校正的设备，其包括：
第一多路复用器，其耦合在缓冲器与直接存储器存取之间，其中所述第一多路复用器将数据从缓冲器传递到所述直接存储器存取；
第二多路复用器，其耦合在所述缓冲器与所述直接存储器存取之间，其中所述第二多路复用器经配置以将数据从所述直接存储器存取传递到所述缓冲器；
错误校正校验位产生器，其耦合到所述第一多路复用器，所述错误校正校验位产生器经配置以产生用于页的多个扇区中除所述页中的特定扇区之外的每一者的错误校正数据以及用于经修改的扇区的错误校正数据，其中，所述经修改的扇区是将块管理数据与所述特定扇区组合而形成的；
错误校正模块，其耦合到所述第二多路复用器及所述缓冲器，所述错误校正模块经配置以组合用于所述多个扇区中除所述特定扇区之外的每一者的错误校正数据及用于所述经修改的扇区的错误校正数据；
校正子产生器，其耦合在所述错误校正模块与所述直接存储器存取之间，其中所述校正子产生器经配置以检测从所述直接存储器存取接收的数据中的至少一个位错误的存在；及
块管理模块，其耦合到所述错误校正校验位产生器、所述错误校正模块、所述第一多路复用器及所述直接存储器存取，其中所述块管理模块经配置以产生一组块管理数据。
8.如权利要求7所述的设备，其中所述直接存储器存取耦合到多级单元(MLC)NAND快闪存储器。
9.如权利要求7或8所述的设备，其中所述校正子产生器将所述检测到的错误传递到所述错误校正模块且所述校正子产生器经配置以基于从所述直接存储器存取传递到所述缓冲器的数据中的所述检测到的错误产生校正子。
10.如权利要求9所述的设备，其中所述块管理模块经配置以为从所述缓冲器传递到所述直接存储器存取的数据的每一页提供块管理数据，且所述块管理数据与从所述缓冲器传递到所述直接存储器存取的数据的每一页的最后一个扇区组合。
11.如权利要求10所述的设备，其中所述错误校正校验位产生器经配置以产生用于每一页的所述扇区中除每一页的所述最后一个扇区之外的每一者的错误校正码或其中所述错误校正校验位产生器经配置以产生用于所述块管理数据及每一页的所述最后一个扇区的错误校正码。
12.如权利要求7或8所述的设备，其中所述第一多路复用器经配置以接收包含多个扇区的页、用于所述多个扇区中除所述特定扇区之外的每一者的错误校正数据及所述块管理数据以及用于所述经修改扇区的错误校正数据。
13.一种在NAND快闪存储器中执行错误校正的系统，其包含：
用于产生用于页的多个扇区中除所述页中的特定扇区之外的每一者的错误校正数据的装置；
用于将块管理数据与所述特定扇区组合以产生经修改的扇区的装置；
用于产生用于所述经修改的扇区的错误校正数据的装置；及
用于组合所述多个扇区、用于所述多个扇区中除所述特定扇区之外的每一者的所述错误校正数据、所述块管理数据及用于所述经修改的扇区的所述错误校正数据的装置。
CN2008800072801A 2007-01-26 2008-01-22 用于nand存储器的编程管理数据 Active CN101627371B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/698,455 2007-01-26
US11/698,455 US7861139B2 (en) 2007-01-26 2007-01-26 Programming management data for NAND memories
PCT/US2008/000804 WO2008091590A1 (en) 2007-01-26 2008-01-22 Programming management data for nand memories

Publications (2)

Publication Number Publication Date
CN101627371A CN101627371A (zh) 2010-01-13
CN101627371B true CN101627371B (zh) 2012-09-05

Family

ID=39367515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800072801A Active CN101627371B (zh) 2007-01-26 2008-01-22 用于nand存储器的编程管理数据

Country Status (8)

Country Link
US (3) US7861139B2 (zh)
EP (1) EP2106587B1 (zh)
JP (1) JP5686516B2 (zh)
KR (1) KR101312146B1 (zh)
CN (1) CN101627371B (zh)
AT (1) ATE552552T1 (zh)
TW (1) TWI380313B (zh)
WO (1) WO2008091590A1 (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8291295B2 (en) * 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US7861139B2 (en) * 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories
JP5064820B2 (ja) * 2007-02-01 2012-10-31 マーベル ワールド トレード リミテッド 磁気ディスクコントローラおよび方法
TWI362668B (en) * 2008-03-28 2012-04-21 Phison Electronics Corp Method for promoting management efficiency of an non-volatile memory storage device, non-volatile memory storage device therewith, and controller therewith
JP2010061242A (ja) * 2008-09-01 2010-03-18 Toshiba Storage Device Corp 記憶装置、制御装置および制御プログラム
TWI393146B (zh) * 2008-10-15 2013-04-11 Genesys Logic Inc 具有錯誤修正碼容量設定單元之快閃記憶體控制器及其方法
US8161354B2 (en) * 2008-10-16 2012-04-17 Genesys Logic, Inc. Flash memory controller having configuring unit for error correction code (ECC) capability and method thereof
KR20100089288A (ko) * 2009-02-03 2010-08-12 삼성전자주식회사 휴대용 단말기에서 보안 정보를 관리하기 위한 장치 및 방법
US8555141B2 (en) * 2009-06-04 2013-10-08 Lsi Corporation Flash memory organization
US8149622B2 (en) * 2009-06-30 2012-04-03 Aplus Flash Technology, Inc. Memory system having NAND-based NOR and NAND flashes and SRAM integrated in one chip for hybrid data, code and cache storage
US8140712B2 (en) * 2009-07-17 2012-03-20 Sandforce, Inc. System, method, and computer program product for inserting a gap in information sent from a drive to a host device
US20110041039A1 (en) * 2009-08-11 2011-02-17 Eliyahou Harari Controller and Method for Interfacing Between a Host Controller in a Host and a Flash Memory Device
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
CN101996685B (zh) * 2009-08-11 2013-12-04 中颖电子股份有限公司 存储器管理数据的差错控制方法及差错控制器
US20110040924A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Detecting a Transmission Error Over a NAND Interface Using Error Detection Code
EP2299362A3 (en) * 2009-08-18 2011-05-04 ViaSat, Inc. Forward error correction for memories
US8077515B2 (en) 2009-08-25 2011-12-13 Micron Technology, Inc. Methods, devices, and systems for dealing with threshold voltage change in memory devices
US8271697B2 (en) 2009-09-29 2012-09-18 Micron Technology, Inc. State change in systems having devices coupled in a chained configuration
US8589766B2 (en) * 2010-02-24 2013-11-19 Apple Inc. Codeword remapping schemes for non-volatile memories
US8429391B2 (en) 2010-04-16 2013-04-23 Micron Technology, Inc. Boot partitions in memory devices and systems
US8451664B2 (en) 2010-05-12 2013-05-28 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US8892981B2 (en) * 2010-09-30 2014-11-18 Apple Inc. Data recovery using outer codewords stored in volatile memory
TWI473105B (zh) * 2011-01-18 2015-02-11 Macronix Int Co Ltd 具有錯誤自動檢查與更正位元之三維記憶體結構
US9086983B2 (en) 2011-05-31 2015-07-21 Micron Technology, Inc. Apparatus and methods for providing data integrity
US8732557B2 (en) * 2011-05-31 2014-05-20 Micron Technology, Inc. Data protection across multiple memory blocks
KR101417827B1 (ko) * 2011-10-24 2014-07-11 한양대학교 산학협력단 에러 정정 코드의 저장을 위한 플래시 메모리 제어장치 및 방법
KR20130049332A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8788915B2 (en) 2012-03-05 2014-07-22 Micron Technology, Inc. Apparatuses and methods for encoding using error protection codes
US8954825B2 (en) * 2012-03-06 2015-02-10 Micron Technology, Inc. Apparatuses and methods including error correction code organization
KR102072449B1 (ko) 2012-06-01 2020-02-04 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 리페어 방법
US8984369B2 (en) * 2012-11-21 2015-03-17 Micron Technology, Inc. Shaping codes for memory
US9535777B2 (en) * 2013-11-22 2017-01-03 Intel Corporation Defect management policies for NAND flash memory
US9417945B2 (en) 2014-03-05 2016-08-16 International Business Machines Corporation Error checking and correction for NAND flash devices
JP6131207B2 (ja) * 2014-03-14 2017-05-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102308777B1 (ko) 2014-06-02 2021-10-05 삼성전자주식회사 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템의 동작방법
US10395753B2 (en) * 2014-08-28 2019-08-27 Winbond Electronics Corp. Semiconductor memory device and programming method thereof
US9400713B2 (en) * 2014-10-02 2016-07-26 Sandisk Technologies Llc System and method for pre-encoding of data for direct write to multi-level cell memory
JP6411282B2 (ja) * 2015-05-15 2018-10-24 ラピスセミコンダクタ株式会社 半導体メモリ及びデータ書込方法
JP2017045405A (ja) * 2015-08-28 2017-03-02 株式会社東芝 メモリシステム
JP6115740B1 (ja) * 2015-12-17 2017-04-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US10303543B1 (en) * 2017-02-09 2019-05-28 Cadence Design Systems, Inc. System and method for memory control having address integrity protection for error-protected data words of memory transactions
US10275306B1 (en) * 2017-02-09 2019-04-30 Cadence Design Systems, Inc. System and method for memory control having adaptively split addressing of error-protected data words in memory transactions for inline storage configurations
TWI671637B (zh) * 2018-04-25 2019-09-11 點序科技股份有限公司 記憶體管理裝置及其操作方法
US11334492B2 (en) 2019-10-24 2022-05-17 International Business Machines Corporation Calibrating pages of memory using partial page read operations
CN113010112B (zh) * 2021-03-09 2022-11-11 重庆邮电大学 一种基于可变电阻式存储器的数据分配优化方法
US12001336B2 (en) * 2021-07-21 2024-06-04 Micron Technology, Inc. Hybrid parallel programming of single-level cell memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499531A (zh) * 2002-10-28 2004-05-26 管理非易失存储器系统中的数据完整性的方法和装置
CN1831780A (zh) * 2005-03-10 2006-09-13 松下电器产业株式会社 非易失性存储系统、非易失性存储装置、数据读出方法及读出程序

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3272903B2 (ja) * 1995-03-16 2002-04-08 株式会社東芝 誤り訂正検出回路と半導体記憶装置
KR100214309B1 (ko) * 1997-05-09 1999-08-02 윤종용 디지털비디오디스크 재생장치에 있어서 디스크램블링 신뢰도를 향상시키는 방법 및 장치
JP3233079B2 (ja) * 1997-09-30 2001-11-26 ソニー株式会社 データ処理システム及びデータ処理方法
JPH11212873A (ja) * 1998-01-27 1999-08-06 Seiko Epson Corp コンピューターシステムの操作方法
KR100354744B1 (ko) * 1998-08-04 2002-12-11 삼성전자 주식회사 고밀도기록매체를위한인터리브방법및그회로
JP4105819B2 (ja) * 1999-04-26 2008-06-25 株式会社ルネサステクノロジ 記憶装置およびメモリカード
JP2002074862A (ja) * 2000-08-25 2002-03-15 Toshiba Corp データ処理方法及び装置及び記録媒体及び再生方法及び装置
US6751766B2 (en) * 2002-05-20 2004-06-15 Sandisk Corporation Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
JP4550439B2 (ja) * 2003-02-28 2010-09-22 東芝メモリシステムズ株式会社 Ｅｃｃ制御装置
KR100562906B1 (ko) * 2003-10-08 2006-03-21 삼성전자주식회사 시리얼 플래시 메모리에서의 ｘｉｐ를 위한 우선순위기반의 플래시 메모리 제어 장치 및 이를 이용한 메모리관리 방법, 이에 따른 플래시 메모리 칩
JP2005267676A (ja) * 2004-03-16 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性記憶装置
US7212440B2 (en) * 2004-12-30 2007-05-01 Sandisk Corporation On-chip data grouping and alignment
US7246195B2 (en) * 2004-12-30 2007-07-17 Intel Corporation Data storage management for flash memory devices
JP2007011872A (ja) 2005-07-01 2007-01-18 Toshiba Corp メモリカードとその制御方法
US7861139B2 (en) 2007-01-26 2010-12-28 Micron Technology, Inc. Programming management data for NAND memories

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499531A (zh) * 2002-10-28 2004-05-26 管理非易失存储器系统中的数据完整性的方法和装置
CN1831780A (zh) * 2005-03-10 2006-09-13 松下电器产业株式会社 非易失性存储系统、非易失性存储装置、数据读出方法及读出程序

Also Published As

Publication number Publication date
US20130254630A1 (en) 2013-09-26
US20110093766A1 (en) 2011-04-21
ATE552552T1 (de) 2012-04-15
KR20090117747A (ko) 2009-11-12
TW200839776A (en) 2008-10-01
CN101627371A (zh) 2010-01-13
US20080184094A1 (en) 2008-07-31
TWI380313B (en) 2012-12-21
EP2106587A1 (en) 2009-10-07
JP2010517168A (ja) 2010-05-20
KR101312146B1 (ko) 2013-09-26
EP2106587B1 (en) 2012-04-04
JP5686516B2 (ja) 2015-03-18
US8943387B2 (en) 2015-01-27
WO2008091590A1 (en) 2008-07-31
US7861139B2 (en) 2010-12-28
US8458564B2 (en) 2013-06-04

Similar Documents

Publication Publication Date Title
CN101627371B (zh) 用于nand存储器的编程管理数据
US10146460B1 (en) Programming schemes for avoidance or recovery from cross-temperature read failures
US8166371B2 (en) Semiconductor memory system and signal processing system
CN107133122B (zh) 存储器控制方法
CN101755307B (zh) 基于疲劳状况刷新非易失性存储器单元
US9135112B2 (en) Policy for read operations addressing on-the-fly decoding failure in non-volatile memory
US20190252035A1 (en) Decoding method, memory storage device and memory control circuit unit
TWI498898B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
TWI516927B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
US8069382B2 (en) Memory cell programming
TWI545572B (zh) 記憶胞程式化方法、記憶體控制電路單元與記憶體儲存裝置
MX2012010944A (es) Detección de distribución de paridad no regulada vía etiqueta de metadatos.
US10985780B2 (en) Error correction circuit, and memory controller having the error correction circuit and memory system having the memory controller
TWI556248B (zh) 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
CN104252317A (zh) 数据写入方法、存储器控制器与存储器存储装置
TWI613660B (zh) 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
US11145372B2 (en) Decoding method, memory controlling circuit unit, and memory storage device
CN111724851B (zh) 数据保护方法、存储器存储装置及存储器控制电路单元
TW202328927A (zh) 借助侵害位元資訊來進行記憶體裝置的存取控制的方法、記憶體裝置以及記憶體裝置的控制器
TW202201255A (zh) 資料保護方法、記憶體儲存裝置及記憶體控制電路單元
CN116340049A (zh) 存储器系统及操作存储器系统的方法
CN111666174A (zh) 数据写入方法、存储器控制电路单元以及存储器存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant