TW202201255A - 資料保護方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

本發明的實施例提供一種資料保護方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤，並且其中一字元線連接其中一記憶體平面所對應的磁碟陣列標籤與另一字元線連接另一記憶體平面所對應的磁碟陣列標籤至少部分相同；從主機系統接收寫入指令及寫入指令對應的資料；以及將資料依序寫入至多個磁碟陣列標籤對應的多個字元線及多個記憶體平面中。

Description

資料保護方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種資料保護方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在快閃記憶體的領域中，目前發展出透過3D堆疊技術封裝更多記憶胞的3D NAND快閃記憶體。然而，3D NAND快閃記憶體可能因為各種因素（例如，記憶體胞的漏電、程式化失敗、損毀等）導致字元線短路等實體失效的問題。一般來說，為了確保資料的正確性，在某些編/解碼技術中，儲存於多個實體頁面的資料可能被編碼為同一個標籤。屬於同一個標籤的資料可以彼此保護。當某一資料無法經由其本身的錯誤校正碼來校正時，對應相同標籤且儲存於其他實體頁面的資料可用於協助無法校正資料進行校正。例如，利用儲存於可複寫式非揮發性記憶體中對應於所欲校正之資料的同位資訊（Parity）來校正此資料。
然而，可複寫式非揮發性記憶體模組的儲存空間是有限的，隨著記憶體的容量變大，對應暫存標籤的資料量可能會占用太多緩衝記憶體的容量。特別是，在3D NAND快閃記憶體中，上述情況更加顯著。因此如何能夠在減少所儲存的標籤的資料量下同時維持儲存資料的可靠度，是此領域技術人員所關注的課題。
本發明提供一種資料保護方法、記憶體儲存裝置及記憶體控制電路單元，可在緩衝記憶體的容量有限的狀況下達成良好的資料保護能力。
本發明的實施例提供一種資料保護方法，用於記憶體儲存裝置。所述記憶體儲存裝置包括可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一。所述資料保護方法包括：設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤，並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同。其中所述多個磁碟陣列標籤用於表示其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述實體程式化單元與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述實體程式化單元資料之間的保護關係。
在本發明的一範例實施例中，上述多個記憶體平面包括第一平面與第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線。其中所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤。其中所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
在本發明的一範例實施例中，上述不同的所述多個字元線連接同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述同一所述多個字元線連接不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的步驟包括：設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
在本發明的一範例實施例中，上述方法更包括：根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
在本發明的一範例實施例中，上述設定所述同位資訊對應的所述磁碟陣列標籤的步驟包括：設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
本發明的一範例實施例提出一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤，並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同。所述記憶體控制電路單元更用以從主機系統接收寫入指令及所述寫入指令對應的資料。並且所述記憶體控制電路單元更用以將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。
在本發明的一範例實施例中，上述多個記憶體平面包括第一平面與第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線。所述記憶體控制電路單元更用以設定所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且設定所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤。所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
在本發明的一範例實施例中，上述不同的所述多個字元線連接的同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述同一所述多個字元線連接的不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述記憶體控制電路單元用以設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的操作包括：所述記憶體控制電路單元更用以設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置。所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一。所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤，並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同。所述記憶體管理電路更用以從主機系統接收寫入指令及所述寫入指令對應的資料。並且所述記憶體管理電路更用以將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。
在本發明的一範例實施例中，上述多個記憶體平面包括第一平面與第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線。所述記憶體管理電路更用以設定所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且設定所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤。所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
在本發明的一範例實施例中，上述不同的所述多個字元線連接的同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述同一所述多個字元線連接的不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
在本發明的一範例實施例中，上述記憶體管理電路用以設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的操作包括：所述記憶體管理電路更用以設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
在本發明的一範例實施例中，上述記憶體管理電路更用以根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
在本發明的一範例實施例中，上述記憶體管理電路更用以設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
基於上述，本發明的實施例所提供的資料保護方法、記憶體儲存裝置及記憶體控制電路單元，可以透過磁碟陣列標籤的交錯編排方式設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤。藉此，可在緩衝記憶體的容量有限的狀況下使用較少的磁碟陣列標籤保護記憶體的資料，而達到最大化保護效果。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、SD介面標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞（Single Level Cell, SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個位元的快閃記憶體模組）、多階記憶胞（Multi Level Cell, MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元的快閃記憶體模組）、三階記憶胞（Triple Level Cell, TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元的快閃記憶體模組）、四階記憶胞（Quad Level Cell, QLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存4個位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓（以下亦稱為臨界電壓）的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極（control gate）與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為「把資料寫入至記憶胞」或「程式化（programming）記憶胞」。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元（Least Significant Bit, LSB）是屬於下實體程式化單元，並且一記憶胞的最高有效位元（Most Significant Bit, MSB）是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面（page）或是實體扇（sector）。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料（例如，錯誤更正碼等管理資料）。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組（byte, B）。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊（block）。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有開機碼（boot code），並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作（例如，改變讀取電壓準位或執行垃圾收集操作等等）的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼（error correcting code, ECC）及/或錯誤檢查碼（error detecting code, EDC），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。在本實施例中，緩衝記憶體510包括同位資訊緩衝器，同位資訊緩衝器用以暫存同位資訊。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃（flash）記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
在本範例實施例中，錯誤檢查與校正電路508是以低密度奇偶檢查碼（low density parity code，LDPC）來實作。然而，在另一範例實施例中，錯誤檢查與校正電路508也可以BCH碼、迴旋碼（convolutional code）、渦輪碼（turbo code）、位元翻轉（bit flipping）等編碼/解碼演算法來實作。
具體來說，記憶體管理電路502會依據所接收之資料及對應的錯誤檢查與校正碼（以下亦稱為錯誤校正碼）來產生錯誤校正碼框（ECC Frame）並且將錯誤校正碼框寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406讀取資料時，錯誤檢查與校正電路508會根據錯誤校正碼框中的錯誤校正碼來驗證所讀取之資料的正確性。
需先說明的是，以下描述記憶體管理電路502、主機介面504與記憶體介面506、錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
在一範例實施例中，記憶體儲存裝置10包括多個可複寫式非揮發性記憶體模組406，可複寫式非揮發性記憶體模組406包括多個字元線（word line, WL）及多個記憶體平面（plane）。並且，字元線連接多個記憶體平面。
上述可複寫式非揮發性記憶體模組406的裝置是依據可複寫式非揮發性記憶體模組406的記憶體晶粒（die）中的記憶體平面所劃分的。具體來說，可複寫式非揮發性記憶體模組406可具有1個或多個記憶體晶粒，每一記憶體晶粒具有1個或多個記憶體平面，並且每一記憶體平面會有多個實體程式化單元。在出廠時，廠商會根據其需求將1個或多個記憶體平面劃分為1個裝置。藉此，廠商可依裝置為單位來管理整個可複寫式非揮發性記憶體模組406。本發明並不限定每一裝置所包含的記憶體平面的數量。
在本範例實施例中，可複寫式非揮發性記憶體模組406為三維（Three Dimension, 3D）複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是3D多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組406包括多個實體單元且每一實體單元包括多個實體程式化單元，並且每一實體程式化單元對應一字元線及一記憶體平面。
在一範例實施例中，記憶體管理電路502從主機系統11接收寫入指令與對應的資料時，記憶體管理電路502會將資料暫存至緩衝記憶體510，並且將資料根據實體程式化單元的大小整理成子資料串。之後，記憶體管理電路502會將子資料串分別且依序地程式化至實體程式化單元。
另一方面，記憶體管理電路502會根據子資料串來產生用於保護子資料串的同位資訊。詳言之，記憶體管理電路502可根據預設對照表或預設方程式決定每一同位資訊對應的磁碟陣列標籤，其中磁碟陣列標籤用以表示每一同位資訊是由哪些子資料串於同位資訊緩衝器進行運算獲得。據此，在將子資料串分別且依序地程式化至實體程式化單元時，記憶體管理電路502根據預設對照表或預設方程式決定子資料串於同位資訊緩衝器中與屬於相同的磁碟陣列標籤的子資料串進行邏輯運算產生同位資訊。在一實施例中，產生同位資訊的邏輯運算方式例如是XOR運算。然後，在計算完一組運算單位（例如，一組實體單元）後，記憶體管理電路502會將同位資訊程式化至可複寫式非揮發性記憶體模組406中。特別地，記憶體管理電路502設定的磁碟陣列標籤可分別對應至用於計算同位資訊的子資料串所寫入的記憶體平面及實體程式化單元。基此，記憶體管理電路502可利用一磁碟陣列標籤對照表記錄磁碟陣列標籤以及與磁碟陣列標籤對應的用於計算同位資訊的子資料串所寫入的記憶體平面及實體程式化單元，並可以利用另一對照表記錄磁碟陣列標籤以及與磁碟陣列標籤對應的同位資訊儲存的位址。
具體而言，記憶體管理電路502設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤。並且其中一字元線連接其中一記憶體平面對應的多個磁碟陣列標籤與另一字元線連接另一記憶體平面對應的多個磁碟陣列標籤至少部分相同。於此，可複寫式非揮發性記憶體模組406的其中一字元線連接其中一記憶體平面與另一字元線連接另一記憶體平面為不同的記憶體平面。並且磁碟陣列標籤用於表示其中一字元線連接其中一記憶體平面所對應的多個實體程式化單元與另一字元線連接另一記憶體平面所對應的多個實體程式化單元資料之間的保護關係。
舉例來說，記憶體儲存裝置10的記憶體平面包括第一平面及第二平面，並且第一平面連接第一字元線與第二字元線，第二平面亦連接第一字元線與第二字元線。第一平面及第二平面分別對應實體程式化單元，其中部分實體程式化單元是由第一字元線連接的多個記憶胞所構成，部分實體程式化單元是由第二字元線連接的多個記憶胞所構成。在本範例實施例中，第一字元線連接第一平面並對應至多個第一磁碟陣列標籤，並且第二字元線連接第二平面並對應至多個第二磁碟陣列標籤。其中多個第一磁碟陣列標籤與多個第二磁碟陣列標籤至少部分相同。
在一範例實施例中，不同的字元線連接同一記憶體平面所對應的磁碟陣列標籤不相同。在一範例實施例中，同一字元線連接不同的記憶體平面所對應的磁碟陣列標籤不相同。
更詳細來說，上述各字元線連接多個實體程式化單元，並且記憶體平面包括多個實體程式化單元。於此，記憶體管理電路502設定多個磁碟陣列標籤對應至多個記憶體平面的多個實體程式化單元。而前述磁碟陣列標籤對照表可記錄與各記憶體平面的各實體程式化單元所對應的磁碟陣列標籤。
圖6是根據本發明一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。為了方便說明，本範例實施例以圖6中的實體單元6101~6102做為一組運算單位為例進行說明。其中實體單元6101~6102分別包括24個實體程式化單元，然而本發明並不限制實體程式化單元的數量。
圖7是根據本發明一範例實施例所繪示的同位資訊緩衝器的概要方塊圖。請參照圖6及圖7，邏輯上屬於同位資訊緩衝器的儲存單元702暫存同位資訊，並且同位資訊可分別儲存於同位資訊緩衝器包括的儲存子單元720(0)~720(23)中。當記憶體管理電路502從主機系統11接收寫入指令與對應的資料時，記憶體管理電路502將寫入指令對應的資料依序寫入至實體程式化單元6101(0)~6101(23)及6102(0)~6102(23)中。於此，資料例如是依據實體程式化單元6101(0)、6102(0)、6101(1)、6102(1)等順序依序寫入實體程式化單元。在本範例實施例中，實體程式化單元6101(0)~6101(23)及實體程式化單元6102(0)~6102(23)對應至不同記憶體平面。
以寫入實體程式化單元6101(12)的資料為例。當資料寫入至實體程式化單元6101(12)時，記憶體管理電路502根據預設對照表或預設方程式決定實體程式化單元6101(12)對應至儲存單元702的儲存子單元720(12)，並將所寫入的資料與儲存子單元720(12)中儲存的同位資訊進行邏輯運算。在本範例實施例中，儲存子單元720(12)中儲存的同位資訊為根據預設對照表或預設方程式決定的與實體程式化單元6101(12)對應至相同儲存子單元720(12)的實體程式化單元有實體程式化單元6102(0)。接著，記憶體管理電路502在根據儲存至實體單元6101~6102（即，一組運算單位）的資料計算完同位資訊後，設定儲存子單元720(0)~720(23)中儲存的同位資訊對應的磁碟陣列標籤0~23，並將運算出的同位資訊儲存至可複寫式非揮發性記憶體模組406中。特別地，記憶體管理電路502設定的磁碟陣列標籤0~23可分別對應至用於計算同位資訊的資料所寫入的實體程式化單元6101(0)~6101(23)、6102(0)~6102(23)。在本範例實施例中，記憶體管理電路502利用磁碟陣列標籤對照表記錄磁碟陣列標籤0~23以及與磁碟陣列標籤0~23對應的用於計算同位資訊的資料所寫入的記憶體平面及實體程式化單元6101(0)~6101(23)、6102(0)~6102(23)，並利用另一對照表記錄磁碟陣列標籤0~23與磁碟陣列標籤0~23對應的同位資訊儲存的位址。於此，本範例實施例產生的磁碟陣列標籤0~23與記憶體平面及實體程式化單元的對應關係可參照下表1。
本範例實施例所產生的記憶體平面、實體程式化單元與磁碟陣列標籤的對應關係如下表1所示。請同時參照圖6及下表1，在本範例實施例中，記憶體儲存裝置10的記憶體平面包括第一平面P0（即，第一記憶體平面）及第二平面P1（即，第二記憶體平面），並且第一平面P0連接第一字元線WL0與第二字元線WL1，第二平面P1亦連接第一字元線WL0與第二字元線WL1。於此，可複寫式非揮發性記憶體模組406所包括的實體單元6101屬於第一平面P0，實體單元6102屬於第二平面P1。第一平面P0及第二平面P1分別包括實體程式化單元6101(0)~6101(23)與實體程式化單元6102(0)~6102(23)，其中實體程式化單元6101(0)~6101(11)與6102(0)~6102(11)是由第一字元線WL0連接的多個記憶胞所構成，實體程式化單元6101(12)~6101(23)與6102(12)~6102(23)是由第二字元線WL1連接的多個記憶胞所構成。基於上述架構，本範例實施例對應實體單元6101~6102的48個實體程式化單元6101(0)~6101(23)、6102(0)~6102(23)設置的同位資訊緩衝器包括24個儲存子單元。
表1
實體單元6101   平面（P0） 平面（P1）
字元線 （WL） 實體程式化單元（page） 標籤 標籤
0 0 0 12
0 1 1 13
0 2 2 14
0 3 3 15
0 4 4 16
0 5 5 17
0 6 6 18
0 7 7 19
0 8 8 20
0 9 9 21
0 10 10 22
0 11 11 23
1 12 12 0
1 13 13 1
1 14 14 2
1 15 15 3
1 16 16 4
1 17 17 5
1 18 18 6
1 19 19 7
1 20 20 8
1 21 21 9
1 22 22 10
1 23 23 11
在本範例實施例中，記憶體管理電路502設定第一字元線WL0連接第一平面P0對應至多個磁碟陣列標籤（亦稱為，第一磁碟陣列標籤）。並且記憶體管理電路502設定第二字元線WL1連接第二平面P1對應至多個磁碟陣列標籤（亦稱為，第二磁碟陣列標籤）。在本範例實施例中，記憶體管理電路502設定第一字元線WL0連接第一平面P0包括的實體程式化單元6101(0)~6101(11)分別對應第一磁碟陣列標籤0~11，並且設定第二字元線WL1連接第二平面P1包括的實體程式化單元6102(12)~6102(23)分別對應第二磁碟陣列標籤0~11。另一方面，記憶體控制電路單元404設定第一字元線WL0連接第二平面P1包括的實體程式化單元6102(0)~6102(11)分別對應第一磁碟陣列標籤12~23，並且設定第二字元線WL1連接第一平面P0包括的實體程式化單元6101(12)~6101(23)分別對應第二磁碟陣列標籤12~23。也就是說，本範例實施例的第一字元線WL0與第二字元線WL1連接的同一記憶體平面（第一平面P0或第二平面P1）之中，各實體程式化單元對應的磁碟陣列標籤沒有相同的磁碟陣列標籤。
基於前述本發明所提供的資料保護方法，即使連接不同實體平面的單一字元線（例如，2P1WL）部分或全部失效，仍然能夠根據本發明提供的磁碟陣列標籤技術將儲存的資料恢復。另一方面，即使同一實體平面連接的連續兩個字元線（例如，1P2WL）部分或全部失效，亦能夠根據本發明提供的磁碟陣列標籤技術將儲存的資料恢復。相較過去只能保護其中一種實體失效的狀況，本發明的實施例所提供的資料保護方法可同時保護上述兩種狀況。除此之外，以本發明實施例的實體單元6101~6102分別包括24個實體程式化單元為例，過去同位資訊恢復技術若要同時保護2P1WL與1P2WL兩種實體失效的狀況時，需要與實體單元6101~6102中總共48個實體程式化單元對應的48個磁碟陣列標籤及對應的暫存空間（例如，圖7所示儲存單元701包括的儲存子單元710(0)~710(47)）來儲存暫存資料。此是因為一組同位資訊緩衝器對應的一組實體單元中只能有一個實體程式化單元失效。相較於此，本發明提供的資料保護方法只需使用一半的磁碟陣列標籤及對應的暫存空間即可同時保護2P1WL與1P2WL兩種實體失效的狀況，而可節省暫存空間。須注意的是，所屬技術領域通常知識者應當知曉如何利用同位資訊將儲存的資料恢復，故在此便不贅述。
圖8是根據本發明的一範例實施例所繪示的資料保護方法的流程圖。在步驟S802中，設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤。在步驟S804中，從主機系統接收寫入指令及所述寫入指令對應的資料。在步驟S806中，將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。在步驟S808中，根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的實施例所提供的資料保護方法、記憶體儲存裝置及記憶體控制電路單元，可以透過設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤。藉此，可在緩衝記憶體的容量有限的狀況下使用較少的磁碟陣列標籤保護記憶體的資料，而達到最大化保護效果。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 6101,6102:實體單元 6101(0)~6101(23),6102(0)~6102(23):實體程式化單元 701,702:儲存單元 710(0)~710(47),720(0)~720(23):儲存子單元 S802:步驟(設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤) S804:步驟(從主機系統接收寫入指令及所述寫入指令對應的資料) S806:步驟(將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中) S808:步驟(根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤)
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖7是根據本發明一範例實施例所繪示的同位資訊緩衝器的概要方塊圖。 圖8是根據本發明的一範例實施例所繪示的資料保護方法的流程圖。
S802:步驟(設定與多個字元線及多個記憶體平面對應的多個磁碟陣列標籤)
S804:步驟(從主機系統接收寫入指令及所述寫入指令對應的資料)
S806:步驟(將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中)
S808:步驟(根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤)

Claims (21)

  1. 一種資料保護方法，用於一記憶體儲存裝置，所述記憶體儲存裝置包括一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一，所述資料保護方法包括： 設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤， 並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同； 從主機系統接收寫入指令及所述寫入指令對應的資料；以及 將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。
  2. 如請求項1所述的資料保護方法，其中所述多個記憶體平面包括一第一平面與一第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線， 其中所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤， 其中所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
  3. 如請求項1所述的資料保護方法，其中不同的所述多個字元線連接同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  4. 如請求項1所述的資料保護方法，其中同一所述多個字元線連接不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  5. 如請求項1所述的資料保護方法，其中設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的步驟包括： 設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
  6. 如請求項1所述的資料保護方法，其中所述方法更包括： 根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
  7. 如請求項6所述的資料保護方法，其中設定所述同位資訊對應的所述磁碟陣列標籤的步驟包括： 設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤， 並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同， 所述記憶體控制電路單元更用以從主機系統接收寫入指令及所述寫入指令對應的資料，並且 所述記憶體控制電路單元更用以將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。
  9. 如請求項8所述的記憶體儲存裝置，其中所述多個記憶體平面包括一第一平面與一第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線， 其中所述記憶體控制電路單元更用以設定所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且設定所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤， 其中所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
  10. 如請求項8所述的記憶體儲存裝置，其中不同的所述多個字元線連接的同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  11. 如請求項8所述的記憶體儲存裝置，其中同一所述多個字元線連接的不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  12. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元用以設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的操作包括： 所述記憶體控制電路單元更用以設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
  13. 如請求項8所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
  14. 如請求項13所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
  15. 一種記憶體控制電路單元，用於控制包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組包括多個實體單元，每一所述多個實體單元包括多個實體程式化單元，每一所述實體程式化單元對應多個字元線其中之一及多個記憶體平面其中之一，且所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以設定與所述多個字元線及所述多個記憶體平面對應的多個磁碟陣列標籤， 並且其中一所述多個字元線連接其中一所述多個記憶體平面所對應的所述多個磁碟陣列標籤與另一所述多個字元線連接另一所述多個記憶體平面所對應的所述多個磁碟陣列標籤至少部分相同， 所述記憶體管理電路更用以從主機系統接收寫入指令及所述寫入指令對應的資料，並且 所述記憶體管理電路更用以將所述資料依序寫入至所述多個磁碟陣列標籤對應的所述多個字元線及所述多個記憶體平面中。
  16. 如請求項15所述的記憶體控制電路單元，其中所述多個記憶體平面包括一第一平面與一第二平面，並且所述第一平面連接所述多個字元線之中的第一字元線與第二字元線，所述第二平面連接所述第一字元線與所述第二字元線， 其中所述記憶體管理電路更用以設定所述第一字元線連接所述第一平面並對應至多個第一磁碟陣列標籤，並且設定所述第二字元線連接所述第二平面並對應至多個第二磁碟陣列標籤， 其中所述多個第一磁碟陣列標籤與所述多個第二磁碟陣列標籤至少部分相同。
  17. 如請求項15所述的記憶體控制電路單元，其中不同的所述多個字元線連接的同一所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  18. 如請求項15所述的記憶體控制電路單元，其中同一所述多個字元線連接的不同的所述多個記憶體平面所對應的所述多個磁碟陣列標籤不相同。
  19. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路用以設定與所述多個字元線及所述多個記憶體平面對應的所述多個磁碟陣列標籤的操作包括： 所述記憶體管理電路更用以設定所述多個磁碟陣列標籤對應至所述多個記憶體平面及所述多個實體程式化單元。
  20. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以根據所述資料產生同位資訊，並且設定所述同位資訊對應的所述磁碟陣列標籤。
  21. 如請求項20所述的記憶體控制電路單元，其中所述記憶體管理電路更用以設定所述同位資訊對應的所述磁碟陣列標籤對應至用於計算所述同位資訊的所述資料所寫入的所述多個記憶體平面及所述多個實體程式化單元。
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