TWI376735B - - Google Patents

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TWI376735B
TWI376735B TW094102777A TW94102777A TWI376735B TW I376735 B TWI376735 B TW I376735B TW 094102777 A TW094102777 A TW 094102777A TW 94102777 A TW94102777 A TW 94102777A TW I376735 B TWI376735 B TW I376735B
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Gishi Chung
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Tokyo Electron Ltd
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Description

1376735 (1) 九、發明說明 【發明所屬之技術領域】 • 〔產業上之利用區域〕 本發明係關於一種在半導體基板上透過閘極絕緣膜而 , 形成閘極電極之MOS構造之半導體裝置。 【先前技術】 φ 〔背景技術〕 向來,作爲Μ 0 S構造電晶體之閘極電極材料係使用 多結晶矽(P〇ly_Si )。作爲控制MOS構造電晶體之臨限 値電壓之方法係一般使用稱爲通道摻雜之在通道區域摻雜 雜質之方法或者是在Poly-Si膜摻雜雜質之方法。 但是,隨著半導體裝置之微細化而在通道摻雜,有所 謂通道區域之雜質濃度之上升對於載體造成影響之問題發 生’此外,在Poly-Si摻雜,由於對於基底層閘極氧化膜 • 之穿透而在P〇iy-si和基底層閘極氧化膜間之界面形成空 閥層’因此,有所謂在閘極電極動作時之電氣特性之惡化 或者是閘極氧化膜之更加薄膜化變得困難之問題發生。此 • 外’隨著LSI之高度積體化、高速度化之進行而要求閘極 電極之低電阻化’在Poly-Si,不容易滿足此種要求,因 此,要求更加低電阻者,來作爲閘極電極材料。 所以,作爲閘極電極材料係檢討不形成空乏層之更加 低電阻之W (鎢)系膜。W之功函數係更加高於S丨(矽) 之中央間隙。但是,含有Si之WSix之功函數係可以位處 (2) 1376735 於矽之中央間隙附近,因此,能夠控制p型電晶體S 電晶體兩者之臨限値電壓。因此,適合作爲CMOS 7i 閘極電極材料。作爲使用 WSix之閘極電極構造係技 WSix單層所構成之WSix閘極電極或者是在WSixJ| 積Poly-Si膜之wsix/P〇ly-Si層積電極(例如參, 特開平8- 153804號公報、日本特開平10-303412 報)。 Φ 作爲此種W系膜之成膜方法係在過去使用物理 (PVD ),但是,在最近,不需要熔融成爲高熔點淦 W,並且,使用能夠充分地對應於元件微細化之化i (C V D )。 此種CVD - W系膜係使用例如六氟化鎢(WF6) 來作爲成膜原料而進行成膜。但是,在近年來,越荈 行設計規則之微細化,在使用此種含F (氟)氣體I 係對於基底層閘極氧化膜之膜質,來造成影響’有罨 φ 極絕緣膜之問題發生。 另一方面,在W系膜等之含金屬導電層上層積 Si或非結晶質矽等之矽膜之金屬/矽層積閘極構造_ 在矽膜上層積W系膜等之含金屬導電層之矽/金屬 構造,在中途作業之高溫製程,矽膜中之Si係擴散 金屬導電層,會有進行矽膜和含金屬導電層間之界 化物化之問題發生β 【發明內容】 η型 :件之 ί議由 [上層 ;曰本 號公 .蒸鍍 屬之 蒸鍍 氣體 越進 寺,F 化閘 Poly- 者是 鬧極 至含 之矽 -6 - (3) 1376735 〔發明之揭示〕 . 本發明係有鑑於此種情況而完成的,其目的係提供一 • 種實現閘極電極之低電阻化及由於F所造成之閘極絕緣膜 之惡化之消除並且能夠控制臨限値電壓的半導體裝置。此 ,外,本發明、其目的係在具有含金屬導電層和矽膜間之層 t 積閘極電極之半導體裝置,提供一種能夠有效地防止矽膜 中之Si擴散至含金屬導電層之擴散的半導體裝置。 φ 爲了解決前述課題,因此,本發明係提供一種半導體 裝置,其特徵爲:具備:半導體基板、形成於該基板上之 閘極絕緣膜以及具有形成於該絕緣膜上之金屬化合物膜之 閘極電極,前述閘極電極之金屬化合物膜係藉由使用含有 金屬羰基之原料和含有Si之原料、含有N之原料及含有 C之原料中之至少1種之CVD而形成,包含前述金屬羰基 中之金屬和Si、N及C中之至少1種。 藉由本發明所造成之具有金屬化合物膜之閘極電極係 鲁 可以比起習知之多結晶矽閘極電極,還更加進行低電阻 化。此外,使用含有金屬羰基之原料,來形成金屬化合物 膜,因此,並無正如使用含F氣體來作爲成膜材料之狀態 而發生由於F擴散所造成之閘極絕緣膜之惡化。 此外,金屬化合物膜係能夠藉由改變Si和N中之至 少一種含有量而改變其功函數,能夠·藉由改變N和C中之 至少一種含有量而改變對於矽膜之障蔽性。因此,本發明 之半導體裝置之閘極電極之金屬化合物膜係可以藉由改變 Si、N和C中之至少一種含有量而改變功函數及/或對於 (4) 1376735 砂膜之障蔽性。可以藉此而得到具有要求之功函數及/或 障蔽性之閘極電極,進而能夠提高半導體裝置整體之設計 之自由度。 特別是能夠藉由改變金屬化合物膜之Si和N中之至 * 少一種含有量而改變其功函數,控制閘極電極之臨限値電 * 壓。此外,特別是能夠藉由改變金屬化合物膜之N和C中 之至少一種含有量而改變對於矽膜之障蔽性,能夠有效地 φ 防止矽膜中之Si擴散至金屬化合物膜之擴散。 在該狀態下,可以藉由在前述金屬化合物膜,導入η 型雜質或Ρ型雜質而進行臨限値電壓之微調整。 前述閘極電極係可以還具有形成於前述金屬化合物膜 上之矽膜,能夠有效地防止該矽膜中之Si擴散至金屬化 合物膜之擴散。 在該狀態下,最好是前述閘極電極係還具有形成於前 述金屬化合物膜和前述矽膜間之障蔽層,該障蔽層係藉由 φ 使用含有金屬羰基之原料和含有N之原料及含有C之原料 中之至少1種之CVD而形成,由包含前述金屬羰基中之 金屬和N及C中之至少1種之金屬化合物所構成。 _ 在該狀態下,能夠藉由改變障蔽層之N和C中之至少 —種含有量而改變對於該矽膜之障蔽性。能夠藉此而不同 於金屬化合物膜之功函數及/或障蔽性,來個別獨立地改 . 變障蔽層對於矽膜之障敝性。能夠藉此而更進一步地提高 閘極電極、甚至半導體裝置整體之設計之自由度。 此外,本發明係提供一種半導體裝置,其特徵爲:具 -8 - (6) 1376735 選擇出。 含有前述C之原料係由乙烯、烯丙基醇、甲酸及四氫 化呋喃所構成之群組而選擇出。 • 【實施方式】 〔發明之最佳實施形態〕 以下,參考附件之圖式而就本發明之實施形態’來具 Φ 體地進行說明。 第1圖係用以說明本發明之第1實施形態之半導體裝 置之製造製程之剖面圖。 首先,正如第1(a)圖所示,在成爲半導體基板之 S i基板1上,形成作爲閘極絕緣膜之閘極氧化膜2。接 著,正如第1(b)圖所示,在閘極氧化膜2上,藉由使用 成爲W羰基氣體之W(CO)6氣體以及含Si氣體和含N氣 體中之至少一種之CVD而形成包含Si和N中之至少一種 # 之W化合物膜3a。閘極氧化膜2和W化合物膜3a之厚度 係例如分別成爲0.8〜5nm、10〜200nm。然後,經過熱處 理,進行阻劑塗敷、圖案化、蝕刻等,並且,還藉由離子 ^ 注入等而形成雜質擴散區域1〇。藉此而正如第1(c)圖 所示,形成具有由包含W及Si和N中之至少一種之W化 合物膜3a所構成之閘極電極3之MOS構造之半導體裝 置。 構成閘極電極3之W化合物膜3 a係能夠藉由控制成 膜之W(CO)6氣體、含Si氣體、含N氣體之流量或者是基 -10- (8) 1376735 在第2實施形態,首先,在S i基板1上,形成閘極 氧化膜2。然後,正如第3 ( b )圖所示,在閘極氧化膜2 上,藉由使用W(CO)6氣體以及含Si氣體和含N氣體中之 至少一種之CVD而形成包含W及Si和N中之至少一種之 • W化合物膜4a。接著,正如第3(c)圖所示,在W化合 t 物膜4a上,還藉由適當之方法而成膜多結晶矽(p〇ly —
Si)膜4b。W化合物膜4a及P〇ly_Si膜4b之厚度係例 • 如分別成爲2〜lOOnm、50〜200nm »然後,經過熱處理, 進行阻劑塗敷 '圖案化、蝕刻等,並且,還藉由離子注入 等而形成雜質擴散層10。藉此而正如第3(d)圖所示, 形成具有由W化合物膜4a和Poly — Si膜4b所構成之2 層構造之閘極電極4之MOS構造之半導體裝置。 構成閘極電極4之W化合物膜4a係相同於前述第1 實施形態,能夠藉由任意地改變S i、N之含有量而得到要 求之功函數,可以控制成爲要求之臨限値電壓。特別是在 • 使用含N氣體而形成包含N之W化合物膜之狀態下,產 生對於上層之Poly - Si膜4b之障蔽性。可以藉此而也得 到所謂有效地防止Poly — Si膜4b中之Si擴散至W化合 p膜4a之擴散並且抑制在界面之矽化物化之效果。此 外,藉由W化合物膜4a而構成閘極電極4,因此,比起 習知之多結晶矽閘極電極,還更加能夠進行閘極電極之低 電阻化。此外’使用W(CO)6氣體,來作爲W化合物膜4a 之成膜氣體,因此’也不發生由於F之擴散所造成之基底 層閘極氧化膜之惡化。此外,作爲含Si氣體及含N氣體 -12- (9) 1376735 係可以使用相同於前述第1實施形態之同樣氣體。此外, 可以配合於需要而在w化合物膜4a和Poly — Si膜4b間 之層積膜,進行P、As、B等之雜質離子之離子注入。 第4圖係用以說明本發明之第3實施形態之半導體裝 «置之製造製程之剖面圖。 在第· 3實施形態,首先.,在S i基板1上,形成閘極 氧化膜2。然後,正如第4 ( b )圖所示,在閘極氧化膜2 φ 上,藉由使用W(CO)6氣體以及含Si氣體、含N氣體和含 C氣體中之至少一種之CVD而形成包含W及Si、N、C中 之至少一種之W化合物膜5a。接著,正如第4(c)圖所 示,在W化合物膜5a上,還藉由適當之方法而成膜Poly 一 Si膜5b。W化合物膜5a及Poly— Si膜5b之厚度係例 如分別成爲2〜lOOnm、50〜200nm。然後,經過熱處理, 進行阻劑塗敷、圖案化、蝕刻等,並且,還藉由離子注入 等而形成雜質擴散層10。藉此而正如第4(d)圖所示, • 形成具有由W化合物膜5a和Poly- Si膜5b所構成之2 層構造之閘極電極5之MOS構造之半導體裝置。 構成閘極電極5之W化合物膜5a係藉由在W化合物 '膜5a之成膜,控制W(CO)6氣體、含Si氣體、含N氣 . 體、含C氣體之流量或者是基板溫度、處理室內壓力等之 成膜條件而任意地改變Si、N、C之含有量。可以藉此而 形成任意組成之WSix膜、WNX膜、WCx膜及複合這些膜 之組成之化合物膜。正如前面敘述,可以藉由改變W化 合物膜之Si及N之含有量而改變功函數。此外,也可以 -13- (10) (10)1376735 藉由改變改變W化合物膜之N 乂C之含有量而改變對於 —*-' 一 、--------- P〇Ly- s i膜之障多性。因此,可以藉由像這樣,任意地改 *__^ - 一—、·—、 變W化合物膜5a之Si、N、C之含有量而得到要求之功 函數和要求之障蔽性,能夠得到兼具要求之臨限値電壓和 要求之障蔽性之閘極電極。 此外,即使是在本實施形態,也藉由W化合物膜5a 而構成間極電極5’因此’比起習知之多結晶砂闊極電 極,還更加能夠進行閘極電極之低電阻化。此外,使用含 有W羰基之氣體,來成膜W化合物膜,因此,也不發生 由於F之擴散所造成之基底層閘極絕緣膜之惡化。 此外,作爲含Si氣體及含N氣體係可以使用相同於 前述第1實施形態之同樣氣體,作爲含C氣體係可以使用 烯丙基醇、乙烯、甲酸、四氫化呋喃等。此外,可以配合 於需要而在W化合物膜5a和Poly— Si膜4b間之層積 膜,進行P、As、B等之雜質離子之離子注入。 第5圖係用以說明本發明之第4實施形態之半導體裝 置之製造製程之剖面圖。 在第4實施形態,首先,在S i基板1上,形成閘極 氧化膜2。然後,正如第5 ( b )圖所示,在閘極氧化膜2 上,藉由使用W(CO)6氣體以及含Si氣體和含N氣體中之 至少一種之CVD而形成包含W及Si和N中之至少一種之 第1層之W化合物膜6a。接著,正如第5(c)圖所示, 在W化合物膜6a上,藉由使用W(CO)6氣體以及含N氣 體和含C氣體中之至少一種之CVD而形成包含W及N和 -14- (11) 1376735 c中之至少一種並且不同於W化合物膜6a組成之不同組 成之W化合物膜6b。此外,正如第5(d)圖所示,在W 化合物膜6b上,藉由適當之方法而成膜Poly— Si膜6c。 W化合物膜6a、W化合物膜6b及Poly-Si膜6c之厚度 «係例如分別成爲2〜lOOnm' 2〜lOOnm、50〜200nm®然 > 後,經過熱處理,進行阻劑塗敷、圖案化、蝕刻等,並 且,還藉由離子注入等而形成雜質擴散層10。藉此而正如 ^ 第5(e)圖所示,形成具有由W化合物膜6a、W化合物 膜6b和Poly- Si膜6c所構成之3層構造之閘極電極6之 MOS構造之半導體裝置》 接合在閘極電極6之閘極氧化膜2之W化合物膜6a 係相同於前述第1實施形態,能夠藉由任意地改變S i、N 之含有量而得到要求之功函數,可以控制成爲要求之臨限 値電壓。此外,在W化合物膜6a和Poly _ Si膜6c間, 設置包含W及N和C中之至少一種之W化合物膜6b。該 φ W化合物膜6b係發揮作爲抑制W化合物膜6a和Poly— Si膜6c間之反應之障蔽層之功能,因此,能夠有效地防 止Poly — Si膜6c中之Si擴散至W化合物膜6a之擴散。 特別是使用含C氣體所形成之包含C之W化合物係對於 Poly — Si膜之障蔽性良好,因此,適合作爲障蔽層》如果 藉由本實施形態的話,則可以配合於要求而分別控制功函 數和障蔽性,提高設計規則之自由度。此外’作爲含Si 氣體及含N氣體係可以使用相同於前述第1實施形態之同 樣氣體,作爲含C氣體係可以使用相同於前述第3實施形 (12) 1376735 態之同樣氣體。此外,可以配合於需要而在W化合物膜 6a、W化合物膜6b及Poly— Si膜6c之層積膜,進行P、 As、B等之雜質離子之離子注入。 第6圖係用以說明本發明之第5實施形態之半導體裝 .置之製造製程之剖面圖。 ,第5實施形態係在將具有含金屬導電層和Poly — Si膜 間之層積膜構造之閘極電極予以具備之半導體裝置,防止 φ Poly - Si膜中之Si擴散至導電層之擴散。在第5實施形 態,首先,正如第6(a)圖所示,在成爲半導體基板之 Si基板1上,形成閘極氧化膜2。接著,在閘極氧化膜2 上,形成作爲含金屬導電層之W系膜7a。該W系膜7a之 成膜係不限定於CVD,可以是PVD等之向來習知之方 法。接著,正如第6(c)圖所示,在W系膜7a上,藉由 使用W(CO)6氣體以及含N氣體和含C氣體中之至少一種 之CVD而形成由包含W及N和C中之至少一種之W化 φ 合物所構成之障蔽層7b。此外,正如第6(d)圖所示, 在障蔽層7b上,藉由適當之方法而成膜Poly-Si膜7c。 W系膜7a、障蔽層7b及Poly - Si膜7c之厚度係例如分 別成爲 2〜lOOnm、2〜lOOnm、50〜200nm。然後’經過 熱處理,進行阻劑塗敷、圖案化、蝕刻等’並且’還藉由 離子注入等而形成雜質擴散層1〇。藉此而正如第6(e) 圖所示,形成具有由w系膜7a、障蔽層7b及poly—Si 膜7c所構成之3層構造之閘極電極7之MOS構造之半導 體裝置。 •16- (13) 1376735 像這樣,閘極電極5係可以藉由在w系膜7a和Poly 一 Si膜7c間,設置由包含W及N和C中之至少一種之W 化合物所構成之障蔽層7b,而有效地防止Poly- Si膜7c 中之Si擴散至W系膜7a之擴散。特別是使用含C氣體所 • 形成之包含C之W化合物係對於P〇ly- Si膜之障蔽性良 好,因此,適合作爲障蔽層。此外,作爲含N氣體係可以 _ 使用相同於前述第1實施形態之同樣氣體,作爲含C氣體 φ 係可以使用相同於前述第3實施形態之同樣氣體》作爲含 金屬導電層係並無限定在W系膜7a,在使用容易反應於 P〇iy- Si膜之單體金屬或金屬化合物膜之狀態下,能夠得 到同樣之效果。此外,在本實施形態,以在W系膜7a上 層積Poly - Si膜7c之狀態,作爲例子而進行說明,但 是,也可以在Poly - Si膜上層積含金屬導電層之狀態,得 到相同之效果。 接著,在藉由使用W(c 0)6氣體以及含Si體、含N氣 φ 體和含C氣體中之至少一種之CVD而成膜前述W化合物 膜時之成膜方法及成膜裝置之適當例子,來進行說明。 > 第7圖係呈示意地顯示用以實施W化合物膜之成膜 '之CVD成膜裝置之某一例子之剖面圖。 該成膜裝置1〇〇係具有呈氣密地構成之槪略圓筒狀之 處理容器21。在處理容器21之底壁21b之中央部,形成 圓形之開口部42。在處理容器21之底壁21b’連接通過 開口部42而內部相互聯通之排氣容器43。在處理容器21 內,設置用以呈水平地支持成爲半導體基板之晶圓8之由 -17- (14) 1376735 A1N等之陶瓷所構成之感受器22 °該感受器22係藉著由 排氣容器43之底部中央開始延伸至上方之圓筒狀支持構 件23而進行支持。在感受器22之外邊部,設置用以導引 晶圓8之導引環圈24。此外’在感受器22,埋入電阻加 • 熱型加熱器25。該加熱器25係藉由來自電源26之供電而 .加熱感受器22’藉由該熱而加熱晶圓8»藉由該熱而正如 後面敘述,對於導入至處理容器21內之W(C〇)6氣體,來 φ 進行熱分解。在加熱器電源26,連接控制器(並未圖 示),藉此而配合於並未圖示之溫度感測器之訊號,來控 制加熱器25之輸出。此外’也在處理容器21之壁部,埋 入加熱器(並未圖示),加熱處理容器21之壁部至40〜 8〇°C程度。 在感受器22,呈能夠對於感受器22之表面自由進行 突出/沒入地設置用以支持及升降晶圓8之3條(僅圖示 2條)之晶圓支持銷46。這些晶圓支持銷46係固定於支 φ 持板47。接著,晶圓支持銷46係藉由汽缸等之驅動機構 48,透過支持板47而進行升降。 在處理容器21之頂壁21a,設置噴灑頭30。在該噴 灑頭30之下部,配置形成用以朝向感受器22而噴出氣體 之許多之氣體噴出孔30b之噴灑板30a»在噴灑頭30之上 壁,設置導入氣體至噴灑頭30內之氣體導入口 30c。在該 氣體導入口 30c,連接供應成爲W羰基氣體之W(CO)6氣 體之配管32之一端。此外,在氣體導入口 30c,也連接: 供應成爲含Si氣體之矽烷(Si H4)氣體、成爲含N氣體 -18- (15) 1376735 之氨(NH3)氣體和成爲含c氣體之乙烯(c2H4)氣體 配管81之一端。此外’在噴灑頭3〇之內部,形成擴散 3 〇d °在噴灑板30a,設置由冷媒供應源3〇f供應冷卻水 之冷媒之同心圓狀冷煤流路3 〇 e。可以藉此而控制噴灑 • 30內之溫度成爲20〜l〇〇t,用以防止在噴灑頭3〇內 W(CO)6氣體之分解。 配管32之其他端係插入至收容成爲金屬羰基原料 φ 固體狀之w(co)6原料S之w原料容器33。在W原料 器33之周圍,設置加熱器33a。在W原料容器33,插 載體氣體配管34。由載體氣體供應源35開始,通過配 34’將載體氣體、例如Ar氣體,吹入至W原料容器33 另一方面’ W原料容器33內之固體狀之W(CO)6原料S 藉由加熱器33a而進行加熱及昇華,成爲W(CO)6氣體 該\^((:0)6氣體和載體氣體一起通過配管32,供應至擴 室3 0d。此外,在配管34,設置質量流控制器36和其 φ 後之閥37a、37b。此外,在配管32,設置例如用以根 W(CO)6氣體量而把握其流量之流量計65及其前後之 3 7c、3 7d。此外,在流量計65之下游側,在配管32, ’接預流線6 1。該預流線6 1係連接在後面敘述之排氣 44。此外,在預流線61,在和配管32間之分歧部之正 游,設置閥62。在配管32、34、61之周圍,設置加熱 (並未圖示),控制在W(CO)6氣體之並未固化之溫度 例如20〜100°C、最好是25〜60°C。 此外,在配管32之途中,透過淸洗氣體配管38而 之 室 等 頭 之 之 容 入 管 〇 係 〇 散 \ f - 刖 據 閥 連 管 下 器 連 -19- (16) 1376735 接淸洗氣體供應源3 9。淸洗氣體供應源3 9係供應例如Ar 氣體、He氣體、N2氣體等之惰性氣體或H2氣體等,來作 爲淸洗氣體。藉由該淸洗氣體而進行配管32之殘留成膜 氣體之排氣或處理容器21內之淸洗。此外’在淸洗氣體 •配管38,設置質量流控制器40及其前後之閥41a、41b。 .另一方面,配管81之其他端係繫接在氣體供應系 80。氣體供應系80係具有:供應SiH4氣體之SiH4氣體供 φ 應源82、供應NH3氣體之NH3氣體供應源83以及供應 C2H4氣體之C2H4氣體供應源84。在各個氣體供應源82、 83、84,分別連接氣體線85、86、87。在氣體線85,設 置質量流控制器88及其前後之閥91,在氣體線86,設置 質量流控制器89及其前後之閥92,在氣體線87,設置質 量流控制器90及其前後之閥93。此外,各個氣體線係透 過配管81而連接在擴散室3 0d。此外,在配管81,連接 預流線95,該預流線95係連接在後面敘述之排氣管44。 • 此外,在預流線95,在和配管8 1間之分歧部之正下游, 設置閥9 5 a。 此外,在配管81之途中,透過淸洗氣體配管97而連 接淸洗氣體供應源96。淸洗氣體供應源96係供應例如Ar 氣體、He氣體、N2氣體等之惰性氣體或H2氣體等,來作 爲淸洗氣體。藉由該淸洗氣體而進行配管81之殘留成膜 氣體之排氣或處理容器21內之淸洗。此外,在淸洗氣體 配管97,設置質量流控制器98及其前後之閥99。 各個質量流控制器、各個閥及流量計65係藉由控制 -20- (17) (17)1376735 器60而進行控制。藉此而控制載體氣體、W(CO)6氣體、 SiH4氣體、NH3氣體、C2H4氣體、及淸洗氣體之供應•停 止、以及這些氣體之流量,成爲既定之流量。供應至處理 容器21之氣體擴散室3 0d之W(CO)6氣體之流量係根據流 量計65之檢測値,藉由利用質量流控制器' 3 6,來控制載 體氣體之流量,而控制W(CO)6氣體之流量。’' 在前述排氣容器43之側面,透過排氣管44,而連接 包含高速真空幫浦之排氣裝置45。藉由啓動該排氣裝置 45而使得處理容器21內之氣體,均勻地排出至排氣容器 43之空間43a內,透過排氣管44而排氣至外部。能夠藉 此而對於處理容器21內,高速地減壓至既定之真空度爲 止。 卜 在處理容器21之側壁,設置:用以在和鄰接於成膜 裝置100之搬送室(並未圖示)之間而進行晶圓8之搬出 入之搬出入口 49和開關該搬出入口 49之閘閥50。 使用此種成膜裝置之W化合物膜之成膜係藉由以下 之順序而進行。首先,將通過閘閥5 0成爲打開之搬出入 口 49而預先在表面形成閘極氧化膜之晶圓8,搬入至處理 容器21內,載置於感受器22上。接著,藉由加熱器25 而加熱感受器22,藉由該熱而加熱晶圓8»此外,藉由排 氣裝置45之真空幫浦而對於處理容器21內,進行排氣, 使得處理容器21內之壓力,真空排氣成爲6.7Pa以下。 此時之晶圓8之加熱溫度係最好是100〜600 °C » 接著,打開閥37a、3:7b,在收容固體狀之W(CO)6原 -21 - (18) 1376735 料s之W原料容器33,由載體氣體供應源35,來吹入載 體氣體、例如Ar氣體。此外,藉由加熱器3 3 a而加熱 W(CO)6原料S,產生W(CO)6氣體。接著,打開閥37c:及 閥62 ’進行使得W(CO)6氣體通過預流線61而排氣之預 ,流。在既定時間來進行該預流時,穩定W(CO)6氣體之流 量。接著’關閉閥62,同時,打開閥37d,導入W(CO)6 氣體至配管32,經過氣體導入口 3 0c而供應至氣體擴散室 φ 3 0d。此時之處理容器 21內之壓力係最好是 0.0 1〜 500Pa。此外,載體氣體係不限定在Ar氣體,也可以使用 其他氣體,使用N2氣體、H2氣體、He氣體等。 另一方面,配合冒((:0)6氣體供應至氣體擴散室30d 之供應和時間而供應SiH4氣體、NH3氣體和C2H4氣體中 之至少一種至氣體擴散室3 0d。首先,..進行使得企圖供應 之氣體通過預流線95而進行排氣之預流。藉由在既定時 間來進行該預流而穩定該氣體之流量。然後,配合 φ W(CO)6氣體供應至氣體擴散室30d之供應和時間而使得 該氣體通過配管81來供應至氣體擴散室3 0d。 在供應W(CO)6氣體、以及SiH4氣體、NH3氣體和 C2H4氣體中之至少一種氣體至氣體擴散室30d時,這些氣 體係分別維持在既定之流量。例如控制W(C0)6氣體之流 量成爲0.0001〜〇.5L/min、SiH4氣體之流量成爲0.001〜 lL/min、NH3氣體之流量成爲0.001〜lL/min、C2H4氣 體之流量成爲0.001〜IL/min之範圍。 供應至體擴散室30d之W(CO)6氣體、以及SiH4氣 -22- (19) 1376735 體、NH3氣體和C2H4氣體中之至少一種係擴散於擴散室 30d內,由噴灑板30a之氣體噴出孔30b’朝向處理容器 21內之晶圓8之表面,均勻地進行供應。藉此而在加熱之 晶圓8之表面,使得W(CO)6熱分解所產生之W和SiH4 • 氣體、NH3氣體、C2H4氣體之Si、N、C發生反應’形成 要求之W化合物膜。在分別單獨地使用SiH*氣體、NH3 氣體或C2H4氣體之狀態下,分別形成WSi4、WN4、 φ WC4 »在使用2種以上之氣體之狀態下’形成這些複合化 之組成之化合物。可以藉由控制導入至處理容器21內之 氣體種及/或氣體流量、基板溫度、處理容器內壓力等之 成膜條件而任意地改變W化合物膜之組成,能夠控制形 成之 W化合物膜之特性。也就是說,可以藉由使用 W(CO)6氣體、以及SiH4氣體、NH3氣體和C2H4氣體中之 至少一種,控制這些之流量或成膜條件,而控制W化合 物膜之功函數,控制臨限値電壓,同時,可以得到要求之 φ 障蔽性。 在形成要求膜厚之W化合物膜之時間點,停止各種 氣體之供應。然後,由淸洗氣體供應源39、96,導入淸洗 ’氣體至處理容器21內,淸洗殘留之成膜氣體,打開閘閥 50,由搬出入口 4 9來搬出晶圓8。 此外,第5圖之W化合物膜之層積膜構造係使用第7 圖之裝置,藉由以下之順序而形成。首先,以既定之流量 比,來供應W(CO)6氣體、以及SiH4氣體和NH3氣體中之 至少一種氣體,成膜第1層之W化合物膜6a»接著,在 -23- (20) (20)1376735 形成既定膜厚之W化合物膜6a之時間點,停止氣體之供 應’進行處理容器內之淸洗。然後’以既定之流量比,來 供應W(CO)6氣體、以及SiH4氣體和NH3氣體中之至少一 種氣體,成膜第2層之W化合物膜(障蔽層)6b。像這 樣,可以藉由在第1層之W化合物膜之成膜時和第2層 之W化合物膜之成膜時’使得導入至處理容器內之氣體 種或各種氣體之流量、基板溫度、處理容器內壓力等之成 膜條件呈不同,而在一個處理容器內,連續地成膜組成相 互呈不同之2層之W化合物膜。可以藉此而效率極爲良 好並且不發生氧化等之意外地形成W化合物膜之層積膜 構造。 此外,在前述實施形態,就作爲閘極電極所使用之金 屬化合物膜係使用w(co)6來成爲金屬羰基而形成包含W 之W化合物膜之狀態,來進行說明,但是,本發明係並 非限定於此。例如本發明係有效於使用由 w(co)6、 Ni(CO)4、C〇2(CO)6、Ru3(CO)12、Mo(CO)6、Re2(CO)10、 Ta(CO)6、Ti(CO)6所選擇出之至少一種來作爲金屬羰基而 形成包含 W' Ni、Co、Ru、Mo、Re、Ta和 Ti中之至少 一種之金屬化合物膜之狀態。此外,作爲用以藉由CVD 而形成金屬化合物膜之成膜原料係並無限定在氣體’也可 以是液體原料或固體原料。此外’還就在閘極電極之層積 膜構造來使用p〇iy - si膜之狀態而進行說明’但是’並無 限定在Poly- Si,也可以是非結晶質矽等之矽膜。 此外,在前述實施形態,就在同一處理室內而形成不 -24- (21) 1376735 同組成之2層之W化合物膜之層積膜來作爲層積膜之狀 態,進行說明,但是,本發明係並非限定於此。也就是 說,形成於同一處理室內之層積膜係不限定於2層,也可 以是3層以上。此外,層積之複數個膜中之一個以上係可 .以是由金屬羰基中之金屬所構成之金屬膜。此種金屬膜係 _ 可以藉由使用在閘極電極而達到其低電阻化。 此外,還在前述實施形態,就使用 Si基板來作爲半 φ 導體基板之狀態而進行說明,但是,並非限定於此,也可 以適用在SOI基板等之其他基板。 【.圖式簡單說明】 第1圖係用以說明本發明之第1實施形態之半導體裝 置之製造製程之剖面圖。 第2圖係顯示在改變W化合物膜中之Si、N組成比 之狀態下之功函數之變化之圖形。 φ 第3圖係用以說明本發明之第2實施形態之半導體裝 置之製造製程之剖面圖。 '第4圖係用以說明本發明之第3實施形態之半導體裝 置之製造製程之剖面圖。 第5圖係用以說明本發明之第4實施形態之半導體裝 置之製造製程之剖面圖。 第6圖係用以說明本發明之第5實施形態之半導體裝 置之製造製程之剖面圖。
第7圖係顯示用以成膜本發明之W化合物膜之CVD -25- (22) 1376735 成膜裝置之某一例子之剖面圖。 【主要元件符號說明】 s : w(co)6 原料 1:半導體基板、Si基板 2 :閘極氧化膜 3 :閘極電極
3a:金屬化合物膜、W化合物膜 4 :閘極電極 4 a : W化合物膜 4b :多結晶矽(Poly-Si )膜 5 :閘極電極 5 a : W化合物膜 5b : Poly-Si 膜 6 :閘極電極 6a : W化合物膜 6 b : W化合物膜 6 c : Ρ ο 1 y- S i 膜 7 :閘極電極 7 a : W系膜 7b :障蔽層 7 c : Ρ ο 1 y- S i 膜 8 :晶圓 10 :雜質擴散區域 -26- (23)1376735 2 1 : 2 1a: 2 1b: 22 : 23 : 24 : 25 :
30 : 30a : 30b : 30c : 30d : 30e : 30f :
33 : 33a : 3 4 ·· 35 : 36 : 37a : 3 7b : 37c : 處理容器 頂壁 底壁 感受器 支持構件 導引環圈 加熱器 加熱器電源 噴灑頭 噴灑板 氣體噴出孔 氣體導入口 擴散室 冷媒流路 冷媒供應源 配管 W原料容器 加熱器 載體氣體配管 載體氣體供應源 質量流控制器 閥 閥 閥 -27 (24)1376735 37d :閥 38 :淸洗氣體配管 3 9 :淸洗氣體供應源 40 :質量流控制器 41a :閥 41b :閥 4 2 :圓形開口部
43 :排氣容器 4 3 a :空間 44 :排氣管 45 :排氣裝置 4 6 ·晶圓支持銷 47 :指示板 4 8 :驅動機構 49 :搬出入口
50 :閘閥 60 :控制器 61 :預流線、配管 6 2 :閥 6 5 :流量g十 80 :氣體供應系 81 :配管 82 : SiH4氣體供應源 83 : NH3氣體供應源 -28 (25) 1376735 84: C2H4氣體供應源 8 5 :氣體線 86 :氣體線 87 :氣體線 8 8 :質量流控制器 8 9 :質量控制器 9 0 :質量流控制器 • 91 :閥 92 :閥 93 :閥 9 5 :預流線 95a :閥 96 :淸洗氣體供應源 97 :淸洗氣體配管 9 8 :質量流控制器 Φ 99 :閥 100 :成膜裝置 -29

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第094102777號專利申請案中文申請專利範圍修正本 民國101年4月30曰修正 十、申請專利範圍 1·-種半導體裝置的製造方法,係具備: 半導體基板: 閘極絕緣膜,係形成於該基板上;以及, 閘極電極,係具有形成於該絕緣膜上之金屬化合物 膜’其特徵爲: 前述閘極電極的金屬化合物膜係包含金屬羰基中之金 屬和Si及N中之至少1種, 前述閘極電極之金屬化合物膜係藉由使用含有金屬羰 基之原料和含有Si之原料及含有n之原料中之至少1種 之CVD而形成, 使Si及N中之至少一種的含量變化,而可調整前述 金屬化合物膜的功函數, 前述金屬化合物膜係使用更含有C的原料來形成, 使N及C中之至少一種的含量變化,而可調整對Si 膜的障蔽性。 2 .如申請專利範圍第1項所記載之半導體裝置的製造 方法,其中,構成前述金屬羰基之金屬係由W、Ni、Co、 Ru、Mo、Re、Ta及Ti所構成之群組而選擇出。 3.如申請專利範圍第1項所記載之半導體裝置的製造 方法,其中,含有前述Si之原料係由矽烷、二矽烷及二 氯代矽烷所構成之群組而選擇出。 1376735 4. 如申請專利範圍第1項所記載之半導體裝置的製造 方法,其中,含有前述N之原料係由氨及單甲基肼所構成 之群組而選擇出。 5. 如申請專利範圍第1項所記載之半導體裝置的製造 方法,其中,含有前述C之原料係由乙烯、烯丙基醇、甲 酸及四氫化呋喃所構成之群組而選擇出。 -2-
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048926A (ja) * 2005-08-10 2007-02-22 Tokyo Electron Ltd W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
JP4784734B2 (ja) * 2005-09-12 2011-10-05 日本電気株式会社 半導体装置及びその製造方法
JP2007142127A (ja) * 2005-11-18 2007-06-07 Sony Corp 半導体装置およびその製造方法
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Mos構造を有する半導体装置及びその製造方法
JP5177980B2 (ja) * 2006-09-05 2013-04-10 東京エレクトロン株式会社 半導体装置およびその製造方法
KR100868768B1 (ko) * 2007-02-28 2008-11-13 삼성전자주식회사 Cmos 반도체 소자 및 그 제조방법
US8778754B2 (en) * 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
EP2256230A1 (de) * 2009-05-29 2010-12-01 Samuel Grega Verfahren zur Herstellung von W-, Cr-, Mo-Schichten, deren Carbiden, Nitriden, Siliciden, mehrschictigen Strukturen und Verbindungsstrukturen auf festen Substraten und Vorrichtung für deren Herstellung
EP2761663B1 (en) * 2011-09-29 2016-09-14 Intel Corporation Method of depositing electropositive metal containing layers for semiconductor applications
JP6232041B2 (ja) * 2015-12-18 2017-11-15 東京エレクトロン株式会社 成膜方法および成膜装置
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
JP7515402B2 (ja) * 2018-04-19 2024-07-12 アプライド マテリアルズ インコーポレイテッド 気相堆積によるp-金属仕事関数膜の仕事関数の調整

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
AU7313491A (en) * 1990-02-16 1991-09-03 Silicon Graphics, Inc. Method and apparatus for providing a visually improved image by converting a three-dimensional quadrilateral to a pair of triangles in a computer system
JP3262676B2 (ja) * 1993-06-25 2002-03-04 株式会社リコー 半導体装置
US5907188A (en) * 1995-08-25 1999-05-25 Kabushiki Kaisha Toshiba Semiconductor device with conductive oxidation preventing film and method for manufacturing the same
US5789312A (en) * 1996-10-30 1998-08-04 International Business Machines Corporation Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics
JPH10303412A (ja) * 1997-04-22 1998-11-13 Sony Corp 半導体装置及びその製造方法
US5913145A (en) * 1997-08-28 1999-06-15 Texas Instruments Incorporated Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures
US6130145A (en) * 1998-01-21 2000-10-10 Siemens Aktiengesellschaft Insitu doped metal policide
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US6218293B1 (en) * 1998-11-13 2001-04-17 Micron Technology, Inc. Batch processing for semiconductor wafers to form aluminum nitride and titanium aluminum nitride
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
WO2003025243A2 (en) * 2001-09-14 2003-03-27 Asm International N.V. Metal nitride deposition by ald using gettering reactant
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors

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