TWI359464B - Semiconductor transistor having structural element - Google Patents

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TWI359464B
TWI359464B TW094126811A TW94126811A TWI359464B TW I359464 B TWI359464 B TW I359464B TW 094126811 A TW094126811 A TW 094126811A TW 94126811 A TW94126811 A TW 94126811A TW I359464 B TWI359464 B TW I359464B
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semiconductor
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Voon-Yew Thean
Dina H Triyoso
Bich-Yen Nguyen
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Freescale Semiconductor Inc
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Description

1359464 九、發明說明: 【發明所屬之技術領域】 本般與何體_,^料地與 尺 寸之半導體電晶體相關。 【先前技術】 傳統電晶體通常使用相同材料於源極和汲極。所使用之 =定做用於一特定應用。例如,對於從一電晶體需要 力需求之應用,具有一高崩潰電麼之電晶體材料 ^ ^的。包括這些材料之這樣材料已知具有一高能帶 。現在’不對稱電晶體提供改進電晶體裝置效能之 :點。此外’對於需要一高崩潰電壓和一低沒極接面漏 電’在該沒極區域中.之一高能帶隙材料係為所需的。 於電晶體之另-設計參數料電晶體通道張力量的考 。對於在-電晶體中通道張力儘可能高係為所需 了最大化該通道張力,在該源極和汲極中使用_高張力$ 抖。然而,已知高張力材料具有低能帶隙能量,因此降低 =晶體之崩潰電屢,並產生較高的沒極接面電流漏電: =,電晶體之設計牵涉—妥協(trade〇ff),以最大化在一 單一材料中不能找到之兩個所需性質。 有人已提出使用非對稱摻雜物植入之非對稱電晶體結 使用非對稱電晶體結構之目的係為最小化接面電容對 電路效能之衝擊’減少接面漏電和閘極漏電。 、隹對稱地摻雜之電晶體並不針對因在該電晶體之源極和 ★中。亥材料之減少之能帶隙能量所產生之崩潰和接面漏 103735.doc 1359464 電 【發明内容】 …係有關於—種用於形成—半導體裝置之方法,其 :二美:供半導體基板;形成一控制電極’其覆蓋該半 導體基板;形成一第一雪化雨 电肌电極,其在該半導體基板内並 鄰近該控制電極,該第一 電,丨L電極具有一第一預定半導體 材科,以及形成一第-雪城 , 弟一電μ電極,其在該半導體基板内並 鄰近該控制電極’以在兮丰 任。褒丰導體基板内形成一通道,該第 二電流電極具有不同於哕笛^ L ^ q个u於省第一預定半導體材料之一 定半導體材料,選摆兮埜 ~ ^ ““ 預定半導體材料,以最佳化該 第一電"電極之能帶隙能量’而選擇該第二預定半導體材 料以最佳化該通道之張力。 本發明另係有關於—種電晶體,其包括:一半導體基 板;-控制電極,其覆蓋該半導體基板;一第一電流; 極,其覆蓋該半導體基板且與該控制電極之-第-側邊之 一部分相鄰’該第-電流電極係由—第一預定半導體材料 所組成;以及一第二電流電極,其覆蓋該半導體基板,且 與該控制電極之一第二側邊 』遠之部分相鄰,該第一電流電 極和該第二電流電極形成在該 必制電極底下之一通道,該 第二電流電極具有一第二預定半導 ^ 干导體材枓,其與該第一預 疋+導體材料不同,及ip搭·ί 方贷 選擇5玄第一預定半導體材料以最佳 化該第一電流電極之能帶隙 冲丨?、成里,選擇該第二預定半導體 材料以最佳化該通道之張力。 本發明再係有關於一種形成電a 取电日日體之方法,其包括:提 103735.doc 丄359464 供半導體基極層;形成一介電層,其覆蓋該半導體基極 層L藉由、使該介電層遭受一重離子植入,非晶化該介電層 之一部分;移除係為非晶化之該介電層之部分,而留下該 介電層之非晶化剩餘部份;形成覆蓋該半導體基極層之一 半導體層,在該半導體基礎層處,非晶化之該介電層之部 分被移除而不在他處形成該半導體層;移除該介電層之非 非晶化剩餘部份;以及完成形成一第一電晶體,其具有使 φ 帛。亥半導體層作為一第一通道材料之一通道,同時形成一 橫向地相鄰之電晶體,其具有使用該半導體基極層作為與 1亥第一通道材料不同之一第二通道材料之-通道。 【實施方式】 圖1顯示根據本發明之一半導體裝置丨〇❶提供一基板 在形式中,基板1 2係為一埋藏氧化物材料或任何半 導體材才斗例如,石申化錄、錯、石夕化錯,以及可使用作為 -基板材料之其他材料。一半導體層,例如石夕、石申化鎵、 ,錯夕化錯、碳化石夕等等形成而覆蓋基板⑴藉由一介電 隔離區域13分離該半導體層成為一第-半導體層區域14和 第一半導體層區域16»該介電隔離區域13可以是任何介 電材料且通常為一氧化物。 圖2所顯示的係為半導體裝置1〇,其具有一銓氧化物層 μ’覆蓋第-半導體層區域14、第二半導體層區域16以及 介電隔離區域13。在一形式中’該鈴氧化物層18,藉由使 原子層’儿積(ALD)或金屬有機化學氣相沉積 物理氣相沉積(PVD)所提供。該給氧化物層i8係為一非晶 103735.doc 1359464 石夕給氧化物層。應該了解,給氧化物層18可以更一般地履 行為任何非晶碎二元或三元金屬氧化物,其可以經由-熱 方法改變至晶體或多晶體(即是,部分晶體)形式。僅為例 丁之目的泫纣論之剩餘將假設使用之該二元或三元金屬 氧化物係為一姶氧化物。 圖3所顯示的係為遭受熱處理2〇之半導體裝置1〇。該熱 處理20藉由在问恤退火該半導體裝置⑺而說明以晶體化和
密度化該铪氡化物層! 8 n ^ 層U以形成一多晶體铪氧化物層19。通 常退火溫度大於攝氏5〇〇度於—時間4,其部分由該給氧 化物層18之厚度和該給氧化物層18之該所需密度所決定。 應該注意在—另外形式中,彳以藉由直接地沉積多晶體給 氧化物,沉積該铪氧化物層18至半導體裝置1〇。 圖4顯示的是一半導體梦署 一 骽裒置10,其中形成一光阻光罩 2 2,覆盖在§玄第二半導體席ρ ρ 干等體層&域16上之半導體裝置1〇之部 分和該介電隔離區域13。有該弁 负茨尤阻先罩22,實施矽離子或
任何重離子之植入。例如’包括錯、氣或鎵離子之其他重 離子應Θ 了解除了 a積碎之外,可以使用將非晶化該多 晶體給氧化物層19之任何重離子材 刊了寸t植入。在另一形式 中,可以實施除了離子植入之吉垃 ai〇 《直接植入以改變該銓氧化物 層】8至一非晶化物層。 固〕頫不在圖4之植 °該植入 。結果, 24。該非 而該多晶 修改多晶體鈴氧化物層19,其中植入該等石夕 該多晶體給氧化物層19變成一非晶石夕給氧化 晶石夕給氧化物層24覆蓋該第一半導體層區域 I03735.doc 1359464 體铪氧化物層i9覆蓋該第二半導體層區域i6。覆蓋該介電 隔離區域U係為在該非晶石夕給氧化物層24和該多晶體 化物層1 9之間之介面。 圖6顯示半導體裝置1〇,其中該非晶石夕給氧化物層24已 經被移除。在-形式中,使用一傳統濕㈣方法以捷徑第 -除該非晶㈣氡化物層24,而沒有移除任何的該底下第 半導體層區域14或該多晶㈣氧化物層19。此濕钱刻對 於給係為非常選擇性的。在 ^在形式中,可以使用稀釋氫氟 酉文,HF,以移除該非晶矽姶氡化物層24。 、圖㈣示的係為半導體裝置】Q,其中形成—半導體層^ 以覆盍該第一半導體届 干等體層&域14。在一形式中,該半導體層 26蟲晶地增長在6經暴露之半導體材料^以,沒有半導 體層26形成覆蓋該介電隔離區域⑴纟一形式中該第一 "導體層區域14由砂化錯所形成。應該明顯的其他半導體 材料和任何許多介電材料可以在該第-半導體層區域14上 ^晶地増長。該半導體層26之增長在一預定高度停止。在 式中製&半導體層26之高度使得可以與該多晶體給 化物層19比較,但不產生任何其他高度。可以需任何數 =的半導體材料,例如石夕 '錯、石夕化鍺、石夕化碳、以碳摻 2石夕、以及該等上述材料之在原位摻雜之形式,實施半 不石θ26°半導體層26選擇與第一半導體層區域14之材料 5材料。例如,假如半導體層區域1 4係為矽,選擇半 .體層26為石夕化緒、石夕化碳、錯、或其他半導體材料。所 應4 了解在該處理之此時,已經形成一半導體裝置, 103735.doc 1359464 其具有兩電氣隔離區域’具有兩不同暴露之半導體材料, 從其形成額外裝置。 圖8顯示半導體裝置1〇之一種形式,其使用圖7之結構。 下面與圖9-19將揭示該半導體裝置10之另外使用。在圖8 中’顯示從圖7之半導體裝置10所形成之一第一電晶體46 和一第二電晶體48。剛開始,藉由使用化學地移除該姶氧 化物之熱處理移除該多晶體銓氧化物層19。該熱處理之一 範例係為使用氣體氣化氫和熱之結合之一方法。這樣之熱 方法在Hobbs等等之WO 03/012850 A1中傳授。該多晶體給 氧化物層1 9仍然在一多晶體階段。隨後,一厚閘極氧化物 層28在該半導體層26和該第二半導體層區域丨6上形成。具 有一閘極和間隔物之一傳統電晶體係在每個該第一半導體 層區域14和該第二半導體層區域16内形成。特別地,該第 一電晶體46以具有矽化鍺之材料之通道而形成而該第二電 晶體48以具有矽材料之通道而形成。所以,在一單一方法 中’存在已經具有不同材料之結構元件所形成之電晶體。 電晶體46具有一傳統側牆間隔物32、一閘極3〇以及一源極 29和一汲極3丨。電晶體48具有一傳統側牆間隔物、一閘 極3 4以及一源極3 8和一汲極4 〇。 。玄通道42包括增強之導電形式於不同於通道料之導電性 之某載體形式。所以’該張力已經因在該第一半導體層區 成1 4牙β亥第—半導體層區域! 6中電晶體,+同地最佳化。 因此電曰曰體46可以具有與接近但由一隔離區域分開之電 晶體48之不同能帶隙材料之通道材料形成。例如,通道材 I03735.doc 1359464 料之變化可以允許一電晶體設計於一電源應用,同時使用 另電晶體於一邏輯應用。在此詳細描述之方法中,使用 铪氧化物為一光罩係為在一相同基板上實施具有不同能帶 隙材料通道之電晶體之有效率方法。在該揭示方法中沒 有使用以電漿為主之蝕刻,與一較少磨損化學移除處理相 反。
員示圖7之半導體裝置1〇之另-使用法。4 了顯示之 方便’給予與圖1_8中元件相似之圖9_19中元件相同元件號 碼。 儿
應該注意調整介電隔離區域13之大小以具有根據所需應 用之一適當深度。所以’在此描述之具體實施例中,在移 :該:晶體铪氧化物層19之後’ #由使用一傳統濕蝕刻, 权先則所顯示地減少該介電隔離區域13之深度。與圖8, 斤述地移除戎多晶體給氧化物層19。在一形式中,閘 極49和53係為多^,且藉由多晶碎之傳統沉積和甜刻, 二二旱閉極氡化物層28上形成。在另一形式中,閉極竹和 係由金屬形成’在另—形式中,閘極49和閘極53由 ^ =晶石夕層之堆疊形成。應該了解,該半導體裝置10 係不需要依比例繪制,闵+ # # ϋ > 一 m裂,因此该4閘極之高度和寬度 ^ 在每個閉極49和閘極53上面分別地形成—絕緣 絕缘_騎體M °在—具體實施例中,沉積絕緣體50和 Μ取決於閘極49和閘極53之材料組成,蟲晶 ::長。選擇絕緣體5。和絕緣.體54之高度以使該 具有如下所討論之預定高度。在另—形式中,未使 103735.doc 12 上切464 體5 0和絕緣體54,而該閘極結構僅包括閘極49和閘極w。 -厚間隔物52圍繞且包圍該間極49、絕緣體5〇和厚閉極孰 化物層28。相似地,一厚間隔物56圍繞且包圍該閘極53、 絕緣體54以及厚間極氧化物層28。在一形式中,厚間隔物 52和厚間隔物56係為氮化物間隔物。
圖10所顯示的係為半導體冑置1〇之進一步處s,並中執 行-石户嵌入餘刻以產生一減少量之半導體層區域14^橫 向地相鄰閘極49和-減少量之該第二半導體層區域16,盆 橫向地相鄰問極53。戶斤以’半導體層26尺寸減少且緊接著 在問極49和該厚閘極氧化物㈣下面存在。因為,半導體 層26在與開極49相關連之該閘極堆疊中存在但並不存在於 與相關連之閉極堆疊中,具有間極49之該問極堆叠 比^。應該注意的是―重大量之該第—半導體層區域W 極49和53m,、 矛多除導致應s玄通常是分別於閘 、。汲極區域之移除。該形成允許於每個閘 極49和53之嵌入式源極和汲極之隨後形成。 離體裝置1〇之進-步處理,其中執行… 以藉由使用該重離子植入實施產生-介電 :二。了石夕之外之其他例示離子包括鎵、錯、石夕、 體裝 ’丁'為相對低能量植入,於避免傷害半導 結\t旦〆&下層之目的。例如,不大於10 Κ電子伏特之 入旎量係為所需的,且較佳為在3_5 K電子福时圍 或更少之植入能量。^ W35K電子私内乾圍内 積。該沉積執行一保形保護介電層58之沉 槓仏為相性方法步驟且在一形式中,使用該 I03735.doc 1359464 材料TEOS為該介電。當使用保形之保護介電層時沉積 -保形鈴氧化物層60,覆蓋保形保護介電層&如同先前 f體實施例,可以經由-熱處理,晶體化或多晶體化(即 二部分晶體化)之二元或三元金屬層,更一般地實施該 給^匕物層60。假如給氧化物並未如沉積之晶體化時,可 以订-熱處理以密度化和晶體化給氧化物。—旦形成保 形保護介電層58和保形給氧化物層6〇,執行該重離子角产 在該顯示形式中’該角度植入係從左至右。應該; 外而U:向。亥角度植入方向。假定實施了-矽角度植入。 用其他植入種類’例如錯,給氧化物層 Μ :、路地區變成非晶化而形成一非晶矽給氧化物層 U又植入之使用形成-陰影區域62和-陰影區域64, 氧化入離子撞擊該給氧化物。在這些地區中,該給 氧化物未日曰硬化,且該样> ”.。氧化物層60保持多晶體形 Λ 〇 整應2解該陰影區域Μ和陰影區域64可以由許多技術調 了以6周整该植入之角度以變化在每個陰影區域 ;=域64内之地區量。此外,可以製造閘極49和開 ::較高r分別地增加陰影區和和陰影區域= :9和二5:編!?對於一些目的來說並不需要,該間極 / 可以製造的比指示的更小而該絕緣體5 0和絕緣 體54可以製造的比指示的更高。在另-具體實施例中可 以不使用該絕緣體50和絕緣難54,而閉㈣和閉極Μ剛開 103735.doc 1359464 始形成的比所需的更高’而在角度植入完成之後,稱後古 度減少。也應該注意在另一形式’在一積體電路上之不: 電晶體應該以不同閘極堆疊高度形成。 又小圾例如,絕緣體50可 以具有不同於絕緣體5 4之高度,以烊Λ s加不同陰影區域長 度。或者,當未使用絕緣體50和絕緣體54 J j U不同於 間極5 3之南度形成間極4 9。 圖12顯示的係為半導體裝置1〇之進—步處理,其中藉由 -傳統氟化氫為主濕蝕刻’移除該非晶矽铪氧化物層“和 該底下之保形保護介電層58。該濕蝕刻對於在一形式中係 為使用於該保形保護介電層58之材料之非晶石夕給氧^物和 TEOS係為非常具選擇性的。因為該角度植入,該保形姶 氧化物層60之剩餘部份僅沿著每個閘極49和閘極53之二^ 邊,且橫向地僅從這些閘極之一側邊繼續一短距離。 料(碳摻雜妙或碳化石夕或石夕) 圖13所顯示的係為半導體裝置1〇之進一步處理,其中該 半導體區域70和一半導體區域72在該第一半導體層區域“ 和該第二半導體層區域16之暴露區域上選擇性地磊晶增 長。於半導體區域7〇和半導體區域72之適當材料係為矽化 鍺(SiGe)、鍺(Ge)、矽化碳(Sic)、矽(Si)和其他半導體材 料。這些材料可以是在原地摻雜或隨後摻雜◊該半導體區 域70和半導體區域72作用為一源極或汲極至該分別相鄰閘 極。假如使用為一源極,該半導體區域7〇和該半導體區域 72將作用為一通道壓力供應源。假如使用一汲極,該半導 體區域70和該半導體區域72被選擇為具有高能帶隙能量材 I03735.doc 15 1359464 :14所顯禾的係為半導體裝置丨。之進—步處理,其中藉 用化學地移除該給氧化物 ’、9 ”,、處理’移除該保形姶氧 化物層60。該熱處理 之結 乾㈣為使用-氣體氯化氫和熱 之則軸勒中㈣導Wk等等 圖^所顯示的係為半導體裝置1Q之進—步處理,其中使 ::濕钱刻選擇性地移除該保形保護介電層I因為 保形鈴氧化物層60之移除,該第_半導體層區域 之右^ 導體層區域16分別地暴露至閉極49和問極Μ 後护成之:些暴露區域允許於一第二嵌入式電流電極之隨 後形成之地區。 < 行的係為半導體裝置1〇之進-步處理,其中執 ^ 74^-- 先執仃一保形保護介電 2之心積。該沉積係為一選擇性方法步驟且在一形式 声中^用該材料丁 E0S為一介電。當使用該保形保護介電 :夺二,沉積-保形給氧化物層75,覆蓋該保形保護介電 解氡化物層Μ係為—非晶㈣氧化物層。應該了 般地貫施該銓氧化物層75為任何非晶矽二元或 二ΓΛ氧化物,其可以經由一熱方法,改變至晶體或多 疋。Η“曰體)。僅為了例示目的,剩下之討論將 又。又。亥二兀或三元金屬氧化物係為姶氧化物。假如 =化物不是晶體化如沉積時’可以執行—選擇性熱處理 以饮度化且晶體化鈴氧化物…旦形成保形保護介電層Μ 和保形給氧化物層75時,執行該重離子角度植入。在該顯 103735.doc 16 户、;,該角度植入係為從左至右。假定實施了一矽角 二:。保形铪氧化物層75之該等暴露地區變成非晶化而 區非晶矽铪氧化物層76。角度植入之使用形成-陰影 ^和-陰影區域8〇’其中沒有植人離子撞擊該給氧化 化你些地區中’ B氧化物未_化,且該保形給氧 匕物層75保持多晶體形式。 ^17顯示的係為半導體裝置1〇之進-步處理,其中假如 子在的话’該非晶石夕給氧化物層76和該底下保形保護介電 藉由一傳統氟化氫為主之祕刻所移除。該濕钱刻對 於非晶石夕給氡化物和TE0S係為非常具有選擇性的。因為 邊角度植入’該保形給氧化物層75之剩餘部份僅沿著每個 閘極49和閘極53之一側邊,且橫向地僅從這些閉極之-側 邊繼續一短距離。 圖18所顯示的係為半導體裝置1〇之進一步處理,宜中咳 半導體區域84和-半導體區域86在該第一半導體層區域14 和該第二半導體層區域16之暴露區域上選擇性地蟲晶增 :半導體區域84和半導體區域86之適當材料係為石夕化 鍺、錯、石夕化碳、砂和其他半導體材料。不管選擇哪種材 料,半導體區域84和半導體區域86係具有與半導體區域7〇 和半導體區域72不同的材料。這些材料可以是在原地推雜 或隨後穆雜。該半導體區域84和半導體區域%作用為一源 極或汲極至該分別相鄰閑極。假如使用為—源極,該半導 體區域84和該半導體區域86將作用為一通道愿力供應源。 假如使用-没極’該半導體區域84和該半導體區祕被選 I03735.doc 1359464
擇為具^高能帶隙能量材料(碳摻雜石夕或碳化石夕或石夕)。在 此時’豬由使用化學地移除該銓氧化物之熱處理,移除咳 保形給氧化物層75。該熱處理之-範例係為使用氣體氯^ 風和熱之結合之—方法。如前所㉛’這樣之熱方法在 Η〇_等等之彻咖則幻中傳授。在移除該保形給氧 物層75之後’藉由一傳統濕蝕刻移除該保形保護介電層 7:以形成圖丨8所顯示之結構。應該了肖,可以實施例如光 ?植力源極/及極调整植入之進—步傳統處自半導體裝 置10,以進一步地調整半導體裝置10之效能參數。
圖19所顯示的係為半導體裝置1〇之進一步處理,以顯示 在閘極49和閘極53周圍之功能性電晶體之形成。厚間隔物 Μ變成一側牆氧化物間隔物88,其繞著閘極49和在半導體 區域70之一部分上和橫向相鄰於閘極49之半導體區域料延 伸在之則或在一矽化物補償間隔物90形成期間,藉由一 乾蝕刻方法,彳之上面閘極49(和絕緣體5〇)移除厚間隔物W
之頂端部分。也移除絕緣體50。在半導體區域7〇内形成的 係為矽化物區域92,*在半導體區域84内形成的係為石夕化 物區域94。藉由一矽化物區域93產生電子接觸至該閘極 49。應該注意假如閘極49由金屬形成時,就不需要該矽化 物區域93,且該側牆氧化物間隔物88和矽化物補償間隔物 90在閘極49之側牆之頂端實質上結束。 相似地,厚間隔物56變成一側牆氧化物間隔物95,圍著 閘極53和半導體區域72之部分上和與閘極53橫向地相鄰之 半導體區域86延伸。在之前或在一矽化物補償間隔物96形 I03735.doc -18^ 1359464 成期間’藉由一乾鞋岁I丨古·土 A ,從上面閘極5 3 (和絕緣體5 4) 私除厚間隔物56之頂端部分。在還移除絕緣體54。半導體 區域72内形成的係為石夕化物區.域97,而在半導體區域_ 形成的係為石夕化物區域98。藉由-石夕化物區域99產生電子 接觸至該閉極〜應該注意假如閉極53由金屬形成時,就 不需要該石夕化物區域99,且該側牆氧化物間隔物叫口石夕化 物補償間隔物96在㈣53之側牆之頂端實質上結束 石夕化物間隔物90和魏物補償間隔物%係為選擇性的。 現在應s亥了解,已經提供一 稱源極和汲極電極材料之電曰體处構 以及具有非對 .首㈣5 ^ 料之電日曰體、结構,以及具有非對稱通 電曰曰體。可以因特定電源和效能需要,最佳化哕 等源極、汲極和通道材料,且為張力而最佳化; 想電晶體結構得A #兮、.a & + ^ _ 稱係為於δ亥及極之南能帶隙材料和低 張力材料於該源極,所以可以 年以之 古法以4 T以制該揭不之電晶體結構和 方法以:―相同電晶體中實施該最佳之不同材料。 :該^申請書中’本發明已經參考特定具體實施例而 和述。然而,任何普通熟悉此技藝的人士將了 需背離如在下之申請專利範圍所提出之本發明之範圍,而 產生許多修改和改變。例如 』如了以使用—電晶體結構和方 法,其中沒有該源極和沒極電極之嵌入,例如在超 電晶體’例如平面完全空機電晶體或-垂直多重開桎
裝置。換句話說,可以實施一電晶體,其中使用二= 料提升該源極和、、芬托,PrJ B 的且在閘極下極和源極兩者係為橫向 面)在此所教導之結構適用於具有閘極側 103735.doc 19 1359464 牆間隔物之全部電晶體β並且,可以實施許多形式之電晶 體,例如二極、奈米晶體、砷化鏍和其他。藉由使用該非 對稱結構,將加強需要在一源極或汲極上建立之結構之任 何整合。可以使用不同於可以經由一熱處理晶體化或部分 晶體化之Hf〇2,可被非晶化,且隨後藉由化學處理移除之 非晶矽二元或三元金屬氧化物。因此,該申請書和圖示被
視為說明性而不是限制性,而全部這樣之修改意圖為包括 在本發明之範圍内。 在一形式中,在此提供用於形成一電晶體半導體裝置之 方法。提供—半導體基板。形成覆蓋該半導體基板之控制 電極。形成在該半導體基板和相鄰該控制電極之一第一電 流電極,該第一電流電極具有一第一預定半導體材料。提 供在該半導體基板和相鄰該控制電極之—第二電流電極, 以在該半導體基板内形成一通道,該第二電流電極具有不 同於該第一預定半導體材料之-第二預定半導體材料。選 =該第—預定半導體材料,以最佳化該第—電流電極之能 帶隙能量’而選擇該第二預定半導體材料以最佳化該通道 =力。在-例式形式中’選擇該第一預定半導體材料為 =夕’而選擇該第二預定半導體材料為錯切。該第- 電机電極和該第二電流電極藉 日由形成该控制電極覆蓋該半 導體&域,覆蓋該基板之控 ^ ® ^ 電極而形成。在周圍和與該 才工制電極杈向相鄰形成铪氧化物 一 、# t A β 物之—第一保形層。從一第 J邊方向執行一離子之第一角 4A ϋ V.,,, 又植入至該控制電極,而 釔乳化物知該第一保形層沿著 $豕k制電極之一第一側邊和 I03735.doc 1359464 該控制電極之上而非晶化。移除已經沿著該控制電極之第 -側邊、該控制電極之上、和與該控制電極之該第一側邊 ♦只向相鄰’被晶碎化之該私畜仆札+ # 忒铪乳化物之該第一保形層。該第 一電流電極藉由從該半導體Λπ v 1與ι弟一暴露部分之磊晶 增長而形成。沿著與該第一側邊. > ^ w違本身相反之控制電極之一 第二側邊和與該控制電極之唁當— 弟一側邊橫向相鄰,移除該 給氧化物之該第-保形層。在該控制電極周圍和橫向相鄰 和在該第-電流電極上形成第二保形層之給氧化物。從一
第一側邊方向執行離子之第-电谇X 第一角度植入至與該第一側邊方 向相反之該控制電極,而沿荽兮 而/0者3玄控制電極且在該控制電極 之上之姶氧化物之該第一保形層 a被非日日化。移除已經沿著 该控制電極之第二側邊、該控制 極之該第-側邊橫向相鄰,被曰石夕化η和與5亥控制電 祁网被日日矽化之該铪氧化物之該第 一保形層。該第二電流電極係藉 说Ε 货精由從該+導體區域之磊晶 h長所形成。該第二電流雷極鸫 _ 电机冤極藉由從該半導體區域之一 二暴露部分之m晶增長而形成 九/式中’藉由形成 —絕緣材料在該控制電極之上, 珉 工制電極被垂直地延 伸,在該第一角度植入和該第二 ,. 角又植入期間,該延伸加 。該控制電極相鄰之_預定陰影區域。在另 形成一具有一控制雷is λ* > , 第一電流電極和一第二電流f 極之第二半導體裝置,該第二半導體m 電 域與該第一半導體带晉八„ 導體裝置稭由-隔離區 弟午導粗裝置分開,且具有與該第 材料組成不同之材料組成之通道。 \通、 隔離F Θ以Μ + β 札/式中’使用該 耗域以开,成—弟一半導體 乐導體區域。 103735.doc -21 - 1359464 二成::一半導體裝置和該第二半導體裝置之控制電極 “一半導體區域、該隔離區域和該第二半導體 區域上形成給氧化物之一初始保形層。非晶化和移除在該 第一半導體區域上之給氧化物之初始保形層。在該第二 導體區域之一暴露部分上形成一預定通道材料,同時在該 弟二+導體區域上不形成該預定通道材料。從該第二半導 體區域移除給氧化物之初始保形層。 在另一形式中’提供具有-半導體基板之電晶體一控 制電極覆蓋該半導體基板。一第一電流電極覆蓋該半導體 基板且與該控制電極之一第一側邊之—部分相鄰。該第-電流電極係為一第一預定半導體材料。一第二電流電極覆 盍料導體基板,且與該控制電極之一第二側邊之一部分 相鄰,該第-電流電極和該第二電流電極形成在該控制電 極底下之通道。該第二電流電極具有-第二預定半導體材 料“與。亥第-預定半導體材料不同。選擇該第一預定半 導體材料以最佳化該第一電流電極之能帶隙能量,選擇該 第二預定半導體材料以最佳化該通道之張力。一第二電晶 體與該電晶體橫向相鄰且由一隔離材料分開’該第二電晶 體係為具有一通道之電晶體,該第二半導體裝置之該第二 通道具有與該第—半導體裝置之通道不同之通道材料組 f。該第二電晶體包括-閘極和第-和第二電流電極,其 刀別地具有如6亥電晶體之閘極、第—電流電極和第二電流 電極之相同材料組成。在一形式中’該第一預定半導體材 料係為矽化鍺而該第二預定半導體材料係為矽化碳。在另 I03735.doc -22· 1359464 =ΐ中,一半導體層覆蓋該基板且在該基板和每個該第 兮丨電極和遠第二電流電極之間,Μ半導體層具有緊接 4制電極底下比相鄰該控制電極更大之高度。在另一形 式令有橫向地圍繞該控制電極之補償間隔物》 在尚另-形式中,藉由提供—半導體基極層形成電晶體 ::法:形成—介電層覆蓋該半導體基極層。#由使該介 、u重離子植人’ #晶化該介電廣之—部分。移除係 為非晶妙之該介電層之部分,而留下該介電層之晶石夕剩餘 部份。形成覆蓋該半導體之一半導體層,&中不需在另外 =成該半導體層,移除非晶化之該介電層之部^移除該 介電層之晶矽化剩餘部份。形成_第_電晶體,其具有使 用該半導體層為一第一通道材料之通道。形成一橫向相鄰 電晶體’其具有使用該半導體基極層為與該第一通道材料 不同之一第二通道材料之通道。在另一形式中,以一第一 半導體材料同時地形成每個該第—電晶體和該橫向相鄰電 晶體之該第一電流電極。以與該第一半導體材料不同之一 第二半導體材料形成每個該第-電晶體和該橫向地相鄰電 晶體之-第二電流電極。在另一形式中,每個該第一電晶 體和該橫向相鄰電晶體之該第一電流電極藉由從該半導體 基極層之磊晶增長而同時地形成,同時在於定位該第二電 流電極之區域底下之該半導體基極層由一第一晶矽介電所 區隔。每個該第一電晶體和該橫向相鄰電晶體之該第二電 流電極藉由從該半導體基極層之磊晶増長而同時地形成, 而該第一電晶體和橫向相鄰電晶體由一第二晶矽介電所區 103735.doc -23· 隔。在-形式中,使用給氧化物為… 中,使用一魚择舌邮 穷為6亥介電層》在一形式 由使用該第~電3|^ μ 心介電層之部分。藉 分,該陰影部分定義該介電層之二:度產生一脸影部 式中,該控制電極之高度藉由在:剩餘部份。在另-形 體材料而暫時地 "S μ控制電極上形成一絕缘 電極具有—延县 在該角度重離子植入期間,該控制 延長之咼度。當使用時,在 』 之前,該絕绦擗隹。亥第一電晶體完成 緣體材料從該控制電極移除。% X 4 & π 子植入之枭洚s 6周整该角度重離 該陰影區域》在—并… 、有肖疋最小地區之 在另一形“ 該介電層係為-金屬氧化物。 社力 ^式中,在非曰仆兮八泰& 法,亨介m 層之部分前,經由一熱方 °哀;丨電層被多晶體化。 已經根據特定1种接# ,,丄 八體貝鈿例在上面描述問題之利益、其他 優點和解決方法。# 、、 ΛΛ而,問題之利益、其他優點和解決方 法乂及可月b導致利益、其他優點和解決方法發生或更顯 著之任何元件並不視為任何或全部該等申請專利範圍之重 要、所需或基本特點或元件。當在此使用時, 括”、,,句合·,、+ V ^ 或任何其他本身的變化,意圖為涵蓋非獨 占H的包括》使得包括_串元件之過程、方法 '物品或裝 置並不僅L括這些元件,而是包括未表達地列出或對於這 樣之過私方法 '物品或跋置來說為本有之其他元件。當 在此使用之該詞-,係定義為-或比-還多。當在此使用 時,該詞負數係定義為二或多於二。當在此使用時,該辭 另一,係疋義為至少一第二或更多。當在此使用時,該等 I03735.doc •24· 1359464 詞包括和/或具有,定義為包括(即是 使用時,雖然不需要直接地,且不需 連接係定義為接面。 【圖式簡單說明】 吗1增示一種半導體裝署$ A 干守瓶^置之斷面圖,該半導體裝置具有 S不同材料之通道的電晶體;以及
,開放語言)》當在此 要機械地,但是該詞 且圖至I9繪不一種半導體裝置之斷面圖,該半導體裝置 具有含非對稱之電流電極的電晶體。 【主要元件符號說明】
10 12 13 14 ' 16 18 、 19 、 60 、 66 、 75 20 22 24 26 、 42 、 44 28 29、38 3〇 、 34 、 53 3 1、4〇 32、36 46、48 半導體裝置 基板 介電隔離區域 半導體層區域 7 6銓氧化物層 熱處理 光阻光罩 非晶>6夕鈴氧化物層 通道 厚閘極氧化物層 源極 閘極 汲極 傳統側牆間隔物 電晶體 103735.doc 1359464
80 86 側牆氧化物間隔物 矽化物補償間隔物 97、98、99矽化物區域 49 50 ' 54 52 ' 56 58 ' 74 62 、 64 、 78 70 、 72 、 84 88、95 90 ' 96 92 、 93 、 94 閘極堆疊 絕緣體 厚間隔物 介電層 陰影區域 半導體區域
103735.doc -26-

Claims (1)

1359464 第094126811號專利申請案 ----一' 中文申請專利範圍替換本(97年7月) | 十、申請專利範圍: 1 η 1. 一種用於形成一半導體裝置之方法,其包括: 提供一半導體基板; 形成一控制電極’其覆蓋該半導體基板; 形成一第一電流電極,其在該半導體基板内並鄰近該 控制電極,該第一電流電極具有一第一預定半導體材 料;以及 控制電極,以在該半導體基板内形成一通道,該第二電 二電極具有不同於該第一預定半導體材料之一第二預定 半導體材料,選擇該第一預定半導體材料,以最佳化該 第-電流電極之能帶隙能量,而選擇該第二預定半導體 材料以最佳化該通道之張力。 2. 3. 如請求項1之方法,尚包括: 選擇該第-預定半導體材料為碳化石夕;以及 選擇該第二預定半導體材料為鍺化矽。 如明求項1之方法’其中形成該第一電流電極和該第二 電流電極尚包括: 形成該控制電極,霜罢 €盍—半導體區域,覆蓋該半導體 暴板, =和橫向相鄰該控制電極,形成二元或三元金屬 氧化物之—第一保形層; 從—第一側邊方向執行— 备痄 制電極,並非曰化―離子之第-角度植入至該控 日日/〇者該控制電極之一第一側邊和該控 1037-35-970626.doc 1359464 制電極之上之二元或三元金屬氧化物之—第—保形層; 移除沿著該控制電極之第一側邊'該控制電極之上、 和與該控制電極之該第一側邊橫向相鄰,已經被非晶化 沿著該第-側邊對面之控制電極之一第二側邊和與該
控制電極之該第二側邊橫向相鄰,移除該二元或三元金 屬氧化物之該第一保形層; 在該控帝j電極周圍以及#向相冑該控^電極和在該第 一電流電極上形成二元或三元金屬^化物之一第二保形 層; 從該第一 #1邊方向相反之_第二側邊方向執㈣+ < 第-角度植入至該控制電極’並非晶化沿著該控制電極
之該二元或三元金屬氧化物之該第一保形層; ,藉由從該半導體區域之—第—暴露部分之蟲晶增長 形成該第一電流電極; 之-第二側邊且在該控制電極之上之二元或三元金屬氧 化物之該第一保形層; 移除已經沿著該控制電極之第二側邊、該控制電極之 上、和與該控制電極之第二側邊橫向相鄰,被非晶化之 一兀或二兀金屬氧化物之該第二保形層;以及 藉由從該半導體區域之一第二暴露部分之磊晶增長, 形成該第二電流電極。 如請求項3之方法,尚包括: 藉由形成一絕緣材料在該控制電極之上,垂直地延伸 該控制’在該第一角度植入和該第二角度植入期 103735-970626.doc 1359464 月ή曰修正替換頁j 預定陰影區域。 間,該延伸加大與該控制電極相鄰之 5. 如請求項3之方法,尚包括: 實施每個二元或三元金屬 元或= 叨之該第一保形層和二 次—70金屬氧化物之該第二保形層Α ^ 6知枝本ε 層為—铪氧化物層。 6. 如求項1之方法,尚包括: 形成一第二半導體裝置’其具 雷沪番徑制電極、一第一 電瓜電極和一第二電流電極, . 弟一+導體裝置藉由一 離£域與該半導體裝置分 之一 ii、f 且具有與該半導體裝置 之通道材料組成不同之材料組成之一通道。 7. 如請求項6之方法,其中形成 .. A烕及第—半導體裝置尚包 <ΐ · 使用該隔離區域以形成一第一 , 等體^域和一第二皁 導體區域’以及在形成該第一半 一 體裝置之控制電極之前: 弟一丰導 在6亥第一半導體區域、該隔錐f ㈣離區域和該第二半導體 區域上形成铪氧化物之一初始保形層,在該第—半導體 區域上之铪氧化物之該初始保形層被非晶化和移除· 在該第-半導體區域之一暴露部分上形成一預定通 道材料,同時在該第二半導體區域 材料;以及 碎上不形成該預定通道 從该第二半導體區域移除铪 礼化物之该初始保形 JSb 〇 8. -種半導體裝置,包括一第一電晶體,其包括: 一半導體基板; 103735-970626.doc 1359464 I — 卜年7月7 曰修止智·換頁j 一控制電極,其覆蓋該半導體基板; 一第-電流電極,其覆蓋該半導體基板且與該控制電 和之第側邊之一部分相鄰,該第一電流電極係由一 第一預定半導體材料所組成;
9. 一第二電流電極,其覆蓋該半導體基板,且與該控制 電極之-第二側邊之—部分相鄰,該第—電流電極和該 第-電流電極形成在該控制電極底下之一通道,整個通 包含與該羊導體基板不同的一單一材料,該第二電流電 極具有-第二預定半導體材料,其與該第—預定半導體 :料不同’及選擇該第一預定半導體材料以最佳化該第 ’選擇該第二預定半導體材料 最佳化°亥通道之張力;以及 第一電晶體,其愈兮笛一 ^ v 、” μ第一電日日體橫向相鄰且由一隔 離材料分開,該第二電晶體 晶體之第一通道,該第二電 第—通道具有與該第—電晶體之通 通道材料組成,該第二雷B 』之 _ . 電日日體包括一控制電極和第一雷 流電極和第二電流電極, Μ第電 之該控制電極、第一電产 ’、如该第-電晶體 材料組成。 ^電極和第二電流電極之一相同 如請求項8之半導體裝置,其 包括矽化鍺、錯、矽、矽:、5亥第一預定半導體材料 摻雜形式之任-者,而碳、以碳摻雜切和其原地 鍺、矽 '石夕化碳、以碳# 預疋半導體包括砂化鍺、 -者。 雜切和其原地穆雜形式之任 O3735-970626.doc
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
KR100655774B1 (ko) * 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
US7241700B1 (en) 2004-10-20 2007-07-10 Advanced Micro Devices, Inc. Methods for post offset spacer clean for improved selective epitaxy silicon growth
US7456062B1 (en) 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US7402485B1 (en) 2004-10-20 2008-07-22 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US7553732B1 (en) 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
US7538002B2 (en) * 2006-02-24 2009-05-26 Freescale Semiconductor, Inc. Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors
US7479422B2 (en) * 2006-03-10 2009-01-20 Freescale Semiconductor, Inc. Semiconductor device with stressors and method therefor
DE102006015075A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in MOS-Transistoren in unmittelbarer Nähe zu einem Kanalgebiet
US8377812B2 (en) * 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US20080108190A1 (en) * 2006-11-06 2008-05-08 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US7695761B1 (en) 2006-12-21 2010-04-13 Western Digital (Fremont), Llc Method and system for providing a spin tunneling magnetic element having a crystalline barrier layer
EP1936696A1 (en) * 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
US8559141B1 (en) 2007-05-07 2013-10-15 Western Digital (Fremont), Llc Spin tunneling magnetic element promoting free layer crystal growth from a barrier layer interface
US7825003B2 (en) * 2007-06-26 2010-11-02 International Business Machines Corporation Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US7936042B2 (en) * 2007-11-13 2011-05-03 International Business Machines Corporation Field effect transistor containing a wide band gap semiconductor material in a drain
US8545999B1 (en) 2008-02-21 2013-10-01 Western Digital (Fremont), Llc Method and system for providing a magnetoresistive structure
US8498084B1 (en) 2009-07-21 2013-07-30 Western Digital (Fremont), Llc Magnetoresistive sensors having an improved free layer
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US8194365B1 (en) 2009-09-03 2012-06-05 Western Digital (Fremont), Llc Method and system for providing a read sensor having a low magnetostriction free layer
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8415731B2 (en) * 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
US9331174B2 (en) 2010-04-15 2016-05-03 Globalfoundries Inc. Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe)
US8237197B2 (en) 2010-07-07 2012-08-07 International Business Machines Corporation Asymmetric channel MOSFET
US8450792B2 (en) 2011-04-08 2013-05-28 International Business Machines Corporation Structure and fabrication method of tunnel field effect transistor with increased drive current and reduced gate induced drain leakage (GIDL)
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8871584B2 (en) * 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
CN103489914B (zh) * 2012-06-12 2016-01-20 香港科技大学 具有非对称晶体管的静态随机访问存储器及其控制方法
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US9070381B1 (en) 2013-04-12 2015-06-30 Western Digital (Fremont), Llc Magnetic recording read transducer having a laminated free layer
US9165944B2 (en) 2013-10-07 2015-10-20 Globalfoundries Inc. Semiconductor device including SOI butted junction to reduce short-channel penalty

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61276265A (ja) * 1985-05-30 1986-12-06 Nec Corp 絶縁ゲ−ト型電界効果トランジスタ
JPS6313378A (ja) * 1986-07-04 1988-01-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH04313242A (ja) * 1991-04-10 1992-11-05 Sony Corp 薄膜半導体装置の製造方法
JPH0521762A (ja) * 1991-07-10 1993-01-29 Mitsubishi Electric Corp 電界効果型トランジスタを備えた半導体装置およびその製造方法
JPH05251691A (ja) * 1992-03-04 1993-09-28 Nec Corp ゲルマニウムを用いたヘテロ構造電界効果トランジスタ
JPH09232576A (ja) * 1995-06-16 1997-09-05 Interuniv Micro Electro Centrum Vzw 垂直misfetディバイス,cmosプロセスインテグレイション,ramアプリケイション
JP3327135B2 (ja) * 1996-09-09 2002-09-24 日産自動車株式会社 電界効果トランジスタ
JPH11163329A (ja) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6445016B1 (en) 2001-02-28 2002-09-03 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) transistor having partial hetero source/drain junctions fabricated with high energy germanium implantation
US6708960B2 (en) * 2001-07-10 2004-03-23 Integrid Inc. Cooling tower support grid
US6818493B2 (en) 2001-07-26 2004-11-16 Motorola, Inc. Selective metal oxide removal performed in a reaction chamber in the absence of RF activation
JP4034627B2 (ja) * 2001-09-28 2008-01-16 テキサス インスツルメンツ インコーポレイテツド 集積回路及びその製造方法
US6744083B2 (en) * 2001-12-20 2004-06-01 The Board Of Regents, The University Of Texas System Submicron MOSFET having asymmetric channel profile
US6596594B1 (en) 2002-02-22 2003-07-22 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating field effect transistor (FET) device with asymmetric channel region and asymmetric source and drain regions
DE10229003B4 (de) * 2002-06-28 2014-02-13 Advanced Micro Devices, Inc. Ein Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem Rekombinationsgebiet
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
FR2868207B1 (fr) * 2004-03-25 2006-09-08 Commissariat Energie Atomique Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor

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