TWI357638B - A method for forming a semiconductor device and a - Google Patents

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Description

^38 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種在蝕刻溝槽期間保護下面的主動特徵 之方法。 【先前技術】 藉由在裝置上形成導體可提供至彼等裝置之電.連接。導 體可由減式或加式（Damascene(鑲嵌））方法形成。在任一狀 况下，執行將終止於待接觸之裝置上或附近之蝕刻。 在任何㈣期間，必須注意要❹刻在所要點處停止。 視裝置而定，過蝕刻可接受或不可接受。 在Damascene溝槽蝕刻期間過蝕刻對裝置有害的裝置 中，一種防止此損害之方法係有利的。 1 【發明内容】 視為對文中之申請專利範圍界定’且不應將該部分 專“專利範圍的限制。大體而言 :在溝槽㈣期間保護下面的特徵之方法，且針對: 此方法形成之結構。 τ耵便用 本發明之一第一離 法，該方法勺人.種用於形成半導體裝置之方 ,. 匕3 .沈積—半導體材料層，·在該半導體材料 上沈積-第-導電層或声时 牛導體材抖 -導電層或層疊及半導二:在早個光微影步驟中將該第 該等第一柱上沈積-介電Γ 化㈣刻為第一柱，·在 中第-導電層或層叠之一二二在二電等層r刻溝槽，其 半導體材料未暴露於溝槽中，其中該 αΨ該辱柱不包括電阻率切 121J^7.d〇c 1357638 換二元金屬氧化物或氮化物。 本發明之-較佳實施例提供—種用於形成整體式三維記 憶體陣列之方法，該方法包含：a)藉由包含如下步驟之方 法在基板上形成-第一記憶體級：i)形成在—第—方向上 延伸之大體上平行的複數個導體；Η)在第一導體上形成第 -柱，’各第―柱包含在垂直定向之二極體上之第一導電 層，第一柱形成於單個光微影步驟中；Hi)在第一柱上沈 積-第-介電層；iv)在該第一介電層中蝕刻大體上平行的 複數個第一溝槽’該等第-溝槽在-第二方向上延伸，其 中，在钱刻步驟後，溝槽中之最低點在第一導電層或層疊 之最低點之上，其中第—導電層或層疊不包含電阻率切換 金屬氧化物或氣化物；及b)在第一記憶體級上整體地形成 一第二記憶體級。 本發明之另—態樣提供—種在基板上形成之第—記憶體 級:該第一記憶體級包含：在一第一方向上延伸之大體上 平行、大體上共面的複數個底部導體；在一不同於該第一 方向之第二方向上延伸之大體上平行、大體上共面的複數 個頂部導體’該等頂部導體在該等底部導體之上方；及複 數個第一柱，各第—, 弟柱蜇直地女置於底部導體中的一者盥 頂部導體中的一者之間，各-第：柱包含定向的二極 體及-導電層或層疊’該導電屢或層疊在垂直定向的二極 體上方’其中各第-柱中之導電層或層疊與頂部導體中的 一者接觸，且其中該導電層或層疊包含一金屬或金屬合金 層0 121187.doc 1357638 另一較佳實施例提供一種整體式三維記憶體陣列，其包 含：a) —在基板上的第一記憶體級’該第一記憶體級包 含·在一第一方向上延伸之大體上平行、大體上共面的複 數個底部導體；在-不同於該第一方向之第二方向上延伸 之大體上平行、大體上共面的複數個頂部導體，該等頂部 導體在該等底部導體之上方；及複數個第一柱，各第一柱 垂直地安置於底部導體中的一者與頂部導體中的一者之 間，各第一柱包含一垂直定向的二極體及一導電層或層 疊’該導電層或層疊在垂直定向的二極體上方，其中各第 一柱中之導電層或層疊與頂部導體中的一者接觸，且其中 該導電層或層疊包含一金屬或金屬合金層；及^一在第一 δ己憶體級上整體地形成之第二記憶體級。 本文中描述之本發明之態樣及實施例中之各者可單獨使 用或相互組合使用。 現將參照隨附圖式來描述較佳態樣及實施例。
【實施方式】 等人之美國專利第6,952,〇3〇號，"HighDensity
Three-Dlmensional Mem〇ry CeU"(下文巾之專利㈣且其以 引用方式併人本文中）揭示了 _種非揮發性記憶體單元， 其包括在頂部導體與底部導體之間插人的垂直定向的接面 二極體及介電擊穿反㈣。參看，垂直^向的接面二 極體3 02包含：第—導雷骟】 等電類型之重摻雜半導體層112;層 114，其為未經摻雜的半導體材料或輕摻雜的 料，及第二導電類型之重摻雜 等篮層116。二極體302之 121187.doc 1357638 半導體材料通常為;^、鍺或；^及/或鍺之合金。二極體M2 及介電擊穿反炫絲118串聯配置於底部導體⑽與頂部導體 400之間，該等導體可由諸如鶴之金屬形成。未展示各種 額外的黏著層及障壁層。 在本文中，術語接面二極體用於指具有非歐姆導電特性 之半導體裝置’其具有兩個端電極，且一電極由P型半導 材料製成，而另一端由n型半導材料製成。實例包括具有 相互接觸的P型半導體材料及㈣半導體材料之p_n二極體 及n-p二極體（諸如，齊納（Zener)二極體），及p_i_n二極體， 其中本質（未摻雜）半導體材料插入在p型半導體材料與11型 半導體材料之間。
在圖1之έ己憶體單7C之初始狀態中，當在頂部導體4〇〇與 底部導體200之間施加讀取電壓時，非常小的電流流過二 極體302。反熔絲118阻礙電流流動，且在大多數實施例 中，一極體3 Ρ2之多晶半導體材料形成為相對較高的電阻 率狀態，如在Herner等人在2004年9月29曰提出申請之美 國專利中請案第 10/955,549號，”Nonvolatile Memory Cell
Without a Dielectric Antifuse Having High- and Low-Impedance StateS"(且其在下文中稱為申請案，549)，及 Herner等人之2005年6月8曰提出申請之美國專利申請案第 1 1/148,530 號 ’ "Nonvolatile Memory Cell Operating by
Increasing Order in Polycrystalline Semiconductor Material"(且其在下文中稱為申請案，53〇)中所描述，該兩 個申請案以引用之方式併入本文中，該多晶石夕半導體分料 121187.doc 1357638 亦傾向於阻礙電流流動《在頂部導體4〇〇與底部導體2〇〇之 間施加的程式化電壓導致反熔絲材料之介質擊穿，從而永 久性地形成穿過反熔絲118之導電路徑。亦可改變二極體 302之半導體材料，將其改變為較低的電阻率狀態。在程 式化後，在施加讀取電壓後，易於偵測之電流在頂部導體 400與底部導體200之間流動。以此方式，可區分程式化單 元與未程式化單元。
圖2展示如圖丨之記憶體單元之記憶體單元的第一記憶體 級的-部分。彳形成兩個、三個、四個或更多的此等記憶 體級且將-級疊於另—級上’以形成較佳地在半導體基板 (諸如，多晶矽晶圓）形成的整體式三維記憶體陣列，且如 申請案’030及申請案，549及申請案，53〇中所描述。
通常藉由減式方法或Damascene方法形成半導體裝置中 之特徵。在減式方法中，圖案化材料且將其㈣為所要形 狀，接著在蝕刻特徵之間的間隙中填充介電質。在 Damascene方法中’藉由在介電質中形成空隙，接著以導 電或半導體材料填充彼等空隙來形成特徵。 舉例而言，為以減式方式形成金屬軌狀導體（如圖“中 所不）’沈積金屬層22，且將光阻24旋塗至其上。如圖补 中所不，接著以光微影方式將光阻24圖案化為所要形式。 如圖3c中所示’㈣步料除未受光阻保護之金屬。如圖 3d中所不，在蝕刻後，剝離光阻’從而留下金屬軌，且可 由介電質26來填充轨之間的間隙。需要時，可藉由化學機 械研磨（CMP)來移除過量的介電質，以在平坦化表面上暴 121187.doc 1357638 露執。 相反地’參看圖4a，使用Damascene方法形成金屬執狀 導體’將光阻24旋塗至沈積氧化物層32上。如圖4b中所 示’如圖所示蝕刻光阻24，於是蝕刻形成氧化物層32中之 溝槽34 »在圖4c中，在移除光阻後，沈積金屬22以填充溝 槽’且藉由（例如）CMP移除過量的金屬，從而形成執，如 圖4d中所示。
參看圖1，在專利，030之實施例中，由減式方法形成底 邛導體200及頂部導體4〇〇。由於待解釋之原因，在一些實 施例中，相反可能需要使用Damascene方法來形成該等導 體。 …、、而，形成連接至垂直定向的二極體3〇2之頂部導體4〇〇 具:挑戰性。圖5a展示二極體3〇2且在其之間之介電質刚 暴路於平坦化表面。頂部重掺雜區非常薄。如圖朴中
斤丁 '尤積介電層208，接著蝕刻溝槽21 〇。在理想狀況 下，如圖5b中所示，溝槽敍刻精綠地停止於各二極體如 之頂部而無未對準。 Λ、、'而，實際上將總是存在 “ ，，穴tit〒双：ua挪 面看圖5c，具有未對準之姓刻將暴露二極體3〇2之側 化石夕佳藉匕極體3。2之㈣熱氧化以形成二氧 :各二極體上形成反溶絲層118。重摻雜區116非 成於姓二當反熔絲118在單元之程式化期間擊穿時，待形 、相槽210中之導體可能會與 接觸對於裝置而言係致命的。 …電接觸。該 121187.doc 1357638 本發明之方法防止圖义中所描繪且將描述之致命過钱 刻，提供改良之二極體均一性、互連性 其他優勢。 早的
>如在專利，030及申請案，5的及，53〇中所描述，在較佳實 施例中’藉由沈積$掺·財層112(現場摻雜），繼而二 積厚度為m之本質石夕來形成二極體迎1區ιΐ2及⑴沈 積為非晶形，且稱後結晶以形成多晶石夕。接著，圖案化石夕 且將其姓刻為柱（在姓刻#月間可能已使用（例#)二氧化石夕之 介電質硬遮罩，且隨後將其移除），且（例如）由高密度電聚 (HDP)氧化物來填充柱之間的間隙。平坦化步驟⑽如，藉 由CMP)移除過量氧化物以在平坦化表面處暴露二極體如 之頂部。該CMP步驟不可避免地亦移除少許厚度的石夕。在 CMP步驟後，藉由？型摻雜劑（例如，硼或bf^之離子植入 形成頂部重摻雜區116,以形成淺接面。（為簡單起見，已 描述由矽形成之在底部具有„區且在頂部具有p區之二 極體的形成。在替代實施例中，可顛倒二極體之極性，或 半導體可為鍺，矽鍺合金或一些其他材料。）在專利，Ο%， 及申明案549及’530之較佳實施例中，然後以減式方式形 成頂部導體。 參看圖6a，在本發明之一實施例中，通常在氮化鈦障壁 層110上沈積重摻雜的η型矽區112及本質矽區114。重摻雜 的Ρ型矽區116藉由離子植入來沈積及摻雜或在沈積期間現 場摻雜。例如藉由下面的矽之熱氧化以形成二氧化矽來形 成介電擊穿反熔絲118。在反熔絲118上形成導電層疊；該 121187.doc 1357638 導電層疊可包括（例如）氮化鈦黏著’層40及鎢層42。障壁層 110石夕區112、114及116、反熔絲層118、氮化鈦層4〇及 鎢層42在圖6a中所示之階段皆未圖案化。為簡單起見，未 展示所示結構之下的底部導體2〇〇。 參看圖6b，接著圖案化鎮層42及氮化鈦層4〇且將其钱刻 為柱。蝕刻繼續，蝕刻反熔絲層118、矽區116、114及 112,及障壁層110,從而形成柱3〇〇。鎢層a及氮化鈦層 40在矽蝕刻期間充當硬遮罩。硬遮罩為用於圖案化下面的 層之蝕刻的蝕刻層；若已消耗所有光阻，則硬遮罩可替代 其而提供圖案。在單個光微影步驟中形成柱。介電質填充 物1 0 8填充柱3 0 0之間的間隙，且藉由平坦化（例如，藉由 CMP)來移除過量物。 接著’沈積介電材料2 0 8 ’且在介電材料2 〇 8中钱刻溝槽 310。使用Damascene構造在溝槽310中形成導體。如圖所 示，可能會發生一些未對準及溝槽310之過蝕刻。圖&展 示在溝槽310已填充氮化欽層44及鶴層46，且執行CMP以 完成頂部導體400之後的結構。如將在圖6c中所見，溝槽 丨 過姓刻導致導體400與鶴層42或氮化歛層40之側面接觸，\/ 但不與區116、114或下面的二極體之任何部分接觸。鎢層 42及氮化鈦層40之厚度提供一餘量.，溝槽蝕刻可停止於該 餘量中而對裝置效能無不利影響。導電層42及4〇可暴露於 溝槽310中，但下面的半導體層112、π4及116並不暴露。 在本發明中’接著使用導電硬遮罩來姓刻下面的特徵， 且接著在被執行以形成提供至下面的特徵之電連接之隨後 I2J187.doc •13- 1357638 ^mascene钱刻期間，將其.用於保護彼等特徵。通常將介 電材料（如二氧化矽或氮化矽）用作硬遮罩。因為本發明之 硬遮罩為^_1处，所以無f移除且可保留Μ成的裝置 中。 在上述實施例中，本發明之方法帶來額外優勢。如所描 述，本發明之垂直定向的二極體為p_i_n二極體。（若ρ區在 η區之上或之下，則將接面二極體視為垂直支向的。）在吃
憶體陣列中，需要最小化記憶體單元之間的變化。該記憶 體中之二極體之正向電流及反向漏電流很大程度上取決於 本質區11 4之厚度。 在圖5a至圖5e描述之製造方法中，在二極體中存在若干 可變性來源1沈積之速率在晶圓上變化，從而導致整體 :厚度之變化。二極體之間的賺氧化物填充物之沈積在 曰曰圓上及在晶圓之間亦係不均勻的’因此執行。⑽步驟以 在如圖5中所不之平坦平面處暴露二極體之頂部。該等非 均勻性之來源中的各者影響本質區之最終厚度。然而，在 本叙明中’僅在已建立二極體區之厚度後才執行蝕刻及 膽填充，且不對石夕執行CMp步驟。在最終記憶體陣列 中’本質區之變化大大減少’此係由於在沈積期間變化之 唯來源為石夕厚度之不—致。此外，賺填充製程中之固 有濺鍍可在特徵頂部上導致㈣。當使料電硬遮罩時， 硬遮罩吸收該切角而非二極體。 在較小間距的情況下’必須減小如圖2中所示之記憶體 陣列之記憶體陣列中之導體寬度。為提供足夠的導電率， 121187.doc -14- 1357638 因此導體必須變得更高。可能難錢刻.非常厚的層，此係 由於在蝕刻完成前，界定特徵之光阻可能已完全消耗。亦 難以將具有非常高之縱橫比的間隙填充得無空隙。
Damascene構造避免了該兩個劣1，且因此成為較小間距 導體之頗具吸弓丨力的選擇。此外，歸因於光微影術之本 性，通常敍刻特徵之尺寸易於收縮，從而使其窄於发伸出 的遮罩尺寸。因此以減式方式形成之導體易於變得更小。 然而，當由Damascene方法形成時，被钱刻且因此在圖案 化及餘刻期間易於收縮的係介電質填充物，而非導體。於 是’ Damascene導體將猶微寬於給定遮罩尺寸， 導 電率稍高。 斧 多級城體陣列需要許多遮罩步驟。各層必須與前一層 對準。糟由定位形成於先前層中之對準標記來達成光罩之 對準。為以減式方式圖案化及㈣鶴導體，例如，必須將 光罩對準至不透明的鶴所覆蓋的對準標記。為以 方法形成鶴導體’必須將光罩對準至通常為不 透明之氧化物所覆蓋的對準標記。 V將提供整m記憶料列之第_記憶體級之製造的 羊實例$凡整起見，將描述許多材料、條件及步驟。 然而’應瞭解當結果屬於本發明之範脅時，可修改、增加 或省略s亥專細節中之許多細節。 可證明係可用於形成待在…描述之記憶體的許多細 節將在專利咖、申請案，549及，53时，及在沿而等人在 2005年5月9日福ψ由士主> v + _❺之美國專利申請案第】】/125,6〇6 I21l87.doc -J5- 1357638 號.’ "High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"及在
Herner等人在2005年5月9日提出申請之美國專利申請案第 1 1/125,939 號，"Rewriteable Memory Cell Comprising a
Diode and a Resistance-Switching Material"中找到，該兩 個專利以引用·之方式併入本文中。為避免使本發.明變得模
糊’並不將包括該專利及該等申請案之所有細節，但應瞭 解並不意欲排除其教示。 實例 參看圖7a，記憶體之形成以基板1〇〇開始。該基板1〇〇可 為此項技術中已知之任何半導基板，諸如，單晶矽、 iv化合物（如矽鍺或矽鍺碳）、m_v化合物、π 化合 物、此等基板上之以層’或任何其他半導㈣。該基板 可包括其中製造之積體電路。
絕緣層1〇2形成於基板100上。絕緣層1〇2.可為氧化石夕、 氮切、高介彻或任何其他合適的絕緣材 形成於基板及絕緣 π胆乂川罕父佐 由Damascene方法形成，但亦可以減式方式形成" 為形成Damascene導體，沈積厚 年復私佳在約】500埃 (angstrom)至約 3000埃之間（ 、 J 2〇〇〇埃）的介電 2〇卜介電材料208較佳為均勾的 冤材料 >•八〜 电負啫如，TEOS 〇 在"電質208中蝕刻大體上平行的 — 中’該等溝槽為約2_埃深。該蝕：。一貫施例 為又時姓刻，或需 I21IS7.doc 16 1357638 要時可在先前沈積的似·;停止層（未圖示）上停止。 導體之間距及特徵尺寸可如所需。在待形成之記憶體陣 歹中’本發明之方法之優勢對於較小間距(例如，小於約 200 nm ’例如’在約16〇 nm盥约 。，力90 nm之間）更有用。溝槽 2〇8之寬度可小於約1〇() nm ⑽之間。 幻如’寬度在約8〇nm與約45 任何適當的導電材料可用於形成導體·，諸如，金 屬：金屬合金、導電金屬石夕化物 '重穆雜…在一較佳 貫細例中，沈積（例如）氮化鈦 ·<-勒者層1 04。層1 〇4之厚度 =^〇_約埃之間’厚度較佳為約⑽埃。沈積導 電材料106(較佳為鎢或鎢合全） 乂马。金）以填充在介電質208中蝕刻 ^籌均。若使用除鶴之外的—些材料，則可能不需要黏著 層 i (Μ 〇 =後’移除鶴及氮化欽，從而形成由介電材料2 :導Γ2。0,且留下大體上平坦的—所得結構在 圖7a中展不。可藉由此項技術中已知之任何方法(諸如， ⑽或回钱）來執行介電質過量物之移除以形成平坦表面 1〇9 °在該⑽步驟期間’將移除介電質208之—些厚度； 因此’導體軌200之最終高度可稍小於介電層⑽之初:厚 fvol:槽之原始深度；例如’導體執2〇0之高度可為約 其次，參看圖外，在完成的導體執，上形成垂直柱。 圖，心之線條Α·Α，，相對於圖7二轉9〇度；在圖& 中’導體200延仰出頁面’而在圖几中，其自左向右在頁 121187.doc 1357638 面内延伸。（為節省空間，在圖7b中省略了基板1〇〇 ;將假 。又其存在。）若將鎢用於導電層.100，則較佳在下導體軌 200與待沈積的半導體材料之間使用障壁層ιι〇 ^障壁層 110為任何習知導電障壁材'料，例如，氮化欽。其厚度可 為（例如）約50埃至約200埃，較佳為約1〇〇埃。
口接者’沈積將圖案化至柱之半導體材料。該半導體材料 可為夕鍺、矽及/或鍺之合金或其他合適的半導體材 料。通常在工業中使用石夕’因此，為簡單起見，該描述將 #及如碎之半導體材料’但應瞭解可替代地使用其他材 在較佳實施例中’半導體柱包含一接面二極體，該接面 -極體包含第一導電類型之底部重摻雜區，及第二導電類 型之頂部重摻雜區。在頂部區盥 ，、泜區之間的中間區為本 、區’或第-或第二導電類型之輕摻雜區。中間區可有专 地為輕摻雜區或其可為本質區。 "
本貝區決不會係完美電中 性的’且總是具有導致並矣 η 導，、表現為摻雜或Ρ摻雜之缺陷 或巧染物。 在—較佳實施例中，藉由習知古，+ ,, 4 4 自知方法（例如，藉由化學氣 相沈積（CVD))形成重摻雜矽區u 撿雜+ —— 重摻雜區U2較佳現場 ;重二 中，重摻雜區112將為_，而待形成之頂 ;:雜區將為p型；很明顯，可顛倒該等二極體之極 :雜η型區112之厚度較佳在^。。埃至約觸埃之 間度較佳為約2〇〇埃。 ' 接著，沈積一定厚度之本質區114。 4 ~度較佳在約800 121187.doc 1357638 埃與約2800埃之間，最佳為約2〇〇〇埃。需要時，可輕摻雜 該區。最後’形成頂部重摻雜區116。以ρ型摻雜劑(諸 如’硼或阳）植人該區。在-替代實施例中，重摻雜區 U6為現場掺雜區。此時，完成矽二極體堆疊112、114及 U6之厚度。通常，區U2、1U及116將沈積為非晶形，且 藉由退火或隨後的熱處理來使其結晶。在完成的記憶體 中’二極體將較佳為多晶石夕。 φ 接著，形成介電擊穿反熔絲層118。反熔絲118較佳為藉 由在快速熱退火（例如，在約6〇〇它之溫度下）中氧化下面的 矽來形成的二氧化矽層。反熔絲！丨8之厚度可為約埃。 或者’可沈積反熔絲11 8。 接著，沈積將被圖案化以形成硬遮罩之導電層或層疊。 該層噎之厚度應足以使隨後的Damascene蝕刻可在超過該 厚度前可靠地停止。在一實例中，沈積厚度約2〇〇埃之氮 化鈦層40,及厚度約4〇〇埃之鎢層42。藉由濺鍍來形成鎢 • 層42可能較佳的，此係由於濺鍍的鎢更光滑且更易於圖案 化，從而在蝕刻後產生更均勻的圖案化特徵。在替代實施 例中，可替代地使用CVD鎢，且可使CVD鎢經歷CMp步驟 以降低表面粗輪度。其他材料可用於導電層或層疊。該專 電層或層a：之居度可按需要進行調整，此取決於待在隨後 步驟中執行之Damascene蝕刻之深度、待蝕刻之材料、該 触刻之可控性等。圖7b展示此時之結構。 參看圖7c，圖案化及蝕刻鎢層42 '氮化鈦層4〇 '反熔絲 118石夕區116、114及112以形成柱300。導電層42及40構 1211S7.doc 19 1357638 成硬遮罩44。㈣刻可在單個㈣腔室中進行，從而按需 要修改姓刻化學物f;或者，可在金屬_器中勉刻導電 層42及40’接著將晶圓轉移至㈣㈣之多晶耗刻器。 在任-狀灯，可認為層42及4()在㈣下㈣層 了硬遮罩。 田 柱3〇0應具有與下方的導體大約相同的間距及大約相 同的寬度，使得各柱300形成於導體2〇〇之頂部上。可容許
-些未對準。可使隸何合適的遮罩及㈣製程來形成柱 300。舉例而$ ’可使用標準微影技術來沈積、圖案化光 阻，且银刻光阻，接著移除光阻。較佳地，在姓刻前，在 鎢層42上沈積一層（例如）約32〇埃之介電質防反射塗層 (DARC)。在一些實施例中，在該微影術及蝕刻步驟期間 可較佳包括在鎢層42之上的額外層。舉例而言，可直接在 鎢層42上沈積1500埃之二氧化矽（未圖示），接著在該氧化 物層上沈積DARC。&將防止或最小化鎢厚度在隨後蝕刻
期間之損失。將移除氧化物層且其在完成的裝置中不存 在。
Chen在2003年12月5日提出申請之美國申請案第 1.0/728436 號，'Phot〇mask Features with Interior
Nonprinting Window Using Alternating Phase Shifting%! Chen在2004年4月1曰提出申請之美國申請案第1〇/8l53i2 號，"Photomask Features with Chromeless Nonprinting
Phase Shifting Wind〇W”（其為本發明之受讓人所擁有，且 以引用方式併入本文中）中描述之光微影技術可有利地用 I21187.doc -20- 1357638 於執行用於形成根據本發明之記憶體陣列的任何光微影步 在柱300上及柱300之間沈積介電材料1〇8，從而填充柱 之間的間隙。介電材料108較佳為高密度電漿氧化物，儘 管可替代地使用其他合適的介電材料。 接著，移除柱300之頂部上的介電材料，從而暴露介電 材料108所分隔的柱300之頂部，且留下大體上平坦的表 面。可藉由此項技術中已知之任何方法（諸如，CMp或回 蝕）來執行介電質過量物之該移除及平坦化。舉例而言， 可有利地使用Raghuram等人在2004年6月30日提出申請之 美國專利第 1〇/883417 號，”N〇nselective Unpatte^d
Etchback to Expose Buried Patterned Features"(其全文以引 用之方式併入本文中）中描述之回蝕技術。所得結構在圖 7C中展示。 注意，各柱300包含一垂直定向的二極體、一介電擊穿 反熔絲，及一導電層疊。如在Hemer等人在2〇〇6年3月Η 曰提出申請之美國專利申請案第11/395,995號， "Nonvolatile Memory Cell Comprising a Diode and a
ReSlstance_Switching Material"(其以應用方式併入本文中） 之實施例中，該等柱不包含電阻率切換元件，諸如，二元 金屬氧化物或氮化物。 可以與下面的導體相同之方式形成上面的導體。參看圖 7d ’沈積厚度較佳在約1500埃至約2〇〇〇埃之間（例如，約 1700埃）的介電材料208 ^介電材料208較佳為均勻的介電
I 121187.doc 21 1357638 質’諸如，TEOS。 在介電質208中蝕刻大體上 .、巷4巍 订的溝槽。在一實施例 中，溝槽深度為約17〇〇埃。該蝕 J J马疋時姓刻’或該敍 刻可在偵測到柱3〇〇之頂部上夕铉吐尸 料停止。需要時，為使 鎢之外觀更易於被偵測，可在 # U取等罨硬遮罩之同一凝玄|J 步驟期間，在陣列區.域之 蝕』 ^ ^ 外。卩形成較‘大的鎢結構（未圖 不）田偵測到該等較大德Ρ祕ni _ 大鎢區域時，可假設在陣列區域内 部及外部已姓刻相同戽声的吉 u厚度的填充物208，及因此柱3〇〇一定 已暴路’且可停止钱刻。 在下面的二極體之任何部分異 刀暴路刖，可立即停止溝槽蝕 刻。溝槽中之最低點在導 电層包括鎢層42及氮化鈦層 4〇)之最低點之上。 其令將形成頂部導體之介電質2〇8中之溝槽應在不同 於底部導體200之方向的第二方向上延伸，較佳大體上垂 直於底部導體。該等溝槽（及頂部導體彻)應具有與下面的 柱300相同之間距，使得各才主φ吉 莖罝地女置於底部導體200中 的一者與頂部導體400中的一者之門。± J有之間。该間距較佳在約90 nm與約200 nm之間，例如，約16〇 nm。可容許一此未對 準。 可使用任何適當的導電材料以形成導體4〇〇。在一較佳 實施例中，沈積（例如）氮化鈦之黏著層4〇2。層4〇2之厚度 可在約100埃與約400埃之間，厚度較佳為約1〇〇埃。2 = 導電材料404(較佳為鎢）以填充溝槽2〇8。若使用除鎢之外 的一些材料，則可能不需要黏著層4〇2。在使用已知方法 121187.doc •22- 1357638 2替代實施例中，導電材料4G4可為—些其他導電材料， 造如，鋁或銅或其合金。 最後，移除鎢及氮化鍅，&二& # 隔的導體軌留下大體上平1 成;^介電材料208分 姑;U 千的表面。可藉由此項 知之任何方法（諸如’化學機械研磨（CMP)或回 T來執行介電質過量物之該移除以形成平坦平面。所得 、，，。構(如圖7d中所示)為記憶體單元之底部或第H :’各導體400與下面的柱3〇〇之導電層疊(例如，氮化鈦 二〇2)電接觸’接觸鶴層421此上㈣|轉 觸甚至在相當大的未對準之狀況下提供可靠的互雜。 在該第-記憶體級上可形成額外的記憶體級。在一 施例中，記憶體級之間可共用導體，亦即，頂部導體2 將充當下-記憶體級之底部導體。在其他實施例 介電質形成於圖7d之第一記憶體級之上， 、間 化’且在該平坦化級間介電質上開始/、 構’且不共用導體》最終，記憶體可為若干體級之建 各記憶體級包含記憶體單元’各單元包含底部導體 部分、該等柱中的-者，及頂部導體之—部分。 在該描述之全篇巾，將一個層描述為在另—層 ’’之下:：應瞭解’該等術語描述了層及元件4";於在^ 形成该等層及兀件之基板(在大多數實施例中二 晶圓基板)的位置；當一特徵遠離晶圓基板時，复：曰曰矽 特徵之上，且當其接近基板時，其在另—特徵之；在另二 很月顯，可在任何方向上旋轉晶圓或晶粒，但特徵在^ 121187.doc -23- 1357638 或晶粒上之相對，方位將不會改變。 整體式三維記憶體陣列為在單個基板（諸如，晶圓）上形 成多個記憶體級且並未插入基板之記憶體陣列。形成一記 憶體級之層直接在現有級之層上沈積或生長。相反地，堆 疊記憶體係藉由在單獨基板上形成記憶體級，及將記憶體 級依次相互黏著至其他記憶體級之上來建構，如在Leedy 之美國專利第 5,915，167 號"Three dimensional structure memory中所揭示。該等基板在黏結前可變薄或自記憶體 級移除’但由於該等記憶體級初始形成於單獨基板之上， 因此此等記憶體不是真正的整體式三維記憶體陣列。 在基板上形成之整體式三維記憶體陣列包含至少在高於 基板之第一咼度上形成的第一記憶體級及在與該第一高度 不同之第二高度上形成之第二記憶體級。在此多級陣列 中，在基板上可形成三個、四個、八個或（實際上）任意數 目之記憶體級。 本文中已描述詳細的製造方法，但在結果屬於本發明之 範疇時，可使用形成相同結構之任何其他方法。 上文中之詳細描述僅描述了本發明可採取的許多形式中 之-些形式。為此’該詳細描述意欲進行說明而並非限 制。本發明之料意欲僅藉由以下申請專利關（包括所 有均等物）來界定。 【圖式簡單說明】 圖1為未根據本發明之方法形成之先前技術之非揮發性 記憶體單元的透視圖。 121187.doc • 24· 1357638 圖2為圖1 記憶體級之一部分的透視 圖 圖3a至圖3d為說明藉由減式方法形成導電軌的橫截面 圖。 圖4a至圖4d為說明藉由Damascene方法形成導電軌的橫 截面圖。 圖5a至圖5c為說明包括藉由未使用本發明之方法的
Damascene方法形成之頂部導體的結構之形成階段的橫截 面圖。 圖6a至圖為說明根據本發明之—實施例形成之結構之 形成階段的橫截面圖。 圖7a至圖7d為說明根據本發明之一較佳實施例形成之整 體式二維記憶體陣列之第一記憶體級的形成階段的橫戴面 【主要元件符號說明】 22 金屬層 24 光阻 26 介電質 32 氧化物層 34 溝槽 40 氮化鈦黏著層 42 鎢層 44 氮化鈦層 46 鶴層
121187.doc -25- 1357638 102 絕緣層 104 黏著層 106 導電材料 108 介電材料 109 表面 110 氮化鈦障壁層 112 η型矽區
114 本質矽區 116 ρ型矽區 118 介電擊穿反熔絲 200 底部導體 208 介電層 210 溝槽 300 柱 302 接面二極體
310 溝槽 400 頂部導體 402 黏著層 404 導電材料 -26 121187.doc

Claims (1)

1357638 第096119005號專利申請案 , 丄 ^ 中文申請專利範圍替換 十.、申請專利範圓： (ίν^Φ j I Ί iu 一種用於形成一半導體裝置之方法，該方法包^一一 一--一 沈積一半導體材料層； 在該半導體材料上沈積一第一導電層或層疊； 在一單個光微影步驟中將該第一導電層或層疊及該半 導體材料圖案化及蝕刻，使成為第一柱，其中在該半導 體材料的蝕刻期間該第一導電層或層疊作為一硬遮罩； 在該等第一柱上沈積一介電層；及 在該介電層中蝕刻溝槽，其中該第一導電層或層疊之 一部分係暴露於該等溝槽中， 其中，該半導體材料係未暴露於該等溝槽中， 其中該等柱不包括-電阻率切換二元金屬氧化物或氮 化物，及 其中該等第一柱中之各柱包含—垂直定向的二極體。
女明求項1之方法，其進一步包含藉由以第二導電材料 來填充該等溝槽及平坦化以移除該第二導電材料之過量 物來形成頂部導體。 3. 如請求項2之方法，其中該等頂部導體包含鶴、銅或 鋁。 4. 如請求们之方法’其中該沈積_半導體材料層之步驟 包含： 沈積一第一導電類型之一底部重摻雜區； 在該底部重掺雜區之上且以與該底部重換雜區接觸之 方式沈積一未摻雜或輕摻雜的中間區。 121187-1000906.doc 1357638 祠充 5.如請求項4之方法’其中該沈積—半導體材^ 進步包含在該未摻雜或輕摻雜的中間區之上且以與該 未摻雜或輕摻雜的中間區接觸之方式沈積-第二導電類 型之-頂部重摻雜區，該第二導電類型與該第—導電類 型相反’該頂部重摻雜區係藉由現場摻雜來推雜。 月长項4之方法’其中該沈積一半導體材料層之步驟 進一步包含#由以離子植入摻雜該令間未接雜或輕播雜 區之一頂部部分來形成—第二導電類型之—頂部重播雜 區0 7·如請求項1之方法，其中該半導體材料為石夕、鍺或石夕及/ 或錯之合金。 8·如請求項7之方法’其中該半導體材料為^ 體裝置中，該半導體 9. 如請求項7之方法，其中在該半導 材料為多晶材料。 體為一半導體接面二極 10. 如請求項1之方法，其中各二極 體〇 導體接面二極體為一 p_i_n Η.如請求項〗〇之方法，其_各半 二極體。 12·如請求項〗之方法， 上㈣^ ^ 進步包含在該在該半導體材料 沈積該第一導電層或層#义 料層上4之刖，在該半導體材 穿反炼絲層Γ導體材料層接觸之方式形成—介電擊 13:°:求項12之方法’其令該介電擊穿反炫絲包含二氧化 l2HS7-i000906.doc 1357638 14，.如請求項1之方法 屬或金屬合金。 15.如請求項14之方法 合金。 十ffg —金 或鎢 其中該第一導電ϋ層 其中該金屬或該金屬合金為鶴 16. 如請求項15之方法， 17. —種形成於一基板上 包含： 其中該鎢或該鎢合金為賤链鎢。
記憶體級 在一第一方向上延伸之實質上平行、實質上共面的複 數個底部導體； "在一不同於該第一方向之第二方向上延伸之實質上平 If 的複數個頂部導體，該等頂 等底部導體之上方；及 複數個第一柱，夂坌 .^ ^ 谷第—柱垂直地安置於該等底部導體 中的一者與該等頂部導 .^ ύ故 子體肀的一者之間，各第一柱包含 一垂直定向的二極體及一 導電層或層疊’該導電層或居 疊係在該垂直定向一 且疋问的一極體之上方， 其中，各第-柱之該導電層或層疊與該等頂部導體中 的一者接觸， 其中各第—柱之該導電層或層疊係與該等頂部導體分 開形成，及 刀 18. 其中，該導電層或層疊包含 如請求項17之第—記憶體級， 為鶴或鶴合金（j 一金屬或金屬合金層。 其中該金屬或該金屬合金 19. 如請求項17之第— 記憶體級，其中該等第一柱中之各柱 121187-1000906.doc 1357638 Ι^Ό !〇ϊ t ! -1*1—( 20. 21. 22. 23. 24. 25. 26. 27. 之該垂直定向的二極體為一半導體接面二ϋ:一一 如請求項19之第—記憶體級，其中該等第-柱中之各柱 之該垂直定向的二極體為一 p_i_n:極體。 如請求項19之第-記憶體級，其中該等垂直定向的二極 體包含多晶半導體材料。 如請求項21之第一記憶體級，其中該多晶半導體材料包 含矽、鍺或矽及/或鍺之合金。 如請求項17之第一記憶體級 由一 Damascene方法形成。 如請求項17之第一記憶體級 如請求項17之第一記憶體級 或鶴合金。 如清求項17之第一記憶體級 其中該等頂部半導體係藉 其中該基板為單晶石夕。 其中該等底部導體包含鎢 其中至少 記憶體級 整體地形成於該第一記憶體級之上，該第一及該第二記 憶體級皆在-整體式三維記憶體陣列中。 如凊求項17之第一記憶體級，其進一步包含非揮發性記憶體單元，兑φ夂# Μ Μ ，、中各5己憶體早元包含該等第一柱中的一 者、該等頂部導體由沾— 的一者的一部分，及該等底部導體 中的一者的一部分。 121187-1000906.doc -4-
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