KR20090046753A - 트렌치 에칭 동안 패턴 피처를 보호하는 도전성 하드 마스크 - Google Patents

트렌치 에칭 동안 패턴 피처를 보호하는 도전성 하드 마스크 Download PDF

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스티븐 제이. 라디간
우샤 라구람
사무엘 브이. 던톤
마이클 더블유. 코네베키
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쌘디스크 3디 엘엘씨
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Abstract

본 발명은, 도전성 하드 마스크를 이용하여 패턴닝 피처를 형성하는 방법에 관한 것으로, 상기 도전성 하드 마스크는 위에서 이들 피처에 전기적인 접속을 제공하는 다마신 도체를 형성하기 위하여 다음 트렌치 에칭 동안 이러한 피처를 보호한다. 하드 마스크의 두께는 디바이스 성능에 유해할 수 있는 트렌치 에칭 동안 오버에칭을 피하기 위한 마진을 제공한다. 이 방법은 모노리딕 3차원 메모리 어레이를 형성하는데 유용하게 사용된다.
피처, 하드 마스크, 모로리딕 3차원 메모리 어레이

Description

트렌치 에칭 동안 패턴 피처를 보호하는 도전성 하드 마스크{CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH}
본 발명은, 트렌치 에칭(trench etch) 동안 아래에 있는 활성 피처(underlying active features)를 보호하는 방법에 관한 것이다.
디바이스에 대한 전기 접속은 이들 디바이스들 위에 컨덕터를 형성함으로써 제공될 수 있다. 컨덕터는 공제(subtractive) 또는 부가(additive){다마신(Damascene)} 수단에 의해 형성될 수 있다. 어느 경우든, 접촉될 디바이스 상에 또는 그 근처에서 중단되는 에칭이 수행된다.
임의의 에칭 동안, 원하는 지점에서 에칭을 멈추도록 주의해야 한다. 디바이스에 따라, 오버에칭이 허용되거나 허용되지 않을 수 있다.
다마신 트렌치 에칭 중의 오버에칭이 디바이스에 유해한 디바이스에서, 이러한 유해성을 막는 방법이 유리하다.
본 발명은, 다음 청구범위에 의해 한정되고, 이 섹션에서 어떠한 것도 이들 청구범위를 제한하는 것으로서 간주되지 않는다. 일반적으로, 본 발명은 트렌치 에칭 동안 아래에 있는 피처를 보호하는 방법 및 이와 같은 방법을 이용하여 형성된 구조에 관한 것이다.
본 발명의 제 1 양상은 반도체 디바이스를 형성하는 방법을 제공하고, 상기 방법은, 반도체 재료층을 증착시키는 단계; 상기 반도체 재료 위에 제 1 도전층 또는 적층(layerstack)을 증착시키는 단계; 상기 제 1 도전층 또는 적층 및 상기 반도체 재료를 단일 포토리소그래피 단계로 제 1 필라(pillars)로 패턴닝하고 에칭하는 단계; 상기 제 1 필라 위에 유전층을 증착시키는 단계; 및 상기 유전층에 트렌치를 에칭하는 단계를 포함하며, 상기 제 1 도전층 또는 적층의 일부는 상기 트렌치에 노출되며, 상기 반도체 재료는 상기 트렌치에서 노출되지 않으며, 상기 필라는 저항성-스위칭 바이너리 금속 산화물 또는 질화물을 포함하지 않는다.
본 발명의 바람직한 실시예는 모노리딕 3차원 메모리 어레이를 형성하는 방법을 제공하고, 상기 방법은, a) i) 제 1 방향으로 연장되는 다수의 실질적으로 평행한 제 1 도체를 형성하는 단계; ii) 상기 제 1 도체 위에 제 1 필라를 형성하는 단계로서, 각 제 1 필라는 수직으로 배향된 다이오드 위에 제 1 도전층 또는 적층을 포함하며, 상기 제 1 필라는 단일 포토리소그래피 단계에서 형성되는, 형성 단계; iii) 상기 제 1 필라 위에 제 1 유전층을 증착시키는 단계; iv) 상기 제 1 유전층에 다수의 실질적으로 평행한 제 1 트렌치를 에칭하는 단계로서, 상기 제 1 트렌치는 제 2 방향으로 연장되고, 상기 에칭 단계 후, 상기 트렌치의 최저점은 상기 제 1 도전층 또는 적층의 최저점 위에 있으며, 상기 제 1 도전층 또는 적층은 저항성-스위칭 금속 산화물 또는 질화물을 포함하지 않는 단계를 포함하는 방법에 의해 기판 위에 제 1 메모리 레벨을 형성하는 단계; 및 b) 제 1 메모리 레벨 위에 제 2 메모리 레벨을 모노리딕적으로 형성하는 단계를 포함한다.
본 발명의 다른 양상은 기판 위에 형성된 제 1 메모리 레벨을 제공하는 것인데, 상기 제 1 메모리 레벨은: 제 1 방향으로 연장되는 다수의 실질적으로 평행하며 실질적으로 동일 평면의 하부 도체; 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 다수의 실질적으로 평행하고, 실질적으로 동일 평면의 상부 도체로서, 상기 상부 도체는 상기 하부 도체 위에 있는, 도체; 및 다수의 제 1 필라로서, 각 제 1 필라는 상기 하부 도체 중 하나와 상기 상부 도체 중 하나 사이에 수직으로 배치되며, 각 제 1 필라는 수직으로 배향된 다이오드 및 도전층 또는 적층을 포함하며, 상기 도전층 또는 적층은 상기 수직으로 배향된 다이오드 위에 놓이며, 각 제 1 필라의 상기 도전층 또는 적층은 상기 상부 도체 중 하나와 접촉하고, 상기 도전층 또는 적층은 금속 또는 금속 합금 층을 포함하는, 다수의 제 1 필라를 포함한다.
다른 바람직한 실시예는 모노리딕 3차원 메모리 어레이를 제공하고, 상기 모노리딕 3차원 메모리 어레이는, a) i) 제 1 방향으로 연장되는 다수의 실질적으로 평행하고 실질적으로 동일 평면의 하부 도체; ii) 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 다수의 실질적으로 평행하고, 실질적으로 동일 평면의 상부 도체로서, 상기 상부 도체는 상기 하부 도체 위에 있는, 도체; 및 iii) 다수의 제 1 필라로서, 각 제 1 필라는 상기 하부 도체 중 하나와 상기 상부 도체 중 하나 사이에 수직으로 배치되며, 각 제 1 필라는 수직으로 배향된 다이오드 및 도전층 또는 적층을 포함하며, 상기 도전층 또는 적층은 상기 수직으로 배향된 다이오드 위에 있고, 각 제 1 필라의 상기 도전층 또는 적층은 상기 상부 도체 중 하나와 접촉하고, 상기 도전층 또는 적층은 금속 또는 금속 합금 층을 포함하는, 복수의 제 1 필라를 포함하는, 기판 위의 제 1 메모리 레벨; 및 b) 상기 제 1 메모리 레벨 위에 모노리딕적으로 형성되는 제 2 메모리 레벨을 포함한다.
본원에 설명된 본 발명의 각각의 양상 및 실시예는 단독으로 또는 상호 조합하여 사용될 수 있다.
바람직한 양상 및 실시예는 지금부터 첨부한 도면을 참조하여 설명될 것이다.
도 1은, 본 발명의 방법에 따라서 형성되지 않는 종래 기술의 비휘발성 메모리 셀의 사시도.
도 2는, 도 1의 메모리 셀의 제 1 메모리 레벨의 일부를 도시한 사시도.
도 3a 내지 도 3d는, 공제 방법에 의해 도전성 레일의 형성을 도시한 단면도.
도 4a 내지 도 4d는, 다마신 방법(Damascene method)에 의해 도전성 레일의 형성을 도시한 단면도.
도 5a 내지 도 5c는, 본 발명의 방법을 이용하지 않는 다마신 방법에 의해 형성된 상부 도체를 포함하는 구조의 형성 단계를 도시한 단면도.
도 6a 내지 도 6c는, 본 발명의 실시예에 따라 형성된 구조의 형성 단계를 도시한 단면도.
도 7a 내지 도 7d는, 본 발명의 바람직한 실시예에 따라 형성된 모노리딕 3 차원 메모리 어레이의 제 1 메모리 레벨의 형성 단계를 도시한 단면도.
본원에 참조로 포함되고 Herner 등에게 허여된 "High-Density Three-Dimensional Memory Cell"라는 발명의 명칭의 미국 특허 6,952,030(이후 '030 특허)는 상부와 하부 도체 사이에 삽입된 수직 배향된 접합 다이오드 및 유전체 파열 앤티퓨즈(dielectric rupture antifuse)를 포함하는 비휘발성 메모리 셀을 개시한다. 도 1을 참조하면, 수직으로 배향된 접합 다이오드(302)는 제 1 도전형의 두껍게 도핑된 반도체 층(112), 도핑되지 않는 반도체 재료 또는 얇게 도핑된 반도체 재료인 층(114) 및 제 2 도전형의 두껍게 도핑된 반도체 층(116)을 포함한다. 다이오드(302)의 반도체 재료는 일반적으로, 실리콘, 게르마늄, 또는 실리콘 및/또는 게르마늄의 합금이다. 다이오드(302) 및 유전체 파열 앤티퓨즈(118)는 하부 도체(200)와 상부 도체(400) 사이에 직렬로 배열되는데, 이는 텅스텐과 같은 금속으로 형성될 수 있다. 각종 부가적인 접착 및 배리어 층은 도시되지 않는다.
본원에서, 접합 다이오드라는 용어는 2개의 단자 전극을 갖고 한 전극은 p-형이고 다른 한 전극은 n-형인 반도체 재료로 이루어진 비옴 전도(non-ohmic conduction) 특성을 갖는 반도체 디바이스를 가리킨다. 예로서 제너 다이오드(Zener diode) 및 p-i-n 다이오드와 같이 p-형 반도체 재료 및 n-형 반도체 재료를 갖는 p-n 다이오드 및 n-p 다이오드를 포함하고, 이 다이오드에서 진성(도핑되지 않은) 반도체 재료는 p-형 반도체 재료와 n-형 반도체 재료 사이에 개재된다.
도 1의 메모리 셀의 초기 상태에서, 판독 전압이 상부 도체(400)와 하부 도 체(200) 사이에 인가될 때 다이오드(302)를 통해 전류가 거의 흐르지 않는다. 앤티퓨즈(118)는 전류 흐름을 방해하고 대부분의 실시예에서, 다이오드(302)의 다결정 반도체 재료는, 본원에 참조 문서로 포함되어 있고, 2004년 9월 29일 출원된 Herner 등의 발명의 명칭이 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low- Impedance States"인 미국 특허 출원 제 10/955,549호(이후 '549 출원); 2005년 6월 8일 출원된 Herner 등의 발명의 명칭이 "Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"인 미국 특허 출원 제 11/148,530호(이후 '530 출원)에 기술된 바와 같이 상대적으로 고-저항 상태에서 형성되고, 이는 전류 흐름을 방해하는 경향이 있다. 상부 도체(400)와 하부 도체(200) 사이에 프로그래밍 전압을 인가하면 앤티퓨즈 재료의 유전체 항복을 초래하여, 앤티퓨즈(118)를 통해 도전 경로를 영구적으로 형성한다. 다이오드(302)의 반도체 재료는 변경되어, 이를 더 낮은 저항 상태로 변화시킨다. 프로그래밍 후, 판독 전압의 인가시 상부 도체(400)와 하부 도체(200) 사이에 쉽게 검출될 수 있는 전류가 흐른다. 이 방식으로, 프로그램된 셀은 프로그램되지 않은 셀과 구별될 수 있다.
도 2는 도 1의 셀과 같은 메모리 셀의 제 1 메모리 셀의 일부를 도시한다. 2개, 3개, 4개 또는 그 이상의 이와 같은 메모리 레벨은 서로 적층 형성되어 모노리딕 3차원 메모리 어레이, 바람직하게는 '030 특허와, '549, '530 출원에 기술되고, 단결정질 실리콘 웨이퍼와 같은 반도체 기판 위에 형성된 모노리딕 3차원 메모리 어레이를 형성한다.
반도체 디바이스의 피처(feature)는 일반적으로 공제 또는 다마신 방법 중 어느 하나에 의해 형성된다. 공제 방법에서, 재료가 원하는 형상으로 패턴닝 및 에칭된 다음, 에칭된 피처 사이의 갭이 유전체로 충전된다. 다마신 방법에서, 피처는 유전체에 공극을 형성한 다음, 이들 공극을 도전성 또는 반도체 재료로 채운다.
예를 들어, 도 3a에 도시된 바와 같이 금속 레일-형상의 도체를 공제적으로 형성하기 위하여, 금속층(22)이 증착되고 포토레지스트(24)가 이 위에 스펀(spun)된다. 도 3b에 도시된 바와 같이, 포토레지스트(24)는 포토리소그래픽적으로 원하는 형태로 패턴닝된다. 도 3c에 도시된 바와 같이, 에칭 단계는 금속을 제거하는데, 이는 포토레지스트에 의해 보호되지 않는다. 도 3d에 도시된 바와 같이, 에칭 후, 포토레지스트가 벗겨지고, 금속 레일을 남겨두고, 레일 사이의 갭은 유전체(26)로 충전될 수 있다. 원하는 경우, 유전체의 과충전은 예를 들어 화학-기계적 평탄화(CMP)에 의해 제거되어, 평탄화된 표면에서 레일을 노출시킬 수 있다.
대조적으로, 도 4a를 참조하면, 다마신 방법을 이용하여 금속 레일-형상의 도체를 형성하기 위하여, 포토레지스트(24)는 증착된 산화물층(32) 상으로 스펀된다. 도 4b에 도시된 바와 같이, 포토레지스트(24)는 도시된 바와 같이 패턴닝된 후, 에칭은 산화물층(32)에서 트렌치(34)를 형성한다. 도 4c에서 포토레지스트 제거 후, 금속(22)이 증착되어 트렌치를 충전하고, 과충전은 예를 들어 CMP에 의해 제거되어, 도 4d에 도시된 레일을 형성한다.
도 1을 참조하면, '030 특허의 실시예에서, 하부 도체(200) 및 상부 도체(400)는 공제 방법에 의해 형성된다. 상술될 이유들로, 일부 실시예에서 대신 다 마신 방법을 이용하여 이들 도체를 형성하는 것이 바람직할 수 있다.
그러나, 수직 배향된 다이오드(302)에 접속하기 위해 상부 도체(400)를 형성하는 것이 당면한 문제이다. 도 5a는 평탄화된 표면에서 이들 사이에 노출된 유전체(108)를 갖는 다이오드(302)를 도시한다. 상부가 두껍게 도핑된 영역(116)은 매우 얇다. 도 4b에 도시된 바와 같이, 유전층(208)이 증착된 다음, 트렌치(210)가 에칭된다. 이상적인 경우에, 도 5b에 도시된 바와 같이, 트렌치 에칭은 오정렬이 없이 에칭 다이오드(302)의 상부에서 정확하게 중지된다.
그러나 실제, 일부 오정렬이 거의 항상 존재하고, 이는 오버에칭을 발생시킨다. 도 5c를 참조하면, 오정렬을 갖는 오버에칭은 다이오드(302)의 측면을 노출시킬 것이다. 앤티퓨즈 층(118)은 바람직하게는 다이오드(302)의 실리콘의 열 산화에 의해 에칭 다이오드상에 형성되어 이산화실리콘 층을 형성한다. 두껍게 도핑된 영역(116)은 매우 얇고 앤티퓨즈(118)가 셀의 프로그래밍 동안 파괴될 때, 에칭된 트렌치(210)에 형성될 도체는 진성 영역(114)과 전기 접촉할 수 있다. 이 접촉은 디바이스에 치명적이다.
본 발명의 방법은 도 5c에 도시된 치명적인 오버에칭을 방지하고, 설명될 바와 같이, 개선된 다이오드 불균일성, 상호접속성 및 층간 정렬면에서 다른 장점들을 제공한다.
'030 특허 및 '549 및 '530 출원에 설명된 바와 같이, 바람직한 실시예에서, 다이오드(302)는 원래 위치에 도핑된 두껍게 도핑된 n-형 실리콘 층(112)에 이어 진성 실리콘의 두께(114)를 증착시켜 형성되었다. 실리콘 영역(112 및 114)은 증착 된 바와 같은 비정질이고, 다결정 실리콘 또는 폴리실리콘으로 후에 결정화된다. 그 후, 실리콘은 필라로 패턴닝 및 에칭되고 (예를 들어, 이산화실리콘의 유전체 하드 마스크는 에칭 동안 사용된 후 제거된다) 필라 사이의 갭은, 예를 들어 고밀도 플라즈마(HDP) 산화물에 의해 충전된다. 예를 들어, CMP에 의한 평탄화 단계는 산화물의 과충전을 제거하여 평탄화된 표면에서 다이오드(302)의 상부를 노출시킨다. 이 CMP 단계는 어쩔 수 없이 약간의 실리콘 두께를 제거했다. CMP 단계 후, 두껍게 상부가 도핑된 영역(116)은 p-형 도펀트, 예를 들어, 붕소 또는 BF2의 이온 주입에 의해 형성되어 얕은 접합을 형성한다. (간결성을 위하여, 실리콘으로 형성된 하부에 n-영역 및 상부에 p-영역을 갖는 p-i-n 다이오드의 형성이 설명된다. 대안적인 실시예에서, 다이오드의 극성이 반전될 수 있거나, 반도체는 게르마늄, 실리콘-게르마늄 합금 또는 일부 다른 재료일 수 있다). '030 특허 및 '549 및 '530 출원의 바람직한 실시예에서, 상부 도체는 공제적으로 형성되었다.
도 6a를 참조하면, 본 발명의 바람직한 실시예에서, 두껍게 도핑된 n-형 실리콘 영역(112) 및 진성 실리콘 영역(114)은 일반적으로 질화 티타늄 배리어 층(110) 위에 증착된다. 두껍게 도핑된 p-형 실리콘 영역(116)은 이온 주입에 의해 증착되거나 도핑되고, 또는 증착 동안 원래 위치에 도핑된다. 유전체 파열 앤티퓨즈(118)는 예를 들어 아래에 있는 실리콘의 열산화에 의해 형성되어 이산화실리콘을 형성한다. 도전성 적층은 앤티퓨즈(118) 위에 증착되고, 이 도전성 적층은 예를 들어, 질화 티타늄 접착층(40) 및 텅스텐 층(42)을 포함할 수 있다. 배리어 층(110), 실리콘 영역(112, 114, 및 116), 앤티퓨즈 층(118), 질화 티타늄 층(40) 및 텅스텐 층(42) 모두는 도 6a에 도시된 단계에서 패턴닝되지 않는다. 간결성을 위하여, 도시된 구조 아래의 하부 도체(200)는 도시되지 않는다.
도 6b를 참조하면, 다음 텅스텐 층(42) 및 질화 티타늄 층(40)은 패턴닝되고 필라에 에칭된다. 이 에칭은 에칭 앤티퓨즈층(118), 실리콘 영역(116, 114, 및 112), 및 배리어 층(110)에 이어져, 필라(300)를 형성한다. 텅스텐 층(42) 및 질화 티타늄 층(40)은 실리콘 에칭 동안 하드 마스크로서 작용한다. 하드 마스크는 아래에 있는 층의 에칭을 패턴닝하도록 작용하는 에칭된 층이며; 모든 포토레지스트가 소모되면, 하드 마스크는 대신에 패턴을 제공할 수 있다. 필라는 단일 포토리소그래픽 단계에서 형성된다. 유전체 충전물(108)은 필라(300) 사이의 갭을 충전시키고, 과충전은 예를 들어 CMP에 의해 평탄화에 의해 제거된다.
다음 유전체 재료(208)가 증착되고, 트렌치(310)는 유전체 재료(208)에서 에칭된다. 도체는 다마신 구성을 이용하여 트렌치(310)에서 형성될 것이다. 트렌치(310)의 일부 오정렬 및 오버에칭은 도시된 바와 같이 발생될 수 있다. 도 6c는 트렌치(310)가 질화 티타늄 층(44) 및 텅스텐 층(46)으로 충전되고 상부 도체(400)를 완성하도록 CMP가 수행된 후의 구조를 도시한다. 도 6c에 도시된 바와 같이, 트렌치 오버에칭은 도체(400)가 텅스텐 층(42) 또는 질화 티타늄 층(400)의 면과 접촉하도록 하지만, 영역(116 및 114) 또는 밑에 있는 다이오드의 임의 부분과는 접촉하지 않도록 한다. 텅스텐 층(42) 및 질화 티타늄 층(40)의 두께는 디바이스 성능에 나쁜 영향을 미치지 않으면서 트렌치 에칭이 중단될 수 있는 마진을 제공한 다. 도전층(42 및 40)은 트렌치(310)에 노출될 수 있지만, 아래에 있는 반도체 층(112, 114, 및 116)은 노출되지 않는다.
본 발명에서, 도전성 하드 마스크는 아래에 있는 피처를 에칭하도록 사용되고, 아래에 있는 피처와의 전기 접속성을 제공할 도체를 형성하도록 수행되는 다음 다마신 에칭 동안 이들 피처를 보호한다. 이산화실리콘 또는 질화실리콘과 같은 유전체 재료들은 통상적으로 하드 마스크들로서 사용된다. 본 발명의 하드 마스크가 도전성 재료로 이루어지기 때문에, 이는 제거될 필요가 없고 마감된 디바이스에 남을 수 있다.
상술된 실시예에서, 본 발명의 방법은 부가적인 장점들을 얻는다. 설명된 바와 같이, 본 발명의 수직으로 배향된 다이오드는 p-i-n 다이오드이다(접합 다이오는 p 영역이 n 영역 위에 또는 아래에 있다면 수직으로 지향되는 것으로 간주됨). 메모리 어레이에서, 메모리 셀 사이의 변화를 최소화하는 것이 바람직하다. 이 메모리에서 다이오드의 순방향 전류 및 역방향 누설은 진성 영역(114)의 두께에 크게 좌우된다.
도 5a 내지 5c에 설명된 제조 방법에서, 다이오드 중 여러 가변 소스가 존재한다. 실리콘 증착 속도는 웨이퍼에 따라 달라서, 전체 실리콘 두께를 변화시킨다. 다이오드 사이의 HDP 산화물 충전의 증착은 또한 웨이퍼 양단 및 웨이퍼 사이에서 불균일하게 되는데, 그 이유는 CMP가 도 5a에 도시된 바와 같이 평활면에서 다이오드의 상부들을 노출시키도록 수행되기 때문이다. 불균일성의 이들 소스들 각각은 진성 영역의 최종 두께에 영향을 미친다. 그러나 본 발명에서, 에칭 및 HDP 충전물 은 다이오드 영역의 두께가 설정된 후에만 수행되고 CMP 단계는 실리콘 상에서 수행되지 않는다. 최종 메모리 어레이에서, 진성 영역의 변화는 훨씬 감소되는데, 그 이유는 단지 변화 소스는 증착 동안 실리콘 두께의 불일치하기 때문이다. 게다가, HDP 필에서 고유한 스퍼터링은 피처의 상부에서 코너 클립핑(corner clipping)을 초래할 수 있다. 도전성 하드 마스크가 사용될 때, 하드 마스크는 다이오드가 아니라 클립핑을 흡수한다.
더 작은 피치에서, 도 2에 도시된 바와 같은 메모리 어레이에서 도체의 폭은 반드시 감소되어야 한다. 적절한 도전성을 제공하기 위하여, 따라서, 도체는 더욱 크게 되어야 한다. 매우 두꺼운 층은 에칭하기 어려울 수 있는데, 그 이유는 피처를 규정하는 포토레지스트는 에칭이 완료되기 전 완전히 소모될 수 있기 때문이다. 매우 높은 종횡비 갭은 공극 없이 충전하는 것이 어렵다. 다마신 구성은 이들 단점 모두를 피해서 더 작은 피치에서 도체를 위한 매력적인 옵션이 된다. 게다가, 포토리소그래피의 특성으로 인해, 일반적으로 에칭된 특징들의 치수들은 축소되어, 이들의 투영된 마스크 크기보다 좁게 된다. 따라서, 공제적으로 형성된 도체는 더욱 작게 되는 경향이 있다. 그러나 다마신 방법에 의해 형성될 때, 에칭되는 도체가 아니라 유전체 충전물로서, 패턴 및 에칭 동안 축소되는 경향이 있다. 소정의 마스크 치수에 대해서, 다마신 도체는 약간 더 넓게 되어 약간 더 도전성을 나타낸다.
멀티레벨 메모리 어레이는 많은 마스킹 단계를 필요로 한다. 각 층은 이전 층과 정렬되어야 한다. 포토마스크의 정렬은 이전 층에 형성된 정렬 마스크들을 형성함으로써 성취된다. 텅스텐 도체를 공제적으로 패턴닝하고 에칭하기 위하여, 예 를 들어, 포토마스크는 불투명체인 텅스텐에 의해 커버되는 정렬 마스크에 정렬되어야 한다. 다마신 방법에 의해 텅스텐 도체를 형성하기 위하여, 포토마스크는 일반적으로 투명한 산화물에 의해 커버되는 정렬 마스크에 정렬되어야 한다.
모노리딕 3차원 메모리 어레이의 제 1 메모리 레벨의 제조의 상세한 예가 제공될 것이다. 완료를 위하여, 많은 재료, 조건 및 단계가 설명될 것이다. 그러나 많은 이들 상세 사항은 수정되며, 증분되거나, 생력될 수 있다는 것을 이해할 것이지만, 이 결과는 본 발명의 범위 내에 있다.
후술되는 메모리를 형성하는데 유용한 것으로 판명될 수 있는 많은 상세사항은 본원에 참조된 '030, '549, '530 출원 및 Herner 등이 2005년 5월 9일 출원한 "High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes"인 미국 특허 출원 제 11/125,606호, Herner 등이 2005년 5월 9일 출원한 "Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material"인 미국 특허 출원 제 11/125,939호에서 발견되고, 이는 모두 본 명세서에서 참조 문서로 포함되어 있다. 본 발명을 모호하지 않도록 하기 위하여, 본 특허 및 이들 출원으로부터 모든 상세 사항을 포함하지 않지만, 이로부터 개시 내용이 배제되지 않다는 것이 이해될 것이다.
예
도 7a를 참조하면, 메모리의 형성은 기판(100)으로 시작된다. 이 기판(100)은 단결정 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-카본과 같은 IV-IV 화합 물, III-V 화합물, II-VII 화합물, 이와 같은 기판 위의 에피택셜 층 또는 임의의 다른 반도체 재료와 같이 종래 기술에 공지된 바와 같은 임의의 반도체 기판일 수 있다. 이 기판은 그 내에 제조된 집적 회로를 포함할 수 있다.
절연층(102)은 기판(100) 위에 형성된다. 절연층(102)은 산화실리콘, 질화실리콘, 고 유전체 막, Si-C-O-H 필름 또는 임의의 다른 적절한 절연 물질일 수 있다.
제 1 도체(200)는 기판 및 절연체 위에 형성된다. 제 1 도체(200)는 바람직하게는 다마신 방법에 의해 형성되지만 대신 공제적으로 형성될 수 있다.
다마신 도체를 형성하기 위하여, 바람직하게는 약 1500 내지 약 3000Å, 예를 들어 약 2000Å의 유전체 재료의 두께가 증착된다. 유전체 재료(208)는 바람직하게는 TEOS와 같은 균일한 유전체이다.
실질적으로 평행한 트렌치는 유전체(208)에서 에칭된다. 일 실시예에서, 이들 트렌치들은 약 2000Å 깊이이다. 이 에칭은 시간이 조절되거나, 바람직한 경우, 이전에 증착된 에칭 정지층(도시되지 않음)에서 멈출 수 있다.
도체의 피치 및 특징 크기가 바람직할 수 있다. 형성될 메모리 어레이에서, 본 발명의 방법의 장점들은 더욱 작은 피치에서, 예를 들어 약 200nm보다 작게, 예를 들어 약 160nm 내지 약 90nm에서 더욱 유용하게 된다. 트렌치(208)는 약 100nm 폭보다 작게, 예를 들어 약 80nm 내지 약 45nm에 있을 수 있다.
임의의 적절한 도전성 재료는 금속, 금속 합금, 도전성 금속 실리사이드, 두껍게 도핑된 실리콘 등과 같은 도체(200)를 형성하도록 사용될 수 있다. 바람직한 실시예에서, 예를 들어 질화 티타늄의 접착증이 증착된다. 층(104)의 두께는 약 50 내지 약 400Å이고, 바람직하게는 약 100Å일 수 있다. 도전성 재료(106), 바람직하게는 텅스텐 또는 텅스텐 합금은 유전체(208)에서 에칭된 트렌치를 충전하도록 증착된다. 텅스텐 이외의 일부 재료가 사용되면, 접착층(104)은 필요로 되지 않을 수 있다.
최종적으로, 과도한 텅스텐 및 질화 티타늄이 제거되어, 유전체 재료(208)에 의해 분리되는 도전체 레일(200)을 형성하고, 실질적으로 평활한 표면(109)을 남긴다. 이 결과의 구조가 도 7a에 도시된다. 평활한 표면(109)을 형성하기 위하여 유전체 과충전의 제거는 CMP 또는 에칭백(etchback)과 같은 종래 기술에 공지된 임의의 공정에 의해 수행될 수 있다. 유전체(208)의 일부 두께는 이 CMP 단계 동안 제거되어, 도체 레일(200)의 최종 높이는 유전체 층(208)의 초기 두께 및 트렌치의 원래 깊이보다 다소 작을 수 있다. 예를 들어, 도체 레일(200)의 높이는 약 1700Å일 수 있다.
다음에, 도 7b를 참조하면, 수직 필라는 완전한 도체 레일(200) 위에 형성될 것이다. 도 7b는 도 7a의 선 A-A'을 따라서 도 7a에 대해 90도로 회전한다. 도 7a에서, 도체(200)는 페이지 밖으로 연장되지만, 도 7b에서 이들은 페이지 전체에서 좌우로 연장된다. (공간을 절약하기 위하여, 기판(100)은 도 7b에서 생략되며, 이의 존재가 추정될 것이다). 텅스텐이 도전층(106)에 사용되면, 증착될 반도체 재료와 하부 도체 레일(200) 사이에 배리어 층(110)을 사용하는 것이 바람직하다. 배리어 층(110)은 임의의 도전성 배리어 재료, 예를 들어 질화 티타늄이다. 이 두께는, 예를 들어 약 50 내지 약 200Å이고, 바람직하게는 약 100Å일 수 있다.
다음에, 필라로 패턴닝될 반도체 재료가 증착된다. 반도체 재료는 실리콘, 게르마늄, 실리콘 및/또는 게르마늄의 합금들, 또는 다른 적절한 반도체 재료들일 수 있다. 실리콘은 통상적으로 간결성으로 위하여 산업체에서 사용되는데, 이 설명은 실리콘으로서 반도체 재료와 관계될 것이지만, 다른 재료들로 대체될 수 있다는 것을 이해할 것이다.
바람직한 실시예에서, 반도체 필라는 접합 다이오드를 포함하는데, 이 접합 다이오드는 제 1 도전형의 두껍게 도핑된 하부 영역과 제 2 도전형의 두껍게 도핑된 상부 영역을 포함한다. 상부와 하부 영역 사이의 중간 영역은 제 1 또는 제 2 도전형 중 어느 하나의 진성 또는 얇게 도핑된 영역이다. 중간 영역은 의도적으로 얇게 도핑되거나 진성일 수 있다. 진성 영역은 완벽하게 전기적으로 중성이 되지 못하지만, 얇게 n-도핑되거나 p-도핑된 것처럼 작용하도록 하는 결함 또는 오염물을 항상 가질 것이다.
바람직한 실시예에서, 두껍게 도핑된 실리콘 영역(112)은 종래의 방법, 예를 들어, 화학적 증기 증착(CVD)에 의해 형성된다. 두껍게 도핑된 영역(112)은 바람직하게는 원래 위치에서 도핑된다. 이 예에서, 두껍게 도핑된 영역(112)은 n-형이지만, 형성될 두껍게 도핑된 상부 영역은 p-형일 것이다. 명백하게 이들 다이오드들의 극성은 반전될 수 있다. 두껍게 도핑된 n-형 영역(112)의 두께는 약 100 내지 약 1000Å이고, 바람직하게는 약 200Å인 것이 바람직하다.
다음에, 진성 실리콘(114)의 두께가 증착된다. 이 두께는 바람직하게는 약 800 내지 약 2800 Å이고, 가장 바람직하게는 약 2000Å이다. 원하는 경우, 이 영역은 얇게 도핑될 수 있다. 최종적으로, 두껍게 도핑된 상부 영역이 형성된다. 이 영역은 붕소 또는 BF2 와 같은 p-형 도펀트가 주입될 수 있다. 대안적인 실시예에서, 두껍게 도핑된 영역(116)은 원래 위치에서 도핑된다. 실리콘 다이오드 스택(112, 114, 및 116)의 두께는 이 지점에서 완전하다. 일반적으로, 영역(112, 114, 및 116)은 증착된 바와 같이 비정질이고, 어닐링에 의해 또는 다음 열처리에 의해 결정화될 것이다. 최종 메모리에서, 이 다이오드는 바람직하게는 폴리실리콘일 것이다.
다음에, 유전체 파열 앤티퓨즈 층(118)이 형성된다. 앤티퓨즈(118)는 바람직하게는, 예를 들어 약 600도로 고속 열 어닐링에서 아래에 있는 실리콘을 산화시켜 형성된 이산화실리콘 층이다. 앤티퓨즈(118)의 두께는 약 20Å일 수 있다. 대안적으로, 앤티퓨즈(118)가 증착될 수 있다.
다음에, 하드 마스크를 형성하도록 패턴닝될 도전층 또는 적층이 증착된다. 이 적층의 두께는 다음 다마신 에칭이 이 두께가 초과되기 전에 신뢰할 수 있게 중지될 정도로 충분하여야 한다. 일 예에서, 약 200Å 두께의 질화 티타늄층(40)과 약 400Å 두께의 텅스텐 층(42)이 증착된다. 텅스텐 층(42)이 스퍼터링에 의해 형성되는 것이 바람직할 수 있는데, 그 이유는, 스퍼터링된 텅스텐은 더욱 부드럽고 신속하게 패턴닝되어, 에칭 후 더욱 균일한 패턴닝 특징을 발생시키기 때문이다. 대안적인 실시예에서, CVD 텅스텐이 대신 사용될 수 있고, 표면 거칠기를 감소시키 도록 CMP 단계를 거칠 수 있다. 다른 재료는 도전층 또는 적층에 사용될 수 있다. 이 도전층 또는 적층의 두께는 다음 단계에서 수행될 다마신 에칭의 깊이, 에칭될 재료, 이 에칭의 제어성 등에 따라서 필요에 따라서 조절될 수 있다. 도 7b는 이 때에 구조를 도시한다.
도 7c를 참조하면, 텅스텐 층(42), 질화 티타늄 층(40), 앤티퓨즈(118), 실리콘 영역(116, 114, 및 112) 및 배리어 층(110)은 필라(300)를 형성하도록 패턴닝되고 에칭된다. 도전층(42 및 42)은 하드 마스크(44)를 구성한다. 이 에칭은 필요에 따라 에칭 화학물질을 수정하며 단일 에칭 챔버에서 수행되고, 대안적으로 도전층(42 및 40)은 금속 에처에서 에칭되고, 웨이퍼는 실리콘 층이 에칭되는 폴리실리콘 에처(etcher)에 전달된다. 어느 경우에나, 층(42 및 40)은 아래에 있는 층을 에칭하는 동안 하드 마스크로서 작용하도록 간주될 수 있다.
필라(300)는 이하의 도체(200)와 동일한 피치 및 거의 동일한 폭을 가져, 각 필라(300)가 도체(200)의 상부에 형성되도록 한다. 일부 오정렬은 견딜 수 있다. 필라(300)는 임의의 적절한 마스킹 및 에칭 공정을 이용하여 형성될 수 있다. 예를 들어, 포토레지스트는 증착되며, 표준 포토리소그래피 기술을 이용하여 패턴닝 및 에칭되고 나서, 포토레지스트가 제거된다. 바람직하게는, 유전체 반사방지 코팅(DARC) 층, 예를 들어 약 320Å은 에칭 전 텅스텐 층(42)에 증착된다. 일부 실시예에서, 이는 이 포토리소그래피 및 에칭 단계 동안 텅스텐 층(42) 위에 부가적인 층 또는 층들을 포함하는 것이 바람직할 수 있다. 예를 들어, 1500Å의 이산화 실리콘(도시되지 않음)은 텅스텐 층(42)에 바로 증착될 수 있고, DARC가 이 산화물층 에 증착된다. 이는 다음 에칭 동안 텅스텐 두께의 손실을 방지하거나 최소화할 것이다. 이 산화물층은 제거될 것이고, 최종 디바이스에 존재하지 않을 것이다.
본 발명의 양수인에 의해 모두 소유되어 있고, 본원에 참조로 포함되어 있는, Chen이 2003년 12월 5일 출원한 "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"인 US 출원 제 10/728436호; 또는 Chen이 2004년 4월 1일 출원한 "Photomask Features with Chromeless Nonpriniting Phase Shifting Window"인 미국 출원 제 10/815312호에 설명된 포토리소그래피 기술은 본 발명에 따른 메모리 어레이의 형성시 사용되는 임의의 포토리소그래피 단계를 수행하는데 유용하게 사용될 수 있다.
유전체 재료(108)는 필라(300) 위에 그리고 이 사이에 증착되어, 이들 사이에 갭을 형성한다. 유전체 재료(108)는 고밀도 플라즈마 산화물이 바람직하지만, 다른 적절한 유전체 재료가 대신 사용될 수 있다.
다음에, 필라(300)의 상부에서 유전체 재료가 제거되어, 유전체 재료(108)에 의해 분리되는 필라(300) 상부를 노출시키고, 실질적으로 평면의 표면을 남긴다. 유전체 과충전의 제거 및 평탄화는 CMP 또는 에칭백과 같은 종래 기술의 공지된 임의의 공정에 의해 수행될 수 있다. 예를 들어, 본원에 참조문서로 완전히 포함되어 있는 Raghuram 등이 2004년 6월 30일 출원한 "Nonselective Unpatterned Etchback to Expose Buried Patterned Features"인 미국 출원 제 10/883417호에 기술된 에치백 기술이 유용하게 사용될 수 있다. 이 결과의 구조는 도 7c에 도시된다.
각 필라(300)는 수직 배향된 다이오드, 유전체 파열 앤티퓨즈, 및 도전성 적 층을 포함한다는 점에 주의한다. 2006년 3월 31일 출원되고 본원에 참조문서로 포함되어 있는 Herner 등의 "Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material"인 미국 특허 출원 제 11/395,995호의 실시예에서와 같이, 이들 필라는 바이너리 금속 산화물 또는 질화물과 같은 저항-스위칭 소자를 포함하지 않는다.
위에 있는 도체는 아래에 있는 도체와 동일한 방식으로 형성될 수 있다. 도 7d를 참조하면, 바람직하게는 약 1500 내지 약 2000Å, 예를 들어, 약 1700Å의 유전체 재료(200)의 두께가 증착된다. 유전체 재료(208)는 TEOS와 같이 균일한 유전체인 것이 바람직하다.
실질적으로 평행한 트렌치는 유전체(208)에서 에칭된다. 일 실시예에서, 이들 트렌치는 깊이가 약 1700Å이다. 이 에칭은 시간이 조절되고 필라(300)의 상부에서 텅스텐이 검출될 때 중단될 수 있다. 원하는 경우, 텅스텐의 모양이 더욱 용이하게 검출되도록 하기 위하여, 더 큰 텅스텐 구조체(도시되지 않음)가 도전성 하드 마스크를 형성하는 동일한 에칭 단계 동안 어레이 영역 바깥쪽에 형성될 수 있다. 이들 더 큰 텅스텐 영역이 검출될 때, 동일한 두께의 필(208)이 외부로서 어레이 영역 내부에 에칭되고, 필라(300)의 상부가 노출되어야 하며, 에칭이 중단될 수 있는 것으로 예상될 수 있다.
트렌치 에칭은 아래에 있는 다이오드의 임의 부분이 노출되기 전 쉽게 중단될 수 있다. 이 트렌치에서 최저점은 텅스텐 층(42) 및 질화 티타늄 층(40)을 포함하는 도전성 적층의 최저점 위이다.
상부 도체(400)가 형성되는 유전체(208)의 트렌치는 하부 도체(200)의 방향과 다른 제 2 방향으로, 바람직하게는 실질적으로 이와 수직으로 연장되어야 한다. 이들 트렌치(및 상부 도체(400))는 아래에 있는 필라(300)와 동일한 피치를 가져야 하기 때문에, 각 필라는 하부 도체(200) 중 하나와 상부 도체(400) 중 하나 사이에 수직으로 배치된다. 이 피치는 바람직하게는 약 90nm 내지 약 200nm, 예를 들어 약 160nm이다. 일부 오정렬은 허용될 수 있다.
임의의 적절한 도전성 재료는 도체(400)를 형성하도록 사용될 수 있다. 바람직한 실시예에서, 예를 들어, 질화 티타늄의 접착층(402)이 증착된다. 층(402)의 두께는 약 100 내지 약 400Å, 바람직하게는 약 100Å일 수 있다. 도전성 재료(404), 바람직하게는 텅스텐은 트렌치(208)를 충전하도록 증착된다. 텅스텐 이외의 일부 재료가 사용되면, 접착층(402)은 필요하지 않을 수 있다. 대안적인 실시예에서, 도전성 재료(404)는 공지된 방법을 이용하여 알루미늄 또는 구리 또는 이들의 합금과 같은 어떤 다른 도전성 재료일 수 있다.
최종적으로, 과도한 텅스텐 및 질화 티타늄이 제거되어 유전체 재료(208)에 의해 분리되는 도전성 레일(400)을 형성하고, 실질적으로 평면의 표면을 남긴다. 평면의 표면을 형성하도록 유전체 과충전의 제거는 화학 기계적 평탄화 (CMP) 또는 에칭백과 같은 종래 기술에서 공지된 임의의 공정에 의해 수행될 수 있다. 도 7d에 도시된 이 결과의 구조는 메모리 셀의 하부 또는 제 1 층이다. 도체(400) 각각은 아래에 있는 필라(300)의 도전성 적층과 전기적으로 접촉하며, 예를 들어, 질화 티타늄 층(402)은 텅스텐 층(42)과 접촉한다. 이 도체 사이의 접촉은 심지어 실질적 인 오정렬의 경우에도 신뢰할 수 있는 상호 접속을 제공한다.
부가적인 메모리 레벨은 이 제 1 메모리 레벨 위에 형성될 수 있다. 일부 실시예에서, 도체는 메모리 레벨 사이에 공유될 수 있는데, 즉 상부 도체(400)는 다음 메모리 레벨의 하부 도체로 작용한다. 다른 실시예에서, 레벨간 유전체는 도 7d의 제 1 메모리 레벨 위에 형성되는데, 그 표면은 평탄화되고 제 2 메모리 레벨의 구성은 공유된 도체를 갖지 않고 이 평탄화된 레벨간 유전체에서 시작된다. 결국, 메모리는 여러 층을 높게할 수 있다.
각 메모리 레벨은 메모리 셀층을 포함하고, 각 셀은 하부 도체의 일부 필라 중 하나와 상부 도체의 일부를 포함한다.
상세한 설명 전반에서, 하나의 층은 "위" 또는 "아래"로 설명되었다. 이들 용어는, 층과 요소가 형성되는 기판, 대부분의 실시예에서, 단결정 실리콘 웨이퍼 기판에 대한 층과 요소의 위치를 설명하고 있음을 이해할 것이다. 즉, 웨이퍼 기판에서 더 멀리 있을 때 하나의 피처는 다른 피처 위에 있고, 가까이 있을 때 다른 피처 아래에 있다. 명백하게 웨이퍼 또는 다이는 임의의 방향으로 회전할 수 있지만, 웨이퍼 또는 다이에서 피처의 상대적인 배향은 변하지 않을 것이다.
모노리딕 3차원 메모리 어레이는 중개 기판(intervening substrate)을 구비하지 않는 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨이 형성된다. 하나의 메모리 레벨을 형성하는 층은 기존의 레벨 또는 레벨들의 층 위에 직접 증착되거나 성장된다. 이에 대해, Leedy의 "Three dimensional structure memory"인 미국 특허 제 5,915,167호에서처럼, 적층 메모리는 분리된 기판 위에 메모리 레벨을 형성하 고, 메모리 레벨을 서로 적층 부착시켜 구성된다. 기판은 본딩 전에 얇거나 메모리 레벨로부터 제거될 수 있지만, 메모리 레벨은 분리된 기판 위에 초기에 형성되기 때문에, 이와 같은 메모리는 참 모노리딕 3차원 메모리 어레이가 아니다.
기판 위에 형성된 모노리딕 3차원 메모리 어레이는 기판 위에 제 1 높이로 형성되는 제 1 메모리 레벨과 상기 제 1 높이와 다른 제 2 높이로 형성된 제 2 메모리 레벨을 적어도 포함한다. 3개, 4개, 8개 또는 실제로 임의의 수의 메모리 레벨은 이러한 멀티 레벨 어레이에서 기판 위에 형성될 수 있다.
상세한 제조 방법은 본원에 설명되지만, 동일한 구조를 형성하는 임의의 다른 방법이 사용되고, 이 결과는 본 발명의 범위 내에 있다.
상술된 설명은 본 발명이 취할 수 있는 많은 형태 중 일부만을 설명한다. 이 때문에, 이 상세한 설명은 예로서 설명되지만, 제한되지 않는다. 모든 등가물을 포함하는 다음 청구항만이 본 발명의 범위를 한정하는 것으로 간주된다.
상술한 바와 같이, 본 발명은, 트렌치 에칭 동안 아래에 있는 활성 피처(underlying active features)를 보호하는 방법을 제공하는데 사용된다.

Claims (28)

  1. 반도체 디바이스를 형성하는 방법으로서,
    반도체 재료층을 증착시키는 단계와,
    상기 반도체 재료 위에 제 1 도전층 또는 적층(layerstack)을 증착시키는 단계와,
    상기 제 1 도전층과 적층 및 상기 반도체 재료를 단일 포토리소그래피 단계에서 제 1 필라(pillars)로 패턴닝 및 에칭하는 단계와,
    상기 제 1 필라 위에 유전층을 증착시키는 단계와,
    상기 유전층에 트렌치(trench)를 에칭하는 단계로서, 상기 제 1 도전층 또는 적층의 일부가 상기 트렌치에서 노출되는, 단계를
    포함하고,
    상기 반도체 재료는 상기 트렌치에서 노출되지 않고,
    상기 필라는 저항성-스위칭 바이너리 금속 산화물 또는 질화물을 포함하지 않는, 반도체 디바이스 형성 방법.
  2. 제 1항에 있어서, 상기 제 2 도전성 재료로 상기 트렌치를 충전하고 상기 제 2 도전성 재료의 과충전을 제거하기 위해 평탄화시켜 상부 도체를 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  3. 제 2항에 있어서, 상기 상부 도체는 텅스텐, 구리 또는 알루미늄을 포함하는, 반도체 디바이스 형성 방법.
  4. 제 1항에 있어서, 상기 반도체 재료의 층을 증착시키는 단계는,
    제 1 도전형의 두껍게 도핑된 하부 영역을 증착시키는 단계와,
    두껍게 도핑된 상기 하부 영역 위와 상기 영역에서 도핑되지 않거나 얇게 도핑된 중간 영역을 증착시키는 단계를
    포함하는, 반도체 디바이스 형성 방법.
  5. 제 4항에 있어서, 상기 반도체 재료의 층을 증착시키는 단계는, 상기 도핑되지 않거나 얇게 도핑된 중간 영역 위와 상기 영역에 접촉해서 제 2 도전형의 두껍게 도핑된 상부 영역을 증착시키는 단계를 더 포함하고, 상기 제 2 도전형은 원래 위치에 도핑하여 도핑된 제 1의 두껍게 상부 도핑 영역에 대향하는, 반도체 디바이스 형성 방법.
  6. 제 4항에 있어서, 상기 반도체 재료의 층을 증착시키는 단계는, 이온 주입에 의해 도핑되지 않거나 얇게 도핑된 중간 영역의 상부를 도핑시켜 제 2 도전형의 두껍게 도핑된 상부 영역을 형성하는 단계를 더 포함하고, 상기 제 2 도전형은 상기 제 1 도전형에 대향하는, 반도체 디바이스 형성 방법.
  7. 제 1항에 있어서, 상기 반도체 재료는 실리콘, 게르마늄, 또는 실리콘 및/또는 게르마늄의 합금인, 반도체 디바이스 형성 방법.
  8. 제 7항에 있어서, 상기 반도체 재료는 실리콘인, 반도체 디바이스 형성 방법.
  9. 제 7항에 있어서, 완성 디바이스에서, 상기 반도체 재료는 다결정인, 반도체 디바이스 형성 방법.
  10. 제 1항에 있어서, 상기 제 1 필라(pillar) 각각은 수직 배향된 다이오드를 포함하는, 반도체 디바이스 형성 방법.
  11. 제 10항에 있어서, 각각의 다이오드는 반도체 접합 다이오드인, 반도체 디바이스 형성 방법.
  12. 제 11항에 있어서, 각각의 반도체 접합 다이오는 p-i-n 다이오드인, 반도체 디바이스 형성 방법.
  13. 제 1항에 있어서, 상기 반도체 재료 위에 상기 제 1 도전층 또는 적층을 증착시키는 단계 전에, 상기 반도체 재료의 층 위와 상기 층에 접촉해서 유전체 파열 앤티퓨즈 층(dielectric rupture antifuse layer)을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  14. 제 13항에 있어서, 상기 유전체 파열 앤티퓨즈는 이산화실리콘을 포함하는, 반도체 디바이스 형성 방법.
  15. 제 1항에 있어서, 상기 제 1 도전층 또는 적층은 금속 또는 금속 합금을 포함하는, 반도체 디바이스 형성 방법.
  16. 제 15항에 있어서, 상기 금속 또는 금속 합금은 텅스텐 또는 텅스텐 합금인, 반도체 디바이스 형성 방법.
  17. 제 16항에 있어서, 상기 텅스텐 또는 텅스텐 합금은 스퍼터링된 텅스텐(sputtered tungsten)인, 반도체 디바이스 형성 방법.
  18. 기판 위에 형성된 제 1 메모리 레벨로서, 상기 제 1 메모리 레벨은,
    제 1 방향으로 연장되는 다수의 실질적으로 평행하고 실질적으로 동일 평면인 하부 도체와,
    상기 제 1 방향과 다른 제 2 방향으로 연장되는 다수의 실질적으로 평행하고 실질적으로 동일 평면의 상부 도체로서, 상기 상부 도체는 상기 하부 도체 위에 있 는, 상부 도체와,
    다수의 제 1 필라로서, 각각의 제 1 필라는 상기 하부 도체 중 하나와 상부 도체 중 하나 사이에 수직으로 배치되고, 각각의 제 1 필라는 수직으로 배향된 다이오드와 도전층 또는 적층(layerstack)을 포함하며, 상기 도전층 또는 적층은 상기 수직 배향된 다이오드 위에 있는, 다수의 제 1 필라를
    포함하고,
    각각의 제 1 필라의 상기 도전층 또는 적층은 상기 상부 도체 중 하나와 접촉하고,
    상기 도전층 또는 적층은 금속 또는 금속 합금 층을 포함하는, 제 1 메모리 레벨.
  19. 제 18항에 있어서, 상기 금속 또는 금속 합금은 텅스텐 또는 텅스텐 합금인, 제 1 메모리 레벨.
  20. 제 18항에 있어서, 각각의 상기 제 1 필라의 수직 배향된 다이오드는 반도체 접합 다이오드인, 제 1 메모리 레벨.
  21. 제 20항에 있어서, 각각의 상기 제 1 필라의 수직 배향된 다이오드는 p-i-n 다이오드인, 제 1 메모리 레벨.
  22. 제 20항에 있어서, 상기 수직 배향 다이오드는 다결정 반도체 재료를 포함하는, 제 1 메모리 레벨.
  23. 제 22항에 있어서, 상기 다결정 반도체 재료는 실리콘, 게르마늄, 또는 실리콘 및/또는 게르마늄의 합금을 포함하는, 제 1 메모리 레벨.
  24. 제 18항에 있어서, 상기 상부 도체는 다마신 방법(Demascene method)에 의해 형성되는, 제 1 메모리 레벨.
  25. 제 18항에 있어서, 상기 기판은 단결정 실리콘인, 제 1 메모리 레벨.
  26. 제 18항에 있어서, 상기 하부 도체는 텅스텐 또는 텅스텐 합금을 포함하는, 제 1 메모리 레벨.
  27. 제 18항에 있어서, 적어도 제 2 메모리 레벨은 상기 제 1 메모리 레벨 위에 모노리딕적으로 형성되고, 상기 제 1 메모리 레벨과 제 2 메모리 레벨은 모두 모노리딕 3차원 메모리 어레이에 있는, 제 1 메모리 레벨.
  28. 제 18항에 있어서, 비휘발성 메모리 셀을 더 포함하고, 각각의 메모리 셀은, 제 1 필라 중 하나와, 상기 상부 도체 중 하나의 일부와, 상기 하부 도체 중 하나 의 일부를 포함하는, 제 1 메모리 레벨.
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