TWI355669B - Circuit and method for detecting synchronous mode - Google Patents

Description

1355669 九、發明說明： . 【發明所屬之技術領碱】 - 本發明係關於用於偵測半導體記憶體設備内同步模式 —· 的電路及方法，尤其係關於用於偵測可分辨其中輸入時脈 . 的同步模式和其中沒有輸入時脈的非同步模式之半導體記 憶體設備内同步模式之電路及方法。 【先前技術】 像是行動通訊終端機等内部提供的類靜態隨機存取記 憶體(Pseudo SRAM)這類半導體記憶體設備選擇性地使用 時脈來進行操作。也就是，根據何時需要時脈以及何時不 需要時脈來選擇性輪人時脈。然後，當輸人時脈時，半導 體記憶體設備内提供的獨立電路需要判斷是否輸入時脈。 不^已去#半導體記憶體設備無法輕易岁ij斷輸入時 脈的同步杈式以及未輪入時脈的非同步模式。因此，對於 籲㈣進減應用至這種半導敎龍設财技術上的限制 0 【發明内容】 本發明的具體實施例提供— 設備内同步模式的電路及方、去 用於偵測半導體記憶體 步模式信號並且未輪入時'俨其可在輪入時脈時啟用同 許分辨同步模式與非同步模同步模式信號， 藉此允 _於_轉體記憶體 本發明的具體實施例提供— 1355669 設備内同步模式的電路，其包含：一控制單元，其根據是 否啟用一有效的位址信號來控制一時脈的驅動；一驅動單 元，其根據該控制單元的控制來驅動該時脈；以及一鎖定 單元，其鎖定由該驅動單元所驅動的該時脈，並輸出一同 步模式信號。 本發明的另一具體實施例提供一種用於偵測半導體記 憶體設備内同步模式的電路，其包含：一控制單元，當一 有效位址信號啟用時，其產生一有效位址脈衝信號來控制 一第一電壓的供應；一驅動單元，當一時脈在一高位準上 時，其反向驅動該時脈而不管該第一電壓的供應，並且當 該時脈在一低位準上時，其在已供應該第一電壓時反向驅 動該時脈；以及一鎖定單元，其鎖定由該驅動單元所驅動 的該信號，並輸出一同步模式信號。 本發明的其他具體實施例提供一種用於偵測半導體記 憶體設備内同步模式的電路，其包含：一第一信號組合單 元，其組合一有效位址信號與一時脈來產生一參考信號； 一第一鎖定單元，其鎖定該參考信號；一第二信號組合單 元，其組合該第一鎖定單元的一輸出信號與該時脈來產生 一偵測脈衝信號；一控制單元，其根據是否啟用該有效位 址信號來控制該偵測脈衝信號的驅動；一驅動單元，其根 據該控制單元的控制來驅動該偵測脈衝信號；以及一鎖定 單元，其鎖定由該驅動單元所驅動的該信號，並輸出一同 步模式信號。 還是本發明的其他具體實施例提供一種用於偵測半導 1355669 體記憶體設備内同步模式的電路，其包含：一=第一信號組 合單元，其利用根據是否啟用一有效位址信號來驅動一時 脈，以產生第一和第二信號，並從該第一和第二信號產生 一參考信號；一第一鎖定單元，其鎖定該參考信號；一第 二信號組合單元，若該第一鎖定單元的一輸出信號位於一 高位準，則其產生一形成一低位準電壓的彳貞測脈衝信號， 並且若該第一鎖定單元的該輸出信號位於一低位準，則透 過該時脈的反轉來形成一高位準電壓；一控制單元，當一 有效位址信號啟用時，其產生一有效位址脈衝信號來控制 一第一電壓的供應；一驅動單元，當一時脈在一高位準上 時，其反向驅動該時脈而不管該第一電壓的供應，並且當 該時脈在一低位準上時，其在已供應該第一電壓時反向驅 動該時脈；以及一鎖定單元，其鎖定由該驅動單元所驅動 的該信號，並輸出一同步模式信號。 本發明的其他具體實施例提供一種用於偵測半導體記 憶體設備内同步模式的方法，其包含：根據是否啟用一有 效的位址信號來控制一時脈的驅動；根據該控制來驅動該 時脈；以及鎖定該已驅動的時脈並輸出一同步模式信號。 仍舊是本發明的其他具體實施例提供一種用於偵測半 導體記憶體設備内同步模式的方法，其包含：組合一有效 位址信號與一時脈來產生一參考信號；鎖定該參考信號； 組合該已鎖定信號與該時脈來產生一偵測脈衝信號；根據 是否啟用該有效位址信號來控制該偵測脈衝信號的驅動； 根據該控制來驅動該偵測脈衝信號；以及鎖定該已驅動的 偵測脈衝信號並輪出一同步模式信號。 【實施方式】 此後，將參照附圖來詳細說明本發明的範例具體實施 例。 第一圖為顯示根據本發明具體實施例用於偵測半導體 記憶體設備内同步模式的電路結構方塊圖。 如第一圖内所示，用於福測同步模式的電路包含控制 單元10，其根據是否啟用有效的位址信號來控制時脈elk的 驅動、驅動單元20，其根據控制單元10的控制來驅動時脈 elk，以及鎖定單元，其鎖定驅動草元20所驅動的信號並 輸出同步模式信號sym。 有效位址信號vad為高位準啟用信號，由將有效位址才曰 令的相位反轉（此後稱為/ADV信號）之後所產生，並且用於 讓位址輸入至位址緩衝區。/ADV信號從半導體記憶體設備 的外部輸入，並設定輸入位址的間隔。進一步，同步模式 信號sym為低位準啟用信號，其在同步模式内輸出當成低位 準信號’並且在非同步模式内輸出當成高位準信號。 若有效的位址信號vad已啟用，則控制單元1〇供應周邊 電壓Vperi至驅動單元20—段預定時間。在此時，驅動單元 20反向驅動時脈cik，並且將已反向的時脈傳送至鎖定單元 3〇。後來，鎖定單元30鎖定並儲存驅動單元2〇傳送來的信 號，再度將信號反向，然後輪出已反向的信號當成同步模 式信號sym。 1355669 再者，在周邊電壓Vperi未供應給驅動單元2〇的期間 内，驅動單元20不會反向驅動時脈clk。不過，因為鎖定單 兀30保留之前傳送的信號，所以連續輪出同步模式信號 sym。 此後，將參考第二圖詳細說明用於偵測同步模式的電 路。 第二圖為顯示根據第一圖内所示具體實施例用於偵測 同步模式的電路詳細結構之電路圖。 在用於谓測同步模式的電路内，控制單元1 〇包含接收 有效位址信號vad並輸出第一有效位址脈衝信號7叩丨的第 一脈衝產生器110’以及根據是否啟用第一有效位址脈衝信 號vapl來驅動周邊電壓Vperi的第—電壓驅動器12〇。 第一脈衝產生器110包含第一延遲單元DLY1，其將有 效位址信號vad延遲一段預定時間、第—反向器IV1，其將 第一延遲單元DLY1的輸出信號反向，以及第一 NAND閘 ND1，其接收有效位址信號vad以及第一反向器ινι的輸出 信號，並輸出第一有效位址脈衝信號vapl。 進步’第一電壓驅動器120包含第一電晶體，其 中第一有效位址脈衝信號¥叩丨輸入其閘極端子、周邊電壓 Vperi施加給其源極端子並且汲極端子與驅動單元如連接。 驅動單元20包含第二電晶體TR2，其中時脈他輸入至 其閘極端子、源極端子連接控制單元1〇的第—電晶體了… 之汲極端子並且汲極端子與第一節點N1連接；並且包含第 二電晶體TR3 ’其中時脈dk輸人至其閘極端子、没極端子 1355669 與第-節點N1連接並且祕端子與接地端 鎖定單元3G包含第二反向請2，其將傳送至第—節點 N1的信號反向、第三反向器IV3，1盥 ’·· ^ VJ兵興弟一反向器IV2—起 形成鎖定結構，以及第四反向器IV4，其將第二反向器Μ 的輸出信號反向。 從第四反向器IV4輪出的信號會變成同步模式信號 sym °

因為有效位址信號vad為高位準啟用信號，則從第一 NAND閘腦輸出的第一有效位址脈衝信號_變成啟用 時間比有效位址信號vad還要短的低位準啟用信號。若第一 有效位址脈衝信號vapl已啟用，則控制單元1〇的第一電晶 體TR1會開啟，如此驅動單元20將時脈clk反向，並且將反 向的時脈傳送至第一節點N1。接著，鎖定單元3〇的第二和 第三反向器IV2和IV3儲存傳送至第一節點n 1的信號。然 後，第四反向器IV4將第二反向器IV2的輸出信號反向，並 將反向的信號當成同步模式信號sym輸出。 另一方面，若第一有效位址脈衝信號vapl已停用，則 控制單元10的第一電晶體TR1會關閉，如此驅動單元2〇並 不會將時脈elk傳送至第一節點N1。此時，同步模式信號Sym 連續從鎖定單元30的第二和第三反向器IV2和IV3内儲存的 信號中輸出。 如此’用於偵測同步模式的電路會根據輸入有效位址 信號vad的控制來驅動並鎖定時脈cik，如此產生同步模式 信號sym。因此’接收同步模式信號syrn的設備可因為若未 丄從669 S入#Mclk而停用同步盔式信^sym東每認目前模 同步模式，並且設備也可因為若輸入時脈clk而啟用同步模 式信號sym來確認目前模式為同步模式。 、 第三圖為顯示根據本發明其他具體實施例用於偵測半 導體記憶體設備内同步模式的電路結構方塊圖。 第三圖内所示用於偵測同步模式的電路包含第一信號 組合單元40，其組合有效位址信號vad與時脈clk，如此產 生參考信號ref ;第一鎖定單元50，其鎖定該參考信號ref; 第二信號組合單元60，其組合第一鎖定單元5〇的輪出信號 與該時脈clk ’如此產生偵測脈衝信號(1印；控制單元7〇，其 根據是否啟用該有效位址信號vad來控制該偵測脈衝信號 dtp的驅動與鎖定，驅動單元，其根據控制單元的控制 來驅動該偵測脈衝信號dtp ;以及第二鎖定單元9〇，其鎖定 由驅動單元80所驅動的該信號，並輸出一同步模式信號 sym 〇 第彳5號組合單元40根據有效位址信號vad和時脈cik 的電壓位準來產生參考信號ref。接著，參考信號ref在第一 鎖定單元50内鎖定並驅動’然後傳送至第二信號組合單元 60。第二信號組合單元6〇組合從第一鎖定單元5〇傳送的信 號與時脈clk，如此產生偵測脈衝信號以卩。 若有效的位址信號vad已啟用，則控制單元70供應周邊 電壓Vperi至驅動單元80一段預定時間。在此時，驅動單元 80反向驅動偵測脈衝信號dtp ,並且將已反向的信號傳送至 第二鎖定單元90。之後，第二鎖定單元90鎖定並儲存驅動 11 早=80噙送東的信號爯凌將信號反向，藏後輸ίϋ已反向 的<5號當成同步模式信號sym。 再者，在周邊電壓Vperi未供應給驅動單元8〇的期間 内’驅動單元8〇不會反向驅動偵測脈衝信號抑。另一方 面因為第二鎖定單兀9〇保留之前傳送的信號，所以連續 輪出同步模式信號sym。 、

此後，將參考第四圖和第五圖詳細說明用於偵測第三 圖内同步模式的電路。 〜第四圖為顯示第三圖内所示用於偵測同步模式的電路 詳 '、’田、、、p構之電路圖。第五圖為說明第四圖内所示用於偵測 同步模式的電路操作之時序圖。

4參閱第四圖，第一信號組合單元4〇包含第五反向器 IV5，其將有效位址信號vad反向；第六反向器，其將時 脈elk反向；第二NAND閘ND2，其接收第五反向器ιν5的輸 出信號以及第六反向器1¥6的輸出信號；第—N〇IU4NIU， 其接收第五反向器IV5的輸出信號和時脈cik ;第四電晶體 TR4，其中第二NAND閘ND2的輸出信號輸入其閘極端子、 周邊電壓Vperi施加給其源極端子並且汲極端子與第二節 點N2連接；以及第五電晶體TR5，其中第一NOR閘NR1的 輸出信號輸入其閘極端子、汲極端子與第二節點]^2連接並 且源極端子與接地端子相連。 在第二節點N2上形成的信號會變成參考信號代£。 第一鎖定單元50包含第七反向器IV7,其將參考信號 ref反向；第八反向器IV8，其與第七反向器IV7—起形成鎖 12 〈S ) 1355669 • 定結構；以及第九反向器1V9，其將第七反向器IV7的輪出 - 信號反向。 - 第二信號組合單元6〇包含第十反向器IV10，其將時脈 * clk反向；以及第：N0R^]NR2 ’其接收第九反向器IV9的輪 出信號以及第十反向器IV10的輸出信號，並輸出偵測脈衝 信號dtp。 該控制單元70包含第二脈衝產生器71〇，其接收有效位 鲁 址信號vad並輸出第二有效位址脈衝信號vap2;以及第二電 壓驅動器720，其根據是否啟用該第二有效位址脈衝信號 vap2來驅動周邊電壓Vperi。 第二脈衝產生器710包含第二延遲1)1^2，其將有效位 址#號¥3<1延遲一段預定時間；第十一反向器ivu，其將第 二延遲單元DLY2的輸出信號反向；以及第三NAND閘 ND3 ’其接收有效位址信號vad和第十一反向器…丨丨的輸出 信號’並輸出第二有效位址脈衝信號vap2。 φ 進一步，第一電壓驅動器720包含第六電晶體TR6，其 中第二有效位址脈衝信號vap2輸入至其閘極端子；以及周 邊電壓Vped施加至源極端子並且源極端子與驅動單元8〇 相連。 驅動單謂包含第Μ—ΤΙ17，其__脈衝信號 dtp輸入至其閘極端子、源極端子與控制單元川的第六電晶 體TR6之沒極端子相連並且没極端子與第三節點N3相連； 以及第八電晶體TR8，其中偵測脈衝信號邮輸入其閉極端 子、没極端子與第三節顧3連接並且源極端子與接地端子 13 相連〆 第二鎖定單元9〇包含第十二反向器ινΐ2，其將傳送至 <節點N3的信號反向；第十三反向器ινΐ3，其與第十二 反向器IV12—起形成鎖定結構；以及第十四反向器IV14， 、將弟十二反向器IV12的輸出信號反向。 從第十四反向器IV14輸出的信號會變成同步模式信號 syrn。 第五圖顯示時脈elk、/ADV信號、有效位址信號以(1、 第- 不二有效位址脈衝信號vap2、第一NOR閘NR1的輸出信 歲、第二NAND閘ND2的輸出信號、參考信號ref、偵測脈 衝k號dtp以及同步模式信號sym。 為了分辨同步模式與非同步模式，所以分別顯示時脈 輪入的週期以及時脈cik不輸入的週期。如第五圖内所 示’有效位址由/ADV信號啟用。 若已啟用有效位址信號vad ’則也會啟用從控制單元7〇 的第三NAND閘ND3輸出之第二有效位址脈衝信號vap2。此 4，第二有效位址脈衝信號vap2為低位準啟用信號，其具 有根據有效位址信號vad的上升邊緣時間所形成之下降邊 緣時間，並且也具有比有效位址信號vad短的啟用時間。在 第五圖的時序圖内’顯示出第二有效位址脈衝信號vap2的 特性。 在有效位址信號vad啟用期間將時脈elk反向可形成從 第—信號組合單元40的第一NOR閘NR1輸出之信號。進一 步’從第二NAND閘ND2輸出的信號在有效位址信號va(j啟 14 1355669 用期間真C高獅電Ϊ，並且在有效偏信號vad賴· 具有與時脈elk相同的電壓位準。 當第-NOR閘NR 1的輸出信號以及第二NANd閘戲 ^輸出信號都為高位準，則當成第—信號組合單元4〇輸出 =號t參考信號ref之電壓位準會改變成低位準。因此，第 一鎖定單元50在當時會儲存並且非反向地驅動參考信號 如此維持參考彳s號ref的位準並輸出參考信號。此 外田第—N〇R~]NRl的輸出信號以及第：NAND閘ND2 、輸出L號都為低位準，則參考信號ref的電壓位準會改變 3位準。類似地，第-鎖定單元5Q在料賴存並且非 。地驅動參考信號ref’如此維持參考信號时的位準並輸 出參考信號ref。 :第鎖疋單元50的輸出信號位於低位準，若時脈clk 位於呵位準，則制脈衝信號d祕有高位準㈣，而在其 他情況下則具有低位準電壓。 利用在啟用第二有效位址脈衝信號v ap 2時反向驅動並 ，定制脈衝錢dtp來產生时模式錢—。即使再度 停用第2有效他脈衝錢，，_脈衝靜為還是會 維持先刖產生電壓的位準。因此，在制脈衝信號邮的上 升邊=間上，同步模式信號sym位於下降邊緣時間上，並 且在田％形成的低位準電壓會維持直到啟用第二有效位址 脈衝信號_時。因為时模式錢—為低位準啟用作 請參㈣五圖，從此可瞭解同步模式信號啊由在谓測 時脈elk時產生的偵測脈衝信號所啟用，而在進入非同步 15 1355669 ， 模式時停用。 在第一圖和第二圖所示用於偵測同步模式的電路内， 中有一個問題’若當第一有效位址脈衝信號啟用時 %脈elk位於尚位準上’該電路並不會债測到是否進入非同 步模式。 另一方面，第三圖和第四圖内所示用於偵測同步模式 的電路藉由在第二有效位址脈衝信號¥邛2啟用期間驅動偵 φ 测脈衝信號dtP而非時脈elk，來產生同步模式信號sym，藉 此解決上述問題。也就是，偵測脈衝信號dtp由組合有效位 址仏號vad與時脈elk來產生，即使當有效位址信號vad啟用 妗時脈elk位於高位準上，該偵測脈衝信號dtp仍舊維持低位 準電壓。因此，在非同步模式内，同步模式信號sym具有高 位準電壓。 如此，用於偵測同步模式的電路會根據有效位址信號 vad的控制來驅動並鎖定時脈dk ’如此產生同步模式作號 鲁 Sym。因此，接收同步模式信號sym的設備可因為若未輪二 時脈elk而停用同步模式信號sym來確認目前模式為非同步 模式，並且设備也可因為若輸入時脈dk而啟用同步楔式俨 號sym來確認目前模式為同步模式。 如上述，若應用根據本發明具體實施例用於偵夠半導 體記憶體設備的同步模式之電路，可克服半導體記憶體設 備選擇使用時脈的技術限制。也就是，根據時脈的選擇^ 入，因為同步模式與非同步模式個別操作，所以半導體吒 憶體設備内的獨立電路可輕易對抗操作模式的改變。進^ 16 (S ) 1355669 步，藉由應用可以解決未確認非同步模式邊際效應对電 路，其可改善同步模式偵測電路的技術玩完整性。 精通此技術的人士應明白，在不脫離本發明範疇與精 神前提下，可進行各種修改以及改變。因此，吾人應瞭解， 上述具體實施例僅供說明，並不設限。因為本發明的範疇 係由申請專利範圍所定義而非前述說明，因此位於申請專 利範圍和邊界内的任何改變及修飾，或者這些範圍和邊界 的等義改變及修飾都隸屬於申請專利範圍。 根據本發明具體實施例用於偵測半導體記憶體設備内 同步模式的同步模式偵測電路可在輸入時脈時啟用同步模 式信號並且未輸入時脈時停用同步模式信號，藉此允許分 辨同步模式與非同步模式。 【圖式簡單說明】 第一圖為顯示根據本發明具體實施例用於偵測半導體 記憶體設備内同步模式的電路結構方塊圖， 第二圖為顯示第一圖内所示用於偵測同步模式的電路 詳細結構之電路圖； 第三圖為顯示根據本發明其他具體實施例用於偵測半 導體記憶體設備内同步模式的電路結構方塊圖， 第四圖為顯示第三圖内所示用於偵測同步模式的電路 洋細結構之電路圖，以及 第五圖為說明第四圖内所示用於偵測同步模式的電路 操作之時序圖。 17 1355669

【主要元件符號說明】 10 控制單元 20 驅動單元 30 鎖定單元 40 第一信號組合單元 50 第一鎖定單元 60 第二信號組合單元 70 控制單元 80 驅動單元 90 第二鎖定單元 110 第一脈衝產生器 120 第一電壓驅動器 710 第二脈衝產生器 720 第二電壓驅動器 DLY1 〜DLY2 第·—第二延遲单元 IV1 〜IV14 第一〜第十四反向器 N1 〜N3 第一〜第三節點 ND1 〜ND3 第一〜第三NAND閘 NR1 〜NR2 第一〜第二NOR閘 TR1 〜TR8 第一〜第八電晶體 18

Claims (1)

1355669 loLiii 日修正本丨 9 修正版修正日期：2011/7/19 十、申請專利範圍： 1. 一種用於偵測一半導體記憶體設備内一同步模式之電 路，其包含： 一控制單元，其配置成根據是否啟用一有效位址信 號來控制一周邊電壓； 一驅動單元，其配置成根據該控制單元所提供之該 周邊電壓來驅動一時脈； 一鎖定單元，其配置成鎖定由該驅動單元所驅動的 該時脈，並輸出已鎖定的該時脈作為一同步模式信號； 其中該控制單元包含一脈衝產生器，係配置成接收 該有效位址信號並輸出該有效位址脈衝信號；以及 一電壓驅動器，其配置成根據是否啟用該有效位址 脈衝信號來驅動該周邊電壓。 2. 如申請專利範圍第1項之電路， 其中該脈衝產生器包含： 一延遲單元，其配置成將該有效位址信號延遲一預 定時間並產生一輸出信號； 一反向器，其配置成將該延遲的輸出信號反向，並 產生一輸出信號；以及 一NAND閘，其配置成接收該有效位址信號和該反 向器的輸出信號，並輸出該有效位址脈衝信號。 3. 如申請專利範圍第1項之電路， 其中該電壓驅動器包含一第一電晶體，該電晶體具 有一閘極端子配置成接收該有效位址脈衝信號、一源極 19 1355669 修正版修正日期：2011/7/19 端子配置成接收該周邊電壓以及一汲極端子配置成與該 驅動單元連接。 4. 如申請專利範圍第3項之電路， 其中該驅動單元包含： 一第一節點； 一第二電晶體，其具有一閘極端子配置成接收該時 脈、一源極端子與該控制單元連接以及一汲極端子與該 第一節點連接；以及 一第三電晶體，其具有一閘極端子配置成接收該時 脈、一沒極端子與該第一節點連接以及一源極端子與一 接地端子連接，並且其中 該第一節點為一輸出端子。 5. 如申請專利範圍第1項之電路， 其中該鎖定單元包含兩反向器，該兩反向器形成用 於由該驅動單元驅動的該時脈之鎖定結構，並且輸出該 同步模式信號。 6. 如申請專利範圍第4項之電路， 其中該第一電晶體的該汲極端子與該第二電晶體的 該源極端子連接。 7. —種用於偵測一半導體記憶體設備的同步模式之電路， 其包含： 一控制單元，其配置成當一有效位址信號啟用時， 其產生一有效位址脈衝信號來控制一第一電壓的供應； 一驅動單元，其配置成當一時脈在一高位準上時， ^r- 修正版修正日期：2011/7/19 严向驅動該诗脈而不管來自—讓控制單元輸出之談第一電 的供應，並且當該時脈在一低位準上時，其在已供應 5第電壓時反向驅動該時脈；以及 鎖疋單元’其配置成鎖定由該驅動單元所驅動的 ^時脈’並根據該已敎時脈輸f同步模式信號。 8. 如申請專利範圍第7項之電路， 其中該控制單元包含： 一脈衝產生器’其配置成接收該有效位址信號並根 據該有效位址信號輪出一有效位址脈衝信號；以及 一電壓驅動器，其配置成根據是否啟用該有效位址 脈衝信號來驅動該第一電壓。 9. 如申凊專利範圍第8項之電路， 其中該脈衝產生器包含： 一延遲單元’其配置成將該有效位址信號延遲一預 定時間並產生—輸出信號； 一反向器，其配置成將該延遲單元的輸出信號反 向，並產生一輸出信號；以及 NAND閘’其配置成接收該有效位址信號和該反 向器的輪出信號，並輸出該有效位址脈衝信號。 10. 如申請專利範圍第8項之電路， 其中該電壓驅動器包含—第—電晶體，該電晶體具 有閘極駟子配置成接收該有效位址脈衝信號、一源極 端子配置成接收該第一電壓以及一沒極端子配置成與 該驅動單元連接。 21 1355669 修正版修正曰期：2011/7/19 11. 如申請專利範圍第10項之電路， 其中該驅動單元包含： 一第一節點； 一第二電晶體，其具有一閘極端子配置成接收該時 脈、一源極端子與該控制單元連接以及一汲極端子與該 第一節點連接；以及 一第三電晶體，其具有一閘極端子配置成接收該時 脈、一汲極端子與該第一節點連接以及一源極端子與一 接地端子連接，並且其中 該第一節點為一輸出端子。 12. 如申請專利範圍第7項之電路， 其中該鎖定單元包含兩反向器，這兩反向器形成用 於由該驅動單元驅動的該時脈之鎖定結構，並且輸出該 同步模式信號。 13. 如申請專利範圍第11項之電路， 其中該第一電晶體的該汲極端子與該第二電晶體 的該源極端子連接。 14. 一種用於偵測一半導體記憶體設備内一同步模式之電 路，其包含： 一第f信號組合單元，其配置成組合一有效位址信 號與一時脈來產生一參考信號； 一第一鎖定單元，其配置成鎖定該參考信號並產生 一輸出信號； 一第二信號組合單元，其配置成組合該第一鎖定單 22 1355669 ——孑沾-认， 修正版修正日期：2011/7/19 、一 ^ ^號與該時脈來產全一偵測脈衝信號；_ 於來^制單元，其配置成根據衫啟⑽有效位址信 唬瓜控制一周邊電壓； 周邊雷2單元’其配置隸據雜鮮元所提供之該 周邊^來驅動該偵測脈衝信號；以及 動的定單7"，其配置成鎖定由該驅動單元所驅 15如申^I d脈衝錢，並輸出—同步模式信號。 1如申明專利範圍第14項之電路， 其中該第一信號組合單元包含： 一第—節點； Μ 反向^其配置成將該有效位址信號反向並 產生一輪出信號； 出信號第二反向器’其配置成將該時脈反向並產生-輸 號以HtD閉^其配置成接收該第—反向器的輸出信 -Ν〇Γ 的輸出信號，並產生-輸出信號; ΜβΐΓ，其配置成接收 以及这時脈，並產生一輸出信號； 一第-電晶體’其具有1極端子配置成接收 NAND的輪出信號、—源極端子配置成接收該一周邊 壓以及一汲極端子配置成與該第一節點連接；以及 -第二電晶體’其具有-閘極端子配置成接收 NOR閘的輸出信號、一汲極端子與該第—節點連接以 一源極端子與一接地端子連接，其中 23 1355669 修正版修正日期：2011/7/19 該參考信號從該第一節點輸出。 16. 如申請專利範圍第14項之電路， 其中該第一鎖定單元包含： 一第一反向器，其配置成將該參考信號反向並產生 輸出信號； 一第二反向器’，其與該第一反向器一起形成一鎖定 結構；以及 一第三反向器，其配置成將該第一反向器的輸出信 號反向。 17. 如申請專利範圍第14項之電路， 其中該第二信號組合單元包含： 一反向器，其配置成將該時脈反向並產生一輸出信 號；以及 一NOR閘，其配置成接收該反向器的輸出信號以及 該第一鎖定單元的輸出信號，並輸出該偵測脈衝信號。 18. 如申請專利範圍第14項之電路， 其中該控制單元包含： 一脈衝產生器，其配置成接收該有效位址信號並輸 出一有效位址脈衝信號；以及 一電壓驅動器，其配置成根據是否啟用該有效位址 脈衝信號來驅動一周邊電壓。 19. 如申請專利範圍第18項之電路， 其中該脈衝產生器包含： 一延遲單元，其配置成將該有效位址信號延遲一預 24 „士 eB、，丄 修正版修正日期：2011/7/19 騎間雜生—輸出信號卜 ’其git置成將該延遲單元的輸出信號反 向，並產生和輸出信號；以及 向-的鬧’其配置成接收該有效位址信號和該反 2〇二J k號’並輸出該有效位址脈衝信號。 .如申印專利範圍第18項之電路， 有丄=壓親動器包含—第一電晶體，該電晶體具 端子配置餘^置祕“有録址_錢、-源極 該驅動單元連接。 A難Μ子配置成與 21·如申請專利範圍第2〇項之電路， 其中該驅動單元包含： 一第一節點； 一第二電晶體’其具有一鬥 測脈衝信號、-源極端子與二:== 端子與該第-節點連接；以及 #接以及一及極 測二二 =r::=㈣偵 端子與一接地端子連接。 ·、連接以及一源極 22. 如申請專利範圍第14項之電路， 其中該第二鎖定單元包A 成用於從該驅動單元傳逆的!^反向器’該兩反向器形 播*心山兮门止得适的該貞刪脈衝信號之鎖定姓 構，並且輸出該同步模式信號。 研疋、、，。 23. 如申請專利範圍第21項之電路， 25 修正版修正日期：2011/7/19 其中該第一電晶體的該汲極端子與該第二電晶體 的該源極端子連接。 24. —種用於偵測一半導體記憶體設備内一同步模式之電 路，其包含： 一第一信號組合單元，其配置成利用根據是否啟用 一有效位址信號來驅動一時脈，以產生第一和第二信 號，並從該第一和第二信號產生一參考信號； 一第一鎖定單元，其配置成鎖定該參考信號並產生 一輸出信號； 一第二信號組合單元，其配置成若該第一鎖定單元 的該輸出信號位於一高位準，則產生一形成一低位準電 壓的偵測脈衝信號，並且若該第一鎖定單元的該輸出信 號位於一低位準，則透過該時脈的反轉來形成一高位準 電壓； 一控制單元，其配置成當一有效位址信號啟用時， 其產生一有效位址脈衝信號來控制一第一電壓的供應； 一驅動單元，其配置成當一時脈在一高位準上時， 反向驅動該偵測脈衝訊號而不管該第一電壓的供應，並 且當該時脈在一低位準上時，其在已供應該第一電壓時 反向驅動該偵測脈衝訊號；以及 一第二鎖定單元，其配置成鎖定由該驅動單元所驅 動的該時脈，並輸出一同步模式信號。 25. 如申請專利範圍第24項之電路， 其中該第一信號組合單元包含： 26 13*55669

一第一勢點； 一第一反向器 產生一輪出信號； 修正版修正日期：2011/7/19 其配置成將該有效位址信號反向並 生一輸 一第一反向器，其配置成將該時脈反向並產 出信號； NAND間’其配置成接收該第-反向ϋ的輸出信 號以及該第二反向器的輸出信號，並產生—輸出信號； nor閘’其配置成接收該第—反向器的輸出信號 • 以及該時脈，並產生一輸出信號； 第-電晶體，其具有—開極端子配置成接收該 NAND間的輸出信號、—源極端子配置成接收該第一電 壓以及一汲極端子配置成與該第一節點連接；以及 一第二電晶體’其具有1極端子配置成接收該 NOR閘的輸出信號'―沒極端子與該第二節點連接以及 一源極端子與一接地端子連接，並且其中 該參考信號從該第一節點輸出。 26.如申請專利範圍第24項之電路， 其中該第一鎖定單元包含： 一第一反向器，其配置成將該參考信號反向並產生 一輸出信號； 一第二反向器，其與該第一反向器一起形成一鎖定 結構；以及 一第二反向器，其配置成將該第一反向器的輸出信 號反向。 27 1355669 修正版修正日期：2011/7/19 27. 如申請專利範圍第24項之電路， 其中該第二信號組合單元包含： 一反向器，其配置成將該時脈反向並產生一輸出信 號；以及 一NOR閘，其配置成接收該反向器的輸出信號以及 該第一鎖定單元的輸出信號，並產生該偵測脈衝信號。 28. 如申請專利範圍第24項之電路， 其中該控制單元包含： 一脈衝產生器，其配置成接收該有效位址信號並輸 出該有效位址脈衝信號；以及 一電壓驅動器，其配置成根據是否啟用該有效位址 脈衝信號來驅動該第一電壓。 29. 如申請專利範圍第28項之電路， 其中該脈衝產生器包含： 一延遲單元，其配置成將該有效位址信號延遲一預 定時間並產生一輸出信號； 一反向器，其配置成將該延遲單元的輸出信號反 向，並產生一輸出信號；以及 一NAND閘，其配置成接收該有效位址信號和該反 向器的輸出信號，並輸出該有效位址脈衝信號。 30. 如申請專利範圍第28項之電路， 其中該電壓驅動器包含一第一電晶體，該電晶體具 有一閘極端子配置成接收該有效位址脈衝信號、一源極 端子配置成接收該第一電壓以及一汲極端子配置成與 28 1305669 修正版修正日期：2011/7/19 …該驅動單元連接。 … = 31. 如申請專利範圍第30項之電路， 其中該驅動單元包含： 一第一節點； 一第二電晶體，其具有一閘極端子配置成接收該偵 測脈衝信號、一源極端子與該控制單元連接以及一汲極 端子與該第一節點連接；以及 一第三電晶體，其具有一閘極端子配置成接收該偵 測脈衝信號、一汲極端子與該第一節點連接以及一源極 端子與一接地端子連接。 32. 如申請專利範圍第24項之電路， 其中該第二鎖定單元包含兩反向器，該兩反向器形 成用於從該驅動單元傳送一時脈的鎖定結構，並且配置 成輸出該同步模式信號。 33. 如申請專利範圍第31項之電路， 其中該第一電晶體的該汲極端子與該第二電晶體 的該源極端子連接。 34. 如申請專利範圍第7或24項之電路， 其中該第一電壓包含一周邊電壓。 35. 如申請專利範圍第1、7、14或24項之電路， 其中該有效位址信號包含一由將一有效位址指令 反向所產生的高啟用信號。 36. 如申請專利範圍第1、8、18或28項之電路， 其中該有效位址脈衝信號包含一低啟用信號，其具 29 1355669 修正版修正曰期：2011/7/19 有比該有效位址信號短的一啟用時間。 37. —種用於偵測一半導體記憶體設備内一同步模式之方 法，該方法包含： 根據是否啟用一有效的位址信號來控制供應一第 一電壓； 根據供應該第一電壓來驅動一時脈； 鎖定該已驅動的時脈並輸出已鎖定的該時脈作為 一同步模式信號；以及 其中該控制包含若已啟用該有效位址信號則產生 鲁 一有效位址脈衝信號，並且根據是否啟用該有效位址脈 衝信號來供應或終止用於Ji動該時脈的該第一電壓。 38. 如申請專利範圍第37項之方法， 其中若該時脈在一高位準上，則該驅動包含反向驅 動該時脈而不管該第一電壓的供應，並且若該時脈在一 低位準上，則在已供應該第一電壓時反向驅動該時脈。 39. —種用於偵測一半導體記憶體設備内一同步模式之方 法，該方法包含： .^ 組合一有效位址信號與一時脈來產生一參考信號； 鎖定該參考信號； 組合該鎖定之參考信號與該時脈來產生一偵測脈 衝信號； 根據是否啟用該有效位址信號來控制一周邊電壓； 根據該周邊電壓來驅動該偵測脈衝信號；以及 鎖定該已驅動的偵測脈衝信號並輸出一同步模式 30 信號 修正版修正B期：2011/7/19 40. 如申請專利範圍第39項之方法， 其中組合該有效位址信號與該時脈來產生該參考 L號包含輯是否啟用該有效位址信號驅動該時脈，來 ^生第-和第二信號並從該第H信號產生該參 考信號。 41. 如申請專利範圍第39項之方法， 其中組合該鎖定參考信號和該時脈如此產生該偵 衝信號包含產生該_脈衝信號，如此若該鎖定的 參考#號在-高位準上’其具有—低位準電壓，並且若 =的參考信號在一低位準上，其具有該非反向驅動 的時脈之電壓位準。 42. 如申請專利範圍第39項之方法， ^中該控制包含^已啟用該有效位址信號則產生 :==號’並且根據是否啟用該有效位址脈 魅絲供應祕止用於_該 43. 如申請專利範圍第42項之方法， 電堅 其中若該偵測脈衝訊號在一 * 含反向驅動該時脈而不管該第 7丨’則該驅動包 拄邮产^ ^ 電堅的供應’並且若該 時脈在-低位準上’則在已供 該偵測脈衝訊號。 #冑壓時反向驅動 44. 如申請專利範圍第37或39項之方法， 其中該有效位址信號包含一由 反向所產生的高啟用信號。 ’政位址才" 1355669 修正版修正曰期：2011/7/19 45. 如申請專利範圍第37或42項之方法， 其中該有效位址脈衝信號包含一低啟用信號，其具 有比該有效位址信號短的一啟用時間。 46. 如申請專利範圍第37或42項之方法， 其中該第一電壓為一周邊電壓。 32