TWI329348B - Two-terminal nanotube devices and systems and methods of making same - Google Patents

Two-terminal nanotube devices and systems and methods of making same Download PDF

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TWI329348B TW095116302A TW95116302A TWI329348B TW I329348 B TWI329348 B TW I329348B TW 095116302 A TW095116302 A TW 095116302A TW 95116302 A TW95116302 A TW 95116302A TW I329348 B TWI329348 B TW I329348B
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Thomas Rueckes
Max Strasburg
Frank Guo
X M Henry Huang
Ramesh Sivarajan
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Description

九、發明說明： 相關申請案之交互參考 此申請案遵照35 U.S.C. §119(e)對以下申請案主張優先 權，其内容併入本文中以供參考： 美國臨時專利申請案第60/679,029號，發明名稱 為’’Reversible Nanoswitch” ’ 於 2005 年 5 月 9 曰申請； 美國臨時專利申請案第60/692,891號，·發明名稱 為’’Reversible Nanoswitch”，於 2005 年 6 月 22 日申’請； 美國臨時專利申請案第60/692,918號，發明名稱 為”NRAM Nonsuspended Reversible Nanoswitch Nanotube Array” ’於2005年6月22日申請；以及 美國臨時專利申請案第60/692,765號，發明名稱 為”Embedded CNT Switch Applications for Logic”，於 2005年6月22曰申請。 本申請案係關於以下申請案，其内容併入本文中以供參 考： 美國專利申請案，其案號將被公佈（TBA)，發明名稱 為 ’’Memory Arrays Using Nanotube Articles with Reprogrammable Resistance”，與本案同申請日；以及美國 專利申請案，其案號將被公佈，發明名稱為’’Non-Volatile Shadow Latch Using A Nanotube Switch”，與本案同申請 曰0 【發明所屬之技術領域】 本發明一般係關於切換裝置（switching device)之領 域’更特別言之，係關於可用於製造非揮發性(non_volatile) 記憶體電路以及其他記憶體電路的二端奈米管裝置。· 【先前技術】 數位邏輯電路係使用在個人電腦、可攜式電子裝置（例 如個人記事本與計算機）、電子娛樂設備、以及在裝置中的 控制電路、電話切換系統、汽車、飛機及其他製造物品中。 早期的數位邏輯係由個別雙極電晶體組成之不連續切換元件 (switching element)所構成。具有雙極積體電路之大量個別 切換元件可與一單一矽基板結合，來產生完整的數位邏輯電 路’例如反向器、NAND閘、NOR閘、觸發器（fiip如⑴、 加法器等。然而，雙極數位積體電路的密度被其高功率耗損 以及用來散發熱能之封裝技術的能力所限制，該熱能則在電 路運作時產生。金屬氧化半導體（MOS)積體電路之可利用 性係使用場效電晶體（FET)切換元件來有效地減少數位邏輯 的功率耗損，並且使高密度的複雜數位電路之構造能夠使用 在現今技術中。MOS數位電路的密度及運作速度仍然被以 散發在裝置運作時所產生的熱能之需求而限制。 由雙極或MOS裝置所構成的數位邏輯積體電路在高熱 月b或極端的環境下無法正常運作。現有的數位邏輯電路通常 設計為在低於溫度攝氏1〇〇度下運作’以及少數設計在高於 溫，攝氏200度下運作。於習知積體電路中，在“關閉(〇均二 狀態的個別切換元件之漏電流係隨溫度快速增加。當漏電流 增加時，該裝置之操作溫度升高，該電路所耗損之功率亦增 ^ ’並且識別_及開放(⑽)狀態的ϋ難度會降低電路的可 靠性。因為f知數位邏輯電路可在半導體材料中產生電流， 電路内部錢遇極端環境時亦變成短路(shQrt) π特別裝置 及t離技術製造積體電路是可能的，因此該電路暴露在極端 衣兄時仍1*運作’但疋該等裝置之高成本限制了可利用性與 實用1*生jt匕外’該等數位電路顯示出與其通常對應物 ^unterpan)在計時上的不同，要求附加料證明以對現存 设§十增添保護。 自雙極或FET切換元件構狀频電路轉發性的。當 ，源&加於該裝置時’豸等電路僅維持其内部邏輯狀態。 ，移除電源時’會失去該内部狀態除非某些類型的非揮^性 ^己憶體電路(例如EEPR〇m(電子抹除式可絲唯讀記憶體)) 2添加於該裝置之㈣或外部以維持該邏輯狀態。即使利用 与揮發性記憶體來轉該邏輯狀態，在失去電㈣仍需要附 加電路以轉換該數位邏輯電路至記憶體，叙在儲存電源至 該裝置時，用以儲存該等個騎輯電路之狀態。其他在揮發 ^數位電路(例如備用電池）中用狀止資賴失的解決方法 亦增加對數位設計的成本與複雜度。 電子裝置中之邏輯電路的重要特徵為低成本、高密度、 =電力、錢向速度。習知邏輯解財法被關树基板， …:而建立於其他基板之邏輯電路可容許邏輯裝置在一單一步 驟中直接整合至衫產品，更進—步降低成本。 已經被提案的裝置，其使用奈米導線（nanoscopic wire)，例如單壁碳奈米管，用以形成閂連接（crossbar junction)以用作記憶體單元（memory cell)。（見W0 01/〇3108，以奈米導線為基礎之裝置、陣列、以及其製造方 法，以及 Thomas Rueckes 等之“Carbon Nanotube-Based Nonvolatile Random Access memory for Molecular computing”，Science，vol. 289， pp. 94-97，7 July 2000)。在下文中該等裝置被稱為奈米管導線.閃記憶體 (NTWCM)。在此等提議下，懸掛於其他導線上的個別單壁 奈米管導線界定記憶體單元。電訊號被寫入一或兩條導線以 導致其物理上互相吸引或排斥。每一物理狀態（即吸引的或 排斥的導線）與一電狀態相對應。排斥的導線為開放電路接 合(junction)。吸引的導線為一關閉狀態形成一整流接合。 當電源自該接合移除時，該等導線保持其物理（以及因此電 性)狀態’因此形成一非揮發性記憶體單元。 美國專利案第6,919,592號，發明名稱為 “Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same”揭露，除了 別的以 外，機電電路例如記憶體單元，其中電路還包括一具有導電 追蹤(electrically conductive trace)之結構，以及自一美板表 面擴大之支撐(support)。奈米管帶(ribbon)可機電性=變^ 或切換，並以支撐懸掛，該支撐跨過該等導電追蹤。每一條 帶包含一或多個奈米管。該帶一般係從自奈米管之一=或^ 織物(matted fabric)選擇性移除的材料所形成。 曰5 舉例來說，美國專利案第6,919,592號揭露—奈米管織 1329348 物可被圖案化至帶中，並且該帶可 機電記情妒I # 用來製造非揮發性 馳制追物或該帶之電刺 == 偏斜。該帶之偏斜的物理狀態可建立以 代表一相對應的資訊H即使輸人 5
10 15 移除，該偏斜的物理狀能且右偷^ 源已被 杜魏心 揮發性的特性，意指該帶保 ^其:理(且從而資訊的）狀態。如美國專利案第6,911，6δ2 ^ ^ ^ % ^ -Electromechanical Three-Trace Junction D=s’’中所揭露，三追_r⑽叫結構可使用於機電 疏體，其中兩個追蹤為電極，以控制該帶的偏斜。 -用於數位資靖存的雙穩態機電裝置之制亦已被提 出（見美國專利案第4,979，149號’發明名稱為“N〇n-V〇latile
Memory Device Including a Micro-Mechamcal Storage Element”）。 雙穩悲奈米機電開關（switch)的創作及操作係根據碳奈 米管（包括建立於其上之單層）以及已於與本案具有相同受讓 人的早先專利申請案申詳細說明之金屬電極，該早先專利申 睛案為美國專利案第6,784,028號、第6,835,591號、第 6,574,130 號、第 6,643,165 號、第 6,706,402 號、第 6,919,592號、第6,911，682號以及第6,924,538號；美國專 利公開案第2005-0062035號、第2005-0035367號、第 2005-0036365號以及第2004-0181630號；以及美國專利申 請案第 10/341005 號、第 10/341055 號、第 10/341054 號以 及第10/341130號，其中藉此該等内容全部併入本文以作為 參考(在“併入之專利參考”之上文及下文中）。 20 1329348 ίο 15 20 【發明内容】 本發明提供產生一端奈米官開關（two-terminal nanotube switch)、以該等開關為基礎的記憶體單元之陣列、以該等開 關為基礎的炫絲/反炫絲(fuse/antifuse)裝置以及以該等開關 為基礎的可程式化之接線(wiring)之結構以及方法。 在一態樣下，一二端切換裝置包括一第一導電端以及一 第二導電端，其與第一端子隔開。該裝置亦包括一具至少一 奈米管之奈米物件。該物件安排以與第一及第二端子之每一 如子的至少一部份重疊。該裝置亦包括一刺激電路(出爪⑴仙 circuit)，其與第一及第二端子之至少其中之一電連接。該刺 激電路能夠對第-及第二端子之至少其中之—施加一第一電 刺激’以將該裝置介於第-以及第二端子之電阻自相對低電 阻改變至相對高電阻，並且㈣對第__及第二端子之至少立 中之一施加—第二電刺激’以將該裝置介於第-及第二端^ 間之電阻自相對高餘改變至相對低電阻。該靜第一及第 相對高電阻觸置之第-狀態相對應’以及 二對應。=端子之間的相對低電阻與該裝置之第二狀 二狀離：雷τ、之第一及第二狀態可以是非揮發性。該第 ϋ、之電阻可以是較該第二狀態之電阻大至少大約 倍 10 在另一態樣下，該奈米管物件與 第-端子的至少—邦又控4何關係的 當良好地;77 I。該讀幾何關係可允許電流相 田良好地料—端子及該奈歸物件_過，並且允許相當 •10· 不足的熱能於第一端子以及該奈米管物件之間流過。該受控 幾何關係可以是一預定範圍的重疊。在另一態樣之下，第一 及第二端子之至少其中之一具有一垂直方向之特徵，並且該 奈米管物件實質上符合該垂直方向特徵之至少一部份。在另 一態樣下，該奈米管物件包括一界定方向之奈米管織物的範 圍。 在另一態樣下，該第一電刺激係抹除操作（erase operation)。於另一態樣下，第二電刺激為程式化操作。在 另一態樣下，該刺激電路能夠對第一及第二端子之至少其中 之一施加一第三電刺激，以決定改裝置的狀態。第三電刺激 可以是一非破壞讀取(read-out)操作。 在另一態樣下，一二端記憶體裝置包括一第一導電端以 及一第二導電端，其與第一導電端隔開。該裝置亦包括一具 有至少一個奈米管的奈米管物件。該物件安排以與第一及第 二端子之每一端子的至少一部份重疊。該裝置亦包括一刺激 電路，其與第一及第二端子之至少其中之一電連接。該刺激 電路能夠對第一及第二端子之至少其中之一施加一第一電刺 激，以於該裝置中之介於一或多個奈米管及一或多個導體之 間開放一或多個間隙（gap)。一或多個間隙的開放將該裝置 介於第一及第二端子間的電阻自相對低電阻改變至相對高電 阻。該刺激電路亦能夠對第一及第二端子之至少其中之一施 加一第二電刺激，以在該裝置中之介於一或多個奈米管及一 或多個導體之間關閉一或多個間隙。一或多個間隙之關閉將 該裝置介於第一及第二端子之間的電阻自相對高電阻改變至 相對低電阻。在該裝置中之一導體包含—或多個第—端子、 第二端子、一奈米管以及一奈米管分段(北§111加0。介於笛 -及第二端子之相對高電阻與錄置之—第—狀態知對應， 以及介於第一及第二端子之相對低電阻與該裝置之第_ 相對應。該裝置之第一及第二狀態可為非揮發性。一狀態 在另一態樣之下，該第一電刺激使該奈米管物件之至+ 一部份過熱，以開放一或多個間隙（gap)。在另一熊樣下v 選擇該裝置之一或多個熱特性以最小化從奈米管元件宁出 熱流。從奈米管元件流出的熱流可藉由以一受控幾何關< 之 安排奈米管物件以及第一端子，該受控幾何關係限制熱 米管物件流出與進入第一端子。受控幾何關係可為重疊 預定範圍。從奈米管元件之熱流可藉由選擇用於第_端子的 材料而被最小化’ s亥材料導電相當良好且導熱相當不佳」 材料可具有一相對尚的導電性以及一相對低的導熱性。 在另一態樣下，第一電刺激藉由於一或多個奈米管以及 一或多個第一及第二端子之間形成一間隙，以開放一二多個 間隙。在另一態樣下’在一奈米管的電性網路中，第—電刺 激藉由從一或多個其他奈米管分離一或多個奈米管，以開玫 一或多個間隙。在另一態樣下，第一電刺激藉由分裂(break) 一或多個奈米管為二或多個奈米管分段，以開放一或多個間 隙。在另一態樣下，第一電刺激藉由刺激於奈米管物件中的 一或多個奈米管之一或多個聲子模式(phonon mode)，以開 放一或多個間隙。該一或多個聲子模式可表現如同一熱瓶 頸。該一或多個聲子模式可為光學聲子模式。在奈米管物件 1329348 ’ 中可選擇—或多個奈米管，以具有-特別強的徑向呼吸模 • 式，或—缺陷模式。在另-態樣下，第二電刺激藉由吸引」 或多個奈米管至-或多個導體，以賴__或多個間隙。第二 電弟！激叮藉由產生一靜電吸引（electr〇static⑽咖加打），以 5 吸引一或多個奈米管至一或多個導體。 曰在另一態樣下，一可選擇記憶體單元包括一單元選擇電 晶體’其包括-閘極、—源極以及—沒極，與該閘極與一字 π線及一位元線之其中之—電性接觸，並且一汲極與該字元 • 線及該位元線之另外一條電性接觸。該單元亦包括“二端 10 換裝置，其包括—第—導電m電端以及-奈来管 物件，其具有至少-奈米管並且與第—及第二端子之每一二 子之至少-部份重疊。第—端子與料元選擇電晶體之源極 電，接觸，並第二端子與_程式化/抹除/讀取線電性接觸。 該單元包括-與字元線、位元線以及程式化/抹除/讀取 15 性接_輯體操作電路，記憶雜作電路能夠於該字元 線施加—選擇錢’以選擇該單元以及-位元線以及在程式 籲 化/抹除/讀取線的抹除信號，以將介於第-及第二端子之該 ^置的電阻自相對低電阻改變至相對高電阻。該記憶體操= 路亦旎夠於該字元線施加一選擇信號，以選擇該單元以及 在程式化/抹除/讀取線的程式化信號，自相對高電阻至相對 低，阻。該介於第―及第二端子之_相對高電阻與該記憶 體單元的第-資訊狀態相對應，並且該介於第—及第二導電 元件之間的相對高電阻與該記憶體單it之第二資訊狀態相對 應。該第一及第二資訊狀態可為非揮發性。 •13. 、艰㈣’、下，記舰操作電路施加選擇錢於字元線 以—U早二以及一於程式化/抹除/讀取線的讀取信號’以 決定記隨單it的資訊狀態。記憶體單元的資訊狀態的決定 可此不會改變錢體單元的狀態^在另—態樣下，複數個可 選擇記憶料4程式化/抹除/讀取線連接。 在，一態樣τ，-可再程式化的二端溶絲_反溶絲裝置 包括：第一導體、以第二導體，其與第-導體隔開，以及-奈米官兀件’其具有至少一奈米管並與第一及第二導體之中 每=個的至少一部份重疊。該奈米管元件能夠開放介於第一 及第二導體之間的電性連接，以對越過第一及第二導體之第 一臨界電壓反應，來形成第_裝置狀態。該奈米管元件亦能 夠關閉介於第一及第二導體之間的電性連接，以對越過第一 及第二導體之第二臨界電壓反應，來形成第二裝置狀態。該 裝置可為父又點開關（cross-point switch)。該第一及第二 狀態可為非揮發性。 在另一態樣下，一介於複數個接線層之間的可再程式化 互相連接包括第一導電端以及複數個接線層，各接線層包括 一接線層導電端。該互相連接亦包括一刺激電路，其與第一 導電端以及各接線層導電端電性通訊。該互相連接亦包括— 奈米管物件’其具有至少一奈米管。該奈米管物件安排以與 第一導電端之至少一部份以及各接線層導電端之至少一部份 重疊。該刺激電路能夠施加一第一電刺激以導致奈米管物件 形成一介於複數個接線層之二接線層之間的互相連接。該刺 激電路亦能夠施加一第二電刺激以導致奈米管物件分裂一介 5 •14- 於複數個接線層之二接線層之間的互相連接。在另一態樣 下，該刺激電路分裂對安全考量反應的所有互相連接。 日在另一態樣下，一製造一二端記憶體裝置之方法，包括 提供-第-導電端，以及提供—第二導電端，其與該第一端 子隔開。該方法亦包括提供一刺激電路，其與該第一及第二 =子之至少其中之一電性通訊。該方法亦包括提供一奈米管 件，其包含至少一個奈米管。該奈米管物件被於該第一及 =〜鳊子之至少其中之一的至少一部份之一預定範圍重疊。 該裝置反應係為該介於該奈米管物件以及該第一及第二端子 之至少其中之—之間一預定範圍之功能。 該重^:之預定範圍可以一定時等向性蝕刻步驟（timed isotropic etch procedure)決定。該重疊之預定範圍可以一指 生钱刻步驟(directj〇nai etch pr〇cedure)決定。該重疊之預 疋範圍可以-犧牲膜之厚度決定。該重疊之預定範圍可以該 第一及第二端子之至少其中之一的厚度決定。 在另一態樣下，該方法包括製造一第二記憶體裝置，其 具有構造，該構造為該二端記憶體裝置之構造面影 像。 【實施方式】 本發明之較佳實施例提供二端奈米管開關以及使用該等 開ftΓ些裝置°A致而言，奈米管元件或物件與二端(例 如導疋件)山之每一個的至少一部份重疊。一刺激電路，其 連接到該一缟之—或二端，對刺激電路施加適當的電刺激， -15- V W- 奈米官7G件藉由改變開關的狀態反應。舉例來說，在該二端 之/一電路徑之間的電阻表示開關狀態的特徵。一相當高電阻 路徑與開關之“開放”或〇FF(關閉)狀態相對應，並且一相當 低，阻路徑與開關之“關閉，，或ON(開放)狀態相對應。該二 狀態係非揮發性的。刺激電路可非破壞性地讀取(NDRO)開 關的狀態，並可重複地改變開關的狀態（即電阻）。 發明人認為改變介於該二狀態之間開關的能力係關於開 關的熱與電特性之間的關係。更特定的說，發明人認為開關 的表現係與經過奈米管元件的電流以及出自奈米管元件的散 ，之間的關係有關。希望的是’為了改變開關為“開放，’狀 痞二刺激電路施加一刺激，發明人認為該刺激係夠大而使奈 f官過熱，並同時開關具有設計特性，其限制了可流出奈米 管元件的電流引發(current_induced)之熱能的多寡。發明人 涊為允許了奈米管元件的過熱，其分裂在開關中的傳導路 徑並且產生了 “開放”狀態。換言之，發明人認為開關的熱與 電的管理加強在奈米管元件中熱能的組成，因此一“開放，，狀 態可被形成。在某些實施例中，熱與電的管理以一預定可控 制的方法’藉由重疊奈米管物件與二端之至少其中之一（即 傳導元件）來元成《舉例來說，在某些實施例中，奈米管元 件以特疋的幾何形狀（即一較佳長度的控制重疊長度)與二 端^至少其中之—重疊。然後熱能不足地自奈米管元件流入 該$ ’然而接觸的長度是要夠長因此電流才可順利自該端流 入奈米f元件。在某些實施例申，熱與電的管理係藉由自選 擇的材料以製造開關來完成，該材料的散熱是制差。舉例
15 由於該開關可控制地於非揮發性狀態間切換，並且因為 開關的製造可整合至現存的半導體製造方法，開關在許多應 用中是有用的。舉例來說，開關可在非揮發性隨機存取記憶 體(NRAM)陣列、可再程式化的熔絲/反熔絲裝置以及可再程 式化的接線應用中執行。
2〇 :可以具有低熱傳導性之層鈍化(passivate)，其幫 、/制熱能於奈米管元件中。或者，料端可從—材料製 該材料具有相當好的電導性以及相#低的熱導性。用於 2關之熱與電f理的其傾計及材料是被仔細考慮過的。 =注意的是，#開關的電阻因為電刺激已被重複地觀察而 憂的同時，造成此等電阻改變的原因仍然是從理論與實驗 的觀點考^。在申請的時候，發明人相信如同文中所描述的 熱作用可導致或騎觀察崎為有所貢獻。其他刺亦可導 致或對所觀察的行為有所貢獻。 ，開關可制可容§地整合人現料導體製造方法的方法 來製造，詳情如下所述。許多方法允許介於奈米管物件（或 元件)及一端之間重疊的特定幾何之製造，其將詳細描述。 首先，將會顯示以奈米管為基礎之非揮發性記憶體裝置 /開關的實施例，以及描述其各個組件。接著，將會說明製 造切換元件的方法。測試同製造(as_fabricated)的切換元件 之方法將被描述。最後，將會說明利用以奈米織物為基礎之 #揮發性元件之實施例的裝置，例如記憶體陣列、熔絲/反 熔絲裝置以及可再程式化的接線以及製造以上所述裝置的方 法。 -17- 二端奈米管開關 圖1A顯示非揮發性二端奈米管開關(2_TNS) 1〇之橫截 面之表不。奈米管元件25設置於基板35，其包括絕緣體3〇 之，。奈米管元件25至少部分與二端（即傳導元件15及2〇) 重® ’該兩端均直接沉積於奈米管元件25上。 在此實施例中，奈米管元件25係在一區域中被圖案 化，而可在置放傳導元件15及/或20之前或後被界定。 傳導元件15及20與刺激電路1〇〇連接。刺激電路1〇〇 電性刺激傳導元件15以及20中之至少其中一個，其改變開 關1〇的狀態。更特定來說，奈米管元件25對藉由改變在傳 導元件15及20間之開關1〇的電阻的刺激有反應；相對電阻 值則與開關的狀態相對應。舉例來說，若刺激電路1〇〇施加 —相當高的電壓及相當高的電流遍及傳導元件15及20，那 麼奈米管元件25藉由改變在傳導元件15及20間的開關電 阻對一相當高的電阻反應。這與裝置之一“抹除，，狀態相對 應’其中電性傳導在傳導元件15及20間相當不足。舉例來 說’若刺激電路100施加一相當低的電壓及電流遍及傳導元 件15及20 ’那麼奈米管元件25藉由改變在傳導元件15及 2〇之間的開關電阻對一相當低的電阻反應。這與裝置之一 “程式化的”狀態相對應，其中電性傳導在傳導元件丨5及20 間相當好，甚或近歐姆(near—ohmic)。大致上來說，該高與 低電阻值較佳以至少一強度等級分隔。用於二端奈米管開關 的某些實施例的“程式化的”以及“抹除”開關狀態之示例電 1329348 壓、電流以及電阻係於下文中做更詳細的說明。 傳導元件15及20較佳以傳導材料製成，並且可依據開 關10之所欲實行特性，以同樣或不同的材料製成。舉例來 說，傳導元件15及20可以金屬組成（例如釕（RU)、鈦 (Τι)、鉻(Cr)、铭(A1)、金(Au)、鈀(Pd)、鎳(Ni)、鎢(W)、 銅(Cu)、鉬(Mo)、銀(Ag)、銦(In)、銥(Ir)、鉛(Pb)以及錫 (Sn))，及其他適合的金屬，以及該等金屬的組合。金屬合金 例如TiAu、TiPd、Pbln以及TiW，其他適合的導體包括奈 米管(CNT)本身（例如單壁、多壁及/或雙壁），或傳導的氮化 物、氧化物或矽化物（例如氮化釕、氧化釕、氮化鈦、氮化 鈕、CoSix以及TiSix)可被使用。亦可使用其他種類的導體 或半導體材料。傳導元件15及20 —般來說具有範圍例如在 5至500nm的厚度。在此實施例中，傳導元件15及2〇較佳 刀離為大約160nm。該分離可大可小，如同流程設計所設 °十，舉例來說，依據開關10所欲的特性，自5nm至最多1 微米。該分離較佳係小於大約250nm。 製造在一奈米管元件及一端（或傳導元件）之間完全重疊 的較佳方法，隨著在以上列舉出的專利出版物及已發行專 利’以及通常受讓予本專利案之受讓人’或目前使用在現今 ，子產業實務中之已知技術。製造控制的重疊長度在一奈米 ^元件及一端（或傳導元件）間部分重疊的較佳方法則在以下 詳細說明。 絕緣體30可以二氧化石夕、氮化矽、氧化紹(A12〇3)、氧 化皱(BeO)、聚亞胺(p〇iyimide)或其他適合的絕緣材料所組
S •19· 成，並且具有範圍為彳丨 ,】如211111至500nm的厚度。絕緣體30 被基板35(例如切製造)所支揮。基板35亦可為半導體、 絕緣體及/或金屬的合成物，與傳導元件15及二:體以 供給广虎：非揮發性的二端奈米管開關( =下更進-步說明。在某些實_中，基板3 = 請:同的材料(即石英)。大致上來說，基板J為任： 材料，其接以旋轉塗佈造成的奈綺職，但較佳為自以 熱乳化物或，化物所組成之基(gn)up)中選出的材料，包括 但不限於二氧化石夕、氮化石夕、在秒上的氧化銘或在石夕或二氧 化石夕上與以下物質的組合：銘、銦、鐵、鈦、白金以及氧化 銘或任何其他在半導體產業中有用的基板。 在某些實施例中，奈米管元件25為碳奈米管的塾織物 (亦可稱為奈料物）。製造奈米管元件以及奈米織物的方法 係已知的並於併入的參考專利中所描述。再某些實施例中， 奈米官元件或奈米織物係多孔的，並來自傳導元件15及2〇 的材料填入在奈米管元件的至少一些孔(p〇re)。在某些實施 例中，奈米管元件25包括單壁奈米管(SWNT)及/或多壁奈 米管(MWNT)。在較佳實施例中，奈米管元件25包括雙壁 奈米管(DWNT)。在某些較佳實施例中，奈米管元件25包 括一或多捆奈米管。在某些較佳實施例中，奈米管元件25 包括一或多捆DWNT。在某些較佳實施例中，奈米管元件 25包括SWNT、MWNT、奈米管捆以及一大比例的 DWNT。在某些實施例中’奈米管元件25包括單一奈米 營。 -20- 一些奈米管以較佳使用於2-TNS 1〇的方法所製造。例 如，奈米管以CVD處理產生的為較佳，即該奈米管趨向於 一致地顯示如同在此描述的切換模式。 圖2A顯示一示例SWNT奈米織物5〇的SEM影像，其 以一旋塗式塗佈法(spin_〇n)製造，如同墊奈米管之實質單一 層。當圖2A說明奈米織物為單層的同時，奈米織物的多層 可以其他適合的技術來製造。即，較佳實施例不要求奈米織 物必須為奈米官之一單層。例如，奈米織物可包括奈米管捆 及/或單一奈米管。當圖2A顯示具有隨意導向之(rand〇m以 二iented)奈米管的同時，亦可使用安排的或幾乎安排的奈米 笞。並且奈米官可為金屬的及/或半導的如一同併入文中 ^參^專利所描述。大致而言，奈米織物—點也不需包括碳 不米官，只需要以一材料形成並具有呈現非揮發性切換模式 的形狀，如同在此描述，即以矽奈米導線為基礎的組構，其 他奈米導線或量子點(quantum dot) 〇 在圖2A中顯示的奈米織物較佳在一水平表面上製造。 般而言，組構為等角的(conf〇rmal)並可以不同的角度指向 而無限制。圖2C為具有奈米織物95的結構9〇之SEM影 像，在沉殿後與-基本的步驟(underiying卿)相符。奈米: 織物95的此料角雜可使絲製造具有增加尺寸控制之 ^直導向的2-TNS並且要求較少面積⑽如可赠^度來 裂造），如以下所述。 在某些實施例中，圖1A中的奈米管元件25為一具有厚 又在0。5細至5mn之間的SWNT奈米織物。在其他實施 •21 · 1329348
例中’圖1A中的奈米管元件25為—具有厚度在5腿至 20細之間的MWNT奈来織物。_的直徑可以在例如 0.5nm至1·5ηιη的範圍之間。個別奈米管可具有在^阿至 4μιη之間的範圍’並因此夠長而能夠跨越在傳導元件μ及 2〇之間的麵。奈料亦可較料元件15及20之間的距 離短’但與其他奈米管接觸（或互聯(network))以跨越在該等 元件間的分隔。傳導物件及自奈米管形成_路之詳情可見 美國專利案第6,7GM()2號，發明名稱為“Nam)tube叩咖 and Articles”。大致而言，奈米管密度應要夠高以確保至少 -個奈米管或奈米管_路跨越在傳導元件ls及扣之間的 整個距離。其他較佳的奈米管特性則在下文中描述。 15 於圖1A中說明的二端奈米管開關1〇具有介於傳導元件 15及20之間的路徑，其可存在於兩狀態中之一。一狀態之 特徵為一路徑，其於傳導元件15及2〇之間具有一相對高的 電阻RhIGH。不足的電流一般在“開放，，、“抹除，，或“關閉，，的 狀態中，於傳導元件15及20之間流過。另一狀態之特徵為 一路徑，其於傳導元件15及20之間具有一相對低的電阻 Rlow。電流一般可順利地在“關閉”、“程式化的，，或“開放，， 狀態中，於傳導元件15及20之間流過。 20 開關10典型上是在低電阻狀態製造。此狀態的電阻視 奈米管元件25及傳導元件15及20之特性而定。奈米管元 件25之固有電阻以及奈米織物大體上來說，在以四點探針 測量（four-point probe measurement)量測時，可以在例如每 平方100到100,000歐姆的範圍中控制。具有電阻介於每平 -22- 方1，000到10,000歐姆之間的膜片通常具有每平方微米250 到5〇〇奈米營的密度。在某些實施例中，奈米管元件25較 ^具有例如介於1及30個奈米管。在某些實施例中，奈米 音元件較佳有5到20個奈米管。 在“關閉，，狀態中，介於傳導元件15及20之間開關10 的總電阻包括串聯的每一重疊區域之接觸電阻，加上奈米管 的固有串聯電阻，除以在元件15及2〇之間的奈米管路徑 (其可以為單—及/或奈米管網路）的數目。在某些較佳實施例 中’ 2-TNS 1〇的總同製造(as_fabricated)電阻通常在 至40kQ的範圍内。在其他較佳實施例中，開關可以被設計 以致於電阻為小於100Q或大於。奈米管電阻之一解 釋可以在參考資料，於夏威夷Waikoloa舉辦的第21次國際 VLSI多級互連會議(VMIC)公報，2〇〇4年9月29曰至1〇 月 2 日’第 393-398 頁，N. Srivastava 以及 K. Naerjee 的 tlA Comparative Scaling Analysis of Metallic and Carbon
Nanotube Interconnections for nanometer Scale VLSI Technologies” ° 大致而言，裝置的性能並不隨著在奈米管元件中奈米管 雄、度有強烈的變化。舉例而言，奈米織物的片電阻(sheet resistance)能夠藉由至少為10的係數(fact〇r ι〇)變化，以 及該裝置平均地執行良好。在一較佳的實施例中，奈米織物 的片電阻在大約lkQ以下。在某些實施例中，奈米織物的 電阻係在製造後評估，並且若該電阻為較約lki2大，那麼 另外的奈米織物則以足夠降低電阻至低於約lkn的密度沉 ^ 5 '· -23- 積0 卜1刺激電路1GG施加適當點刺激至傳導元件15及2〇之至 ;其中之一，以切換介於低電阻及高電阻狀態間的2-TNS 般而β送至2-TNS 10的適當電刺激視開關的特定 實訑例而定。例如，在某些實施例中，刺激電路1〇〇能夠藉 由以無限制的電流施加越過傳導元件15及20相對高的電壓 偏差，來改變開關10為高電阻“開放”狀態。在某些實施例 中’此電壓為大約8至ιον、或大約5至8V、或3至5V、 或更少。電刺激有時為一電壓脈衝，並且一連串的脈衝有時 被使用來切換2-TNS 10至“開放，，狀態，例如在丨至5V之 間，一連串的一或多個脈衝。一或多個脈衝期間亦可變化以 切換2-TNS 10至“開放，，狀態。在某些實施例中已發現，允 許一相對高電流(例如大於50μΑ)流經開關可增強其切換至 ‘‘開放”狀態的能力。在某些實施例中刺激電路1〇〇必須施加 一刺激’該刺激可超出一臨界電壓(critieai voltage)及/或電 流，以切換2-TNS 10至一“開放，，狀態。大致而言，任何電 刺激其足以使2-TNS 10切換至一相對高電阻狀態，而能夠 被使用。在某些實施例中，該狀態之特徵為1GQ的次數或 更多的電阻RHIGH。一般而言’該狀態亦可被當作是特徵為 相對高的阻抗(impedance)。 在某些實施例中，刺激電路100可藉由越過傳導元件 15及20施加一相對高電壓偏差來改變開關1〇為低電阻“關 閉”狀態。在某些實施例中，一約為3至5V、或約1至 3V、或更少的電壓，切換2-TNS至低電阻狀態。在一些情 •24· %下’電刺激需要切換2-TNS 10至一“門於，， 相對向電壓偏差可被需要來“關閉”該開關。例如，4接者一 10V脈衝使用以“開放’，開關，則3至 右一 8至 閉’’開關。若3至5V脈衝使用來“打開 2V脈衡可能需要用來“關閉，，該開關。大致 至
10 及關閉’’開關的刺激每一次都能夠變化。換句.幵 開關以例如8至10V脈衝被“打開，’，並 5 °兒’即使該 “關閉，，，開關接下來則能夠以3至5V脈衝再次 至2 V脈衝“關閉”。較大電壓用以打_ _二二 閉開關的較大電壓。雖然在此列出的例子使用較“關閉，，電為 兩的“開放”電壓，但在某些實施例中，‘‘關閉，，電壓可較“開 放”電壓為高。關閉與開放操作之間的差異為，比起電壓^ 幅，反而更依靠電流控制。如一示例：不具有電流限制的 6V抹除脈衝可以被使用來開放開關，並接下來具有電流流 量為luA的8V程式化脈衝可使用來關閉開關。 在某些時候，電刺激為一電壓脈衝，並且有時使用一連 串的脈衝來切換2-TNS 10至“關閉”狀態，舉例來說，在i 20 至5V之間一連串的一或多個脈衝。一或多個脈衝的期間亦 可變化以使2-TNS 10切換至“關閉”狀態。在某些實施例 中’同樣的電壓位準可被使用來“關閉”及“開放’，開關，然而 該二刺激之波形相異。例如，在給定電壓之一連串脈衝可使 用來“打開，，開關，以及在相同或相似電壓之單一脈衝可使用
·: S -25- 1329348 來“關閉”開關。或者，例如在給定電麗之 開”開關，^及在相同或相似電壓之短脈衝可用來來‘，‘打 關。使用此等波形可簡化2_tns 10之勃·▲十 閉’開 可以不需要施加於該開關。在本發明之麼 ^在當電流於程式化期間被限制並於抹除期間二二g 在一些情況中，限制流過開關的電流可辦 關閉狀態的能力。例如’在刺激電路刚=換至 15 15.t;°之其中之-之間加上峨的内聯電f reS1St〇r)，以限制在開關中的電流至少於1〇〇〇ηΑ , me 強2-TNS 10切換至“關閉，，狀態的能力大約懈。。另:以增 為能夠在程式化週期期間限制電流的主動：:子 。職卿)。-般而t，任蚁以使2.TNS i。切換至： 電阻裝_電刺激可被使用。在某些實施例中，狀態微 係約為100kQ級或更少的電阻Rl〇w。在某些較佳實施歹 :’相對高電阻狀態的電阻至少高於相對低電阻狀態的電』 約倍。大致上來說，狀態亦可考慮將相對 20 化。在某些錄實施财，相對高阻抗狀態之阻抗係至2 於相對低阻抗狀態之阻抗大約10倍。 該二狀態為非揮發性的，亦即其直關激電路施加 另一適當電刺激到傳導元件15及20之至少其中之一前不會 改變，並且即使電源自電路移除後，#仍保有狀態。刺激電 路1〇〇亦可決疋具有非破壞性讀取操作(NDRO)之2-TNS 10 的狀態。例如，刺激電路100施加低量測電壓於傳導元件 -26- 1329348 • 15及20，並測量在傳導元件之間的電阻R。此電阻可藉由 ， 測量介於傳導元件15及20之間的電流來測量，並由其中計 算電阻R。該刺激夠弱因此並不改變裝置之狀態，例如，在 某些實施例中為大約1至2V的電壓偏差。大致上來說，較 5 佳係Rhigh為Rlow的至少大約10倍’以致於刺激電路1〇〇 可易於探測狀態。 發明人認為當開關改變狀態，在開關中的傳導路徑經歷 物理上的改變，該改變修正其傳載電流的能力。換句話說， Φ 發明人認為由於在傳導體之間物理關係改變，因此介於一或
10 多個傳導體之間的電性關係沿著傳導路徑改變。在2-TNS 10的電阻為高的狀態中，發明人認為電性分離或間斷性存 在於數量足夠的傳導體之間，來在相當程度上限制該路徑傳 載電流的能力。运可從在該等元件之間形成一物理上的間隙 而產生，以對刺激電路100的電刺激反應。在2_TNS 1〇的 15 電阻為低的狀態中’發明人認為電接觸或連續性存在於數量 足夠的傳導體之間，以允許路徑相當順利地傳載電流。這可 從在一或多個傳導體之間關閉一間隙而產生，以對刺激電路 100的電刺激反應。 在開關的路徑中不同的傳導體包括在奈米管元件25中 20 一或多個各別奈来管或奈米管分段，以及二端15及20。因 為在奈米管元件中之一或多個奈米管提供在二端之間的路 徑’在奈米管及端子之間、及/或在奈米管之間、及/或在每 -各別奈米管本身的分段之中或之間物理關係的改變是可能 的’導致切換狀態的改變。舉例來說，奈米管可接觸在低電 s: 5 -27- 1329348 阻狀態中之一或多個端子，一 -或多個端子的物理接觸。咬者可狀態中之 管之-電性網路可二者’例如在奈米管元件中奈米 K職麟可於低電阻狀態中互相接觸， 丁 狀態中關隙分隔。或者，例如—個別奈 ^
10
態中物理性連續，並且於高電阻狀態中在奈綺的 物理f生間卩岽。產生的二奈米管片段或分段可個別當作為 短的）奈米f。大致上來說，二端奈米管開關中在奈米管= 二或多個傳導體之間的物理關係可改變。發明人認:為這視特 ，實施例而定，在-或多個特定物理關係的改變，例如奈米 管對端子、網路奈米管對網路奈綠或是㈣奈米管，;支 配開關的切換反應(switching behavior)。對於不同的開關設 計規則而言，現象可以變化。 X 15 20 電阻 發明人認為在刺激電路100的“開放”刺激期間，對在2_ TNS 10的傳導路徑的物理變化可自傳導體中的熱作用產 生。更特定而言，發明人認為過熱（其係由在奈米管元件25 的奈米管之至少一部份中臨界電壓及/或電流密度的存在所 導致)可使在元件中的奈米管物理分離自在路徑中一或多個 傳導體以形成間隙。舉例來說，已觀察一大約為20微安培 的臨界電流可物理分裂一個別奈米管為二截然不同的分段， 其係以一間隙分隔。在某些實施例中，該間隙為1至2nm， 並在其他實施例中，該間隙為大約小於lnm或大約大於 2nm。此物理間隙防止電流自奈米管流過，產生一特徵為高 電阻的“開放”路徑。若奈米管元件25為奈米管的組構，那 麼在每一個別奈米管中的電流一般可為總電流的函數以及奈 -28· 米管之數目或是密度，說明在一些情況中，許多奈米管可連 接在一起以形成一電路徑。發明人認為在某些實施例中，藉 由施加一足以使在一或多個個別奈米管中的電流超過大約 20微安培的總電流，可使該等奈米管過熱並且分裂。由於 該等奈米管不再傳載電流，於未分裂的奈米管中之電流可增 加，可使得一或多個傳載電流的奈米管過熱並且分裂。因此 在快速的後續發展中，大部份或全部傳載電流的奈米管可變 得過熱並且分裂，在2-TNS 10中產生一“開放”路徑或“抹 除”狀態，特徵為相對高電阻。圖2B為奈米織物開關的照相 顯微圖，其顯示全部或大部份已分裂的傳導奈米管路徑（示 例請見箭頭）。 相同地，發明人認為過熱是以施加於奈米管的臨界電壓 及/或電流密度所導致，可物理地在於電性奈米管網路内之 介於一或多個奈米管間的分裂接觸。在2-TNS 10令用以互 相分離兩個奈米管的一特定臨界電壓及/或電流密度目前不 被辨識的同時，電壓及/或電流密度可能可與用來分裂一個 別奈米管的電壓及/或電流密度相比較，或比該電壓及/或電 流密度低。又，過熱係以臨界電壓及/或電流密度所導致， 並可物理地分裂在奈米管元件25中一或多個奈米管與一或 多個傳導元件15及20間的接觸。 發明人認為一般而言，2-TNS 10可沿路徑在易受過熱 影響的位置(location)經歷物理分裂，例如，弱熱鏈結或熱 瓶頸（thermal bottleneck)，該路徑由奈米管元件25在傳導 元件15及20間提供。發明人認為若路徑在一給定的位置分 1329348 5 衣只Η曰加過及在路徑的剩餘物的電流密度該路 餘物可於其他位置引發過熱及分裂。因此，大部分或 傳載電流的路徑可以很快的過熱及分裂，在2_Tns 1〇 ^ 一“開放，，路徑或“抹除，，狀態，其特徵為相當高的電阻。生 10 發明人認為刺激電路100之“關閉，，刺激產生_靜電吸 引，其可導致在2-TNS 10巾傳導路徑的產生。此吸引可將 奈米管及傳導體拉it或移人以互相接觸。如上所豸，需要用 來切換2-TNS 10至“關閉，，狀態之電刺激已被注意到在某些 程度上為先前使用來切換2-TNS 10至“開放，，狀態之電刺激 的功能。發明人認為此作用可與間隙的尺寸或在路徑中於奈 米管及傳導體間導致一特定“開放”刺激的間隙有關。舉例來 說，一相對低“開放’，電壓可導致相對小的過熱，其可產生在 15 奈米管及傳導體間相對小的間隙。接著，可用—相對低‘‘關 閉電壓以充分地吸引奈米管及傳導體越過該等小間隙，並 且可使該等奈米管及傳導體互相接觸。或者，舉例來說，一 相對高“開放”電壓可導致相對大的過熱，其可產生在奈米管. 及傳導體間相對大的間隙。然後，一相對高“關閉’’電壓可用 以充分地吸引奈米管及傳導體越過該等大間隙，以使該等奈 米管及傳導體互相接觸。一不足的高“關閉，，電壓可能並不能 20 吸引奈米管及傳導體，以足夠的力量來使該等奈米管及傳導 體接觸。 發明人認為一不想要的高“關閉”電壓，例如在某些實施 例中大約為8至10V，可為夠高以吸引奈米管至傳導體。然 而，一旦奈米管與傳導體互相觸碰，開始流過連接的電流可
S •30· 在連接處導致一局部溫度跳越(local temperature jump)。這 可使該連接過熱，並可導致奈米管及傳導體再一次的分離。 此連接與分離(disconnect)的過程可重複直到”關閉，’電壓移 除。在這個情況中，開關可能因為無法程式化或，，關閉，，而失 去作用。然而，開關可被一稍低的，，關閉”電壓關閉。在某些 實施例中，例如大約15至16V的不預期的高”開放”電壓可 導致過熱，該過熱則可導致一非常大的在奈米管及傳導體間 的間隙，例如30至40nm。此間隙可以大到以致於沒有，，關 閉”電壓會夠高到足以吸引奈米管及傳導體，以使該奈米管 及傳導體互相接觸。在這樣的情況下，開關可以因為不再是 可程式化的而失去作用。該開關可能因為沒有足夠的刺激來 吸引奈米管及傳導體互相吸引而導致無法恢復的損壞。 發明人相#另一此夠以刺激電路1 〇〇來關閉電路徑的機 制係由於越過間隙（一以過去的”開放”操作所形成的間隙)產 生的電弧(electrical arcing)。電子及/或產生的高溫度可將物 質（其位於間隙的鄰近區域)拉入間隙，以再建立連接的電路 徑。 發明人觀察到2-TNS 10若非鈍化並於一惰性氣體中被 刺激，那麼所需用以”關閉”開關的刺激的力量可與於惰性氣 體中之’’關閉”刺激相關。發明人亦觀察到2_TNS 10若非鈍 化並於真空中被刺激，那麼所需用以”關閉”開關的刺激的力 量大約維持不變，於約1G%之間，不管是絲，，開放”開關的 刺激。換言之，f«:的尺寸可能與在真空中的刺激無關，或 有微弱的關聯。發明人認為真空可允許熱在奈米管元件中比 •31 - 1329348 • 在氣體中較快產生’有可能是因為熱可能自奈米管元件漏出 至氣體中。 發明人認為在2-TNS 10中，過熱係由臨界電壓及/或電 流所導致，2-TNS 10可分裂在奈米管及傳導體間的接觸， 5 過熱可能與在奈米管中的熱導晶格振動(thermally-induced lattice vibration)或聲子相關。特別言之，發明人認為過熱 可刺激一或多個在奈米管中特定聲子模式，以及此聲子模式 可分裂在奈米管及傳導體間的接觸。大致上來說，熱刺激了 Φ 在一材料（例如奈米管）中聽學(acoustic)及光學聲子的波譜 ίο (sPectrum)。聽學聲子模式可傳輸熱，同時光學聲子模式一 般並不助於熱傳輸。一些光學聲子模式可與聽學聲子模式耦 合，允許熱自光學模式流入聽學模式，其接著傳輸熱。然 而，如果熱流自光學模式至聽學模式的過程並不順利，例如 無法經過奈米管傳輸，那麼一快速產生的熱或熱瓶頸有可能 15 纟奈求管巾發生。這可導致足时裂在奈米管及傳導體間接 觸的過熱。 • 發明人已獲得在2-TNS !〇中測出針對不同的奈米管物 種的拉曼光譜分析(Raman spectra)，並觀察到較佳奈米管 (例如如文中所述與切換特性一致展示的奈米管），典型上來 2〇 說具有一與一奈米管之徑向呼吸模式(radial breathing mode) ，對應的明顯之光學聲子模式。發明人認為此徑向呼吸模式 可? 2_TNS 1〇之切換特性相關。舉例來說，該模式可表現 如同-熱瓶頸’使熱受限於奈米管中。該模式可允許夺米管 或在奈米管及傳導體_觸比起其料展示該模式的奈米 •32- 管物種更㈣被臨界電觀/或電流密度難。_吸模式 亦可與-模式Μ合，該模式係、與奈米管之或在奈米管及傳導 體間的接觸之分裂有關。換句話說，料賴式本身可能並 不直接與開關中可能的間_成有關，但可與能在開關 成間隙的現象有關。 較佳的奈米管村具有共_其他與料體的接觸分裂 的能力有關的聲子模式。例如，在某些奈卡管中可存在一 或多個缺賴式’或-或多個可牢gj地與—於Κ管及傳導 體間結合的模式耦合的模式。大致上來說，一或多個光學或 聽學聲子模式可助於在2.TNS 10巾分裂的路徑(例如可由聲 子引導’’開放”開關）。$同的奈米管物種，例如以不同方式 或以不同處理條件製造的奈米管，及/或具不同數量之壁的 奈米管可以具有不同的聲子譜(ph〇n〇n Spectra)。一些物種 可具有聲子模式或其他可導致或增強在奈米管及傳導體間接 觸的分裂性之特性《舉例來說，具有一個以上之壁可增強在 奈米管及傳導體間接出的分裂性。 發明人認為2-TNS 10之切換行為可起因於開關元件之 介於熱及電特性的主要關係。發明人認為二端奈米管開關較 佳可提供夠高的高電壓及/或電流至奈米管元件 ，並同時可 允許在奈米管元件中產生足夠的熱量(amount of heat)，以使 在一或多個奈米管及傳導體間的接觸分裂。較佳的是，此分 裂係小到使其可再程式化地關閉。藉由處理這個關係，具有 增強的特性的較佳實施例可以被設計以及製造。此等目標可 以裝置之電及/或熱工程或管理來萬成。 1329348 . 提供足夠電刺激至奈米管元件的目標可以習知技術$ 成。特H料元件較佳提供相當好的電料件進入= 米管兀件。傳導7L件較佳為相當好的電傳導體。例如ς 元件可以是金屬或其他傳導材料。傳導元件較佳可使 5 g合的處理過程崎料，或已經使用在存在的製造方法製 造， 對”開放”刺激反應、可能允許在奈米管元件中產生足夠 的熱量以使於奈米管及傳導體間的接觸分裂之目標’是較具 • 有挑戰性的。許多材料可對傳導元件有用，例如可良好導電 10 &導熱的材料。舉例來說’金屬-般而言導電性良好而且在 許多2-TNS實施例的製造中方便使用，然而典型上來說， 金屬的導熱性亦良好。可良好導熱材料的材料有例如好的熱 傳導體，可驅使足夠的熱量離開奈米管，因此，該元件可能 15 不會因對開放刺激反應而過熱。另外，奈米管元件僅可對 =預期的大”開放”刺激反應而過熱。為了製造2_TNS，其允 許熱能對足夠的（但並非不預期的大的)，，開放，，刺激反應來產 • 生’其多個實施例係被仔細考慮。 在某些較佳實施例中，奈米管本身可以選擇其作為具有 2〇 1性的熱設計，該特性為對”開放，’刺激反應的分裂特別敏 感。例如，如上所述，一些奈米管可選擇以具有某些模式， 其產生熱能或耦合其他分裂在奈米管及傳導體間接觸的模 式。奈米管可能有易被過熱分裂的缺陷。在某些實施例中， 為了引發缺陷，奈米管在沉積作用前被預先處理。 在某些較佳實施例中，傳導元件可藉由自一材料（或自 -34- 1329348 多數種材料)製造來熱設計，該(等)材料可相當良好的導電， 降、，良好導熱。舉例而言’材料可具有相對低的熱傳導 二此相，的熱容量，及/或相對低的熱擴散常數。例如在 某些Ϊ施，中，摻雜的半導體可能能夠提夠足夠高的”開放” 刺，不米官70件，以及從奈米管元件取回相對低的熱能。具 有這種特性的其他麵的材料將被考慮，例如傳導聚合物。 較佳的傳導元件供給足夠的電刺激以，，開放，，開關，在二時並 不在相當大的程度上阻止於奈米管中產生的熱能。 ㈣^卜’在一些較佳的實施射，介於兩個料元件間的 關的小，例如大約小於250nm。具有傳導元件的開 =對^間隔較遠’並且因此具有相對長的奈米管元件在 關間的距離生成’該等開關被觀察發現具有需要 抹除刺激的傾向，為了改變裝置至，，開放，，狀態。 15 件間具有相對大間隔的開關傾向於在傳導元件^具 電且太並且因此針對-給定的抹除電壓，具有較低 窀洲·在度凌經奈米管元件。 大致上來說，奈米管元件在2·τν =觸’除了傳導雜之外’例如一下方二二= 20 實於^中纟’ ί材料可將熱能自奈歸元件撤回。在某些較佳 差:轨值1或多種與奈米管元件接觸的材料可選擇為相對 率換’例如具有足夠高熱容量及/或足夠低熱傳導 :二 =:，該等材料可能貧乏地傳送熱，並且有可能為 料自該元件收回少許熱，則奈米管元件可;;更
•35- 1329348 •發明人發現包括在奈米管元件上方之—較佳鈍化 - 射大幅降低需要用以m™s的刺激位準，另外可提 供其他好處。在—實施财，藉由包括在_上方之一較佳 鈍化層’需要用以”開放”該開關的刺激由2的因子減低。大 5 致上來說’發明人認為較佳可為與奈米管元件接觸的-或多 種材料較佳地相當不足的料熱，這可助於熱在奈米管 中產生。 故發明人認為較佳的鈍化層亦可助於將2_tns.的组件與 • 環境分離，改等組件譬如為奈米管元件及/或傳導元件。^ 10 例來說’在空氣中的水或依附於奈米管元件的水可以在高溫 下侵钱該元件。如果-”開放，，刺激施加於一無遮蔽的2_ TNS ’在奈米管元件中的過熱可在一夠高的溫度下發生，因 而在該元件的任何一種水可足以損壞該元件以致於該元件無 ，，良好傳導電流。這會’’開放，，該2_TNS，然*開關不能接 15 n閉”由於由奈米管元件提供的傳導路徑的損壞已是不可 挽回的。然而若2-TNS係以-較佳鈍化層鈍化，那麼該開 • 關可自具損害性的水分離且可以重複的被，’開放，，以及，，關 閉’’。較佳為在鈍化層的沉澱前將任何依附在該2_TNS的水 移除，要不然該層就會將水在開關旁堵住。較佳亦為該鈍化 20 層並非以除氣方式排出水且非可被水透過的。較佳亦為該鈍 化層並非使用一高功率電漿來製造，該高功率電漿可損壞該 奈米管元件。鈍化層可以在CM0S產業中任何適當的已知 材料製造，包括但不限於：聚偏二氟乙烯(pVDF)，磷矽酸 鹽玻璃氧化物(PSG oxide) ’ 〇ri〇n氧化物，LTO氧化物（平
-36- 1329348 , 面化低溫氧化物）’喷賤的(sputtered)氧化物或氮化物，流填 氧化物（flowfill oxide)，原子層沉積（atomic iayer deposition)氧化物。亦有化學汽相沉積(CVD)氮化物次等材 料可使用來互相連接，例如一 PVDF層或PVDF與其他異分 5 子聚合物(coP〇lymer)之混合可設置於Cnt上方且此合成物 可以一 ALD氧化鋁(A1203)層覆蓋，然而，任何包含非氧氣 的向溫聚合物可當作鈍化層使用。在某些較佳實施例中，鈍 化材料譬如PVDF可與其他有機或介電材料例如異分子聚合 • 物’譬如PC7 ’混合或公式化，以產生特定的鈍化特性，例 10 如給予增長的壽命及可靠性。 NRAM裝置之鈍化可用來促進裝置在常溫下於空氣中運 作，並且當作一與在NRAM裝置上方堆疊的材料層連接的 保護層》未鈍化NRAM裝置的運作典型上來說於一惰性環 境執行’該惰性環境例如氬、氮、或氦、或一提高的（大於 15 1.25C)的樣本溫度以移除從暴露的奈米管中吸收的水。因
-使鈍化帶有空穴(cavity)的方法，在NRAM裝置的周 =造該空穴以提供-密封的切換區域。在個別裝置(裝置 ί級的鈍化）以及一 22裝置之整體晶粒空穴（晶粒等級的純 、'、'而’包含需要至少兩個附 附加蝕刻步驟的製造之流程 化）兩者周圍的空穴已被顯示。然而， 加的微影技術步驟以及至少兩個 係為複雜的。 -37· 1329348 另一使鈍化帶有沉積在NRAM裝置上方之一合適的介 電層的方法。此方法之一例子為使用旋轉塗佈（spin c〇ated) 以將PVDF與NRAM裝置直接接觸。該PVDF被圖案化至 曰曰粒等級（在整個晶粒主動區上）或裝置等級（個別的補片 (patch)復蓋個別裝置）。接著一合適的次要(sec⑽如^)介電 純化膜例如馨土或一氧化石夕用來密封該pvDF以及提供 使NRAM操作堅強的鈍化。NRAM操作被認為可熱分解^ 方PVDF，因此需要一次:要鈍化膜用來密封該裝置。由於該 晶粒等級鈍化一般為1〇〇微米平方補片，此局部分解可導致 該次要鈍化之分裂、NRAM裝置之暴露於空氣中、以及其 他後續的缺失。爲防止次要鈍化膜之該等缺失，晶粒等級鈍 化裝置為在0.5V步驟中藉由一般為從4V至8V之5〇〇ns脈 衝振動該裝置，而被電性，，燒入，，。此被認為來可控制地分解 該PVDF以及防止該上方次要鈍化膜之分裂。在燒入過程後 晶粒等級鈍化NRAM裝置運作正常。以裝置等級pVDF塗 佈及一次要鈍化膜鈍化之裝置不需要該等燒入過程，並且可 直接在操作電壓於室溫下、空氣中運作。以裝置等級鈍化之 該PVDF係以該CNT織物相同形狀來圖案化，典型上為〇.5 微米寬及1至2微米長。該等小補片被認為可分解該次要鈍 化膜而不對§玄次要純化膜施壓而使之無用。有可能對於在該 次要鈍化中之一給定的缺陷密度而言，平均來說，與較大的 晶粒等級補片比較，在該裝置等級PVDF補片之較小的足跡 (footprint)上並沒有缺陷。 發明人認為在某些較佳實施例中，該藉由該刺激電路施 -38- 加之”開放”刺激可設計以增強在奈米管元件中熱的產生。施 加一相對大的電壓至該開關係為在一實施例中設計該”開放，， 刺激之一例子。在另一實施例中，一連串之脈衝可施加至該 開關’並該脈衝可以一定時分隔，而該定時較流出該奈米管 元件之熱的傳輸時標（timescale)快。發明人認為在此狀沉 下’脈衝本身不需要具有一大的振幅，但以該等脈衝為單 位’置放在該奈米管元件之熱的總量可能足夠來過熱並分裂 該元件。 發明人認為在某些較佳實施例中，二端奈米管開關可能 藉由設計其而具有一“熱點(hot spot)’，或熱瓶頸來熱設計’其 中一或多個奈米管可能對過熱特別敏感。舉例而言，如同以 下詳細内容所述，該奈米管元件可以一受控幾何關係（例如 一受控重疊長度），與至少一傳導體部份重疊。例如，藉由 控制重璺長度為一小於100ηπι或小於50nm之長度，該傳導 體可自該奈米管元件撤回之熱量可被足夠地減少而可能允許 在該奈米管元件一或多個位置的快速過熱。相較之下，一增 加的重疊長度可表示由從該奈米管元件將熱拉出之過熱。 舉例而言’已觀察到當與多於lOOnm之重疊長度比較 時’多了至少10%之同製造開關可藉由限制該重疊長度為 50nm來“開放’’。此外，針對具有小於50nm之重疊長度的 實；5©例所需用來”開放”該開關之次數大幅地減少，其意味或 暗示著該奈米管元件可能對，，開放”刺激反應而加速過熱。例 如’針對具有小於20nm之重疊長度的同製造開關，，開放”次 數可此為100ns之等級(on the order of)，以及具有大於 lOOnm之重疊長度的同製造開關’，開放”次數可能為或 更長之等級。設計處理可提供更快的切換速度，例如lns或 更快。大致而言’以一指定的幾何關係安排該奈米管元件及 一或多個傳導元件對管理在奈米管元件及傳導元件間的熱關 係可以是有用的。此或其他安排可在2-TNS中產生一熱瓶 頸或熱點，其可增強開關之操作。 總的來說’在一或多個實施例中，熱及/或電設計、或 熱及/或電管理可被使用以加強一二端奈米管開關的性能。 在此所述之多於一個的熱及/或電設計技術可同時在一較佳 二端奈米管開關之設計及製造中使用。例如，開關可製造以 具有一受控重疊長度以減少熱量，其可從該奈米管元件撤 回，並且該開關可以一較佳鈍化層更進一步鈍化該較佳鈍 化層在某些情況中可包括共聚合物之合成。 應該被注意的是’當由於電刺激已被重複的發現而使開 關之電阻改變的同時’此等電阻改變之原因仍然從理論以及 實驗兩者觀點來考慮。在申請的同時，發明人認為在此所述 的熱效應可導致或提供該被觀察的行為。其他效應亦導致或 提供該被觀察的行為。 圖1B說明代表非揮發性二端奈米管開關(2_TNS)1〇，之 剖面圖，在該2-TNS中，熱管理係以限制在奈米管元件25, 及傳導元件20’間之重疊來完成。奈米管元件25,置放於基 板35’，其包括絕緣體3〇，之一層。奈米管元件25，安排以沿 該等端子(例如傳導元件15,及20，)之至少一個的至少一部份 中的預定範圍重疊’料元件15’及20,兩者直接置放於奈 •40- 米管元件25’。 在此實施例中’奈米管元件25’圖案化在一區域内，該 區域可在傳導元件15’及/或20,之置放前或後來界定。傳導 元件15’與一整個奈米管元件25’的端區域重疊，而形成一 近歐姆(near-ohmic)接觸。在奈米管元件25’之相對端，在 重疊區域45,，傳導元件20’以受控長度40,與奈米管元件 25’重疊。受控重疊長度40,可能在例如lmn至l5〇nm的範 圍内，或在15nm至50nm的範圍内。在一較佳貪施例中， 支控重疊長度40’大約為45nm。開關為熱學及電學地管理 以增強在奈米管元件中熱的產生，藉由限制重疊奈米管元件 25’及傳導元件20’，以致於熱從該奈米管元件不佳的流入該 傳導元件，以一夠長的接觸而電流從該傳導元件良好地流入 該奈米管元件。 在一或多個實施例中，開關10’的一或多個電特性為受 控重疊長度40’之函數(function)。舉例來說，如以下所^， 需要用以抹除及/或程式化開關10’的時間為受控重疊長度 40,之函數。 立又 圖2D至21顯示實用的(functional)二端奈米管開關的一 些不同實施例之SEM影像的俯視圖，使用材料、奈米管元 件以及根據文内所述實施例之方法製造。在圖2D^示二實 施例中，2-TNS 60D在絕緣體62D之層上製造，置放於一 石夕基板(在此俯視圖中並不顯示）。絕緣體62d為大約2〇nm 的氧化矽(Si02)，使用為底（背）閘。傳導元件7〇D及75D係 為銳，並在圖1B中與傳導元件15,及20,分別相對應，並且 ，有大約為l〇〇nm的厚度。各個傳導元件7〇D及75d具有 約為40〇nm的寬度並具有約為 150nm的分隔85D。 ①在影像中，奈米管元件65D包括許多奈米管其出現在 衫像的右半邊，如同在絕緣體62D之灰背景的淺灰線。傳 導凡件7GD與奈米管元件65D之-實質部份重疊，而使傳 導疋件7〇D當與傳導元件75〇的質地比較時，在影像中具 有一相對粗的質地，傳導元件75D與如以下所述之奈米管 疋件65C之被限制的部份重疊。傳導元件70D具有例如以 面=55D顯示的條紋，該元件之面積55D升起係由於一下 方奈米官之存在。亦可看見奈米管元件65D延伸超出傳導 70件7GD之周11 °此特性並不影響該裝置之性能，但方便 地允許奈米管元件65D之暴露部份的成像及/或描述。 可看見某些在奈米管元件65D中的奈米管跨越在傳導元 件70D及75D間之距離85D。傳導元件75D以一約為 17jnm的受控重疊長度，在區域麵中與奈米管元件65D 重豎，該約為17.4nm的受控重疊長度與在圖1B中受控重 疊長度40’相職。可看見傳導元件7〇D及75D具有白色邊 緣，其係為成像處理之充電人造產物(charging artifact)。此 人造產物隱藏受控重4區域腦，其具有_實質上小於該人 造產物長度的長度。然而，如以下更進一步說明，某些實施 例具有夠大而在SEM顯微圖中觀察到的重疊區域。 在圖2E中顯示之實施例包含與圖2D之實施例相似的 結構，具有包括類似如圖2£)之實施例中類似結構之傳導元 件70E及75E，但其替代以一約為25〇nm之距離me分 1329348 離。該影像相對於圖2D旋轉90度。在此，傳導元件75E 與奈求管元件65E以在區域80E中與奈米管元件65E以約 38.6nm重叠。不管在80D及80E以及65D及65E間隙離實 質上的不同’於圖2D及2E中所示實施例可相比較地操 作。圖2F所示實施例與圖2d及2E所示實施例相似，但具 有以約250nm的距離分離的傳導元件70F及75F。在此， 傳導元件75F與奈米管元件65F以約84.9nm重疊。圖2G 所示實施例與圖2D至2F所示實施例相似，但具有以約 150nm之距離分離傳導元件70G及75G。在此，傳導元件 75G與奈米管元件65g以約9〇.5nm重疊。 圖2G所示實施例與圖2d至2G所示實施例相似，但具 有以約150nm之距離分離之傳導元件7〇h及75H。在此， 傳導元件75H與奈米管元件65H以約l〇4nm重疊。在此圖 中’可看見傳導元件75H在區域80H中有一大幅粗糙化之 質地並且元件75H與奈米管元件65H重疊。該質地可與傳 導元件70H之質地相比較，傳導元件7〇Ιί與奈米管元件 65H之一大部份重疊，但區域8〇h被限制為1〇4mn。圖21 所示實施例與圖2Η所示實施例具有一相似結構，但傳導元 件751與奈米管元件651在區域801中以136nm重疊。在 此，傳導元件751與其之剩餘部份比較，可再次看見在區域 801中具有一大幅粗糙化質地，該剩餘部份不與奈米管元件 651重疊。此粗链化質地從元件751之材料下方的奈米管產 生。 於圖2D至21中說明之所有實施例為實用開關，其中熱 S ； -43- 1329348 管理係以安排奈米管元件及傳導元件，以一特定的幾何關 係，例如一受控重疊長度，來完成。在某些實施螂中，該受 控重疊長度影響同製造1作開關之效益，該開關例如可適當 運作的特定實施例之比率同製造開關之。舉例來說，當與具 有少於50nm重豐長度的同製造開關之實施例比較，少約 至20%同製造開關之實施例具有大於i〇〇nm適當運作的重 疊長度。測試2-TNS的方法詳細如以下所述。 在此列出之電壓、電流以及電阻預計為用於特定實施例 之適當值之範例；用於一或多個其他實施例之適當值·可為不 同。 在某些應用中，可希望以幾何形狀重疊奈米管元件及傳 導元件，該幾何形狀與圖1A至1B或2D至21中所示實施 例不同，以熱設計開關。例如，可希望在接觸元件之垂直侧 的上方、下方甚或於該垂直侧安置該奈米管元件。大致而 言，可使用任何提供足以允許在裝置中所述的切換行為之特 ^幾何形狀的狀。更特別言之’傳導轉應安排以提供足 ^電刺激至奈米管元件，並且同時整__具有足夠的熱 官理，以允許過熱，其分裂在奈米管元件中之奈米管以及^ 開關路徑之傳導體間接觸。 應當了解在此所述之剩餘實施例包括一與傳導元 的刺激電路，例如圖1A及1B之刺激電路1〇〇，雖然复、觸 闞明。應當理解雖然許多所述實施例說明二端奈米管^並未 其中熱管理似關在奈米管元件及傳導元件 間之重疊完成，但可使用其他熱管理方法。舉例來說，） 呆 些^施例中奈米管元件可部份或完全與傳導元件之一或兩者 重疊，並且可選擇在開關中之材料，以在奈米管元件中之至 少一部份内確保一足夠的熱產生。 ,圖3A說明開關9〇〇a，其為圖1B說明之2-TNS 1〇,的 變化，並使用較佳方式製造。在此實施例中，傳導元件9〇5 與奈米管元件920的上部及側變重疊，形成一近歐姆接觸， 且亦填充在絕緣體915中之通孔(via hole)910。此連接奈米 官兀件920至一在傳導體915下方之電極(未顯示）。傳導元 件970與奈米管元件92〇之上部及側邊，於受控重疊長度 901上重疊。 圖3B說明開關900B，其為圖1B中說明之2·ΤΝ8 1〇, 之另一變化，並且以較佳方式製造。在此實施例中，傳導元 件935與奈米管元件945之底部重疊，形成一近歐姆接觸， 並且填充於絕緣體915中之通孔940。此連接奈米管元件 945至一位於傳導體915下方之電極（未顯示）。傳導元件 975與奈米管元件92〇之上部及侧邊，於受控重疊長度9〇3 上重疊。 圖3C說明開關900C，其為圖1Β中說明之2-TNS 10, 之另一變化，並且以較佳方式製造。在此實施例中，上傳導 元件950及下傳導元件955互相接觸’並且與奈米管元件 965之上表面、下表面以及側表面重疊，形成一近歐姆接 觸。下接觸元件955填充絕緣體915中之通孔960。此連接 奈米管元件965至一在絕緣體915下方之電極(未顯示）。傳 導元件980與奈米管元件965之上部及侧邊，以受控重疊長 -45· 1329348 度907重疊。 上傳導元件及下傳導元件950及955在延伸超過奈米管 元件965之一端時說明。上傳導元件及下傳導元件95〇及 955互相接觸，並且於奈米管元件965之區域内與奈米管元 件965成近歐姆接觸，因為奈米管元件為多孔的，一般係多 於90%為孔。上傳導元件及下傳導元件95〇及955在奈米 管元件965中填充至少一些孔。因此在另外的實施例中，上 傳導元件及下傳導元件950及955不需延伸超過奈:米管元件 965之一端’以與奈米管元件965及彼此接觸。 圖3D說明開關9〇〇D，其為在圖1B中2-TNS 10,之另 一變化，並且使用較佳方式製造。於此實施例中，上傳導元 件950及下傳導元件955互相接觸，並且與奈米管元件965 之上表面、下表面及侧表面重疊，形成一近歐姆接觸。下接 觸元件955填充絕緣體915中之通孔960。此連接奈米管元 件965至在絕緣體915下方之一電極(未顯示）。上傳導元件 980及下傳導元件985互相接觸，並且與奈米管元件965之 上表面、下表面及側表面，以受控重疊長度9〇7重疊。 圖3E說明開關900E，其為在圖1A中2-TNS 10’之變 化’並且以較佳方式製造。於此實施例中，上傳導元件95〇 及下傳導元件955互相接觸，並且與奈米管元件965之上表 面、下表面及側表面重疊，形成一近歐姆接觸。在元件95〇 及955中之材料填充至少一些在奈米管元件965中的孔。下 接觸元件955填充絕緣體915中之通孔960。此連接奈米管 965至在絕緣體915下方之一電極（未顯示）。上傳導元件 -46· 951及下傳導元件956戶相接觸，並且與奈米管元件撕之 上部表面及底部表面，以受控重疊長度9〇7重疊。在元件 951及956中之材料填充至少一些在奈米管元件9幻中之 孔:在此實施例中，熱管理並非以具有一在奈米管元及傳 導元件間之受控重疊長度所完成，而是以如文内所述之一或 多個其他熱管理技術完成。 圖4說明代表非揮發性二端奈米管開關(2_TNS)25〇〇之 另一實施例的刮面圖。於此實施例中，傳導元件· 2515及 2520兩者皆直接沉積在絕緣體253〇之表面上並且被圖案 化。絕緣體2522填充於在圖案化傳導元件2515及252〇間 之區域，且被平面化。奈米管元件2525為一致地沉積於傳 導元件2515及2520上，與傳導體2515及2520之上部表 面之至少一部份，以及絕緣體2522之上部表面重疊其皆 以基板2535支撐。於一端，奈米管元件2525與傳導元件 2515之上部表面重疊，形成一近歐姆接觸。於相對的一 端，奈米管元件2525與接觸元件2520之上部表面，以受控 重疊長度2540重疊。 圖5說明代表非揮發性二端奈米管開關(2_TNS)22〇〇之 另一實施例的刮面圖。於此實施例中，傳導元件2215及 2220兩者皆直接沉積在絕緣體223〇之表面上並且被圖案 化。傳導元件2220具有厚度T1，其厚度範圍可為例如5nm 至200nm。奈米管元件2225 —致地沉積於傳導元件2215 及2220上’與該等元件之上部表面及側表面，以及絕緣體 2230之上部表面接觸，絕緣體2230係以基板2235支樓。 奈米管元件2225接著以如以下詳細敘述之習知光學顯影 (photolithographic)技術來圖案化，以致於其與傳導元件 2215的整個上部壁及側壁重疊，形成一近歐姆接觸。奈米 管元件2225與傳導元件2220在侧壁接觸區域2240重疊， 產生大約長度T1之受控重疊。奈米管元件2225亦與傳導元 件2220之上部’以受控重疊長度2245重疊，受控重疊長度 2245如以下較詳細的内容所述來顯影地界定。總受控重疊 長度2250大約以側壁接觸區域2240之長度T1及’重最長产 2245之總合來界定。 圖6說明本發明之一實施例的剖面圖。圖6所示之結構 對在圖2C所示顯微圖之結構係類似的，並且具有同樣=元 件’分別為：一石夕基板63C、一絕緣體62c、一奈来織物元 件65、第-及第二傳導元件7GC * 75C、—重疊區域議 並且如圖6中所示，但從圖2C缺少的是一鈍化層64。絕緣 體62C係設置在矽基板63C之上及奈米管元件65之下。第 =第二傳導元件7〇c及况分別位於絕緣體層咖及奈 米管το件65頂上之部分。第一傳導元件7〇(：在重疊區域 80C與奈米管元件65重疊，並且鈍化層^設 ^件 7〇C及75C以及奈綺元件65 p 得導兀仵 所述之實施例可使用針對圖1A至1B及2八至Η 之材料及方法來製造。更多製造n㈣換轉與 容於以下詳細描述。許多附加的實施例及製 以具之方法亦於以下作詳細說明。 許多在此描述的實補賴二端奈米㈣關，其中熱管
•48· 1329348 理係以重疊奈米管元件與傳導元件以一受控重疊長度來完 成’然而，應當理解在此描述之實施例亦可，或替代地以其 他技術熱管理。在文中所述之實施例具有奈米管物件之一般 特徵’該奈米管物件具有至少一安排以與二端之每一個的至 少一部份重疊。某些較佳實施例為熱及/或電管理或設計， 以增強開關之一或多個特性。舉例來說，在某些較佳實施例 中，奈米管與一端重疊，形成一近歐姆接觸並且以一受控重 疊長度與另一端重疊。在某些較佳實施例中，在開·關中之一 或多種材料，例如該等奈米管、傳導元件、絕緣體層、及/ 或鈍化層，其在許多較佳實施例中，可包括共聚合物或層之 混合’並選擇以增強奈米管元件中熱的產生。 刺激電路’其與二端奈米管開關實施例之至少一端電 通訊，可使用來改變開關從一相對高電阻”抹除”或，，開放，，狀 態至一相對低電阻”程式化”或”關閉’，狀態。該電路亦可在非 破壞性讀取(NDRO)操作中，使用來測量在該二端之間的電 阻’以及判定開關的狀態。 鼓重叠里域製造二端奈米管元件 於二端奈米管開關之實施例中，熱管理係以特定幾何關 係（例如一受控重疊長度）安排奈米管元件及傳導元件來完 成，精確控制該關係可增強開關的性能。非揮發性二端奈米 管元件(2-TNS)的某些特性除了別的以外，可畏一受控重疊 長度之函數，例如如圖1B所示開關10’的區域4〇，。許多方 法將會被描述以用於製造一特定幾何之受控重疊長度。許多
S •49· 附加的實施例以及製造其之方法將會被描述。在某些實施例 中，受控重疊長度為傳導元件的尺寸，例如傳導元件之寬度 或厚度。大致上來說，介於lnm至150nm間之重疊長度， 並且較佳為15nm至50nm ’可使用如文中所述之技術製 造。 為了製造介於奈米管元件及傳導元件之一受控重疊長 度’某些方法使用較佳製造方法，其具備一水平導向的奈米 管及一具良好受控蝕刻濃度和溫度之定時蝕刻。此方法揭露 可與傳導元件重疊的奈米管元件之一受控長度。雖然'該特定 或該等特定實施例可能具有如圖1B所示在奈米管元件及傳 導元件間之不同的幾何關係’但此長度與圖1B中之受控重 疊長度40’相對應。 其他方法使用較佳製造方法，該方法具有水平導向奈米 管元件及侧壁間隔器，其具備一良好受控膜層厚度，其在界 定奈米管元件後被移除，以揭露可與傳導元件重疊之該元件 的受控長度。雖然該特定或該等特定實施例可能具有如圖 1B所示在奈米管元件及傳導元件間之不同幾何關係，但此 長度與圖1B中之受控重疊長度40’相對應。 其他方法使用較佳製造方法，係根據具與符合一或多個 傳導元件水平特徵之奈米管元件的光學顯影技術，並且另外 在某些情況下，符合一或多各傳導元件垂直特徵。在奈米管 元件符合水平特徵的情況下，該等元件以一受控重疊長度設 置並且顯影地圖案化以重疊於一傳導元件。此長度與圖1B 終之長度40’相對應，然而在此實施例中，奈米管元件可與 1329348 . 傳導元件有一不同的幾何關係。另外在奈米管符合傳導元件 \ 垂直特徵的情況下，奈米管元件可與傳導元件垂直特徵以一 長度接觸，該長度以該特徵之厚度界定，並且可以一顯影地 界定的長度與傳導元件水平特徵接觸。雖然該特定或該等特 5 定實施例可能具有如圖1B中所示在奈米管元件及傳導元件 間之一不同的幾何關係，但是該垂直及水平長度結合以界定 受控重疊，其與圖1B中之長度4〇,相對應。 用以製造2-TNS以及根據一 2_TNS製造的裝置之一般 • &程係於® 7巾制。® 7為本發明之製造較佳實施例的基 1〇 本方法_之高位準絲® °2_tns可以首先提供—最初結 構(步驟802)來製造，於該最初結構上，奈米管元件且可能 傳導元件將會在之後職。於—簡單的實施财，該最初結 構為一基板，於其上所有2_TNS之元件將會在之後形成。 15 ，某些實施例中，最初結構係為部份製造、平面化、具裝置 5 等，定義之半導體結構、以金屬填充之通孔（螺栓(stud))， 其提供在電晶體端子及產生的部份製造的半導體結構之平面 • 化表面間之料路徑。在某些實施财，最初結構包括該等 2導元件兩者《在某些實施例中，最初結構甚至包括未形成 20 二米^元件的奈米織物。大致上來說，仍未具有一界定奈米 e元件的結構可被當作是最初結構。，，最初結構，，並不期望為 限制術語，而是在2-TNS製造中，為一參考之要點。 2-TNS接下來可以提供一中間結構(步驟8〇4)來製造。 在某些實施例中，一中間結構之特徵為，在最初結構(提供 於步驟802中）之表面上具備一界定的奈米管元件。更進— -51 · 1329348 5
20 步在以下說明，在某些實施例中，一中間結構具有與一傳導 元件重疊以及近歐姆接觸的奈米管元件。在某些實施例中， :中間結構具有以一受控重疊長度，與一傳導元件重疊的奈 米官元件。此長度可在例如“爪至15〇nm的範圍。，中間結 構’並不期望為限制術語而是在2 TNS製造中，為一參考之 要點。 2-TNS接下來可以提供一最終結構(步驟8〇6)來製造。 在某些實施例中，最終結構係一完成的已製造2_TNS。此 2-TNS可使用在接線非揮發性隨機存取記憶體陣列中，更進 一步如一下所不。最終結構的某些實施例可包括記憶體陣列 距(on-pitch)電路、週邊及其他電路接線、.晶片鈍化、輸入 及輸出巧；#於此等特徵及其製造使用產業中習知製造方 法，而未被顯不。”最終結構”並不期望為限制術語而是在2· TNS製造中，為一參考之要點。 利用一文控蝕刻以製造一 2_TNS之方法於圖3B所示之 實施例可使祕® 8A至8F所示之定時的⑽方法製造。 參照圖8A，較佳方法沉積—絕緣層丨_之層於—下方結構 (未顯不）。在通孔1_之傳導元件_5，形成—在絕緣體 1000下方，於奈来織4勿1〇15及傳導體(未顯示)之間的傳導 路徑。圖3B巾’絕緣體刚0及傳導元件10〇5分別與絕緣 體915及傳導70件935相對應。絕緣體1_可為例如 SixNy ’ A1203，或其他適合的絕緣物質，具有例如在5麵 至2_m 之厚度’使用產業中f知的技術來沉積於一 平面表面（未顯示）。接下來，較佳方法沉積並且圖案化絕緣
* S -52- 1329348 體1020 ’例如厚度為5nm至50nm之二氧化;ε夕，如圖8A所 示。絕緣體1020以產業中習知技術加以圖案化。產生的總 成(assembly)可當作最初結構。 接下來，較佳的方法形成並圖案化奈米織物1015,使 用絕緣體1020當作遮蔽，形成奈米管元件1〇25，如圖8B 所示。形成並圖案化奈米織物以形成奈米管元件之方法於併 入文中之專利參考文件所描述。接著，較佳的方法選擇的對 絕緣體1020執行一受控等向性姓刻，如圖8C所示。絕緣 體1020侧面尺寸及垂直尺寸以此受控蝕刻減少，移除絕緣 體區域1030。此於各個方向減少絕緣層1〇2〇尺寸lnm至 150nm，取決於該触刻的特性。此以受控長度1〇35，例如 lnm至150nm之範圍’暴露於區域1〇5〇中之奈米管元件 1025 ’具有減少尺寸之相對應的絕緣體1040，如圖8D所 示。 接奢，較佳的方法如圖8E所示，以傳導體1045與奈米 管元件1025之暴露區域1050接觸，沉積傳導體1〇45。傳 導體1045可能具有厚度為5nm至500nm之範圍，並且也 許以金屬，例如釕（Ru)、鈦（Ti)、鉻（Cr)、鋁（A1)、金 (AU)、纪（Pd)、鎳（Ni)、鎢（W)、銅（Cu)、鉬（Mo)、銀 (Ag)、鋼(In)、銥⑻、鉛(pb)以及錫（Sn))，及其他適合的 金屬跟此等金屬的综合來組成。金屬合金例如TiAu、 TiPd、Pbln以及TiW，其他適合的導體包括奈米管(CNT) 本身（例如單壁、多壁及/或雙壁），或傳導的氮化物、氧化物 或石夕化物(例如氮化釕(RuN)、氧化釕(RuO)、氮化鈦(TiN)、 -53- 1329348 氮化鈕(TaN)、CoSix以及TiSix)可被使用。亦可使用其他 • 種類的導體或半導體材料。 ' • 然後，較佳的方法使用產業中習知技術來圖案化傳導體 1045以提供傳導元件1〇55，如圖8F所示。傳導元件1〇55 5 於暴露區域1〇5〇與奈米管元件1〇25重疊。受控的重疊長度 1035如圖8F所示，為例如lnm至15〇nm之範圍，並且雖 然在此實施例申，奈米管元件1〇25與傳導元件1〇55具有一 不同的幾何關係，但是受控重疊長度1035與受控重疊長度 鲁 40相對應’如圖i所示。圖8F所示之結構可當作為一最終 10 結構。該結構亦可於其他裝置中包括，於下文中詳細說明。 於圖8D所示之到不同的中間結構之途徑，可使用指向 性#刻方式來安排如圖9A至9C。圖9A說明於圖8A所示 之最初結構，包括奈米織物1115及更進一步包括一相符犧 牲層（conformal sacrificial layer)1122(諸如石夕），例如使用產 15 業中習知技術。層1122的厚度被控制良好，並且可為例如 lnm至150nm的範圍。使用較佳的厚度控制方法，由於在 φ 之後的步驟中，該相符犧牲層1122之膜厚度將會決定一介 於奈米管元件及傳導元件間之受控重疊。圖9A中之組合可 當作是一最初結構。 2〇 接了來，較佳方法指向性地蝕刻相符犧牲層1122，使 用產業中習知方法，像是RIE，脫離側壁區域113〇，如圖 9B所示。然後較佳方法使用絕緣體1120結合側壁間隔器 為遮蔽，圖案化奈米織物1115。這形成奈米管元件 1125，如圖9B所示。沉積並圖案化奈米織物以形成奈米管 • 54- 1329348 元件的方法係於併入文中之專利參考文獻中描述。 接著，較佳方法使用產業中習知技術蝕刻（移除)剩餘側 壁間隔器1130，如圖9C所示，於區域1150中暴露奈米管 元件1125。於此過程中，圖9C所示之中間結構與圖8D中 5 所示之中間結構相對應。絕緣體1〇〇〇及1100、傳導體元件 1005及1105、奈米管元件1〇25及1125、絕緣體1〇4〇及 1120以及受控重疊長度1〇35及n35分別互相相對應。該 方法關於圖8E及8F ’如以上所述般的繼續，以產生非揮發 .性二端奈米管開關(2-TNS)1070，如圖8F所示。 〇 另一實施例以及製造該實施例之方法使用一定時蝕刻步 驟’形成在奈米管元件及傳導元件間之受控重疊區域，如圖 10A至101所示。最初結構1600被產生或提供，如圖1〇A 所示’具有基板1602 ’其可為>6夕或人和適合的材料（或材料 的組合）。絕緣體1604設置在基板1602上，可自氮化石夕或 5 任何適合材料製造。金屬插塞(metal plug)1608與基板1602 及絕緣體1604之一部份設置，以致於其上表面大概與絕緣 | 體1603 —樣平坦。奈米織物1610施加至結構16〇〇，形成 中間結構1612，如圖10B所示。用以施加奈米織物1610的 方法係於併入文中之專利參考文獻中描述，並為了簡短將不 3 會在此描述。 氧化層1614施加至於圖10B之中間結構1612，形成在 圖10C中之中間結構1616。一阻抗塗層1618施加至中間結 構1616並圖案化，脫離中間結構如圖10D所示。奈米織物 的區域1619於結構1620中暴露。接著中間結構1620暴露 • 55- 1329348 於一乾敍刻步驟以移除暴露的奈米織物區域1619，形成奈 米管元件1650。然後剩餘的阻抗被一除，形成中間結構 ’ 1622，如圖10E所示。中間結構1622暴露於一濕蝕刻步 驟，以移除氧化層1614之某些部份（如圖10E之虛線所 5 示），脫離剩餘的氧化物1624並且暴露奈米管元件區域 1626。區域1626可具有一例如為inm至i5〇nm的長度。 中間結構1628於圖1 〇F顯示。 如圖10G所示，傳導材料163〇接著沉積於中間結構 鲁 1628上。光阻i632沉積於傳導材料163〇上，並且圖案化 ίο 以脫離在暴露的奈米管元件區域1626之上方的阻抗1632之 區域，因此形成中間結構1634。傳導材料163〇及阻抗 I632於適當的蝕刻步驟暴露，脫離剩餘的傳導元件1630。 傳導元件1636在區域1638與奈米管元件165〇重疊，以形 成中間結構1640，如圖10H所示。 15 一層1642，其在某些實施例中可以共聚合物或其他材 料的综合所組成，施加至中間結構164〇，其可為金屬間之 • 介電體，形成最終結構1644，如圖10G所示。注音絕緣声 1604可當作為鈍化層之預定象徵(preseal)。 〜 曰 20 使用顯影技術以製造2-TNS之方法 了方法，其並不依賴一受控蝕刻，但使用顯影技術以形 成一受控接觸重疊區域，於圖11A至uc所示。製造圖4 之實施例之一方法，使用顯影技術，於圖UA至11C所 示參照圖11A’較佳方法於基板26〇〇沉積及圖案化傳導 5 : •56- 1329348 元件2605及2610。基板26〇〇可包括半導體裝置、多晶石夕 閘極以及互連（interconnection)、金屬接線詹及螺栓，用於 ’ 與其他層接觸。傳導元件2605及2610可具有一控制良好、 在5nm至500nm範圍的厚度，並且可以金屬組合，例如 5 Ru、Ή、Cr、A卜 Au、Pd、Ni、W、Cu、Mo、Ag、ln、
Ir、Pb、Sn以及其他適合的金屬，及該等金屬的組合。金屬 合金諸如TiAu、TiCu、TiPd、Pbln及TiW，及其他適合的 傳導體，包括CNT本身（例如單壁、多壁、及/或雙壁），或 _ 傳導氮化物、氧化物、或矽化物例如ruN、RuO ' TiN、 10 TaN、CoSix及TiSix，可被使用。其他種類的圖案化傳導 元件2605及2610可使用習知光學顯影技術及/或習知蝕刻 技術，例如活性離子蝕刻（RIE)。 接著’仍然參照圖11A，較佳方法使用製造技術來沉積 並平面化絕緣體2622。絕緣體2622填充在傳導元件2605 15 及2610間之區域。然後，仍然參照圖11A，較佳方法一致 地於接觸元件2605及2610與絕緣體2622上沉積奈米織物 肇 2615。用以施加奈米織物2615之方法於併入文中之專利文 獻所描述，且為了簡短將不在此描述。於圖11A中之總成 可當作最初結構。 2〇 接下來’較佳方法使用習知半導體產業製造方法以沉 積、圖案化以及排列光學顯影層2620於奈米織物2615，如 圖11B所示。該圖案化光學顯影層2620及傳導元件2610 之相對的排列決定在奈米管元件及傳導元件間之受控重疊長 度，更進一步如以下所述。圖11B可當作為中間結構。 -57· 1329348 然後’較佳方法使用圖案化光學顯影層2620為遮蔽， 圖案化奈米織物2615。這形成於圖1 ic所示之奈米管 2625，並且完成二端開關2670之製造，開關2670與圖4 所示之開關2500相對應。接著，較佳方法使用習知絕緣體 諸如Si02、SixNy、A1203以及其他習知使用在半導體製造 的絕緣體’來沉積一保護絕緣層（未顯示）。 2-TNS 2670包括奈米管元件2625，其與傳導元件2605 之上部重疊，形成一近歐姆接觸。於一受控重疊長度2640 上’奈米管元件2625與傳導元件2610重疊，長度264〇之 範圍可例如為11101至150nm。重疊長度264〇係以關於傳導 元件2610之圖案化光學顯影層262〇的排列決定。 圖5之實施例可使用顯影技術及相符的奈米管元件來製 造，如圖12A至13所示。參照圖12A，較佳方法在基板 2300上沉積與圖案化傳導元件23〇5及231〇。基板23〇〇可 包括半導體裝置、多晶矽閘極及互連接、金屬接線層及螺 栓，用以與其他層接觸，更進一步如以下所示。元件23〇5 及2310可具有一控制良好、範圍為5nm至5〇〇nm的厚 度’並且可以金屬組成，諸如Ru、Ti、、A1、Au、、
Ni、W、Cu、Mo、Ag、ln、ir、Pb、Sn 以及其他適合的金 屬及該等金屬的組合。金屬合金例如TiAu、TiCu、Tipd、 Pbln以及TiW、其他適合的傳導體，包括cnt本身（例如 單壁、多壁、及/或雙壁）、或傳導氮化物、氧化物、或矽化 物例如RuN、Ru〇、TiN、TaN、c〇Six以及丁論，可被使 用其他種類的傳導體以及半導體材料亦可被使用。圖案化
S -58- 傳導元件2305及2310之較佳方法可使用習知光學顯影技術 以及習知#刻技術，例如活性離子姓刻（RIE)。 接著，仍然參照圖12A，較佳方法於傳導元件23〇5及 2310上一致地沉積奈米織物2315，重疊元件2305及2310 之上表面及侧表面以及基板2300之上表面的一部份。形成 並圖案化奈米織物之方法係於併入本文中之專利文獻中描 述。於圖12A所示之總成可當作最初結構。 接下來，較佳方法使用習知半導體產業製造方法來沉 積、圖案化以及排列光學顯影層2320於奈米織物2315上， 如圖12B所示。圖案化光學顯影層2320及傳導元件2310 之相對的排列決定在奈米管元件及傳導元件間之受控重疊場 度，更進一步如以下所述。於圖2B所示之總成可當作中間 結構。 然後’較佳方法使用圖案化光學顯影層2320為遮蔽， 來圖案化奈米織物2315。這形成奈米管元件2325，如圖13 所示’並且完成非揮發性二端奈米管開關237〇之製造，其 與如圖5所示之開關2200相對應。接著，較佳方法使用習 知絕緣體例如Si02、SiN、A1203以及其他習知使用於半導 體製造的絕緣體，來沉積一保護絕緣層（未顯示）。 關於相對應之圖5如以上所討論，奈米管元件2325於 區域2350中與傳導元件2310重疊，區域2350係以側壁重 叠區域2340(具有一大概與傳導元件2310的厚度T1相同的 長度)及受控重疊長度2345界定，例如在至150nm之 範圍。 於圖 傳導元件 12A至13所示之實施例中，奈米管元件2325與 得导7C件2310之二表面重疊的總長度界定一受控重疊區 域。然而，在其他實施例中，奈米管元件2325可能可與多 於一傳導元件2310之二表面接觸，以界定一受控重疊區 域’其長度可能影響一或多個產生的2_TNS開關的電特 造密集[deny}二端奈来 在如上所述之實施例為2-TNS，其為相對地密集（亦 即’許多可於以小面積製造），甚至更密集的可縮放 (scalable)非揮發性奈米管二端開關是可能的。某些用於製 造密集開關之方法使用較佳製造方絲製造—相片框架結 構，其提供給在許多應用中有用的密集2_TNS。 其他所述製造密集时法使用 f元件驗佳製造方法。在其巾，介於料元件間的分隔 係以-膜厚度㈣而非Μ學顯料段控制。訪
導元件間的受控重疊長度。或者， 一受控重疊長度。
1329348 科技世代。用於奈米管三端結構的相片框架設計技術於美國 • 專利案第10/864，186號，於2004年6月9日申請，名稱 • 為 “Non-volatile Electromechanical Field Effect Devices and Circuits using Same and Methods of Manufacturing 5. Same”，以及美國專利案第10/936，119號，於2004年9 月 8 日申請，名稱為 “Patterned Nanoscopic Articles and Methods of Making the Same”中描述。用於非揮發性奈米管 二端開關之相片框架設計例子更進一步於以下描述，與圖 _ 14A至14J有關。 10 參照圖14A，較佳方法沉積絕緣體1800於下方結構(未 顯示）。於通孔(via hole)1810中’傳導元件1805形成一傳 導路徑，在絕緣體18〇〇下方，於奈米織物1815及傳導體 (未顯示）間。在此，該最初結構與於圖3B所示之一部份類 似。舉例來說，圖14A之絕緣體1800及傳導元件18〇5分 15 別與在圖中之絕緣體915及傳導元件935相對應。然 而，在此實施例中，當傳導元件1805相對於一奈米管元件 • 之端，傳導元件會被設計在-相片框架開關的中心， 更進乂如以下所示。絕緣體18⑼可為例如、八12〇3 或其他適。的絕原材料’具有例如厚度為5聰至2〇〇nm之 2〇 範圍，用習知產業技術於一平坦表面（未顯示）沉積。於圖 14A所示之總成可當作為—最初結構。 接下來，較佳方法沉積且圖案化可選擇的傳導元件 1807,如圖14B碎--T艰埋以丄 所不。可&擇的το件18〇7可提供一具有在 奈米織物1815及值墓分杜叫 久傳導几件1805間之改良電阻的近歐姆接 s -61 - 1329348 觸。可選擇元件1807可為金屬，諸如RU、Ti、Cr、A1、 Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn 以及其 他適合的金屬及該等金屬的組合。金屬合金例如TiAu、 TiCu、TiPd、Pbln以及TiW、其他適合的傳導體，包括 CNT本身（例如單壁、多壁、及/或雙壁）、或傳導氮化物、 氧化物、或矽化物例如RuN、Ru〇、TiN、TaN、CoSix以 及TiSix，可被使用。其他種類的傳導體以及半導體材料亦 可被使用。
10 接著’較佳方法沉積且圖案化絕緣體1820，例如 Si02，例如5nm至50nm的厚度，如圖14C所示。絕緣體 1820使用習知產業技術以圖案化。 然後，較佳方法沉積且圖案化一相符犧牲層1822，例 如矽，如圖14D所示。層1822具有一係使用習知產業技術 來控制的控制良好的厚度，在例如lnm至15〇nm的範園 中。使用較佳控制厚度的方法由於相符犧牲層1822之厚度 將會在之後的處理中，決定在奈米管元件及傳導元件間之受 控重疊長度。 接下來，較佳方法指向性蝕刻相符犧牲層，使用 20 ^業中S知方法，像是RIE，脫離側壁區域1830，如圖 14E所示。 接著 189η 較佳方法圖案化奈米織物1815，使用絕緣體 如円壁間隔器1830為紐，形成奈米管元件1825， 於併入士 、圖案化奈米織物以形成奈米管元件的方法係 、 中之專利參考文獻中所述。 -62- 1329348 接著’較佳方法蝕刻（移除)剩餘的側壁間隔器1830，使 用產業中習知技術，於區域1835中暴露奈米管元件1825， 如圖14G所示。
10 15 接下來，較佳方法沉積傳導體1845，如圖14H所示。 傳導體1845與奈米管元件1825之暴露區域1835重疊，如 圖14H所示。傳導體1845可具有範圍在5nm至5〇〇nm的 厚度，且可以金屬，諸如Ru、Ti、Cr、A1、Au、pd、Ni、 W二Cu、Mo、Ag、In、Ir、Pb、Sn以及其他適合的金屬及 該專金屬的組合來組成。金屬合金例如TiAu、TiCu、 TiPd、Pbln以及TiW、其他適合的傳導體，包括cnt本身 (例如單壁、多壁、及/或雙壁）、或傳導氮化物、氧化物、或 矽化物例如 RuN、Ru〇、TiN、TaN、c〇Six 以及 τ^ίχ，可 ，使用。其他種類的傳導體以及半導體材料亦可被使用。該 等在圖14B至14H所示之總成可當作為中間結構。
20 然後，較佳方法使用產業中習知技術來圖案化傳導體 1845以形成傳導元件1855，如圖141所示。傳導元件⑻$ 與奈米管元件1825於暴露區域1835以―受控重疊長度 1860重疊。重疊長度186〇係於例如^賊至⑼励的範圍 卜固然此實施例在傳導轉及奈米管開_具有一不同的 幾何關係，受控重疊長度職與長度40,仍餘對應，如 圖1B中所示。 圖141顯示相片框架2_TNS 剖面，包括在通孔 1810中，在一下方基板(未顯示）以及傳導元件1805上的支 撐絕緣體觸。圖⑷顯示一開關獅之平面圖，開關 ·： 5 -63- 1870與圖141所示之剖面相對應。可看見傳導元件1855是 與奈米管元件1825之周圍或外邊緣重疊，並且可看見傳導 元件1807是與奈米管元件1825之中心區域重疊。於圖141 及14J所示之該實施例可當作是一最終結構。 相片框架2-TNS結構具有許多可能的應用，由於其密 度、可伸縮性以及對稱性。除了可能針對記憶體（例如非揮 發性隨機存取s己憶體單元）之使用外，相片框架非揮發性二 端奈米官開關可使用為在金屬層間、及/或例如用於可再組 態的接線之可程式化及可再程式化的熔絲/反熔絲開關，於 以下更詳細的描述。 使用薄膜技術以製造密集2_TNS之方法 圖15A至15N顯示一垂直導向2_TNS對之製造。參照 圖15A，較佳方法沉積絕緣層12〇〇，例如义〇2，於一下方 結構(未顯示）。傳導元件1205八及12〇53提供於分別的通 孔 1210A 及 1210B 中。 接著，較佳方法沉積絕緣體1212，如圖15A所示，其 可為例如SiN、A1203或其他適合的絕緣物質，具有例如範 圍在2mn至20〇nm的厚度，使用產業中習知技術與絕緣體 1200之表面上沉積。絕緣體1212之厚度是用來界定例如在 傳導疋件1205A及一傳導元件間之分離，該傳導元件在之 ，處理步驟中沉積。藉由使用一受控沉積層厚度界定在該 等傳導元件間之分離可較使用光學顯影技術更加精準。" 接下來，如圖15A所示，較佳方法使用產業中習知技術 1329348 /儿積犧牲層1215，諸如石夕，例如於lnm至15〇細範圍之厚 度中。使用較佳厚度控制的方法由於犧牲層之厚度將 * 會f定在之後的處理巾，於奈米管元件及傳導元㈣之受控 重登長度。該總成於圖15A中所示，可當作一最初結構。 5 接著，較佳方法圖案化犧牲層1215，使用產業習知技 術，形成犧牲絕緣體122〇，如圖15B所示。 然後，較佳方法沉積附加絕緣材料且平面化至在絕緣體 1225之嵌入犧牲層122〇，如圖15C所示。可使用指向蝕 刻’例如RIE，沉積並回侧—非相符絕緣層，具有例如當 10 作一姓刻終止的犧牲層1220表面。該產生的表面不需要高 度的平坦，為了保持犧牲絕緣層1220厚度控制。 接下來，較佳方法圖案化並指向性姓刻犧牲絕緣體 1220，如圖i5D所示。此等方法形成犧牲絕緣體123〇及指 向性蝕刻絕緣體1225，選擇性地在絕緣體12〇〇之表面終 15 止。此等方法暴露傳導元件1205A及1205B並且脫離開口 (opening) 1245。例如，利用RIE選擇的指向性蝕刻至下方 _ 絕緣體1200及傳導元件12〇5。 接著，如圖15E所示，較佳方法沉積一相符奈米織物 1235，使用方法於併入文中之專利參考文獻中所述。 20 接著，較佳方法沉積相符保護絕緣體1240於奈米織物 1235 ’如圖15F所示。保護絕緣體1240可使用SiN、 A1203或其他適合的絕緣材料。 接下來’較佳方法使用例如TEOS來沉積絕緣體 1250，如圖15G所示。TEOS使用產業中習知技術沉積，並 S 二 -65· 1329348 且填充開口 1245。Si〇2為絕緣體之另—例子，其可使用做 此目的。接著，較佳方法平面化絕緣體125〇，使用產業習 知技術，如圖洲所示。這暴露了保護絕緣體124〇 ^區 域。 5
10 15
20 然後，較佳方法選擇性地移除保護絕緣體124〇之暴露 部份。指向性_例如RIE可被使用，產生於圖151中所 之結構》 接著，較佳方法使用來移除奈米織物1235之暴露區 域’使用例如灰化(ashing)，或其他於併入本文中之專利參 1文獻所描述的適合技術。該產生的結構具有垂直導向奈米 管元件1255，於圖15J所示。 一之後，較佳方法移除犧牲絕緣體區域123〇,如圖ΐ5κ 所不。此於垂直導向奈米管元件1255之該等端暴露了區域 1260。此區域之長度係以已移除犧牲絕緣體咖之厚度界 定。 再來，較佳方法沉積傳導體1265，如圖15L所示。 導體1265與奈求管元件1255之暴露區域重疊。傳導體 1265可具有在5nm^_ 5〇〇nm範圍之厚度並且可以金屬， 諸如 Ti、Cr、八卜 Au、pd、妬、w、cu、m〇、^、^、
Ir Pb Sn以及其他是個的金屬，以及其組合以組成。金屬 合金例如TiAu ' TiCu、TiPd、PbIn ' TiN及其他的，可以 被使用。 接下來，較佳方法使用產業中習知技以 竭形成傳導元件·及麵，如圖丄= •66- 件1270A及1270B以個別受控重疊長度128〇a及1280B與 分別的奈米管元件1255端重疊。此等長度可為例如lnm至 150nm之範圍。在傳導元件1270A及1205A間之受控分隔 1285係以絕緣體1212厚度決定，該厚度如上述，與圖ΜΑ 相關。圖15B至15M之總成可當作是中間結構。 接著，如圖15N所示’較佳方法使用傳導元件127〇a 及1270B為遮蔽層’其用於絕緣體1250之指向性餘刻選擇 對絕緣體1225及絕緣體1240。此蝕刻產生開口 129〇，其 於絕緣體1240之表面停止。接著再次使用傳導元件1270A 及1270B為遮蔽層，用於絕緣體1240之蝕刻選擇對絕緣體 1250及絕緣體1200。然後傳導元件1270A及1270B再次 使用做遮蔽層，用於奈米管元件1255之暴露區域的選擇兹 刻。此#刻產生兩個分開的垂直導向奈米管分段1255A及 1255B。傳導元件1205A及1205B與分別的奈米管元件分 段1255A及1255B重疊，形成近歐姆接觸，並且形成在分 段及在絕緣體1200下方相對應的接觸（未顯示）間之傳道路 徑。此形成鏡面非揮發性二端奈米管開關(2-TNS)1295A及 1295B ’如圖15N所示。顯示於圖15N之該總成可當作為 一最終結構。 垂直導向鏡面非揮發性二端奈米管開關(2-TNS)1295A 及1295B包括傳導元案1270A及1270B，其以相對應受控 重疊長度1280A及1280B與相對應奈米管分段1255重疊。 然而此實施例之幾何與如圖1B所示之在許多方面不同，因 此長度1280A及1280B相對應於受控重疊長度40’，於圖 ί Β > • 67· 1329348 1B所示。 另一製造密集2-TNS開關的方法使用較佳製造方法， 其具有垂直導向奈米管元件，其中一在奈米管元件及傳導元 件間之受控重疊長度係以一溝槽之選擇性地遮蔽侧壁區域 (亦可歸類為凹表面）決定。Bertin等人之美國專利案第5 , 096，849號教示溝槽之選擇性地遮蔽側壁區域之製造方 法，並此方法已適應於此，以控制受控重疊長度。垂直導向 奈米管元件可使用來形成可能更密集的2_TNS，且可以對 (pair)來製造，更進一步如以下所述。 參照圖16A，較佳方法沉積且圖案化傳導體28〇5於基 板2800上。基板2800可包括半導體裝置、多晶矽閘極以及 互連接、金屬接線層及螺栓，用於與其他層接觸，更進一部 如以下所述。傳導體2805可具有一控制良好、在5nm至 500mn範圍的厚度，並且可以金屬組合，例如Ru、Ti、
Cr、A卜 Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、
Sn以及其他適合的金屬，及該等金屬的組合。金屬合金諸 如TiAu、TiCu、TiPd、Pbln及TiW ’及其他適合的傳導 體，包括CNT本身（例如單壁、多壁、及/或雙壁"或傳導 氮化物、氧化物、或碎化物例如ruN、ru〇、TiN、TaN、 CoSix及TiSix可被使用。其他種類的傳導體以及半導體材 料亦可被使用。圖案化料體⑽5之較佳方法使用習知光 子顯衫技術及/或習知姓刻技術，例如活性離子餘刻(RIE)。
接著，較佳方法沉積且平面化絕緣體281〇以致於絕緣 體2810及傳導體2805之表面為共面(c〇planar)，如圖16A 5 -68- 1329348 所示。絕緣體獅以基板2_支標，可能具有例如在 至500nm |巳圍之厚度，並且可使用—或多個別〇2、 ιΝ、A1203或其他適合的絕緣材料之介電層。 5 再來，較佳方法沉積絕緣體2815。絕緣體2815可能具 有，如為5細至5G()nm顧之厚度，如圖16a所示，並且 =组成以Si02、SiN、Al203或其他適合的絕緣材料。絕 八2815厚度控财料體屬之絲面及沉積於絕緣體
10 之頂表面之一第—傳導體之下表面間之分離，更進一 步如以下說明。 之後’仍然參照圖16A ’較佳方法沉積傳導體層282〇 緣體2815。使用—控制良好的沉積厚度，傳導體層 可具有在例如5nm至500nm範圍之厚度T1，並且可 能以金屬組成，諸如Ru、Ti、Cr、AbAu、pdNiw、 15 =Μ。、Ag、In、！卜pb、％以及其他適合的金屬，以及 該等金屬的組合。金屬合金例如TiAu、TiCu、TiPd、pbIn 以及TiW ’其他適合的傳導體包括cnt本身(例如單壁、多 壁及/或雙壁），或傳導氮化物、氧化物或魏物例如RUN、 20 ητιΝ、TaN、c〇six以及了册可被使用。其他種類的 傳導體以及半物㈣亦可被使用。目28A 初結構。 与敢 接著，較佳方法沉積且圖案化遮蔽層2825 如圖⑽所㈣蔽層2825可為例如— 層可能㈣於半導體產#中習知方關案化。、& “、、後較佳方法移除(蝕刻）產生在傳導體2830之傳導 -69- 體層2820之暴露部份，如圖16C所示。習知蝕刻方法例如 RIE可使用來界定傳導體2830。 接下來’較佳方法沉積且平面化絕緣體2835，以致於 絕緣體2835之頂表面及傳導體2830之頂表面為共面的，如 圖16D所示。絕緣體2835可組成以Si02、SiN、A1203或 其他適合的絕緣材料。或者，在處理中，並不引導絕緣體 2835用以平面化之結構可在此步驟中使用。然而，在此步 驟之平面化可促進後續處理步驟。 再來’較佳方法沉積且圖案化具有開口 2845之遮蔽層 2840，如圖16E所示。開口 2845與將被使用在之後處理步 驟之垂直溝槽之位置相對應’該之後處理步驟用於製造垂直 非揮發性奈米管二端開關，其以直接沉積奈米管元件於傳導 元件上而形成。 接著’較佳方法指向性地蝕刻傳導體283〇、指向性蝕 刻絕緣體2815以及直接蝕刻傳導體2805，於基板2800之 表面終止以形成溝槽2860，如圖16F所示。任何適合的指 向性姓刻製造方法可使用來形成溝槽286〇，舉例來說，活 性離子钱刻（RIE)可被使用。形成溝槽286〇之方法分離傳導 體2830為二傳導元件2850A及2850B。形成溝槽2860亦 形成一在絕緣體2815中相對應的溝槽開口。 之後’較佳方法移除遮蔽層2840，其可為例如光阻， 使用習知半導體製造技術。接著，較佳方法沉積相符奈米織 物2865於溝槽2860之底部及侧壁、於傳導元件2650A及 2650B之頂表面以及於絕緣體2835之頂表面，如圖16(3所 ：5 70- 示/ 冗積奈米織物的方法於併入文中之專利參考文獻描述。 接下來，較佳方法以絕緣體2870，例如TE0S ,來填充 4槽2860，具有幾乎平面化之絕緣體287〇的表面，如圖
Uh所不，此種結構可更進一步如期望的以例如CMp來平 面化。 然後，較佳方法蝕刻於溝槽區域之在絕緣體287〇中的 。開口 2875，如圖161所示。此暴露奈米織物2865之底部 區域開口 2875並不需要設置在溝槽區域之中央，然而開 〇 2875不應暴露奈米織物2865之側壁區域(部份）。蝕刻絕 緣體TEOS或其他絕緣體的較佳方法係於半導體產業中所習 知。 接著，較佳方法使用例如灰化或其他適合技術來選擇性 地移除在開口 2875底部的暴露底部區域，如併入文中之專 利參考文獻所描述。此形成垂直導向奈米管分段2865A及 2865B ’如圖161所示。 之後較佳方法以絕緣體’例如TEOS，來填充開口 2875，並且在幾乎平面化絕緣體288〇發生幾乎平面化，如 圖16J所示，此類結構可更進一步如期望的以例如CMp來 平面化。 在處理的此，有一界定在垂直導向奈米織物分段2865A 及2865B及相對應傳導元件2850A及2850B間之一受控重 疊長度的需求。於一具有垂直導向奈米織物的溝槽中（或凹 形區域），選擇性地遮蔽側壁區域之一方法可被使用。在一 矽基板中之一溝槽内，用於選擇的材料之習知移除步驟係於
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Bertin等人之美國專利案第5,096,849號所述。於美國專利 案第5,096,849號所述之習知的適合製造技術針對一具有側 壁之溝槽’該侧壁包括絕緣體、奈米管織物以及傳導體，較 佳製造方法更進一步繼續於以下描述。 較佳方法指向性钱刻（使用例如RIE方法）平面化絕緣體
10 2880以及移除絕緣體材料，直到一在傳導元件285〇a及 2850B表面下方的預定深度D1，如圖16κ所示。這界定了 剩餘溝槽表面填充物’絕緣體2885。奈米織物分段2865Α 15 及2865Β之部分亦選擇性地使用較佳方法移除，至深度 D1，形成奈米管元件2890Α及2890Β。深度D1分別界定 關於傳導it件285GA及285GB之頂表面的遮蓋（亦即，被保 護的)奈米管元件2_A及28_之頂邊緣。在某些實施例 =，RIE在同一步驟中移除絕緣體材料及奈米管分段之部 份'然而’在奈米織物部份並未由Rm處理完整地移除的情 lx佳方去接著可被使用來移除暴露奈米織物，使用例 ^化或其他適合的技術’如併人文t之專利參考文獻描 20 米S疋件Μ·及28娜與傳導元件2850A及 τι可在^l\Tl-D1之差值界定的一受控重疊長度來重疊。 μ可在例如15Γ至500nm的範圍中，以及重疊長度T1- 再來 示。或者 較佳方法移除剩餘絕緣體2885，如圖抓所 附加絕緣肺料可被添加，並域結構被平面化 -72· 1329348 ‘ （未顯示）。如圖16L所示之該總成可當作為-最終結構β 2_ TNS 2895Α及2895Β為鏡面影像對。開關2895Α包括奈米 • f70件289GA ’其與傳導元件2855Α之側邊的完整高度重
疊，形成一近歐姆接觸。奈米管元件289〇A與傳導元件 5 285〇A以受控重疊長度2892A重疊，受控重疊長度2892A 之範圍可為例如lnm至150nm，且係由T1-Di界定。開關 2895B包括奈米官元件2890A，其與傳導元件2855B之側 邊的完整咼度重疊，形成一近歐姆接觸。奈米管元件289〇B 癱與傳導元件2850B以受控重疊長度2892B重疊，受控重疊 10 長度2892B之範圍可為例如ιηιη至i5〇nm，且係以T1-D1 界定。然而此實施例之幾何與如圖1B所示之在許多方面不 同’因此長度2892A及2892B相對應於受控重疊長度 40’ ’於圖1B所示。 另一製造密集2-TNS之方法使用較佳製造方法，其中 15 一介於垂直導向奈米管元件及傳導元件間之受控重疊長度係 以該傳導元件之一厚度決定。此方法可產生於改良的重疊長 I 度控制及處理簡化。此製造方法使用一傳導元件，其包括為 電性接觸之第一及第二電傳導體。第一傳導體具有一受控侧 壁厚度，並且在此厚度上與一垂直導向奈米管元件重疊。此 20 厚度界定一受控重疊長度。第二傳導體形成一接線層，齊與 多開關互連接。垂直導向奈米管元件可形成可能的更密集結 構’並且可以對(pair)來製造，更進一步如一下所述。 參照圖17A，較佳方法沉積且圖案化傳導體3005於基 板3000上。基板3〇〇〇可包括半導體裝置、多晶矽閘極及互
·: S -73· 1329348 連接、金屬接線層及螺栓，用以與其他層接觸，更進一步如 以下所述。傳導體3005使用一控制良好的沉積厚度，可具 有在範圍為5nm至500nm之厚度，並且可以金屬組成，諸 如 Ru、Ti、Cr、A卜 Au、Pd、Ni、W、Cu、Mo、Ag、
In、Ir、Pb、Sn以及其他適合的金屬及該等金屬的組合。金 屬合金例如TiAu、TiCu、TiPd、Pbln以及TiW、其他適合 的傳導體，包括CNT本身（例如單壁、多壁、及/或雙壁^ 或傳導氮化物、氧化物、或矽化物例如RuN、Ru〇、TiN、
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TaN、CoSix以及TiSix，可被使用。其他種類的傳導體以 及半導體材料亦可被使用。較佳圖案化傳導體3〇〇5之方法 使用I知光學顯影技術及習知蝕刻技術，例如活性離子钱 (RIE)。 然後，較佳方法沉積且平面化絕緣體3〇1〇以致於絕緣 體3010之表面及傳導體·係為共面的，如圖ΐ7Α所 示。絕緣體删，以基板删支樓，可具有範圍為例如 5nm至50〇nm之厚度且可使用Si〇2、腿、Αΐ2〇3或其他 適合的絕緣材料之介電層。 〃 20 接著’較佳方法沉積絕緣體3〇15，如圖17Α所示 緣體3〇15可具有範圍為例如5賊至漏麵的厚度且可 以S1O2、SiN、Α1203或其他適合的絕緣材料組成。絕緣體 =控制於傳導體3〇05之頂表面及沉積在絕緣體 面之另一傳導體的底表面間之分離，更進一牛 如一以下所示。 接者’仍然參照圖ΠΑ，較佳方法沉積傳導體層侧 1329348
ίο 15
於^緣體3〇15上。傳導體層3㈣之厚度決定—於— :件及-第-傳導體間之受控重疊長度，更進一步如 2使用-控制良好的沉積厚度，傳導體層3()18可 5nm ^ SOOnm , ^ η以及其他適合的金屬及該等金屬的組合來組成。 用例如TiAu、TiCu、TiPd、PbIn以及其他的金屬可被^ 再來，較佳方法沉積傳導體層3〇2〇，其盥 3〇18電接觸，如圖17A所示。傳導體層3〇2〇可/使用來互^ 接奈米官二端開關，更進一步如以下所述。傳導體層 可具有範圍在例如5nmJ_ 500nm的厚度，使用一控3制良好 的沉積厚度，並且可以金屬諸如Ti、Cr、A卜Au、pd、 Νι、W、Cu、Mo、Ag、In、Ir、Pb、Sn 以及其他適合的金 屬及該等金屬的組合來組成。金屬合金例如TiAu、TiCu、 TiPd、PbIn、TiN以及其他的金屬可被使用。 然後’較佳方法沉積絕緣體3022與傳導體層3〇2〇之頂 表面。絕緣體層3022可具有範圍在例如 5nm 至 500nm 的 厚度’如圖17A所示，並且可以si〇2、SiN、A1203或其 他適合的絕緣材料組成。圖17A可當作為一最初結構。 接下來’較佳方法沉積且圖案化遮蔽層3025於絕緣體 3022上’如圖17B所示。遮蔽層3025可為例如一光學顯影 層’並且使用於半導體產業中習知之方法加以圖案化。 接著，較佳方法選擇性地移除絕緣體層3022與傳導體 20 層3020及3⑽之暴露部份。接著，較佳方法移除圖宰化遮 蔽層3025，脫離圖案化絕緣層3〇22,、傳導體3〇3〇以及傳 導體302G，如圖17C所示。此等方法暴露絕緣體期$之部 份。較佳習知侧方法，例如RIE，可使用來移除該等不同 層之部份。 再來，較佳方法沉積且平面化絕緣體3〇15，以致於絕 緣體3〇15絕緣(遮蓋)傳導體3〇3〇之頂表面，如圖遍所 示。在傳導體3030之頂表面之上方的絕緣體3〇35之厚度並 非具決定性的，且可變化例如自5nm至5〇〇nm。絕緣體 3035可以Si02、SiN ' A1203或其他適合的絕緣材料組 成。 之後，較佳方法沉積且圖案化遮蔽層3〇4〇，其具有開 口 3045如圖17E所示。開口 3〇45與垂直溝槽相對應以 使用於製造垂直轉發性奈米管二端開關，其以直接沉積於 傳導元件之垂直導向奈米管元件來形成。 然後，較佳方法指向性地姓刻傳導體3〇3〇，暴露傳導 體3032之上層，且形成傳導體3〇5〇A及3〇5〇B，如圖 所示。對傳導體3032的可選擇較佳習知蝕刻方法，例如 RIE，可被使用。此步驟分離傳導體3〇3〇為二傳導體:傳導 體3050A及傳導體3〇5〇b。 接著’較佳方法沉積且圖案化相符犧牲層3047，諸如 Si02 ' SiN、A1203或其他絕緣體，使用習知產業技術，如 圖17F所示層3047具有範圍為例如inm至i50nm之厚 度。犧牲層3047之厚度控制並非具決定性的，因為犧牲層 C S :: -76- 厚度並不適用來界定該受控接觸重疊長度，如以下所述。 接下來’較佳方法沉積且圖案化相符犧牲層3047，使 用習知產業方法例如RIE。此脫離相對應傳導體3050A及 3050B之侧壁區域上之侧壁間隔器3048A及3048B。此亦 暴露傳導體3032之頂表面之一部份，如圖17G所示。 再來，較佳方法指向性蝕刻傳導體3032、指向性蝕刻 絕緣體3015及指向性蝕刻傳導提3005，終止於基板3000 之表面，以形成溝槽3060，如圖17H所示。習知指向性蝕 刻製造方法使用活性離子蝕刻（RIE)，可用來形成例如溝槽 3060。形成溝槽3060之方法分離傳導體3032為二電傳導 體：傳導體3055A及3055B。形成溝槽3060之方法亦形成 一於絕緣體3015中之相對應溝槽開口。 接著’較佳方法沉積一相符奈米織物3065於溝槽3060 之底部及侧壁、於絕緣體3035之頂表面以及侧壁間隔器 3048A及3048B之頂表面，如圖ΠΙ中所示。奈米織物 3065可被沉積，如併入文中之專利參考文獻描述。 然後，較佳方法以絕緣體3070，例如TEOS，來填充溝 槽3060，具有大概平面化之絕緣體3070之表面，如圖17J 所示。 接下來，較佳方法蝕刻一於溝槽區域之絕緣體3070的 開口 3075，如圖17K所示，暴露奈米織物3065之底部區 域。開口 3075不需要設置於溝槽區域中心，然而，開口 3〇75不應暴露奈米織物3065之侧壁區域(部份）。蝕刻絕緣 體TEOS或其他絕緣體的較佳方法在半導體產業中係為習 知。 物較佳方法在開σ 3G75之底部移除(仙）奈米織 之^路區域’使用例如灰化或其他適合的技術，如併入文 =專利參考文獻所述。此產生的具有垂直導向奈頓物分 丰又3065A及3065B之結構係於圖17κ所示。 接下來，較佳方法以絕緣體，例如TE〇s，來填充開口 3〇75，並且在幾乎平面化絕緣體3〇8〇中發生幾乎平面化， 如圖17L所示，此種結構可更進—步如期望的平面化，以例 如CMP方法。該等如圖17B至沉所示之總成可當作為中 間結構。 之後，較佳方法移除(蝕刻）絕緣體3〇8()及暴露奈米織 物^段3065A及3065B之水平頂部份。然後較佳方法移除 此等水平頂部分，使用例如灰化或其他適合的技術，如併入 文中之專利參考文獻所述，以形成奈米管元件3090Λ及 3090B。此產生的具有垂直導向奈米管元件3〇9〇人及3〇9〇b 之結構係於圖17M所示。此如圖ΠΜ所示之總成可當作一 最終結構。
開關3095A及3095B為鏡面影像對，如圖17M所示。 開關3095A包括奈米管元件3090A，其與傳導元件3055A 之完整高度重疊，形成一近歐姆接觸。奈米管元件3090A 與傳導體3052A之侧壁的完整高度重疊。傳導體3052A之 高度界定受控重疊長度3092A ’其範圍可為例如inm至 150nm之長度。開關3095B包括奈米管元件3090B，其與 傳導元件3055B之完整高度重疊，形成一近歐姆接觸。奈
S • 78- 1329348 米管元件3090B與傳導體3052B之側壁的完整高度重叠。 傳導體3052B之高度界定受控重疊長度3〇92b，其範圍可 為例如1至150nm之長度。然此實施例之幾何與於圖1B中 之有許多不同，因此長度3092A及3092B與受控重疊長度 40’相對應，於圖1B所示。 範例製造步驟 一最初結構由一具有熱Si02之30nm之層的4”石夕晶圓 組成。一組金排列標記係於該晶圓上圖案化以界定一 6〇晶 粒之陣列，測量為7平方毫米。使用一 02灰化器（asher)以 氧電漿預處理該晶圓2分鐘。包含大量的MWNT(多於5 0%) 及SWNT(及其捆）之3ml的水成奈米管溶液，係分配於矽基 板之氧化層上。奈米管之一織物經由一更加完整地於併入文 中之蒼考文獻中描述的旋轉塗佈處理來施加。該晶圓在奈米 管旋敷塗佈後，以150C於一電爐上烘烤，並且產生的奈米 織物的片電阻(sheet resistance)以4點探針測量。重複此奈 米管沉積步驟直到奈米織物的片電阻低於約為1至之 特定值。該晶圓在奈米管旋敷塗佈間及之後以l5〇C於電爐 上烘烤。 400nm的PMMA防染劑塗佈於奈米織物上並且以i8〇c 於電爐上烘烤5分鐘。防染劑的面積以使用電子束顯影技術 (EBL)暴露且於MIBK:IPA之溶液中形成。此開放在奈米織 物上受控長度之一窗口，而該奈米織物將會成為在奈米織物 及傳導元件間受控長度之一重疊區域。在礬土上電子束(e_ •79· 1329348 beam)蒸發鍺之雙層（bi_layer)(：分別為丨〇〇nm/】〇nm)係被沉 積並幵空(lift off)。該昇空在NMP中以70C來完成。此硬 ，罩圖案使用電漿活化離子蝕刻（RIE)轉移至奈米織物，以致 於奈米織物除了此主動區外，在各處移除。這會界定一奈米 5 管物件。 此NT硬罩被剝除（在室溫下使用10:1 DI:過氧化物 (peroxide)5分鐘）以移除Ge與TMAH溶液（顯影劑 Microposit 32卜於室溫下10分鐘）以剝除礬土。pmma防 齡染劑則再次被沉積。用於傳導元件的圖案係使用EBL寫進 0 防染劑且如先前般形成》1〇〇nm的鈀(pd)金屬使用電子束蒸 ，來沉積。（2nm的鈦(Ti)係使用在Pd及氧化物間的黏著）。 昇空在NMP中以70C來完成。Shipley 1805光阻塗佈於晶 圓上 接觸排列器係使用來圖案化較大金屬接觸，其包含 接至傳導元件之塾(pad)及線(trace) ^光阻係於Mjcr0p0Sit > 321顯影劑中形成。200nm的金(Au)被沉積（具有2nm的
Tl用於Au對氧化物之黏著）。昇空在NMP中以70C來完 、成。 一 個晶粒被電性測試’且測量具有在奈米管元件及傳導 兀件間之變化長度的重疊區域的裝置產量，範圍從無重疊到 > 的重疊。各裝置包含二傳導元件（或端子）。此測試使 用探針卡於晶圓等級完成，且某些以安裝及線接合切成方塊 並封裝至—陶瓷DIN晶片封裝。使用DC電源計量器並藉由 使用隨意的函數產生器/脈衝圖案產生器來測試該等裝置。 為了味出裝置的狀態’施加1V脈衝並測量相對應的電流。 1329348 高或無限電阻與”開放，，狀態相對應以及相對低電阻與，，關閉” * 狀態相對應。 ， 典型上來說，”開放’’狀態顯示等級的在二傳導元件 上之電阻，同時”關閉”狀態顯示lkn至許多ΜΩ等級的電 5 阻。裝置之理想狀態可以在PROGRAM脈衝期間強加一電 流限制（會切換裝置至低電阻狀態）或以在ERASE脈衝期間 不加強電流限制（會切換裝置至高電阻狀態）來設定。 PROGRAM脈衝的電流限制（順從性（c〇mpiiance))設定為 • 8〇〇nA，同時此脈衝的振幅設定為5V。ERASE脈衝振幅設 10 定為8V。PR0GRAM及erase脈衝寬度分別設定為6ms 及lps。在其開放及，’關閉”狀態期間，裝置之電阻在，，開 放及關閉狀態間經由裝置的數百個切換迭帶來紀錄。裝 置誤差被界又為像是具有大於的電阻之”關閉，，狀態及 具有大於10ΜΩ的電阻之，，開放”狀態。發現用於具有^於 15 100mn之NT·金屬重疊的典型誤差比率為小於5〇/^ φ 遇L試同！造二端奈来瞢關μ 圖18為一流程圖，顯示一最初裝置操作性測試之 實施例的步驟。測試1〇〇評估同製造裝置之操 20 作，如同在此所示之實施例。首先，在測試的裝置(DUT)， 2 TNS，接文READ操作（步驟2〇〇)，為了測量同製造 DUT的狀態。READ操作（步驟2〇〇)一般以施加例如】至 3V的電虔來執行於DUT的兩個適合的傳導元件上，參昭、例 如圖1A中的傳導元件b及2〇。測量經過兩個傳導元件及 81 · 一奈米管元件(例如參照圖1A中之奈米管元件25)的電流。 在某些實施例中，此電流一般在1 〇〇nA及1 間之番 為根據這個資訊，在裝置的第一及第二傳導元件間的電阻 可被決定。此轉而允許裝置之狀態被決定。大體上，在裝置 的第一及第二傳導元件間的阻抗係裝置狀態的函數，且亦可 以測量開關的電特性來決定。 一般而言，較佳為於一具有在第一及第二傳導元件間之 相對低電阻路徑rl〇w之狀態中製造一同製造DUT。如上所 討論，一相對低電阻路徑與”關閉”或”程式化化，，裝置狀態相 對應，在該裝置狀態中，電流在第一及第二傳導元件間經過 一奈米管元件相當輕易地流過。一相對高電阻路徑， Khigh ’與’潤放”或”抹除”裝置狀態相對應，在該狀態中， 電流在第一及第二傳導元件間經過一奈米管元件相當不佳地 流過。在一較佳實施例中，RHIGH至少高於rlow十倍。在 一較佳實施例中，Rhigh係大於1ΜΩ。RHIGH及RL0W狀態 皆為非揮發性’也就是說，若電源被移除或消失，則狀態不 變。 若READ操作（步驟200)測量一電阻R=RHIGH，那麼 DUT被拒絕。若READ操作（步驟200)測量一電阻 R=Rlow ’那麼接著提供DUT至ERASE循環(步驟400)， 其更詳細於以下描述。 在ERASE循環(步驟4〇〇)中，DUT較佳從具RL〇w的低 電阻狀態切換至具Rhigh的高電阻狀態。若DUT並非 ERASED並於RL〇w狀態中剩餘，那麼DUT會被拒絕。若
• 82· 1329348 DUT為ERASED並為至RHIGH狀態的轉換，那麼加丁會被 接受並且進行至PROGRAM循環(步驟6〇〇) ’其細節於以下 • 描述。 在PROGRAM循環（步驟6〇〇)中，DUT較佳從RHIGH狀 5 態切換至Rl〇w狀態。若DUT並非PROGRAMMED並且在
Rhigh狀態中剩餘，那麼DUT會被拒絕。若DUT為 PROGRAMMED並為至RL〇w狀態的轉換，那麼接受dUT 為一操作開關（步驟700)。在另一實施例中，例如在一高產 • 量處理的情況下，DUT可加設為一操作開關（步驟7〇〇)並且 ίο 略過在操作測試100中之其他步驟。 圖19為一流程圖，其顯示ERASE循環(步驟4〇〇)之步 驟。ERASE循環（步驟400)較佳從一相對低電阻狀態切換 DUT至一相對尚電阻狀態。圖5顯示相對應的ERASE波形 410。ERASE循環（步驟400)以READ操作（步驟210)開 15 始。若READ操作（步驟210)測量一裝置電阻R=Rhigh ,那 麼裝置已經在一相對高電阻狀態。在此情況下，終止 φ ERASE循環(步驟4〇0)。若READ操作(步驟21〇)測量一裝 置電阻r=rlow，那麼ERASE波形（步驟410)被施加至 DUT。此等波形較佳從低電阻狀態切換DUT至高電阻狀 20 態。 如圖20所示，在一實施例中約為8V之一最大電壓在 DUT的傳導元件間被施加。參見例如於圖1A之傳導元件 15及20。在一實施例中，此電壓導致一具有最大電流之相 對應電流，其約為15μΑ，表示一成功的ERASE操作。 • 83 · 1329348 ERASE循環（步驟400)的結果與ERASE電壓極性及/或 ERASE電流方向無關。可逆轉圖20中之電壓極性與電流方 向而不需對ERASE循環(步驟4〇〇)造成改變。 ” 在某些實施例中，最大ERASE電壓在8V至10V之範 圍。ERASE電流可能於一相對廣的範圍中變化，並且一般 而言可能依據在奈米管元件及/或受控重疊長度中奈米管的 密度。對於具有5到1〇個在傳導元件間生成距離的奈米管 (或奈米管的電性網路)之DUT而言，電流可為例如在1μΑ 至30 μΑ的範圍，或為明顯的高。要去了解在抹除脈衝開始 之操作抹除電流會為何是困難的，因為裝置對此電壓在非常 2的時間標度内起作用，使得瞬間抹除電流的知識之獲得不 容易。電壓、電流及ERASE循環(步驟4〇〇)的成功並不如 接觸冶金術之函數，例如A1、w、Ti及pd的變化來得明 顯。 然而’用於ERASE循環(步驟400)的電壓、電流及時 間以在奈米管元件及傳導元件間之受控重疊長度變化。例如 參見於圖1B中之長度40,。用於於圖20顯示之波形410 , erase時間對於在50nm至1〇〇nm間之示例重疊尺寸大概 為3〇〇ns。大體上來說，較短受空重疊長度一般產生於較短 erase時間内。舉例而言，約為大於之受空重疊長 度可產生在毫秒範圍的ERASE時間内，同時較50nm小或 更小的長度可產生在十億分之一秒範圍的ERASE時間。存 在相互關連’以致較長重疊一般要求較大抹除電壓幅度。 圖20中之波形410說明使用單一 ERASE脈衝 -84· 1329348 — ERASED - DUT。然而，在許多非揮發性應用中，多數 erase脈衝可使用來成功地ERAS_ dut。圖19中之計 ‘ 數器驟420)使用以計算施加至DUT的ERASE循環數 目。若循環的數目it到循環的最大界定數ΝΜΑχ，那麼 5 DUT^會被拒絕。NMAX #最大允許值係依據應用需求、處 理細節以及特定實施例，然而，ΝΜΑχ不預期超過1〇到12 個循環。 圖21為說明pr〇gram循環之步驟(步驟6〇〇)之流程 馨圖。PROGRAM循環(步驟600)較佳切換DUT從一相對高 10 電阻狀態到一相對低電阻狀態。圖22A顯示相對應的 PROGRAM 波形 710。PR0GRAM 循環(步驟 6〇〇)以 Read 操作(步驟230)開始。若read操作(步驟230)測量一裝置 電阻R=RLOW，那麼該裝置已在一低電阻裝台中。在此情況 中，終止PROGRAM循環(步驟600)。若READ操作(步驟 15 230)測量一裝置電阻R=RHIGH，那麼PROGRAM波形（步驟 610)係施加於DUT。此等波形較佳切換DUT從高電阻狀態 p 至低電阻狀態。 一在一實施例中大概為5V的最大電壓，如圖22A所 示，係被施加在DUT的傳導元件間。例如參見圖1A之傳 *° 導元件15及20。此電壓導致一相對應的電流在 PROGRAMMING期間流過，在一實施例中具有大概為 30μΑ的最大電流。此象徵了一成功的Pr〇graM操作。 PROGRAM循環(步驟600之結果與PROGRAM電壓極性及 /或PROGRAM電流方向無關。可逆轉此在圖22A中之電廢 -85- 1329348 極性及電流方向而不需對ERASE循環（步驟6〇〇)造成改 ，變0 ， —在某些實施例中，program電壓較佳在3乂至5¥的 圍内。對於具有5到2〇個在傳導元制生成距離的奈米 5 管（或奈来管的電性網路）之DUT而言，電流可為例如在 ΙμΑ至60 μΑ的範圍。要去了解在抹除脈衝開始之操作抹除 電流會為何是困難的’因為裝置對此電壓在非常短的時間標 度内起作用，使得瞬間抹除電流的知識之獲得不容易。電 • 壓、電流及PROGRAM循環(步驟600)的成功並不如接觸冶 10 金術之函數，例如A卜W、Ti及Pd的變化來得明顯。 μ PROGRAM循環(步驟600)的定時並不明顯地與在奈米 管兀件及傳導元件間的受控重疊長度變化。例如參見圖汨 之長度40’。 PROGRAM循環的成功可以一 READ操作（步驟24〇)確 15 認。在—實施射，-大概為7.5μΑ的電流與相對低電阻狀 態相對應。在關閉狀態的電流於一讀出操作期間可在 _ 範圍中。 圖22Α之波形710說明一 DUT，其使用一單一 PROGRAM脈衝來PROGRAMMED。然而，在許多非揮發 2〇 性應用中，多數PROGRAM脈衝可使用來成功^ PROGRAM該DUT。在圖21中之計數器（步驟62〇)係使用 來計算施加於DUT的PROGRAM循環之數目。若循環數目 達到循環的最大界定值MMAX，那麼dUT會被^絕。 MMAX之最大允許值係依據應用需求、處理細節以及特定 -86· 1329348 實施例，然而，MMAX不預期超過10到12個循環。 在高電阻”開放”狀態及低電阻”關閉”狀態的循環之最大 數目說明了一 DUT可在失效(fail)為一重要參數之前忍受。 圖22A之波形710說明用於DUT的電壓及電流，該DUT 提供給以下步驟：READ、PROGRA]vl、REAd、ERASE。 圖22B顯示用於DUT在失效前重複地以此等步驟循環大概 5千萬個操作的電阻值圖22B顯示在大概為到 40kQ之範圍内的Rl〇w值’以及超過1〇(}Ω的Rhigh值。該 等值之分散(scatter)反映了測量設備的分解度。在及 Rlow之值間的比率超過數量級5(5 orders 〇f magnitude)， 使得相對應的狀態容易電性地偵測。 大致來說，具有可輕易偵測的二狀態之2-TNS可當作 非揮發性隨機存取記憶體(NRAM)裝置使用。該二狀態可當 作一裝置之資訊狀態使用。 3_於使用具有一個雪黑體及一個二端奈来瞢開關之星开的 HRAM記憶體陣列之結構，以及其製造方法 二端奈米管開關可使用以產生非揮發性隨機存取記憶體 (NRAM)陣列’其具有許多超越在習知技藝中記憶體陣列之 理想特徵’如在美國專利申請案第（TBA)號更詳細地討論 的’發明名稱為”Memory Arrays Using Nanotube Articles With Reprogrammable Resistance”，與本發明同日申請並且 具有一共同的受讓人。舉例來說’包含2-TNS陣列之記憶 體裝置可達到一與目前世代技術中之記憶體單元至少同樣密 -87- 集之記憶體密度、提供一非破壞性讀出（NDR〇)操作、當電 力消失或被移除時的非揮發性資料保持、以及快速隨機存取 時間。 如在美國專利案第（TBA)號更詳細地討論的，稱 作’’Non-Volatile Shadow latch Using a Nanotube Switch”， 與本發明同日申請並且具有一共同的受讓人，可期望最小化 NRAM單元面積因為以多數單元組成之NRAM陣列使用較 少的矽面積、具有較高性能並且散失較少功率。記憶體性能 增加並且功率散失減少因為較短陣列線具有較少電容負載。 又，較少NRAM陣列面積致使用於NRAM功能之較小晶片 尺寸，引起每一晶圓更多晶片以及相對應的較低記憶體成 本。單元面積可按照產業中習知之最小特徵尺寸來計算。大 致而言，對於使用具有一個選擇電晶體之二端奈米管開關的 NRAM單元的某些實施例來說，單元密度可與用於諸如堆 疊，容器DRAM單元的DRAM單元之類似。於此，一約為 8F2之單元面積尺寸可被預期，其中F係給定技術之最小特 徵尺寸。對於其他包括在一選擇電晶體上方之二端奈米管開 關的實施例而言，密度係在某些程度上根據可被堆疊的二端 開關之數量。在此’ 一約為4F2至6F2之單元面積尺寸可被 預期，並且與快閃單元(Flash ceu)之類似的 成，其較DRAM單元為密集。 用以製造本發明之較佳實施例，較佳方法包括一或多個 =前述用以製造2-TNS之方法4所述方法❹利用一在 不米管元件及-傳導it件間之受控重疊的2_TNS，為了以熱 -88- 1329348 設计該等_的同時，任何方法可㈣來熱設計該等開關。 大致上來說，雖然並未被說明，應當理解在所述實施例 之元件係與-#憶體操作電路成電性通訊’該記憶體操作 電路係與上述之刺激電路相似。在所述NRAM陣列中，記 5 歷操作電路與-位元線、—字元線及—程式化/抹除/讀出 線成電性通訊，該等線允許電路選擇在陣列中的一或多個單 兀並且改變及/或決定單元之狀態，以對於如上述之刺激電 路相似的方法。 | 一產生NRAM陣列的方法係於圖23A至23E中所示。 〇 圖23A說明具有平面化頂部面積1355之最初結構13〇(^單 元選擇電晶體1335包括源極1315、汲極1310以及形成於 矽基板1305中之通道區域133〇。閘級132〇，製造與側壁 間隔器1325及更進一步如以下所述在一陣列平面圖中之一 陣列字元線之部份，使用習知M〇SFET裝置操作方法，控 ; 制通道區域1330 ON及OFF狀態。嵌入在介電體135〇中 之螺栓1340提供最初結構13〇〇之自源極1315至平面化表 | 面1355之一傳導路徑。嵌入於介電體135〇之螺栓1345提 供最初結構1300之自汲極1310至平面化表面1355之一傳 導路徑。
> 接著，更進一步如上述之較佳方法形成中間結構1〇7〇A 及1070B ’其為與下方電晶體成電性通訊的2_tns裝置， 如圖23B所示。結構1070A與於圖8F所示之非揮發性二端 開關1070相對應。結構1070B為具有相對應的接線及互連 接之結構1070A的鏡面影像。例如2-TNS 1070A之傳導元
S -89- 1329348 件1005與奈米管元件1025及螺栓1340重疊並成近歐姆接 •觸。此形成在奈米管元件1025及電晶體1335之源極1315 k 間之一傳導路徑，啟動在2-TNS 1070A中之ERASE、 PROGRAM及/或READ操作。2-TNS 1070B以類似的方法 5 被連接至結構丨300之表面1355下方之一電晶體的源極。 接下來’較佳方法沉積且平面化絕緣體1360，如圖 23C所示。絕緣體1360可為例如TEOS，或另一絕緣體沉 積且平面化’使用習知半導體製造方法。 齡再來’較佳方法於絕緣體1360及絕緣體1〇〇〇蝕刻一通 10 孔，使用習知半導體製造方法，暴露螺栓1345之頂表面， 如圖23D之剖面1395所示。 接著，較佳方法沉積且圖案化一傳導層以形成傳導螺栓 1370及位元線1375，如圖23D之剖面所示，以及位元線 1375’ ’如圖23E中相對應的平面圖1395,所示。一傳導路 15 位係於位元線1375(1375 )及没極131〇間通過螺检1370及 1345而形成。若電晶體1335在OFF狀態，那麼通道區域 _ 1330並未形成，並且位元線1375(1375，）與奈米管元件 1025電性絕緣。然而，若電晶體1335在〇N狀態，那麼形 成一傳導通道，其連接汲極1310及源極1315。此形成一介 2〇 於位元線1375(1375’)及奈米管元件1025間通過螺栓1370 及1345、沒極1310、通道1330、源極1315、螺栓1340及 傳導元件1005之傳導路徑。 圖23D S 23E顯示電晶H 1335之不同視圖，電晶體 U35使用閘極1320以選擇(或非選擇)單元(cell)139〇A，閘 •90- 1329348 極1320亦為字元線1320’之部份。其他單元，例如單元 1390B可藉由啟用另一字元線’諸如1325,來選擇取代。傳 導元件1055,與奈米管元件1025於單元139〇a以一較佳為 lnm至150nm的受控重疊長度1050重疊，並且同時與其他 奈米管元件於其他儲存單元以大概相同的受控重疊長度 1050重疊❶因此傳導元件1055’與複數個單元互連接，並且 該元件於ERASE、PROGRAM及/或READ操作期間被使
10 用，其已於上述内容中詳述。包含一個選擇電晶體及一個非 揮發性—端開關佈局（layout)之非揮發性儲存單元1390A及 1390B互相為鏡面（mirror image)。完成NRAM功能之製造 及鈍化的附加較佳方法（未顯示）使用習知半導體製造技術。 記憶體單元1390A及1390B(圖23E)，與非揮發性二端 開關1070相對應，於圖8F所示，係於在段1395及相對應 15
记憶體平面圖1395,上之記憶體陣列顯示，並且產生於一 10F2之單元面積。
一第二製造方法於圖24中描述並顯示，其使用於圖15N :不之垂直導向SWNT織物開關1295A及1295B，可減少 單二1390A及ι390Β之單元面積大概3〇%，以能夠使在相 20 鄰單το間之源極對源極分隔更加接近，更進一步如以下描 述。 圖24A顯示具有平面化頂部結構1455之最初結構 14〇〇。結構14〇〇減少在源極1415擴散間的分離，其相關 於源極1315擴散間的分離’如圖23A所示。源極擴散之更 接近的刀離要求對非揮發性二端令間結構之製造的不同方 -91- 5 1329348 法，更進一步如以下所述。單元選擇電晶體1435包括源極 1415、沒極1410以及通道區域1430 ’於石夕基板1405形 成。閘極1420製造與側壁間隔器1425及更進一步於一陣列 平面圖所示之陣列字元線之部份，使用習知MOSFET裝置 操作方法控制通道區域1430 ON及OFF狀態。嵌入介電體 1450之螺栓1440自源極1415至部份製造的半導體結構 1400之平面化表面1455提供一傳導路徑。嵌入介電體 1450的螺栓1455提供自汲極1410至最初結構1400之平面 化表面1455之傳導路徑。 接下來，更進一步如上所述之較佳方法形成二端奈米管 儲存裝置之中間結構1295A及1295B，該裝置與個別下方 電晶體互連接’如圖24B所示。中間結構1295A及1295B 之垂直導向使用以於更接近的分隔源極擴散1415定位相鄰 非揮發性二端裝置。結構1295A與於圖15N所示之非揮發 性二端開關結構1295相同。結構1295B與於圖15N所示之 非揮發性二端開關結構1295B相同。結構1295B為具有相 對應接線及互連接的結構1295B之鏡面影像。舉例來說，2_ TNS 1295A之傳導元件12〇5A與奈米管元件1255A和螺检 1440重疊且為近歐姆接觸。此形成一介於奈米管元件 1255A及電晶體1435之源極間的傳導元件，於2_Tns 1070A 啟動 ERASE、PROGRAM 及/或 READ 操作。2_ TNS 1270B以類似的方式與結構14〇〇之表面M55下方的 電晶體源極連接。 再來’較佳方法沉積且平面化絕緣體146〇，如圖24c -92- 1329348 所示。絕緣體1460可為例如TEOS，或另一使用習知半導 體製造方法來沉積且平面化的絕緣體。 接著’較佳方法使用習知半導體製造方法，於絕緣體 1460姓刻一通孔以及絕緣體ι2〇〇，暴露如圖24D剖面圖 1495所示之螺栓1445的頂部表面。 然後’較佳方法沉積且平面化一傳導體層，形成傳導螺 栓1470與位元線剖面1475，其如圖24D所示，以及位元線 平面圖1475’ ’其於圖24E之相對應平面圖1495,所示。傳 導路控係於位元線1475(1475，）及汲極1410間’通過螺栓 1470及1445而形成。若電晶體1435在OFF狀態中，那麼 通道區域1430並未形成，並且位元線i475(1475，)與奈米管 元件1255A電性絕緣。然而，若電晶體1435在on狀態 中，那麼通道區域係於區域1430中形成，區域1430連接汲 極1410及源極1415。此形成一介於位元線1475(1475，)及 奈米管元件1255A間，通過螺栓1470及1445、汲極 1410、通道1430、源極1415、螺栓1440以及傳導元件 1205A之傳導路徑。 圖24D與24E顯示電晶體1435之不同視圖，電晶體 1435使用閘極1420來選擇（或非選擇）單元149〇A，閘極 1420亦為字元線142〇,之部份。傳導元件127〇(127〇，）以較 佳為lnm至I50nm的受控重疊長度1275A，與奈米管元件 1255A重疊，並同時以大概相同的受控重疊長度，在其他春 存單兀中，與其他奈米管元件重疊。因此傳導元件127〇a 與複數個單元互連接，並該元件於如上述之ERASE、 -93· PROGRAM及/或READ操作期間使用。非揮發性儲存單元 1490A及1490B包含一個選擇電晶體及一個非揮發性二端 開關佈局，其互相為鏡面影像。完成NRAM功能之製造及 鈍化的附加較佳方法(未顯示)使用習知半導體製造技術。 記憶體單元1490A及1490B(圖24E)具有大概7F2之相 同單兀面積，其較具有大概1〇F2之單元面積的單元139〇a 及 1390B(圖 23E)小約 30%。 另一製造方法於圖25A至25E中描述並顯示，其可減 少如圖13E所示之單元1390A及1390B的單元面積大約 30%。此可以互換圖23D之單元1070A及1070B來完成， 以致於傳導元件與連接位元線及没極之螺栓相鄰。此能夠使 介於相鄰單元間之源極對源極分隔更加接近，更進一步如以 下所述。於接觸位元線的螺栓之上部份需要一另外的絕緣步 驟’以防止因通孔偏移而造成在位元線及傳導元件間的短 路，其更進一步如以下所述。 圖25A顯示具有平面化頂部結構1555的最初結構 1500 »單元選擇電晶體1535包括源極1515、汲極1510以 及形成於矽基板1505中之通道區域1530。閘極1520，製 造與侧壁間隔器1525及更進一步於一陣列平面圖中所示之 一陣列字元線之部份，使用習知MOSFET裝置操作方法來 控制通道區域1530 ON及〇FF狀態。嵌入於介電體155〇 之螺栓1540自源極1515至最初結構1500之平面化表面 1555提供一傳導路徑。
再來，更進一步如以上所述之較佳方法形成2-TNS -94- 1329348 1(Π0Α及1G7GB，其與個別上方電晶體互相連接如圖25B 所示。結構1G7GA與於圖8F所示之非揮發性二端開關 1070相對應。結構_B為__具有相對應躲及互連接之 結構1070A的鏡面結構。與圖23B比較，2 TNS i〇7〇a及 1070B之位置互換相關於個別的上方電晶體，例如電晶體 1535 〇2·^ΤΝ8的傳導元件娜與奈米管元件1()25及螺检 1540重®且為近歐姆接觸^此形成—介於奈米管元件⑽$ 及電aa體1535之源極間一傳導路徑，在2_TNS 1〇7〇A中啟 動 ERASE、PROGRAM 及/或 read 之操作。 之後，較佳方法沉積且平面化如圖25C所述之絕緣體 1560。絕緣體156〇可為例如TE〇s或另一使用習知半導體 氣k方法的 >儿積且平面化絕緣體。 接下來，較佳方法使用習知半導體製造方法於絕緣體 1560及絕緣體丨麵巾钱刻—通孔，暴露如圖25D之剖面 1595中所示之螺栓1545之頂表面。 再來較佳方法沉積一相符絕緣膜並且經由具有絕緣體 1580之開π側壁s佈。若通孔並未適當的標示且暴露傳導 兀件1055，絕緣體1580將會絕緣傳導元件1055之暴露部 伤以及防止對螺栓157〇之電短路。絕緣體 1580可為例如
Si02。 接著’較佳方法沉積且圖案化-傳導層，形成傳導螺栓 157〇及位L彳面節，其如圖现解，以及位元線平 面圖1_575，其如圖25E之相對應平面圖1595,所示。一傳 導路徑於位元線1575(1575，）及汲極151G間，通過螺栓 -95· 1329348 10 15
20 1570及1545而形成。若電晶體1535在OFF裝態中，那麼 通道區域1530並未形成，並且位元線1575(1575，)與奈米管 元件1025成電性絕緣。然而，若電晶體1535在ON狀態， 那麼形成一傳導通道以連接沒極1510及源極1515 ^此一傳 導路徑於形成在位元線1575(1575，)及奈米管元件1〇25間， 通過螺栓1570及1545、汲極1510、通道153〇、源極 1515、螺栓1540以及傳導元件1〇〇5。
圖25D及25E顯示電晶體1535之不同視圖，電晶體 1535使用閘極1520來選擇（或非選擇)單元1590A，該閘極 1520亦為字元線1520之部份。其他單元諸如單元i59〇B 可措由啟用其他子元線诸如1525’來選擇取代。傳導元件 1055(1055’）在多數非揮發性儲存單元諸如159〇a及 1590B(圖25E)中形成且互連接開關區域1〇5〇，並且使用於 ERASE、PROGRAM、及/或READ操作期間，其已於上述 解釋。包含一個選擇電晶體及一個非揮發性二端開關佈局之 非揮發性儲存單元1590A及1590B為互相的鏡面影像。完 成NRAM功能的製造及鈍化之附加較佳方法（未顯示）使用 習知半導體製造技術》 單元1590A及1590B(圖25E)具有大概相同於π2的單 元面積、大概相同於單元1490A及1490B之單元面積（圖 24E)以及較具有大概為10F2單元面積的單元及 1390B(圖 23E)為小。 另一製造一具有2-TNS之NRAM陣列的方法係於圖％ 中描述且顯示。非揮發性二端奈米管開關2370A與於圖13 •96- 所示之非揮發性二端奈米管開關2370相對應。如於圖26中 顯示之剖面所示的記憶體陣列結構2400顯示，非揮發性記 憶體單元結構2490A包括與電晶體2345互連接的非揮發性 2-TNS 2370A，並且與一位元線、一第一字元線以及一第二 子元線互連接，更進一步如一下所述。非揮發性記憶體單元 結構2490B為2490A之鏡面影像，並且2-TNS 2370B為2- TNS 2370A之鏡面影像。 較佳方法製造NRAM陣列單元結構2400於圖26中所 示。首先，較佳方法製造具有平面化表面2404之最初結構 2402。 接著’較佳方法使用更進一步如上所述之相關於圖12A 至13的較佳方法，製造一中間結構，其包括鏡面影像2_ TNS 2370A及2370B於最初結構2402之表面2404上的。 接下來，較佳方法完成在該中間結構上的非揮發性記憶 體晶片之製造’以完成如圖26中所示之NRAM記憶體陣列 結構2400。 在操作中，一傳導路徑於位元線2475及汲極2410間， 在介電體2460中通過螺栓2445及2470而形成。若電晶體 2435在OFF狀態，那麼通道區域2430並未形成，並且位 元線2475與奈米管元件2325電性絕緣。然而，若電晶體 2435在ON狀態，那麼形成一傳導通道，其與汲極2410及 源極2415連接。此形成一傳導路徑於位元線2475及奈米管 元件2325間，通過螺栓2470及2455、沒極2410、通道 2430、源極2415、螺栓2440以及傳導元件2305A。 1329348 電晶體2435使用閘極2420來選擇（或非選擇）單元 2490A，閘極2420亦在相對應行(row)中與其他單元共享一 共同字元線之部份。其他單元，諸如單元2490B可藉由啟 用其他字元線來選擇取代。於NRAM記憶體陣列結構2400 中’傳導元件2310A在一受控重疊長度之區域2350中與奈 米管元件2325重疊，並且同時以相同受控重疊長度在其他 單元中與其他奈米管元件重疊。因此傳導元件2310A與類 似2490A之單元的一相對應行互連接，形成使用在如上所 述的ERASE、PROGRAM及/或READ操作期間之一共同 電連接。非揮發性儲存單元2490A及2490B包含一個選擇 電晶體及一個非揮發性二端開關，並且具有相對應的佈局， 其為互相的鏡面影像。完成NRAM功能之製造及鈍化的附 加較佳方法(未顯示)使用習知半導體製造技術。 另一製造具有2-TNS之NRAM陣列的方法係於圖27 中描述以及顯示。如於圖27之剖面所示記憶體陣列結構 2700顯示，非揮發性記憶體單元結構2790A包括與電晶體 2735互連接之2-TnS 2670A，並且與一位元線、一第一字 元線以及一第二字元線互連接，更進一步如下所述。 非揮發性二端奈米管開關2670A與如圖11C所示非揮 發性二端奈米管開關2670相對應。非揮發性記憶體單元結 構2790B為2790A之鏡面影像，以及2-TNS 2670B為2-TNS 2670A之鏡面影像。 較佳方法製造NRAM陣列單元結構2700於圖27顯 示。首先，較佳方法製造具有平面化表面27〇4之最初結構 -98- 1329348 2707。 再來，較佳方法使用更進一步如上所述相關於圖11A至 11C之較佳方法，製造一中間結構，其包括2-TNS 2670Α 及2-TNS 2670Β於最初結構2702之表面2704上。 然後，較佳方法完成在中間結構上非揮發性記憶體晶片 的製造，以完成NRAM記憶體陣列結構2700，於圖27所 示0 在操作中’ 一傳導路徑於位元線2775及汲極2710間， • 在介電體2760中通過螺栓2745及2770而形成。若電晶體 10 2735在OFF狀態，那麼通道區域273〇並未形成，並且位 元線2775與奈米管元件2625電性絕緣。然而，若電晶體 2735在ON狀態，那麼形成一傳導通道，其與沒極271〇及 源極2715連接。此形成一傳導路徑於位元線2775及奈米管 兀件2625間’通過螺栓277〇及2755、汲極271〇、通道 15 2730、源極2715、螺栓2740以及傳導元件2605A。 電曰a體2735使用閘極2720來選擇（或非選擇）單元 # 279〇A，閘極2720亦在相對應行中與其他單元共享一共同 子元線之部份。其他單元，諸如單元279〇b可藉由啟用其 他字碰來選擇取代。於NRAM記憶體陣列結構 2700 申， 2〇 導元件261〇A在一例如為Inm至150nm的受控重疊長度 之區域2650中與奈米管元件節重疊，並且同時以大概相 2控重疊長度在其他單元中與其他奈米管元件重疊。因此 傳導凡件2610A於—相對應行與類似單元279〇a之其他單 兀的平仃地互連接’形成使用在如上所述的ERASE、
-99· 1329348 PROGRAM及/或READ操作期間之一共同電連接。非揮發 ‘性儲存單元2790A及2790B &含一個選擇電晶體及_個非 % 揮發性二端開關’並且具有相對應的佈局，其為互相的鏡面 影像。完成NRAM功能之製造及鈍化的附加較佳方法(未顯 5 示)使用習知半導體製造技術。 另一製造具有2-TNS之NRAM陣列之方法係於圖28 中描述以及顯示。非揮發性二端奈米管開關2895A於圖28 顯示’相對應於垂直導向非揮發性二端奈米管開關2895A _ 於圖16L顯示。2-TNS 2895A與電晶體2935互連接，如於 1〇 圖28中之剖面所示記憶體陣列結構2900顯示。垂直導向開 關設計以最小化NRAM單元尺寸（面積）。 理想的是簡化製造方法的同時，減少單元面積以及相對 應NRAM陣列面積，因為以多數個單元組成的NRAM陣列 使用較少石夕面積、具有較高性能並且分散較少功率。垂直導 15 向開關設計以最小化NRAM單元尺寸（面積）。 非揮發性記憶體單元結構2990A包括與電晶體2935互 φ 連接之2-TNS 2895A，並且與一位元線、一第一字元線以 及一第二字元線互連接，更進一步如以下所述。非揮發性記 憶體單元結構2990B為2990A之鏡面影像，以及2-TNS 20 2895B為2895A之鏡面影像。絕緣體2925與於圖16L之絕 緣體2815相對應。 較佳方法製造於圖28所示之NRAM陣列單元結構 2900。 首先，較佳方法製造具有平面化表面2904之最初結構 -100- 1329348 5
20 2902。
接著，較佳方法使用更進一步如上所述關於圖16A至 16L之較佳方法’製造一中間結構，其包括2 TNS 2895A 及2-TNS 2895B於最初結構2902之表面2904上。 然後，較佳方法完成在中間結構上非揮發性記憶體晶片 之製造以完成於圖28所示之NRAM記憶體陣列結構 2%〇。 在操作中，一傳導路徑於位元線2975及汲極2910間’ 在介電體2960中通過螺栓2945及2970而形成。若電晶體 2935在OFF狀態’那麼通道區域2930並未形成，並且位 元線2975與奈米管元件2890A電性絕緣。然而，若電晶體 2935在ON狀態，那麼形成一傳導通道，其與汲極291〇及 源極2915連接。此形成一傳導路徑於位元線2975及奈米管 元件2890A間’通過螺栓2970及2945、沒極2910、通道 2930、源極2915、螺栓2940以及傳導元件2855A。 電晶體2935使用閘極2920來選擇（或非選擇）單元 2895A，閘極2920亦在相對應行中與其他單元共享一共同 字元線之部份。其他單元，諸如單元2895B可藉由啟用其 他字元線來選擇取代。於NRAM記憶體陣列結構2900中， 傳導元件2850A在一例如為ΐηιη至150nm的受控重疊長度 2892A ’與奈米管元件2890A重疊，並且同時以大概相同受 控重疊長度在其他單元中與其他奈米管元件重疊。因此傳導 元件2850A與類似2895A之單元的一相對應行互連接，形 成使用在如上所述的ERASE、PROGRAM及/或READ操
S •101- 作期間之一共同電連接。 5 包含與一個選擇電晶體及一個非揮發性二端開關相對應 =佈局之非揮發性儲存單元2895a及2895B為互相的鏡面 影像。完成ΝΚΛΜ功能之製造及鈍化的附加較佳方法(未顯 示)使用習知半導體製造技術。 ‘”
10 另一製造一具有2-TNS之NRAM陣列的方法係於圖29 中播述以及顯示。非揮發性二端奈米管開股那3〇95A，其於 圖29顯示，相對應於垂直導向非揮發性二端奈米管開關 3〇95A，其於圖17M顯示。2_TNS 3095Λ與電晶體3135互 連接，如於圖29中剖面所示記憶體陣列結構3100顯示。垂 直導向開關設計以最小化NRAM單元尺寸（面積）。 、非揮發性記憶體單元結構3190A包括與電晶體3135互 連接的2^TOS 3G95A，並且與-位元線、一第—字元線以 二字讀互連接’更進—步如—下所述。非揮發性記 憶體早兀結構31_為319qa之鏡面影像，並且非揮發性 二端奈米管開關陣列單元結構3095B為3〇95A之鏡面影 像。 7 20 3100較佳方法製造如冑31所示NRAM陣列單元結構 3102首先鉍佳方法製造具有平面化表面3104之最初結構 再來’較佳方法使用更進一步所關於圖 17A至17M之 父方法製w中間結構，其包括2-TNS 3095Λ及2_ TNS 3095B於最初結構31〇2之表面遍上。 -102- 1329348 然後，較佳方法完成在中間結構上非揮發性記憶體晶片 的製造，以完成於圖29所示之NRAM記憶體陣列結構 3100。 在操作中’ 一傳導路徑於位元線3175及汲極311()間， 於介電體3160中通過螺栓3145及3170而形成。若電晶體 3135在OFF狀態，那麼通道區域3130並未形成，並且位 元線3175與奈米管元件3〇9〇a電性絕緣。然而，若電晶體 3135在ON狀態，那麼形成一傳導通道，連接没極3ι 與 源極3115。此形成一傳導路徑於位元線3175及奈米管元件 3090A間’通過螺栓317〇及3145、汲極311〇、通道 3130、源極3115、螺栓3140以及傳導元件3055Λ。 電晶體3135使用閘極3120來選擇（或非選擇）單元 3190A，閘極3120亦在相對應行(row)中與其他單元共享一 共同字元線之部份。其他單元，諸如單元319〇B可藉由啟 用其他字元線來選擇取代。於NRAM記憶體陣列結構31〇〇 中，傳導元件3050A以例如為lnm至150nm的受控重疊長 度<3092A，與奈米管元件3〇9〇A重疊，並且同時以大概相 同受控重疊長度在其他單元中與其他奈米管元件重疊。因此 傳導元件3050A與類似319〇A之單元的一相對應行互連 接’形成使用在如上所述的ERASE 'PROGRAM及/或 READ操作期間之一共同電連接。 包含一個選擇電晶體及一個非揮發性二端開關以及相對 應的佈局之非揮發性儲存單元3095A及3095B為互相的鏡 面影像。完成NRAM功能之製造及鈍化的附加較佳方法(未
S -103. 1329348 顯示)使用習知半導體製造技術。 使用於此所述之方法及實施例，熟知此技藝者可利用一 二端奈米管開關之任何實施例來製造一非揮發性隨機存取記 憶體陣列。某些NRAM陣列甚至可被製造包括多於一個不 5 同的二端奈米開關的不同實施例。 舉例來說，如圖141及14J所示之相片框架非揮發性二 端開關1870可為了在NRAM單元中之2-TNS 1070A及 1070B而被替代，該NRAM單元則於圖23D及23E，以及 • 圖25D及25E中說明。其他NRAM單元(未顯示）可設計以 ίο 具有密集照片框架非揮發性二端奈米管開關1870更進一步 的優勢。 當作而密集交發性二端奋来瞢關關 貝料處理、通訊以及消費者解決方案正在支配著半導體 15 料、測試、燒人以及封裝科技。所包括的產品例子有: 冬慧卡/遊戲、仃動/手持例如手機、個人電腦、桌面/工作站 鲁 卩及飼服器/主機。此等需求以小型化、性能、功率、可靠 度、品質以及上市時間所帶動。對於某些應用 而言，例如航 ^件暴露於例如高轄射位準的嚴苛環境中。在某些 : #全特性例如幾乎不可能的逆向工程也是-種需 求0 上市時間’包括快速硬體原型化以及大量生產，已導致 =線可再㈣邏輯，例如現場可料化賴陣列(FpGA) 生躲許多應用而言，預接線可再組態邏輯，例如 -104- S '： FPGA，選擇以取代ASIC晶片，由於ASIC晶片的複雜度 上升，具有15至20(或更多）傳導體標準，導致成本增加以 及延長上市時間。預接線可再組態邏輯晶片的密度為較該等 ASIC晶片之少，因此需要更多預接線可再組態邏輯晶片。 某些ASIC設計亦開始以包括嵌入式預接線可再組態邏輯區 域。 預接線開關的尺寸及電特性本質上決定了可再組態邏輯 架構以及可能的應用。目前使用的最小預接線開關為一在圖 30A及30B中，於邏輯接線間之習知非揮發性一次可程式化 (OTP)二端反熔絲開關。該非揮發性〇τρ反熔絲為最小尺寸 (面積），因其為一設置在預接線邏輯傳導體間的交又點開 關，該等傳導體可被程式化以選擇性地互連接各種邏輯傳導 體’如圖30A及30B所示。習知非揮發性〇τρ二端反熔絲 對設計預接線可再組態邏輯函數之用處係於以下參考專利中 描述.John McCollum 的 Programmable Elements and Their Impact on FPGA Architechture j Performance * and Radiation Hardness”，Altera Corporation，1995 年。用以 參考的 power point 檔報告”80_McCollum_5_PR〇GRAMMABLE LOGIC_ALTERA。ppt” 可於 httt>://klah>s nr?中找到。該習知 技術揭露使用一介於二金屬層間之介電層來形成一反熔絲。 圖30Α顯示在ON(CLOSED)或程式化的傳導狀態1920 之習知反溶絲1900。圖30A顯示在程式化前，於 OFF(OPEN)非傳導狀態1910之習知反熔絲1900。當反熔 絲1900在傳導狀態1920時，傳導體1930及1940以一小 1329348 於刚歐姆的電阻電連接。在非傳導狀態中 及测麟電連接，並轉由反熔絲添㈣電容為 例如母一節點小於IfF。 能習^技術反熔絲1900的好處包括以使用交又點開關組 態、，低電容、相對低電阻以及非揮發性來達成的密度。
逆向工程w以追蹤邏輯函數是困難的，該邏輯函 數在安全的應时則是重要的。開射承受例如為高溫及高 位準輻射(輕射硬開關(radiation hard switch))的嚴苛環境。 習知反溶絲19GG的劣勢包括於高電流(典型為每一反溶 絲10mA)程式化高電壓（游至12V)。又，由於反溶絲可僅 被程式化-次(OTP) ’有缺_反料並不能完全的從預接 線可再組態邏輯部份消除。為此，以及其他關，程式化為 相對地複雜並且在使用於一系統之前，係於一插座 (socket)(測試設備）中執行。 15 目前需要蚊保持密度及其他習知反熔絲謂優勢的 方法，同時;肖除或減少不娜件（_)，制是自預接線可 再組態邏辦份消时題的_，叹齡在制於一系 統前’於插座中程式化化開關的需求。 20 非揮發性二端奈米官藉，諸如於圖i4i及⑷顯示2_ TNS顯以其他更進—步如上所細其個關，可消除 或大幅減少於圖胤及3GB中顯示習知開關测的限制。 舉例來說，2-TNS 187G可使用以更換習知反溶絲開關 1900 4TNS 187G在金屬層間輕易地整合係—小的交叉 點開關，並且，也許是最重要的，如上更進—步所述般的抹 -106- 1329348
10 15
20 除且重複地程式化化。所以預接線可再組態邏輯部份可能以 整合的並且完整的已測試2-TNS來運送，用以程式化化。 在某些實施例中，非揮發性二端奈米管開關具有8V至 10V的ERASE電壓、4V至6V的pR〇GRAM電壓以及相 對低的PROGRAM及ERASE電流，典型上來說每一開關 小於ΙΟΟμΑ。由於開關係容易地可測試，並且需要與習知反 溶絲1900相較之下，低了大約1〇倍的電流來 PROGRAM，根據2-TNS的預接線可再組態邏輯晶片可於 一系統環境t程式化化。奈米管及高安全性(“逆向工程”是 幾乎不可能的）的嚴苛環境承受力意味著邏輯可於例如重要 的航太應用中使用，並且於太空中被程式化化。 圖3 .J不於圖141及14J顯示，自2_TNS 187〇之整合 產生的非揮發性奈米管交叉點開關2〇〇〇之剖面，其具有傳 導體層2_及2055。傳導體2055與於圖141顯示的傳導 元件1855相對應’以例如為1麵至150nm之受控重疊長 度在區域185G中與奈米管元件1825重疊，更進一步^上 述。絕緣體2002與於圖141顯示的絕緣體18 1825電性接觸。 田DM二=二米管交又點開關2_在一相對低電阻，，關 觸。^非_= ^導體2055及2嶋成相對良好電接 放，，或田ON米營交又點開關2讎在—相對高電阻，，開 觸二 匕、、，傳導體2055及2060成相對不佳電接 •107· 1329348 , 圖32A及32B顯示於圖31示出之非揮發性奈米管教差 點開關2000之概要代表圖。圖32A及32B顯示於圖& μα 及30B示出之習知反熔絲交又點開關19〇〇的更換，具有非 揮發性奈米管交叉點開關21〇〇。在圖32A及32B中之傳導 5 體2130及2140分別與傳導體193〇及194〇於圖3〇a = 30B中相對應。在更進一步如上所述之同製造 /PROGRAMMED “關閉”狀態211〇中，奈米管交又點開關 2100顯示於圖32A中。一’，關閉，，狀態之特徵為具有在^導 • 體2130及傳導體2140間之一相對低電阻，在某些實施例中 ίο 為例如小於100Ω或小於1〇〇〇Ω。圖32B在更進一步如上所 述之ERASED開放”狀態2120中，顯示奈米管交又點開關 2100。奈米管交叉點開關21〇〇’狀態212〇與習知反二絲 1900之狀態1910相對應。奈米管交又點開關21〇〇 ,狀態 2110與習知反熔絲1900之狀態192〇相對應。奈米管交又 15 點開關2100可被PROGRAMMED以改變裝態2120至狀熊 2110 ’然後ERASED以回到狀態212〇。無數個此種循環
φ 被觀察，更進一步如上所述。每一開關的操作在包含預接線 可再組態邏輯之產品的運送前可被驗證。 V 由於非揮發性奈米管交又點開關21〇〇之相對低程式化 20 化電流，在晶片上ERASE及PROGRAM功能在一系統環 i見中是可4的。更進-步如上述之高電壓需求可能在晶片上 f生，如Bertin等人之美國專利案第6,346,846號中描述。 咼電壓可此在晶片上被解碼，如Bertin等人之美專 5,818,748 號中描述。 '
-108- 1329348 高密32之段落描述二端奈米管開關為 门在度電ϋ了再程式化父又點關，其提供於在 頂部表面ϋ導元敍—職之1(垂直填充的緣體的 間之可再程式化接觸。該螺栓的相對端接觸—第’ 其與相同絕緣體之底部表面接觸。以上段落描述;性= 式化交又點開關之應用。 了再程 V!在二或多個接線層間之高密度電性可再程式化奈米管通 孔(via)互連接的二端奈米管開關 ίο 用於電性可再程式化通孔互連接之開_更進 =以下所述。於此等實施例，—奈米管元件替換螺栓通孔 連接典型會使用諸如鶴、铭、銅及/或其他傳 導體的傳導材料。奈米管元件使用更進-步如上所述之非揮 15 發f奈米管二端開關’提供在層間之電性可再程式化連接β 此等實施例在晶#製造及封裝後，啟動電性可再程式化 互連接。 ν &根據奈=管的紐可再程式化通孔互連接係為承受嚴苛 環境’例如高溫操作(例如超過攝氏2〇〇度），以及承受高輕 20 射位準。高溫承受力及輻射承受力自奈米管元件之某些特性 產生。 —根據奈米管元件的電性可再程式化互連接提供一高標準 的女全性。在安全性考量的情況下，開關連接可能在十億分 之秒，或最多百萬分之一秒中被電性再程式化（開放，例 如抹除-開關QN狀態）。即使具有硬體的逆向工程，互連 -109- 1329348 接網路仍不能被決定。 -杜來說’雖然並未顯示，仍可理解已述實施例中之 激電路成電性通訊’該刺激電路與前述刺激電路 1 V可再程化互連接巾，刺激電路與—傳導端子及 =個接線層傳導端子成電性連接，該等接線== :電路可再㈣化_成及分料—❹個接騎間的互連 的刺==類似於前述之用於改變在二狀態間之開關
10 製造當作在二接線層間的高密度可再程式化奈米管通孔 互連接之二端奈米管開關之一方法係於圖33八至MG顯 示。 15 首先，較佳方法沉積受控厚度之傳導體32〇5，如圖 33A所示。傳導體32〇5可能具有在範圍為5麵至遞咖 的厚度，並且可能使用金屬諸如Ru、Ti、a、A1、Au、 Pd、Ni、W、Cu、Mo、Ag、In、Ir、Pb、Sn 以及其他適合 的金屬及該專金屬之組合來形成。金屬合金諸如丁丨人订、
TiCu TiPd、Pbln以及TiW、其他適合的傳導體包括cnt 本身（例如單壁、多壁及/或雙壁）或是傳導氮化物、氧化物、 或矽化物，諸如RuN、RuO、TiN、TaN、CoSix以及 20
TiSix，可被使用。亦可使用其他種類的傳導體及半導體材 料。 接耆，較佳方法使用習知產業技術’沉積且圖案化傳導 體3210，界定傳導體長度、寬度(未顯示）以及開口 3215， 以適應垂直通孔，如圖33A所示。傳導體3210中之開口 -110- 1329348 3215係對傳導體3205使用習知RIE蝕刻選擇’具有於圖 之剖面顯示的開口 3215。傳導體3210為足夠的寬度， 其中洞3215脫離在開口 3215(未顯示)周圍之一足夠的邊緣 區域，其中傳導體3215剩餘一連續的傳導體。傳導體32〇5 寬度及長度係使用如同用以界定傳導體3210尺寸之相同遮 蔽步驟來圖案化以致於傳導體3205及3210形成一合成傳導 體，除了在開口 3215 _，與傳導體3205之頂部表面及傳導 體3210之底部表面成電性及機械接觸。傳導體321〇可能具 有範圍在5nm至500nm之厚度並且可能使用金屬諸如Ru、 Τι、Cr、Al、Au、Pd、Ni、W、Cu、Mo、Ag、In、Ir、
Pb、Sn以及其他適合的金屬及該等金屬之組合來形成。金 屬合金諸如TiAu、TiCu、TiPd、Pbln以及TiW、其他適合 的傳導體包括CNT本身(例如單壁、多壁及/或雙壁)或是傳 導氣化物、氧化物、或矽化物，諸如RuN、Ru〇、TiN、 TaN、CoSix以及TiSix ,可被使用。亦可使用其他種類的 傳導體及半導體材料。 接著，較佳方法使用習知產業方法，沉積且平面化絕緣 體3220。絕緣體3220填充開口 3215並提供一平面頂部表 面3222，如圖33A所示。絕緣體3220可為Si02、SiN、 A1203、BeO、聚亞胺或其他在例如範圍為2nm至5〇〇nm 之厚度的適合的絕緣材料。於圖33A所示之總成可當作是 一最初結構。 再來，較佳方法使用習知產業技術，沉積且圖案化傳導 體3225於絕緣體3220表面3222上’並且平面化該表面以 '111- 1329348 形成如圖33B所示之絕緣體3224。傳導體3225可能具有範 圍在5nm至500nm的厚度並且可能使用之厚度並且可能使 用金屬諸如 Ru、Ti、〇、Al、Au、Pd、Ni、W、Cu、 Mo、Ag、In、lr、Pb、Sn以及其他適合的金屬及該等金屬 之組合來形成。金屬合金諸如TiAu、TiCu、TiPd、Pbln以 及TiW、其他適合的傳導體包括cnt本身（例如單壁、多壁 及/或雙壁）或是傳導氮化物、氧化物、或矽化物，諸如 RuN、Ru〇、TiN、TaN、CoSix 以及 TiSix，可被使用。亦 可使用其他種類的傳導體及半導體材料。 接下來’較佳方法沉積、暴露以及形成具有開口 3235 之遮蔽層3230，如圖33B所示，以界定電性可再程式化通 孔的位置，更進一步如下所述。 再來’較佳方法指向性餘刻傳導體3225、指向性姓刻 絕緣體3220以及指向性蝕刻傳導體3205，終止於絕緣體 3200之表面以形成通孔(via h〇le)3240，如圖33C所示。習 知指向性蝕刻製造方法使用活性離子蝕刻（RIE)，可能使用 以形成，例如溝槽3240。 接著，較佳方法沉積奈米織物3245之一相符層於溝槽 3240之底部及侧壁上、於傳導元件3225A及3225B之頂部 表面上以及於絕緣體3224之頂部表面上，如圖33D所示。 奈米織物3245沉積可以如併入文中之專利參考文獻所述之 技術來完成。 之後’較佳方法使用習知產業技術，以絕緣體3250， 例如TEOS ’填充溝槽3240，具有平面化之絕緣體3250的
S -112· 1329348 表面’如圖33E所示。 …:後較佳方法使用產業方法，圖案化且钱刻絕緣體 3250 ’如圖33F所示，暴露奈米織物3245之-部份。使用 RIE兹刻可移除奈来織物324s之暴露部份。奈米織物似$ 5 緣體325G之侧步驟來僅部份移除或完全不移除。 若不米織物似5並未全移除，那麼可以使用較佳方 法’利用例如灰化或其他如併人文中之專利參考文獻所述之 適&的技術，來移除奈米織物之暴露部份。此產生如圖Bp g 所述之奈米管元件3267。 10 然後，較佳方法沉積且平面化絕緣體3260，完成根據 非揮發性奈米管元件之電性可再程式化通孔互連接結構 3280 ’如圖33G所示。 結構3280包括傳導元件3225A，其與奈米管元件3267 於傳導體3225A之側壁及頂部表面與奈米管元件3267重疊 15 並形成近歐姆接觸。結構3280亦包括傳導元件3225B，其 於傳導體3225B之侧壁及頂部表面與奈米管元件3267重疊 φ 並形成近歐姆接觸》奈米管3267之侧壁3275形成在傳導元 件3225A及傳導元件3205A間、以及在傳導元件3225B及 傳導元件3205B間之通孔。傳導體3210A及3210B與相對 2〇 應傳導元件3205A及3205B成電性及機械接抽，可用於互 連接。 奈米管元件3267以一受控重疊長度，與傳導體32〇5a 之側壁重疊，該受控重疊長度以傳導元件3205A之厚度決 定。奈米管元件3267亦以一受控重疊長度，與傳導體 -113- 3205B之侧壁重疊，該受控重疊長度以傳導元件32〇5B之 厚度決定。因此，傳導元件3225A、奈米管元件3267以及 傳導元件3205A形成一第一 2-TNS 3270A，並且傳導元件 3225B、奈米官元件3267以及傳導元件32〇5B形成一第二 2-TNS 3270B。 在操作中，若2-TNS 3270A在，，關閉，，狀態中，則形成 一在傳導元件3225A及32G5A間良好的(例如，相對低電阻) 電連接。在某些實施例中，在元件3225A及32〇5A間之電 阻，針對一關閉狀態，可在為例如至1〇〇〇卩之範圍 中。若2-TNS 3270在-”開放，，狀態中，在傳導元件3225Α 及3205Α間則有一相對不佳的(例如，相對高電阻)電連接。 在某些實施例中’在元件3225Α及遍Α間之電阻，針對 一關閉’’狀態’可在為例如大於1ΜΩ，或大於順的範圍 中^關3270B具有相對應的狀態及特性。非揮發性二端 奈米管開關大致的操作及特性係在此解釋。 當作在多於二的絲層之間之高密度電性可再程式化奈米管 通孔互連接的二端奈米管開關 ㈣應用中，可期望具有在多於二個的接線層間之非 揮發性電性可再程式化奈綺通孔互連接H步於以下 例子插述’說明在四個接線層間之非揮發性電性可再程式化 互連接。四層係僅用於圖解說明之㈣；更多標準係Μ 的0 圖34Α說明一與於圖we 所示之類似結構，但延伸以 包括四層通孔互連接。使用以製造於圖33A所示之最初結 構的較佳方法亦可被使用來製造具有其一在其他之上的傳導 元件3305A至3305C及3310A至3310C之多數接線層，如 圖34A所示。 接著，較佳方法使用與該等類似於用來界定傳導體 3225之方法的方法沉積且圖案化傳導元件3325A及 3325B。 再來’較佳方法使用關於在圖33C所示之溝槽3240之 升>成的更進一步如上所述溝槽形成之較佳方法，蚀刻溝槽 3330，如圖34A所示。 之後，較佳方法使用前述及併入文中之專利參考文獻所 述之較佳方法’沉積奈米織物3340，如圖34B所示。 然後，較佳方法使用關於在圖33E所示之絕緣體3250 之更進一步如上所述之較佳方法’以絕緣體335〇填充通孔 (via hole)3330並且平面化絕緣體3350之表面。 接下來，較佳方法使用關於在圖33F所示之更進一步如 上所述之製造奈米管元件3267之較佳方法，圖案化絕緣體 3350並且移除奈米織物之暴露區域，以形成奈米管元件 3367 ’如圖34D所示。 接著’較佳方法使用關於在圖33G所示之絕緣體3260 之更進一步如上所述之較佳方法，沉積且平面化絕緣體 3360，如圖34E所示，而產生根據多層（multilevel)非揮發 性奈米官之電性可再程式化通孔互連接結構338〇。 結構3380包括傳導元件3325，其於傳導元件3325之 侧壁及頂部表面與奈米管3367重疊並形成一近歐姆接觸。 奈米管元件3367之侧壁3375形成在傳導元件3325及傳導 體3305Α、3305Β以及3305C間之通孔。 奈来管元件3367以一受控重疊長度，與傳導元件 3305Α、3305Β及3305C之側壁重疊，該受控重疊長度係以 元件3305Α、3305Β及3305C之厚度決定。因此傳導元件 3325、奈米管元件3367以及傳導元件3305Α形成一第一 2-TNS 3370Α ;傳導元件3325、奈米管元件3367以及傳導元 件3305Β形成一第二2-TNS 3370Β ;以及傳導元件3325、 奈米管元件3367以及傳導元件3305C形成一第三2-TNS 3370C。 在操作中’若相對應的2-TNS 3370Α、3370Β及/或 3370C在”關閉”狀態中，則形成一在傳導元件3325及任何 或是所有傳導元件3305Α、3305Β及3305C間良好的（例 如’相對低電阻)電連接。在某些實施例中，在元件3325及 3305Α間之電阻，針對一”關閉”狀態，可在為例如1〇Ω至 1000Ω之範圍中。若相對應的2-TNS 3370Α、3370Β及/或 3370C在一”開放”狀態中，在傳導元件3325及任何或是所 有傳導元件3305Α、3305Β及3305C間則有一相對不佳的 (例如，相對高電阻)電連接。在某些實施例中，在元件3325 及3305Α間之電阻，針對一”關閉”狀態，可在為例如大於 1ΜΩ，或大於1GQ的範圍中。結構3380中其他開關具有 相對應的狀態及特性。非揮發性二端奈米管開關之大致操作 及特性在此解釋。 -116, 單一或多個連接的所有組合可在傳導體3325及任何其 他的傳導體33〇5A、33〇5b及33〇5C間啟用。又，在傳導 體3305A、3305B及33〇5C之任何組合或多數個組合間的 連接係被允許。 以例子中揭露之方法，參照於圖34E所示之根據非揮發 性奈米管元件之電性可再程式化通孔互連接338〇結構，若 開關A為關閉”、開關b為，，開放，，以及開關匚為，，關閉，，， 則由於傳導元件3325A與奈綺侧壁3375成近歐姆接觸， 傳導件3325亦與元件33〇5C及331〇c，以及33〇5八及 3310A連接。此亦互相連接傳導元件33〇5c及μ·，因 為開關C在’’關”狀態並且開關a在”關閉，，狀態。 當作在二或多健有仍岐大密度的躲制之高密度電性 可再程式化奈米官通孔互連接之二端奈米管開關 一於圖33及34所示以及更進一步如前所述之剖面，假設 通孔(via hGle)係以在通孔開口的整侧長朋之傳導層所 j。由於針對在通孔之㈣傳導體邊緣區域之排列的 置與而求’提供降落塾(landing pad)於各層。此種降落塾 ，求在各層之傳導體間_增加的分隔輯並且減少接線密 通孔(Vla)連接亦可設置以相鄰於金屬線而不需要降落 因此以減少傳導體間之分隔距離來增加傳導體接線密 度。 35顯示—在頂部位準之傳導體343G及—或多個較低 導體接線位準(wiring level)345〇之平面圖遍。在絕緣 -117- 1329348 體3410之頂部傳導體接線3430包括降落墊3440於設置通 =之位置。增加在所有接線鮮上的傳導體間之分隔距離， 二了達到最小分隔距離要求342〇。一或多個接線位準％刈 5 係互相連接’並且亦藉由通孔，與傳導體3伽連接。 通孔3445包含奈米管元件。頂視圖3400與於更進一步如前 述之圖33及圖34所示之剖面相對應，具有通孔34^，其 與根據非揮發性奈米管元件之於圖33G所示之電性可再程
气化通孔互連接3280，及於圖34E所示之電性可再程式化 通孔互連接3380相對應。 往飞化 15 圖36說明在一頂位準上之傳導體353〇以及一或多個較 低傳導體接線位準355〇之平面圖3谓。降祕已被消除， 、致於在傳導體間之分隔距離已被減少並且接線密度已被增 加。通孔3545設置在—以—頂位準及較低位準傳導體之交 集界定之角落。與圖32G中328〇及圖34E中338〇類似的 根據非揮發性奈米管元件之電性可再程式化魏互連接可使 用關於圖33及34之更進-步如上所述的方法來製造，除了 在奈米管元件及傳導體間之分隔距離在剖面面積^會較^, 因為只有通孔周長之一部份會與各傳導體位準接觸。傳導體 20 3530於絕緣體3510之頂部表面圖案化。傳導體3650係在 較低絕緣體之頂部表面（未顯示）並且與絕緣體351〇之底 部表面接觸。 _ 甚l他實施你丨 在某些實施例中，單壁碳奈米管可為較佳的，以及在其 -118- 1329348 他實施例中，多壁（例如，雙壁)碳奈米管可為較佳的。並且 ^米管可使用於與奈米線(nanowire)的連接。在此提到的奈 来線是用來平均單—的奈米線、非編織的奈綠、奈米簽 (nanoduster)、與包含一奈米織物的奈米管糾結的奈米線、 奈米線之冰銅(matte)，等等。 如上所述，使用以互連接奈米管裝置端子之互連接接線 可為習知接線諸如AlCu、W或Cu接線，具有適合的絕緣 層例如Si02、聚亞胺等。此互連接亦可為用於接線的單一 或多壁奈米管。 本發明可在其他特定形式中具體表達並且不違反其精神 或基本特徵。該等呈現的實施例因此係用以說明而非限制。 相關應用 此申請案係關於以下的參考文獻，其已受讓予此申請案 15 之受讓人並且併入本文中以供參考： 於2001年7月25曰申請之美國專利案第〇9/915,093 • 波’現為美國專利案第 6,919,592 號，’’Electromechanical
Memory Array Using Nanotube Ribbons and Method for Making Same”。 20 於2〇〇l年7月25曰申請之美國專利案第〇9/915，173 號’現為美國專利案第6,643,165號，’’Electromechanical Memory Having Cell Selection Circuitry Constructed With NT Technology”。 於2001年7月25日申請之美國專利案第〇9/9i5,〇95 -119· 1329348 . 號’現為美國專利案第6,574,130號，’’Hybrid Circuit
Having NT Electrimechanical Memory”。 於2001年12月28日申請之美國專利案第l〇/〇33,323 號’現為美國專利案第6,911，682號，”Electromechanical 5 Three-Trace Jimction Devices”。 於2001年12月28日申請之美國專利案第l〇/〇33,032 號’現為美國專利案第6,784,028號，’’Methods of Making Electromechanical Three-Trace Junction Devices” ° • 於2002年4月23曰申請之美國專利案第l〇/l28，118 10 號’現為美國專利案第6,706,402號，”Nanotube Films and
Articles” 〇 於2002年4月23曰申請之美國專利案第l〇/l28，117 號，現為美國專利案第6,835,591號，’’Methods of Nanotube Films and Articles”。 15 於2003年1月13曰申請之美國專利案第10/341,005 號’ ”Methods of Making Carbon nanotube Films， • Layers，Fabrics，Ribbons，Elements and Articles”。 於2003年1月13曰申請之美國專利案第i〇/341，055 號，“Methods of Using Thin Metal Layers to Make Carbon 20 Nanotube Films，Layers，Fabrics，Ribbons，Elements and Articles”。 於2003年1月13曰申請之美國專利案第l〇/341，〇54 號，”Methods of Using Pre-formed Nanotubes to Make
S -120-
Carbon nanotube Films，Layers，Fabrics，Ribbons， Elements and Articles”。 於2003年1月13日申請之美國專利案第i〇/341，130 號，“Carbon nanotube Films，Layers，Fabrics，Ribbons， Elements and Articles” o 於2004年6月9日申請之美國專利案第l〇/864，186 號，“Non-volatile Electromechanical Field Effect Devices and Circuits using Same and Methods of Forming Same”。 於2004年2月11日申請之美國專利案第10/776,059 號，現為美國專利案第2004/0181630號，“Devices having Horizontally-Disposed Nanofabric Articles and Methods of Making the Same” ° 於2004年2月11日申請之美國專利案第l〇/776,572 號，現為美國專利案第2004/0175856號，“Devices Having Vertically-Disposed nanofabric Articles and Methods of Making the Same” o 美國專利案第10/936,119號，現為美國專利案第 2005/0128788 號，“Patterned nanoscopic Articles and Methods of Making the Same” 〇 【圖式簡單說明】 在圖式中； 圖1A顯示本發明之一示範實施例之橫截面示意圖。 圖1B顯示本發明之一示範實施例之橫截面示意圖。 -121 - 微圖圖从至1係根據本發明之特定實施例之結構的SEM顯 一，3A至E顯示根據本發明之例之結構的橫截 面示意圖。 圖4係根據本發明之特定實施例之結構的橫戴面示意 圖0 圖係根據本發明之特定實施例之結構的橫截面示意 圖。 圖6係根據本發明之特定實之結構的橫戴面示意 圖。 圖7係齡根據本發明之特定實施綱大致製程之流程 圖。 圖8A至F顯示根據本發明之特 期 間所產生構造的橫戴面示意圖。 圖9A至C顯示根據本發明之蚊實施例在製造步驟期 間所產生的構造的橫截面示意圖。 圖10A至I顯示根據本發明之特定實施例在製造少驟期 間所產生的構造的橫截面示意圖。 圖11A S C顯示根據本發明之特定實施例在製造步驟 期間所產生的構造的橫截面示意圖。 圖12A、B以及13顯示根據本發明之特定實施例在製 造步驟期間所產生的構造的橫截面示意圖。 圖14A至J顯示根據本發明之特定實施例在製造少驟期 間所產生的構造的橫截面示意圖。 1329348 ㈣S N 據本發明之特定實施例在製造步驟 /月間所產生的構造的4頁截面示意圖。 如mL?至L，根據本發明之特定實施例在製造步驟 /月間所產生的構造的彳買截面示意圖。 圖ΠΑ至17M顯示根據本發明之特 驟期間所產生的構造的橫戴面示意圖。 步 圖18錄據本發明之特定實_，顯示制讀取、抹 除以及程式化循環(cycle)的開關操作性碟認之流程圖。 ίο 程圖圖19係根據本發明之特定實施例，顯示抹除循環之流 圖20係根據本發明之特定實施例 電壓抹除特性之示意圖。^例知裝置之電流及 流程^21佩據本發明之特，顯示程式化循環之 15 …圖22人以及细係根據本發明之特定實施例，分別顯 =買取、抹除以及程式化電流及電壓特性以及電阻特性之 意圖。 、 /'
圖23A至E、24A至E以及25A至E 20 特定實補，在製造步驟_所產生賴的賴^圖把 圖。圖26係根據本發明之特定實施例之結構的橫截面示意 圖 圖 圖 27係根據本發明之特定實關之結構的橫截面示意 28係根據本發明之特定實_之結構⑽截面示意
S • 123 1329348 , 圖。 圖29係根據本發明之一態樣之結構的橫截面示意圖。 圖30A以及30B顯示先前技術之結構的概要圖。 圖31顯示根據本發明之特定實施例之一裝置的橫截面 5 示意圖。 圖32A以及32B顯示根據本發明特定實施例之概要 圖。 圖33A至G顯示根據本發明特定實施例，在製造少驟 > 期間所產生結構的橫截面示意圖。 〇 圖34A至E顯示根據本發明特定實施例，在製造妒漭 期間所產生結構的橫截面示意圖。 圖35以及30係根據本發明特定實施例之結構的#韵 15 圖。 【主要元件符號說明】 65E 奈米管元件 • 70E 傳導元件 75E 傳導元件 80E 區域 20 85E 距離 900E 開關 D1 深度 T1 厚度 10 非揮發性二端奈米管開關(2_tns)
-124- 1329348
r 10， 非揮發性二端奈米管開關(2-TNS) 60D 2-TNS 1295A 非揮發性二端奈米管開關(2-TNS) 1295B 非揮發性二端奈米管開關(2-TNS) 5 2370A 2-TNS 2370B 2-TNS 2670A 2-TNS 2895A 2-TNS • 2895B 2-TNS 10 3095A 2-TNS 3095B 2-TNS 3270A 2-TNS 3270B 2-TNS 3370A 2-TNS 15 3370B 2-TNS 3370C 2-TNS φ 15 傳導元件 15’ 傳導元件 20 傳導元件 20 20， 傳導元件 25 奈米管元件 25， 奈米管元件 30 絕緣體 30， 絕緣體 -125- 1329348 、s • 35 基板 35， 基板 40， 受控重疊長度 45’ 重疊區域 5 55D 面積 62C 絕緣體 62D 絕緣體 63C 矽基板 • 64 鈍化層 10 65 奈米管元件 65D 奈米管元件 65F 奈米管元件 65G 奈米管元件 65H 奈米管元件 15 651 奈米管元件 70C 第一傳導元件 • 70D 傳導元件 70F 傳導元件 70G 傳導元件 20 70H 傳導元件 75C 第二傳導元件 75D 傳導元件 75F 傳導元件 75G 傳導元件 -126· 1329348 s 75H 傳導元件 751 傳導元件 80D 區域 80H 區域 5 801 區域 85D 分隔 90 結構 95 奈米織物 • 100 刺激電路/操作測試 10 200 步驟 210 步驟 230 步驟 400 步驟 410 波形/步驟 15 420 步驟 600 步驟 610 步驟 • 620 步驟 650 電阻值 20 700 步驟 710 波形 800 基本方法 802 步驟 804 步驟 • 127- 1329348 5
10 15
20 806 900A 900B 900C 900D 901 903 905 907 910 915 920 935 940 945 950 951 955 956 960 965 970 975 980 步驟 開關 開關 開關 開關 受控重疊長度 受控重疊長度 傳導元件 受控重疊長度 通孔 絕緣體 奈米管元件 傳導元件 通孔 奈米管元件 上傳導元件 上傳導元件 下傳導元件 下傳導元件 通孔 奈米管元件 傳導元件 傳導元件 上傳導元件 -128- 1329348 . 985 下傳導元件 1000 絕緣層 1005 傳導元件 1010 通孔 5 1015 奈米織物 1020 絕緣體 1025 奈米管元件 1030 絕緣體區域 _ 1035 受控長度 ίο 1040 絕緣體 1045 傳導體 1050 區域 1055 傳導元件 1055’ 傳導元件 15 1070 非揮發性二端奈米管開關 1070A 中間結構 • 1070B 中間結構 1100 絕緣體 1105 導體元件 20 1115 奈米織物 1120 絕緣體 1122 相符犧牲層 1125 奈米管元件 1130 側壁間隔器 -129- 1329348
10 15
20 1135 受控重疊長度 1150 區域 1200 絕緣層 1205A 傳導元件 1205B 傳導元件 1210A 通孔 1210B 通孔 1212 絕緣體 1215 犧牲層 1220 犧牲絕緣層 1225 絕緣體 1230 犧牲絕緣體 1235 奈米織物 1240 絕緣體 1245 開口 1250 絕緣體 1255 奈米管元件 1255A 奈米管分段 1255B 奈米管分段 1260 區域 1265 傳導體 1270A 傳導元件 1270B 傳導元件 1275A 受控重疊長度 - -130- 1329348
10 15
20 1280A 受控重疊長度 1280B 受控重疊長度 1285 受控分隔 1290 生開口 1300 最初結構 1305 矽基板 1310 没極 1315 源極 1320 閘級 1325 側壁間隔器 1325’ 字7〇線 1330 通道區域 1335 單元選擇電晶體 1340 螺栓 1345 螺栓 1350 介電體 1355 平面化頂部面積 1360 絕緣體 1370 傳導螺栓 1375 位元線 1375’ 位元線 1390A 〇0 一 早兀 1390B 早兀 1395 剖面 -131 - 1329348 1395’ 如圖23E中相對應的平面圖 1400 最初結構 1405 矽基底 1410 没極 5 1415 源極 1420. 閘極 1420， 字元線 1425 側壁間隔器 • 1430 通道區域 10 1435 單元選擇電晶體 1440 螺栓 1445 螺栓 1450 嵌入介電體 1455 平面化頂部結構 15 1460 平面化絕緣體 1470 傳導螺栓 • 1475 位元線剖面 1475’ 位元線平面圖 1490A 口 σ — 早70 20 1490B 早兀 1495 圖24D剖面圖 1495’ 圖24E之相應平面圖 1500 最初結構 1505 石夕基板 •132- 1329348 • 1510 汲極 1515 源極 1520 閘極 1520， 字元線 5 1525 側壁間隔器 1525’ 字元線 1530 通道區域 1535 單元選擇電晶體 • 1540 螺栓 10 1545 螺栓 1550 最初結構 1555 平面化頂部結構 1560 絕緣體 1570 傳導螺栓 15 1575 位元線剖面 1575’ 位元線平面圖 • 1580 絕緣體 1590A 口 σ 一 早兀 1590B 口 〇 — 早兀 20 1595 圖25D之剖面 1595, 其如圖25Ε之相對應平面圖 1600 最初結構 1602 基板 1604 絕緣體 -133- 1329348 . 1608 1610 1612 1614 5 1616 1618 1619 1620 _ 1622 ίο 1624 1626 1628 1630 1632 15 1634 1636 • 1638 1640 1642 20 1 644 1650 1800 1805 1807 金屬插塞 奈米織物 中間結構 氧化層 中間結構 阻抗塗層 奈米織物區域 結構 中間結構 氧化物 奈米管元件區域 中間結構 傳導材料 光阻 中間結構 傳導元件 區域 中間結構 層 最終結構 奈米管元件 絕緣體 傳導元件 傳導元件 -134· 1329348 * 1810 通孔 1815 奈米織物 1820 絕緣體 1822 相符犧牲層 5 1825 奈米管元件 1830 侧壁間隔器 1835 區域 1845 傳導體 • 1850 區域 10 1855 傳導元件 1860 受控重疊長度 1870 相片框架2-TNS 1900 反熔絲 1910 非傳導狀態 15 1920 傳導狀態 1930 傳導體 • 1940 傳導體 2000 非揮發性奈米管交叉點開關 2002 絕緣體 20 2055 傳導體層 2060 傳導體層 2100 奈米管交叉點開關 2110“ 關閉”狀態 2120” 開放”狀態 -135- 1329348 . 2130 傳導體 2140 傳導體 2200 開關 2215 傳導元件 5 2220 傳導元件 2225 奈米管元件 2230 絕緣體 2240 側壁接觸區域 • 2245 受控重疊長度 ίο 2250 總受控重疊長度 2300 基板 2305 傳導元件 2305A 2310 傳導元件 傳導元件 15 2310A 傳導元件 2315 奈米織物 • 2320 光學顯影層 2325 奈米管元件 2340 側壁重疊區域 20 2 3 4 5 受控重疊長度 2350 區域 2370 非揮發性二端奈米管開關 2400 NRAM陣列單元結構 2402 最初結構 •136- 1329348 , 2404 表面 2410 汲極 2415 源極 2420 閘極 5 2430 通道區域 2435 電晶體 2440 螺栓 2445 螺栓 • 2460 介電體 ίο 2470 螺栓 2475 位元線 2490A 非揮發性記憶體單元結構 2490B 非揮發性記憶體單元結構 2500 開關 15 2515 傳導元件 2520 傳導元件 • 2522 絕緣體 2525 奈米管元件 2530 絕緣體 20 2535 基板 2540 受控重疊長度 2600 基板 2605 傳導元件 2605A 傳導元件 -137- s
2610 2610A 2615 2620 2622 2625 2640 2670 2700 2702 2704 2707 2710 2715 2720 2730 2735 2740 2745 2760 2770 2775 2790A 2790B 傳導元件 傳導元件 奈米織物 光學顯影層 絕緣體 奈米管 重疊長度 開關 記憶體陣列結構 最初結構 平面化表面 最初結構 汲極 源極 閘極 通道區域 電晶體 螺栓 螺栓 介電體 螺栓 位元線 非揮發性記憶體單元結構 非揮發性記憶體單元結構 -138- 2800 基板 2805 傳導體 2810 絕緣體 2815 絕緣體 2820 傳導體層 2825 遮蔽層 2830 傳導體 2835 絕緣體 2840 遮蔽層 2845 開口 2850A 傳導元件 2850B 傳導元件 2855A 傳導元件 2855B 傳導元件 2860 溝槽 2865 奈米織物 2865A 奈米管分段 2865B 奈米管分段 2870 絕緣體 2875 開口 2880 絕緣體 2885 絕緣體 2890A 奈米管元件 2890B 奈米管元件 S ) -139- 1329348 2892A 受控重疊長度 2892B 受控重疊長度 2900 NR AM陣列單元結構 2902 最初結構 5 2904 平面化表面 2910 汲極 2915 源極 2920 閘極 _ 2925 絕緣體 ίο 2930 通道區域 2935 電晶體 2940 螺栓 2945 螺栓 2960 介電體 15 2970 螺栓 2975 位元線 • 2990A 非揮發性記憶體單元結構 2990B 非揮發性記憶體單元結構 3000 基板 2〇 3005 傳導體 3010 絕緣體 3015 絕緣體 3018 傳導體層 3020 傳導體層 -140- 3022 絕緣體 3022’ 絕緣層 3025 遮蔽層 3030 傳導體 3032 傳導體 3035 絕緣體 3040 遮蔽層 3045 開口 3047 相符犧牲層 3048A 側壁間隔器 3048B 側壁間隔器 3050A 傳導體 3050B 傳導體 3052A 傳導體 3052B 傳導體 3055A 傳導體 3055B 傳導體 3060 溝槽 3065 相符奈米織物 3065A 奈米織物分段 3065B 奈米織物分段 3070 絕緣體 3075 開口 3080 絕緣體 -141 - 3090A 奈米管元件 3090B 奈米管元件 3092A 受控重疊長度 3092B 受控重疊長度 3100 NRAM陣列單元結構 3102 最初結構 3104 平面化表面 3110 汲極 3115 源極 3120 閘極 3130 通道 3135 電晶體 3140 螺栓 3145 螺栓 3160 介電體 3170 螺栓 3175 位元線 3190 A 非揮發性記憶體單元結構 3190B 非揮發性記憶體單元結構 3200 絕緣體 3205 傳導體 3205A 傳導元件 3205B 傳導元件 3210 傳導體 s -142- 1329348 - 3210A 傳導體 3210B 傳導體 3215 開口 3220 絕緣體 5 3222 平面頂部表面 3224 絕緣體 3225 傳導體 3225A 傳導元件 • 3225B 傳導元件 10 3230 遮蔽層 3235 開口 3240 通孔/溝槽 3245 奈米織物 3250 絕緣體 15 3260 絕緣體 3267 奈米管元件 • 3275 側壁 3280 電性可再程式化通孔互連接結構 3305A 傳導元件 20 3305B 傳導元件 3305C 傳導元件 3310A 傳導元件 3310C 傳導元件 3325 元件 ；;5 ' •143· 3325A 3325B 3330 3340 3350 3360 3367 3375 3380 3400 3410 3420 3430 3440 3445 3450 3510 3530 3545 3550 3500 傳導元件 傳導元件 溝槽 奈米織物 絕緣體 絕緣體 奈米管 側壁 電性可再程式化通孔互連接結構 平面圖 絕緣體 最小分隔距離要求 傳導體 降落墊 通孔 傳導體接線位準 絕緣體 傳導體 通孔 傳導體接線位準 3550之平面圖 •144·

Claims (1)

  1. 丄划獨， i 專利申請案第95116302號 ROC Patent Appln. No. 95! 16302 修正後無劃線之申請專利範团替換本-附件(三) Amended Claims in Chinese - End, ΠΙΓ) (民0 99年04月09日送呈、 (Submitted on April 9,2010)
    «· 十、申請專利範圍： . 1· 一種二端切換裝置，其包含： 第一傳導端子； 導端子’其與該第—端子成間隔關係； 及 祕幻、不米官物件，其具有至少一碳奈米管’該物件係被 'M固定和直接地物理接觸該第-及第二傳導端子；以 通訊 刺激電路’其與該第一及第二端子中之至少一者電 1〇 ^刺激電路配置為製造不同於該第-端子和該第二端 第電壓’以引發該奈米管物件在第一及第二端子 間之電阻從—相對低電阻到—相對高電阻的一改變， 該刺激電路配置為製造不同於該第一端子 和該第二端 子之一第二電壓，以引發該奈米管物件在第一及第二端子 15 狀電阻從—相對高電阻到-相對低電阻的-改變， 其中在该第一及第二端子間的該相對高電阻與該二端 切換裝置之一第一狀態相對應，並且其中在該第一及第二 端子間的該相董十低電阻與該二端切換冑置之一第二狀態相 對應。 20 2·如申睛專利範圍第1項之裝置，其中該裝置之第一及第二 狀態為非揮發性的。 3.如申請專利範圍第1項之裝置，其中該奈米管物件以一受 控幾何關係(controlled geometrical relationship)與該第一 端子之至少一部分重疊，具有一受控重疊長度。 -145- 1329348 年月日修正替换頁 4.如申請專利範圍第3項之裝置，其中該受控幾何關係允許 電流在該第一端子與該奈米管物件間相對良好地流動，並 且允許熱在該第一端子與該奈米管物件間相對不佳地流 動。 5 5.如申請專利範圍第3項之裝置，其中該受控幾何關係為一 預定之重疊範圍。 6. 如申請專利範圍第5項之裝置，其中該預定之重疊範圍係 在lnm至150nm的範圍之内。 7. 如申請專利範圍第5項之裝置，其中該預定之重疊範圍係 10 在15nm至50nm的範圍之内。 8. 如申請專利範圍第1項之裝置，其中該第一傳導元件包含 一材料，其導電良好並且導熱不佳。 9. 如申請專利範圍第1項之裝置，其更包含一設置於該奈米 管元件上之純化層。 15 10.如申請專利範圍第9項之裝置，其中該鈍化層包含一導熱 不佳之材料。 11. 如申請專利範圍第10項之裝置，其中該鈍化層將熱阻擋 於該奈米管元件中。 12. 如申請專利範圍第1項之裝置，其中該第一狀態之電阻較 20 該第二狀態之電阻大至少十倍。 13. 如申請專利範圍第1項之裝置，其中該第一狀態之阻抗較 該第二狀態之阻抗大至少十倍。 14. 如申請專利範圍第1項之裝置，其中該第一狀態之特徵為 一在大約1百萬歐姆(megaohm)以上的電阻。 -146- 1329348 . ' [ 15.如申請專利範圍第1項之裝置，其中該第二狀態之特徵為 、 一在大約l〇〇k歐姆(kilaohm)以下的電阻。 \ 16.如申請專利範圍第1項之裝置，其中該第一電刺激係為一 抹除操作。 5
    10 17. 如申請專利範園第16項之裝置，其中該抹除操作包含該 刺激電路施加一相對高電壓於該第一及第二端子。 18. 如申請專利範圍第π項之裝置，其中該相對高電壓係在 3V至10V的範圍之内。 19·如申請專利範圍第16項之裝置，其中該抹除操作包含該 刺激電路施加一或多個電壓脈衝於該第一及第二端子，其 中該等脈衝之振幅、該等脈衝之波形、以及該等脈衝之數 量之結合係足以改變該裝置至該第一狀態。 20.如申請專利範圍帛1項之裝置，其中該第二電刺激為一程 式化操作。 21. 15
    如申請專利範圍第 該刺激電路施加一 及弟二端子。 項之裝置，其中該程式化操作包含 相對低電壓以及—相對低電流於該第一 22. 如申請專利範圍第21項之 IV至5V的範圍之内且 ；^該相對低電壓係在 20 ΙΟΟΟηΑ的範圍之内。 μ . _電流係在ΙΟΟηΑ至 23. 如中請專利範圍第2()項之裝置， 該刺激電路施加-或多個電壓脈衝;：：程式:操作包含 其中該等脈衝之振幅、該等脈衝之波及第f端子， 數量之結合係足以改變該裝置至該第^以及該等脈衝之 一'狀悲0 •147- 1329348 ., 貪9月4 •日聲替换ϊ|. 24. 如申請專利範圍第1項之裝置，其中該刺激電路能夠施加 一第三電刺激至該第一及第二端子中之至少一者，以決定 該裝置之狀態。 25. 如申請專利範圍第24項之裝置，其中該第三電刺激為一 5 非破壞性讀取操作。 26. 如申請專利範圍第25項之裝置，其中該非破壞性讀取操 作包含該刺激電路施加一電壓於該第一及第二端子，並且 偵測在該第一及第二端子間之電阻，該電壓係夠低而不會 改變該裝置之狀態。 ίο 27.如申請專利範圍第26項之裝置，其中該電壓小於2V。 28. 如申請專利範圍第1項之裝置，其中該第一及第二端子中 之至少一者於該奈米管物件之邊緣重疊。 29. 如申請專利範圍第1項之裝置，其中該奈米管物件相對端 分別與該第一及第二端子中每一者之至少一部份重疊。 15 30.如申請專利範圍第1項之裝置，其中該第一及第二端子中 之一為一照片框架結構(picture frame structure)，其與該 奈米管物件之周圍重疊，並且不與該奈米管物件之甲央區 域重疊。 31. 如申請專利範圍第30項之裝置，其中該第一及第二端子 20 中之另一者與該奈米管物件之中央區域重疊。 32. 如申請專利範圍第1項之裝置，其中該第一端子具有複數 個表面，其中該奈米管物件實質上與一個以上的複數個表 面一致並且重疊。 如申請專利範圍第1項之元件，其中該第一及第二端子中 •148· 33. 1329348 . F - -- #9.¾.日續多替換頁 之至少一者具有一垂直導向之特徵具有一垂直表面，且其 中該奈米管物件是與該垂直導向之形狀的至少一部份接 -觸。 34. 如申請專利範圍第1項之裝置，其中該奈米管物件包含雙 5 壁奈米管。 35. 如申請專利範圍第1項之裝置，其中該奈米管物件包含單 壁奈米管。 36. 如申請專利範圍第1項之裝置，其中該奈米管物件包含多 * 壁奈米管。 ίο 37.如申請專利範圍第1項之裝置，其中該奈米管物件包含奈 米管捆（bundles of nanotubes) ° 38.如申請專利範圍第1項之裝置，其中選擇在該奈米管物件 中之一或多個奈米管，以具有一強的徑向呼吸模式(radial breathing mode) ° 15 39.如申請專利範圍第38項之裝置，其中該強的徑向呼吸模 式表現如同一熱瓶頸(thermal bottleneck)。 • 40.如申請專利範圍第38項之裝置，其中該強的徑向呼吸模 式與一模式耦合，該模式分裂在該裝置中於一奈米管及一 傳導體間之一連接，其中一在該裝置中之傳導體包含該第 20 一端子、該第二端子、一奈米管以及一奈米管分段 (segment)中之一或多個。 41. 如申請專利範圍第1項之裝置，其中該第一及第二端子為 金屬。 42. 如申請專利範圍第41項之裝置，其中該金屬包含釕 -149- 1329348
    (Ru)、鈦（Ti)、鉻（Cr)、銘（Al)、金（Au)、鈀（Pd)、鎳 (Ni)、鶴（W)、銅（Cu)、鉬（Mo)、銀（Ag)、銦（In)、銀 (Ir)、鉛（Pb)、錫（Sn)、TiAu、TiCu、TiPd、Pbln 以及 TiW中之至少一種。 5 43. —種二端記憶體裝置，其包含： 一第一傳導端子； 一第二傳導端子，其與該第一傳導端子成間隔關係； 一奈米管物件，其具有至少一碳奈米管，該物件係被 排列以固定和直接地物理接觸該第一及第二傳導端子；以 10 及 一刺激電路，其與該第一及第二端子中之至少一者電 通訊， 該刺激電路能夠施加一第一電刺激至該第一及第二端 子中之至少一者，以開放在該裝置中於一或多個奈米管及 15 一或多個傳導體間之一或多個間隙，該一或多個間隙之開 放將該裝置在該第一及第二端子間之電阻，從一相對低電 阻改變至一相對高電阻， I I 該刺激電路能夠施加一第二電刺激至該第一及第二端 子中之至少一者，以關閉在該裝置中於一或多個奈米管及 20 一或多個傳導體間之一或多個間隙，該一或多個間隙之關 閉將該裝置在該第一及第二端子間之電阻從一相對高電阻 改變至一相對低電阻， 其中在該裝置中之一傳導體包含該第一端子、該第二 端子、一奈米管以及一奈米管分段中之一或多個， -150- 9 9LWm\ 一山其中在該第一及第二端子間之該相對高電阻對應於該 —端切換裝置之—第—狀態，並且其中在該第-及第二端 子間之該相對低電阻對應於該二端切換裝置之一第二狀 態。 44. ^申請專利範圍第43項之裝置，其中該裝置之該第一及 狀態為非揮發性的。 10 圍第43項之裝置，其中該第—電刺激使該 46 少一部份過熱，以開放一或多個間隙。 .多範圍第43項之裝置，其中選擇該裝置之-或 中從該奈米管it件流出的敎流解由u 其 排列嗲太半# …、L係稭由以一夂控幾何關係來 何關係限制熱從該奈米管物件 ^控歲 15 47·如申請專利範圍第46項 Π專弟-端子。 預定之重疊範圍。 、、’、中5亥又控幾何關係為 机如申請專利範圍第47項之 係小於5Gn„^ U其中顧定之重疊範圍 49.如申請專利範圍第46項之 20 出的熱流係藉由選擇用於該第一料^該奈米管元件流 該材料導電相對良好並且導熱相對不^材料㈣最小化， 5〇.如申請專利範圍第49項之裝置，且 高的電傳導率以及一相野低的熱傳導、該材料具有-相對 51.如申請專利範圍第49項之裝置，复。 聚合物以及摻雜的半導體之族群中^該材料係從導電的 • 151 - 曰备正替換頁 * ， 52. 範圍第43項之農置，其中藉由在一或多個+ 1 A多個該第-及第二端子間形成—間隙 -電刺激開放—或多個間隙。 尺。茨弟 53. :!請ί利範圍第43項之裝置，其中在-奈米管的電網 中错由從-或多個其他奈米管中分離一或多個奈米势， δ亥第一電刺激開放一或多個間隙。 ' s 54. 如中請專利範圍第43項之裝置 =:r多個奈米管分段，侧二： 55. 青專利範圍第43項之裝置’其中該第一電刺激包含 ’其超過了該奈米管物件之一臨界電壓。 56. 如申請專利範圍第 物件中之一或夕伽太—裝置’其中藉由刺激在奈米管 , S夕不米官之一或多個聲子模式（phonon a /，使該第—電刺激開放—或多個間隙。 請專利範圍第56項之裝置，其中該—或多個聲子模 式表現如同一熱瓶頸。 、 58·如申請專利範圍第％ 式為光學聲子模式。置’其中該—❹個聲子模 59.如申請專利範圍第56頊夕驻罢甘士 ee 件中之-或多個夺米〜其中遥擇在該奈米管物 6。·如申請專利範圍第的徑向呼吸模式。 、裝置八中選擇在s亥奈米管物 6! Π 米管以具有-缺陷模式。 ==43項之裝置，其中藉由吸引-或多個 ” Β $夕固傳導體，使該第二電刺激關閉一或多個 -152- 1329348 I 19.月4日,替換頁丨 間隙。 62.如申請專利範圍第61項之裝置，其中藉由產生一靜電吸 引，使該第二電刺激吸引一或多個奈米管至一或多個傳導 63.如申請專利範圍第43項之裝置，其中該第一電刺激開放 一或多個以一間隙尺寸為特徵之間隙，並且其中該第二電 刺激具有足夠的振幅以關閉一或多個以該尺寸為特徵之間 隙。
    10 15
    64. 如申請專利範圍第43項之裝置，更包含一設置於該奈米 管元件上之純化層。 65. 如申請專利範圍第64項之裝置，其中該鈍化層阻擋熱於 I 該奈米管元件中。 66. 如申請專利範圍第43項之裝置，其中該裝置可重複地於 該第一及第二狀態間切換多於一百萬次。 67. 如申請專利範圍第43項之裝置，其中該奈米管物件包含 雙壁奈米管。 68. 如申請專利範圍第43項之裝置，其中該奈米管物件包含 單壁奈米管。 69. 如申請專利範圍第43項之裝置，其中該奈米管物件包含 多壁奈米管。 70. 如申請專利範®第43項之裝置，其中該奈米管物件包含 奈米管捆。 71. 如申請專利範圍第43項之裝置，其中該第一及第二端子 為金屬。 •153- 20 1329348 年月日修正替換頁 QQ Λ Q ，； 72. —種可選擇的記憶體單元，其包含： 一單元選擇電晶體，包括一閘極、〜 ， 極，該閘極與一字元線及―位元線之苴中二 一及 該沒極與财元線位元狀以卜個電^接觸’且 一二端切換裝置，包含一第一傳導端子、一 端子、以及-奈米管物件，該奈米管物件具有至;石山= 米管並且以固定和直接地物理接觸該第〜 =不 子，其中該第1子係與該單元選擇 及弟一傳導端 且該程式化_讀擇取= »己隐體知作電路，與該字元線、位 抹除/讀取線電通訊， 線以及程式化/ 該記憶體操作電路能夠施加一 以選擇該單元，以及施‘―抹除;於該字元線， 15 20 取線以將該農置介於該第-及第二端子間化/抹除/讀 低電阻改變至一相對高電阻， 之電阻從一相對 該記憶體操作電路㈣施加 以選擇該單元，以及施加—程式化於該字元線， 讀取線以將該袭置介於該第一及第二^ “亥程式化/抹除/ 對高電阻改變至—相對低電阻，一間之電阻從一相 其中介於該第一及第二端子間之相 體單元之一第—資訊狀 :電阻與該記憶 第二傳導元件間之相對高電:;二介於該第-及 訊狀態相對應。 11二體早7G之一第二 73.如中請專利範圍第72項< 可選擇記憶體單元，其中該筹 -154. 1329348 替換頁 •一及第二資訊狀態為非揮發性的。 . 74.如中請專利範圍第72項之可選擇記紐單元，其中該記 憶體操作電路施加一選擇信號於該字元線以選擇該單元， 以及施加一讀取信號於該程式化/抹除/讀取線以決定該記 5 憶體單元之資訊狀態。 75.如申請專利範圍第74項之可選擇記憶體單元，其中決定 該記憶體單元之資訊狀態並不改變該記憶體單元之狀態。 鲁 76·如申請專利範圍第72項之可選擇記憶體單元，更包含複 數個可選擇記憶體單元，其連接至該程式化/抹除/讀取 10 線。 77. 如申請專利範圍第72項之可選擇記憶體單元，其中該奈 米官物件以一受控幾何關係與該第二端子之至少一部份重 疊。 78. 如申請專利範圍第項之可選擇記憶體單元，其中該受 15 域何關係允許電流在該第二端子及該奈米管物件間流^ 鲁良好並且允許熱在該第二端子及該奈米管物件間流動 佳。 79. 如申請專利範圍第77項之可選擇記憶體單元，其中該兵 控幾何關係為一預定之重疊範圍。 ^又 0 8〇.如申晴專利範圍第79項之可選擇記憶體單元，其中該預 疋之重豐範圍係在lnm至150nm的範圍之内。 81.如申凊專利範圍第72項之可選擇記憶體單元，其中該第 一及第二端子之其中一者為一照片框架結構，i盥 管物件之周圍重疊，且不與該奈米管物件之中央、區Λ二重 -155- 1329348 #9.¾.曰離替換頁 疊，且其中該第一及第二端子之另一者與該奈米管物件之 中央區域重疊。 82. 如申請專利範圍第72項之可選擇記憶體單元，其中該第 二端子具有複數個表面，且其中該奈米管物件實質上與一 5 個以上的該複數表面表面一致並且重疊。 83. 如申請專利範圍第72項之可選擇記憶體單元，其中該第 二端子具有垂直導向之特徵具有一垂直表面，且其中該奈 米管物件是與該垂直導向之形狀的至少一部份符合接觸。 84. 如申請專利範圍第72項之可選擇記憶體單元，其中該單 ίο 元具有小於大約10F2的面積。 85. 如申請專利範圍第72項之可選擇記憶體單元，其中該奈 米管物件包含雙壁奈米管。 86. 如申請專利範圍第72項之可選擇記憶體單元，其中該奈 米管物件包含多壁奈米管。 15 87_如申請專利範圍第72項之可選擇記憶體單元，其中該奈 米管物件包含奈米管捆。 88. 如申請專利範圍第72項之可選擇記憶體單元，其中該第 一及第二端子為金屬。 89. —可再程式化二端溶絲-反炫絲（fuse_antifuse)裝置，包 20 含： 一第一傳導體； 一第二傳導體，其與該第一傳導體成間隔關係； 一奈米管元件，具有至少一碳奈米管並且以固定和直 接地物理接觸該第一及第二傳導端子， -156- 1329348 ^該奈米管元件能夠對在該第一及第二傳導體之一第一 臨界電壓反應而開放在該第一及第二傳導體間之電連接， 以形成一第一裝置狀態，以及能夠對在該第一及第二傳導 體之一第二臨界電壓反應而關閉在該第一及第二傳導體間 之電連接，以形成一第二裝置狀態。 90·如申味專利範圍第89項之可再程式化二端炼絲-反溶絲裝 置’其中該裝置可錢地於該第-及第二裝置狀態間切換 至夕一百萬個循環(cycle)。 91·如申％專利_第89項之可再程式化二麟絲·反炫絲裝 置，其中該震置為一交叉點(cross-point)開關。 • ^申凊專利軸第89項之可再程式化二舰絲·反炼絲裝 出其中該第一及第二裝置狀態為非揮發性的。 $，利範圍第89項之可再程式化二端熔絲-反熔絲裝 15 20 革了縣米管物件以—受控幾何關係與該傳導 之至少一部份重疊。 ”申=範圍第89項之可再程式化二端轉反炼絲裝 米管電流在該第—傳導體及該奈 該i米管^間====允許熱在該第一傳導體及 95·如申睛專利範圍第89項之可再程 置，其中該受控幾何關係為-預定之重疊^、备反広4裝 96.如申請專利範圍第89 置，其中該第一及第二傳導t 反溶絲裝 中之一為一照片框架結構， ”與U讀件之關重疊，並4賴奈米管物件之 -157- 、區域重疊，且其中該第一及第二端子之另一者與該奈 未官物件之一第二區域重疊。 $申：專利範圍第89項之可再程式化二端熔絲反熔絲裝 、中該奈米管物件包含單壁奈米管。 .:申：專利範圍第89項之可再程式化二端熔絲反熔絲裝 /、中该奈米管物件包含多壁奈米管。 • ^申π專利關第89項之可再程式化二端料·反炫絲裝 ，其中該奈米管物件包含雙壁奈米管。 10 100，=申5月專利範圍第89項之可再程式化二端炫絲反熔絲裝 置，其中該奈米管物件包含奈米管捆。 101. 如中Μ專他圍第89項之可再程式化二端炫絲 -反熔絲裝 置，/、中該第一及第二傳導體為金屬。 102. -種介於複數個佈線制之可再程式化互連，包含： 一第一傳導端子； 15 複數個佈線層’各佈線層包含一佈線層傳導端子； -刺激電路，與該第—料端子以及 端子電通訊； -奈米管物件’具有至少—碳奈米管，該奈米管物件 20 係被排列以以固定和直接地物理接觸該第一及第二傳導端 子， 該刺激電路能夠施加-第一電刺激，以使該奈求管物 件形成一在該複數個佈線層之二佈線層間之互連， 該刺激電路能夠施加-第二電刺激，以使該奈米管物 件分裂一在該複數個佈線層之二佈線層間之互連。 •158- 1329348 1 %i 申請專利範圍第102項之可再程式化互連，其中該刺激 電路分裂所有對安全考量反應的互連。 1〇4申請專利範圍第1〇2項之可再程式化互連，其中該夺米 官物件以—受控幾何_與各騎層 子 份重疊。 7 。卜 105. 如申請專利範圍第1〇4項之可 幾何關係允許電流在各佈線層傳導:子及該奈米、管: 也流動’並允許熱在各佈線層傳導端子及該奈米 s物件間相對不佳地流動。 10 15 20 其中該受控 其中該預定 其中該奈米 其中該奈米 其中該奈米 其中該佈線 106. 如申請專利範圍第1〇4項之可再程式化互連 幾何關係為一預定之重疊範圍。 107. 如申請專利範圍第106項之可再程式化互連 之重疊範圍係在lnm至150nm的範圍之内。 108. =申請專利範圍第1〇2項之可再程式化互連 管物件包含雙壁奈米管。 109·如申請專利範圍第102項之可再裎互 管物件包含多壁奈米管。 110. 如申請專利範圍第102項之可再程式化互連 管物件包含奈米管捆。 111. 如申請專利範圍第102項之可再程式化互連 層傳導端子包含金屬。 種用以製造-二端記憶體裝置< 方法，財法 提供一第一傳導端子； 提供-第二傳導端子，其與該第一端子成間隔關係； •159· 112. 1329348 焱· yy替换頁 捉供一刺激電路 者成電通訊； 提供-奈米管物件，其包含至少—碳奈米管，該太米 管物件以固定和直接地物理接觸及重疊該第一及第二端^ t至之—部份，該裝置反應為重4在該奈米管物 (function)。 至-者間的-功能 請專魏㈣112奴方法，其中該奈料係以 牯的等向蝕刻程序放置在接觸該第一和第二端 114.如中請專圍帛112項之方法， 向，刻程序決定放置在接觸該第一和第二^ 係與-犧牲層之厚度有關。U亥預疋之重豐範圍 116.如申請專利範圍第丨 15 20 係與該第一及第二端子之疊範圍 117·如申請專利範圍第112項之方度有關。 體裝置’該裝置具有-結構，第二記憶 之一鏡像。 /、為邊—缟圮憶體裝置結構 ns.如申請專利範圍第112項之方法其 不未s *，，、貝不一強的徑向呼吸模式。 .如申請專利第112項之 nm^ '、τ 5亥重豐小於100 120·如申請專利翻第112 具肀5亥重疊小於50nm. • 160 - 種一端切換裝置，其包含： 一第一傳導端子； :=子其傳導端子成間隔關係; 被排列使該奈w件以固定和;二勿 第二傳導端子；以及 奶主按觸違第-及 刺激電路，其與該第一及楚._, —， 及弟二端子中之至少-者電通 §fL， n 己置:製造不同於該第-傳導端子和該第 10 繁-傳導衫間之電阻從-触ί Ϊ 件在第一及 弟一傳等 疋才目對低電阻到-相對高電阻的 一改變， 15 121. — 該刺m製造不同於該第一傳導端子和該第 二傳導端衫電壓’以弓丨發該奈米管物件在 第二傳導端子間之電阻從-相對高電阻到一相對低電阻的 一改變， 其中在該t及第二傳導端子間的該奈米管物件之該 相對高電陴與：：端切換裝置之一第一狀態相對應，並‘ 其中在該第1第-傳導端子間的該奈求管物件之該 低電JI且與该二端切換襄置之-第二狀態相對應，Χ、 其中该二端切換裝置之該第-及該第二狀態為非揮發 性的，以& -161 - 20 1329348 年月日锋jL替換1
    其中該二端切換裝置缺乏一第三閘極端子以切換該二 端切換裝置之該第一狀態和第二狀態之間的該二端切換裝 置。
    -162-
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