TWI326904B - - Google Patents

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九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置之製造方法。 【先前技術】 伴隨半導體裝置之微細化’變得難以利用絕緣膜確實地 填埋元件隔離（isolation)溝槽（trench)。尤其，由於 NAND(與非）型快閃記憶體中’元件隔離溝槽之縱橫比（溝 槽深度/溝槽寬度）較高，故難以僅使用由CVD(chemical vapor deposition，化學氣相沈積）法所形成之矽氧化膜（以 下’為方便起見’稱為CVD石夕氧化膜）填埋元件隔離溝 槽。 對於上述問題，提議有使用全氫石夕氮烷聚合物 (perhydrosilazane polymer)(以下，稱為聚矽氮烷（p〇iysilazane)) 之方法（例如’參照曰本專利特開2003-258082號公報）。塗 佈（coat)聚矽氮烷溶液後，進行烘烤處理、固化（cure)處理 及密化（densify)處理之熱處理，藉此獲得矽氧化膜（Si〇2 膜）。以下’為方便起見，將使用聚矽氮烷而形成之矽氧 化膜稱為聚矽氮烷矽氧化膜。例如，將CVD矽氧化膜與聚 矽氮烷矽氧化膜之積層（stack)膜用作元件隔離絕緣膜，藉 此可以元件隔離絕緣膜填埋縱橫比較高之元件隔離溝槽。 但是，於元件隔離絕緣膜中使用聚矽氮烷矽氧化膜時， t妙氮烧膜無法充分地轉化（convert)為si〇2族’故產生如 下問題》 NAND型快閃記憶體中，通常形成元件隔離絕緣膜後， 115095.doc 1326904 可藉由回蝕7L件隔離絕緣膜，而控制元件隔離溝槽内之元 件隔離”、邑緣膜之南度 '然而，若聚矽氮烷膜不能充分地轉 化為Si02膜’則钱刻深度將產生不均-。例h，於溝槽寬 度争λ乍之部分’無法充分地將氧供給至聚矽氮烷膜，故聚 矽氮烷膜向Sic«之轉化將變得不充分。因此，於溝槽寬 度較窄之部分，㈣速率變高。其結果，導致溝槽寬度較 窄部分’較溝槽寬度較寬部分，蝕刻深度增大。 如此，於溝槽内形成絕緣膜時，先前因蝕刻速率之不均 一而難以高精度地控制蝕刻深度。 【發明内容】 本發明係一個視點之半導體裝置之製造方法，包括：準 備於主面側具有溝槽（trench)之被處理體（w〇rk piece)之步 驟；於上述被處理體之主面上形成包含含有矽、氫及氮之 聚合物之聚合物膜（p〇lymer fUm)的步驟；將形成有上述聚 合物膜之被處理體保持於含有氧且氧分壓（partial pressure) 設定於16托至48托之範圍内的第}氣體環境内的步驟；將 上述被處理體保持於上述第丨氣體環境内之步驟之後，將 上述聚合物膜於含有水蒸氣（water vap〇r)之第2氣體環境内 氧化，形成含有矽氧化物作為主成分之氧化物膜的步驟； 以及將上述氧化物膜之上側部分除去，而將上述氧化物膜 之下側部分殘留於上述溝槽内之步驟。 【實施方式】 以下’參照圖式說明本發明之實施形態。 (實施形態1) < S ) H5095.doc 以下作為半導體裝置，以作為電可抹除非揮發性半導 體記憶裝置（electrically erasable nonv〇latile semic〇nduct〇r memory)之NAND型快閃記憶體為例進行說明。 圖1係以模式之方式表示本實施形態之N A N D型快閃記憶 體的概略構成之平面圖（其中，未圖示位元線）。圖2係圖i 所示之構成之等價電路圖。 如圖1及圖2所示，各NAND袼單位之構成為’於選擇電 晶體（select transistor，選擇電晶體）51及82之間設置了串 聯連接之記憶格M1-M8。選擇電晶體81及S2，連接有選 擇閘極線（select gate line)SGl及SG2，記憶格Ml〜M8，連 接有控制閘極線（子線）CG1~CG8。又，各選擇電晶體si， 連接有位元線BL1及BL2。再者，此處’雖表示了 8個記憶 格之情形，但記憶格之個數並非限定於8個。 圖3係沿圖1之A-A’之剖面圖（字線方向之剖面圖），圖4係 沿圖1之B-B’之剖面圖（位元線方向之剖面圖）。 如圖3及圖4所示’於矽基板（半導體基板）1〇上，形成有 選擇電晶體SI、S2以及記憶格Ml〜M8。 各記憶格Μ1〜M8包含：形成於矽基板1〇上之通道絕緣膜 (第1閘極絕緣膜）11 ;由多晶矽膜123及121?所形成之浮閘電 極膜（第1閘極電極膜）12 ;由〇NO(oxide/nitride/oxide，氧 化物/氮化物/氧化物）膜所形成之電極間（inter electr〇de)絕 緣膜（第2閘極絕緣膜）22 ;以及控制閘極電極膜（第2閘極電 極膜）23。各選擇電晶體si及S2包含：形成於矽基板1〇上 之閘極絕緣膜11 ;由多晶矽膜12a、i2b及控制閘極電極膜 115095.doc 1326904 23所形成之閘極電極。於選擇電晶體S I、S2以及記憶格 Ml〜M8之側壁，形成有側壁間隔件（sidewall spacer)24。 又’於位元線方向相鄰接之記憶格之間，形成有源極/汲 極擴散層（diffusion layer)25。 於字線方向相鄰接之NAND格單位之間，形成有含有矽 氧化物作為主成分之元件隔離絕緣部。該元件隔離絕緣部 含有：由CVD法所形成之矽氧化膜（CVD矽氧化膜：下層 氧化物膜（lower oxide film))l 8 ;由全氫矽氮烷聚合物（聚 矽氮烷）而獲得之矽氧化膜（聚矽氮烷矽氧化膜：氧化物 膜）19b。 選擇電晶體及記憶格等由層間絕緣膜（interiayer insulating film 或 interlayer dielectric)26覆蓋。又，於碎基 板10之表面區域上形成有高濃度擴散層27,於高濃度擴散 層27上，經由接觸插栓28而連接有位元線29。 以下，參照圖5〜圖15，就上述NAND型快閃記憶體之製 造方法加以說明。再者，圖5〜圖15對應於沿圖1之A A，之 剖面。 首先’如圖5所示，於矽基板（半導體基板）1()上，形成 厚度10 nm左右之矽氧化膜（Si〇2膜），作為通道絕緣膜^。 繼而，於通道絕緣膜〖丨上，形成總厚度15〇 nm左右之多晶 石夕膜12a及12b ’作為浮閘電極膜12。進而，於多晶矽膜 12b上’形成厚度1〇〇 nm左右之氮化矽膜（叫仏膜。其 後’如圖6所示’於氮化矽膜14上，形成遮罩膜15。 其次’如圖7所示，使遮罩膜丨5圖案化之後，將圖案化 < S ) 115095.doc 1326904 之遮罩膜15用作遮罩，藉由^(reactive ion etching，反 . 應性離子蝕刻）法，而使氮化矽膜14、浮閘電極膜12、通 道絕緣膜11及石夕基板】〇圖案化。藉此，形成有深度45〇⑽ • 左右之STI(ShaU〇W trench is—，淺溝槽隔離）用元件 隔離溝槽1 6。 再者，雖未圖示，但於圖7之步驟後，可藉由通常之熱 氧化法而氧化元件隔離溝槽16之表面，形成厚度3 nm左右 • 之熱氧化膜（therma丨oxide fi】m)。可藉由該熱氧化膜，而 保護通道絕緣膜11之邊緣露出部。又，可藉由自由基氧化 法，而於元件隔離溝槽16之表面形成氧化膜。可藉由使用 自由基氧化，而形成不依存於矽之面方位（crysu丨丨〇grahpic dentation結日日方位（亦可為plane orientation，平面方 位））之均一氧化膜。又，亦可僅略微氧化氮化矽膜1 4之側 面。 其次，如圖8所示，於由圖7之步驟而獲得之構造的整個 • 表面，藉由HDP(high density plasma，高密度電漿）_ CVD(chemiCal vapor depositi〇n，化學氣相沈積）法而沈 積CVD石夕氧化膜（下層氧化物膜（#1〇wer 〇xide fiim#))18。 此時’元件隔離溝槽16並未完全由cvd矽氧化膜18填埋， 而C VD石夕氧化膜18具有基於元件隔離溝槽16之凹部17。 其次’如圖9所示，於由圖8之步驟所獲得之被處理體 (work piece)上’形成全氫矽氮烷聚合物溶液層（聚矽氮烷 溶液層）19，作為包含含有矽、氫及氮之聚合物之聚合物 溶液層。具體而言，以於平坦面上之厚度為6〇〇 nrn之方 115095.doc -10· 式’藉由旋塗而將聚矽氮焓、、六、六么4 凡吟液塗佈（coat)於CVDi夕氧化 膜18上。 其次’如圖10所示，藉由、社比士 稭由烘烤處理，而使聚矽氮烷溶液 層19所包含之溶劑蒸發，形 形成全氣矽氮烷聚合物膜（聚矽 氮烧膜）19a。供烤處理之你丛 地二條件設為例如以15(TC烘烤3分 鐘。C VD石夕氧化膜18之凹部〜入丄g 元全由聚矽氮烷膜19a填 埋0 其次’如圖U所示，進行固化處理。藉由固化處理，而 使聚石夕氮烧轉化（_ert)為石夕氧化物（Si〇2)，獲得聚石夕氮 烧石夕氧化膜携，作為含切氧化物作為主成分之氧化物 膜。具體而言’於水蒸氣氣體環境下進行高溫熱處理。藉 由該熱處理，而產生（SiH2NH)n+2n〇—nSi〇2+nNH3之反 應。即，聚矽氮烷與藉由水蒸氣旧2〇+〇2)之分解而產生 之氧（Ο)或OH基進行反應，產生Si〇2(矽氧化物：二氧化矽 (silica))與(教）。再者，因元件區域之表面由氮化矽膜 14覆蓋，故不會氧化。 以下，參照圖16，就固化處理中之順序加以詳細說明。 首先，準備石英管作為固化處理用反應容器（react〇r)， 將形成有聚矽氮烷膜19a之被處理體搬入該石英管内。繼 而，進行真空排氣直至反應容器内之壓力為數十m托左右 後，將反應容器内之壓力控制為數十托左右。將被處理體 之溫度控制為200°C。 其次’將被處理體之溫度持續維持於2〇(rc，將氧（〇2)及 氮（NO之混合氣體導入反應容器内。此時，反應容器内之 115095.doc 叫6904 石夕氧化膜19b中所殘留之NH34H20，獲得更高密度之矽氧 化膜。此時元件區域之表面亦由氮化矽膜14覆蓋，故不會 氧化。再者’密化處理可使用普通之燃燒爐（furnace)進 行’亦可藉由RTA(rapid thermal annealing，快速高熱退 火）而進行。使用RTA時，於例如900°C下，進行20秒左右 之熱處理。 其次’如圖 12 所示，藉由 CMP(chemical mechanical

Polishing，化學機械研磨），而使cVD矽氧化膜18及聚矽氮 烷矽氧化膜19b平坦化。CMP中，氮化矽膜14作為擋止物 而發揮作用。使用將膠體（colloidal)氧化矽作為基質之研

磨劑進行CMP ’藉此可將氮化矽膜丨4之研磨速率相對cvD 石夕氧化膜18及聚矽氮烷矽氧化膜19b之研磨速率的比設為 5 0以上。 其次’如圖13所示，藉由氫氟酸（HF)系蝕刻液，而進行 CVD碎氧化膜1 8及聚夕氮烧石夕氧化膜19b之回姓。其結 果，除去CVD矽氧化臈18及聚矽氮烷矽氧化膜19b之上側 部分，而下側部分殘留於元件隔離溝槽内。下側部分上表 面之高度低於元件隔離溝槽之最上部。 如上所述，本實施形態t，於藉由水蒸氣氧化而將聚矽 氮烷膜19a轉化為聚矽氮烷矽氧化膜19b之前，將〇2/乂混 合氣體環境中之氧分壓設定於16托至48托之範圍内。由 此，如下所述，可抑制蝕刻之不均一。即，可不依存於元 件隔離溝槽之溝槽寬度而進行均一之回蝕處理，且可於各 元件隔離溝槽内以所期望之均一高度殘留CVD矽氧化膜“ 115095.doc 1326904 及聚矽氮烷矽氧化膜19b。 進行回蝕處理之後，對CVD矽氧化膜〗8及聚矽氮烷矽氧 化膜】9b進行密化處理。具體而言，於n2氣體環境中， . C、1小時之高溫、長時間熱處理。藉此，充分地使聚 石夕氮烧石夕氧化膜19b密化。再者’若於回钮處理前進行該 密化處理，則可對充分地密化了之聚矽氮烷矽氧化膜19b 進行回蝕處理，故認為可抑制蝕刻之不均一。但是，此 _ 時，由於高溫、長時間熱處理而使聚矽氮烷矽氧化膜19b 充分地硬化’故回蝕處理時之蝕刻速度明顯變慢。由此， 產生必須進行長時間之回蝕處理，浮閘電極膜丨2受到損害 之問題，或於CVD矽氧化膜18與聚矽氮烷矽氧化膜19b之 界面（interface)上產生膜剝落之問題。由此，上述高溫、 長時間密化處理必須於進行了回蝕處理後進行。 其次，如圖14所示，使用熱磷酸作為蝕刻液，除去氮化 矽膜14。 • 其次，如圖15所示，於浮閘電極膜12之表面、以及由 CVD矽氧化膜18及聚矽氮烷矽氧化膜191；)所形成之元件隔 離部的表面，形成由ΟΝΟ臈所形成之電極間絕緣膜22。繼 而’於電極間絕緣膜2 2上’形成控制閘極電極膜2 3。進 而’使通道絕緣膜11、浮閘電極膜12、電極間絕緣膜22及 控制閘極電極膜23於與元件隔離溝槽之延伸方向垂直的方 向上圖案化。藉此’獲得由通道絕緣膜丨丨、浮閘電極膜 12、電極間絕緣膜22及控制閘極電極膜23所形成之閑極構 造。進而，形成源極 '汲極擴散層（未圖示）之後，形成層 115095.doc 14 1326904 間絕緣膜26。 其後之步驟未圖示，進行形成接點或配線等，形成 NAND型快閃記憶體。 圖17係關於如下關係之測定結果之圖，即進行固化處理 (水蒸氣氧化）前之〇2/N2混合氣體環境中之氧分壓，與於回 蝕處理中之晶圓内之蝕刻速度的不均一之關係。測定樣 品，使用於同-晶圓内形成有複數個溝槽寬度之元件隔離 溝槽者。溝槽寬度之最小值為7〇 nm左右，最大值為數十 μιη左右。 如圖17所示，於氧分壓低於16托時及高於48托時，於同 一晶圓内，蝕刻速度較大地不均一。此原因在於蝕刻速度 主要依存於溝槽寬度而變化。對此，氧分壓於16托至判托 之範圍内時，將蝕刻速度之不均一抑制於3%以下。由 此，可藉由將氧分壓設定於16托至48托之範圍内，而充分 地抑制回蝕處理中之蝕刻速度之不均一。即，可於曰 4 曰曰 圓内，使藉由回蝕處理而形成之元件隔離部之高度（上表 面之位置）均一化。 圖18及圖19係表示回姓處理後之樣品之剖面的 SEM(SCanning Electron Micr〇sc〇pe’ 掃描式電子顯微鏡） 照片。圖i8係使用本實施形態之方法之情形，圖19係使^ 先前之方法（氧分壓高於48托時）之情形。如比較圖18及圖 19所瞭解般，使用先前方法時，元件隔離部之高度依存於 溝槽寬度而變化，與此相對，使用本實施形態之方法時， 元件隔離部之高度均一化。 115095.doc 15 1326904 再者’ 〇2/νζ混合氣體環境中之氧分壓高於48托左右 時’於晶圓上檢測出多個微粒。亦可藉由將氧分壓設為4 8 托以下’而避免如此問題。 如上所述’本實施形態中’將進行固化處理（水蒸氣氧 化）前之〇2/N2混合氣體環境中之氧分壓設定於16托至48托 之範圍内’藉此可抑制回蝕處理中之蝕刻速率之不均一， 且可高精度地控制元件隔離部之高度。 非揮發性記憶格中，重要的是，基於通道絕緣膜丨〗之電 谷C1、與基於電極間絕緣膜22之電容C2之電容比（麵合 比）。如圖1 5所示，因電極間絕緣膜22形成於浮閘電極膜 12之上面表及側面’故為提高電容C2之精度，重要的是正 確地控制元件隔離絕緣部上表面之高度。因可使用本實施 形態之方法高精度地控制元件隔離絕緣部上表面之高度， 故可降低電容比之不均一。 (實施形態2) 上述第1實施形態中，將固化處理中之水蒸氣氣體環境 之壓力設為固定’但本實施形態中，使水蒸氣氣體環境之 壓力變化。再者’因基本事項與第1實施形態相同，故省 略說明第1實施形態中所說明之事項。 以下，參照圖20，就本實施形態中之固化處理之順序加 以洋細明。 固化處理（水蒸氣氧化）前之順序，與第1實施形態相 同。即，使進行水蒸氣氧化前之02/Ν2混合氣體環境中之 氧分壓成為16托至48托之範圍内的所期望壓力。 115095.doc -16- 1326904 水蒸氣氧化中，首先將水蒸氣氣體環境之壓力（反應容 器内之壓力）設定為400托（第】壓力），並進行5分鐘熱處 理。繼而，將水蒸氣氣體環境之壓力自4〇〇托提高至7〇〇托 (第2壓力）之壓力，進行25分鐘熱處理。再者，較好的是， 將第1壓力設定於325〜4〇〇托之範圍内，將第2壓力設定於 700〜760托之範圍内。 如此，於水蒸氣氧化時，將水蒸氣氣體環境之壓力自第 1壓力提高至第2壓力，藉此可高效地將聚矽氮烷膜轉化為 t石夕氮炫石夕氧化膜。具體而言，可認為石夕烧醇（^丨_〇印之 殘存量減少。其結果，可抑制密化處理等熱處理步驟中聚 矽氮烷矽氧化膜之收縮，故可降低應力。 圖21係表示上述應力降低效果之測定結果之圖。使用對 形成於Si晶圓上之聚石夕氮燒膜經過固化處理之樣品來求出 應力。具體而言，使用可測定晶圓翹曲之熱歷程之裝置， 使樣。σ升>JDL及降溫。使升溫至8〇〇°C之升溫速度為1〇°c/ 分’ 800 C下之保持時間為30分鐘。應力值σ可使用根據晶 圓輕曲而估算之曲率半徑R，根據下式求出。 σ= [E/(l-v)]x[h2/(6xRxt)] 其中，v係Si之柏松比，E係Si之揚氏模量，t係對聚矽氮烷 膜進行固化處理後之膜之厚度，h係Si晶圓之厚度。 如根據圖21可瞭解般’使用本實施形態之方法時，與使 用先前方法時相比，峰值應力值降低5〇 Mpa左右，升溫時 之累積熱量（Thermal budget ’熱預算）亦減少20%左右。 如上所述，本實施形態中，亦與第1實施形態相同，將 115095.doc •17- 1326904 進行固化處理（水蒸氣氧化）前之OVN2混合氣體環境中之氧 分壓設定於16托至48托的範圍内，藉此可抑制蝕刻速率之 不均一。進而，本實施形態中’於水蒸氣氧化時，將水蒸 氣氣體環境之壓力自第1壓力提高至第2壓力，藉此可抑制 聚矽氮烷矽氧化膜之收縮’故可降低應力。由此，可避免 膜剝落或產生缺陷之問題。 再者’上述第1及第2實施形態中，作為含有石夕、氫及氣 之聚合物，以聚矽氮烷為例進行了說明，但若為由熱處理 而轉化為矽氧化物般之聚合物，則亦可應用與上述實施形 態相同之方法。 【圖式簡單說明】 圖1係以模式之方式表示本發明第丨及第2實施形態之半 導體裝置的構成之平面圖。 圖2係表示本發明第1及第2實施形態之半導體裝置之等 價電路的圖。 圖3係以模式之方式表示本發明第1及第2實施形態之半 導體裝置的構成之剖面圖。 圖4係以模式之方式表示本發明第1及第2實施形態之半 導體裝置的構成之剖面圖。 △圖5至圖15係以模式之方式表示本發明第1及第2實施形 態之半導體裝置的製造方法之刮面圖。 圖16=表示本發明第1實施形態之熱處理之順序的圖。 圖1 表不本發明第1實施形態之氧分壓與蝕刻速度之 不均一關係的圖。 n 5095.doc •18· 1326904 圖1 8係表示本發明第1實施形態之回蝕處理 ^ , 无 < 樣品剖 面的電子顯微鏡照片。 圖19係表示本發明第1實施形態之比較例 4〜W蝕處理後 的樣品剖面之電子顯微鏡照片。 圖20係表示本發明第2實施形態之熱處理之順序的圖。 圖21係表示本發明第2實施形態之應力之熱歷程特性的 圖。 '

【主要元件符號說明】

10 矽基板（半導體基板） 11 通道絕緣膜（第1閘極絕緣膜） 12 浮閘電極膜（第1閘極電極膜） 12a 、 12b 多晶石夕膜 14 氮化矽膜（SisN4膜） 15 遮罩臈 16 元件隔離溝槽 17 凹部 18 氧化物膜 19 全氫矽氮烷聚合物溶液層（聚矽氮 5谷液層） 19a 全氫矽氮烷聚合物膜（聚矽氮烷膜） 19b 夕氧化膜（聚石夕氮烧石夕氧化膜：氧 物膜） 22 電極間絕緣膜（第2閘極絕緣膜） 23 控制閘極電極膜（第2閘極電極膜） 115095.doc -19· 1326904 24 側 壁 間隔件 25 源極/汲極擴散層 26 層 間 絕緣膜 27 高 濃 度擴散層 28 接 觸 插检 29、 BL1、BL2 位 元 線 CGI 〜CG8 控 制 閘極線（字線） Ml- M8 記 憶 格 SI、 S2 電 晶 體 SGI 、SG2 選 擇 閘極線 115095.doc 20-

Claims (1)

1326.904. 年月日修正替換頁 L98.ia· 31- 於主面側具 第095H0240號專利申請案 中文申請專利範圍替換本(98年12月） 十、申請專利範圍： 1· 一種半導體裝置之製造方法，其包括：準備 有溝槽（trench)之被處理體（work piece)之步驟； 於上述被處理體之主面上形成包含含有矽、氫及氮之 聚合物之聚合物膜（p〇lymer film)的步驟； 將形成有上述聚合物膜之被處理體保持於含有氧及 氮，且氧分壓（partial pressure)設定於16托至48托範圍内 的第1氣體環境内的步驟； 籲 於將上述被處理體保持於上述第1氣體環境内之步驟 後，將上述聚合物膜於含有水蒸氣（water vap〇r)之第2氣 體環境内進行氧化，形成含有矽氡化物作為主成分之氧 •化物膜的步驟；以及 ♦ 將上述氧化物膜之上側部分除去，且將上述氧化物膜 之下側部分殘留於上述溝槽内之步驟。 2. 如請求項1之半導體裝置之製造方法，其中 φ 上述第1氣體環境内之氮分壓高於上述氧分壓。 3. 如請求項1之半導體裝置之製造方法，其中 使上述被處理體於上述第i氣體環境内自第〖溫度升溫 至第2溫度，並使上述聚合物膜於上述第2氣體環境内/皿 以上述第2溫度進行氧化。 4. 如請求項1之半導體裝置之製造方法，其中 -氧化上述聚合物膜之步驟包含將上述第2氣體環境之 壓力自第1壓力提高至第2壓力的步驟。 5. 如請求項1之半導體裝置之製造方法，其中 115095-981221.DOC 上述水蒸氣係藉由使氧與氫反應而產生的。 6·如請求項1之半導體裝置之製造方法，其中 形成上述聚合物膜之步驟包括： 將含有上述聚合物之聚合物溶液塗佈於上述被 處理體主面上之步驟；及 使上述聚合物溶液之溶劑蒸發之步驟。 7. 如請求項1之半導體裝置之製造方法，其中 上述聚合物係全氫矽氮烷聚合物（perhydr〇Silazane polymer)。 8. 如請求項1之半導體裝置之製造方法，其中 於上述溝槽内，預先形成有含有矽氧化物作為主成分 且具有基於上述溝槽之凹部之下層氧化物膜（l〇Wer oxide film) ’上述聚合物膜填埋於上述凹部中。 9. 如請求項8之半導體裝置之製造方法，其中 上述下層氧化膜係藉由CVD法而形成者。 10. 如請求項1之半導體裝置之製造方法，其中 上述氧化物膜之上述下側部分上表面之高度低於上述 溝槽的最上部。 11. 如請求項1之半導體裝置之製造方法，其中 上述溝槽係元件隔離（元件隔離==is〇lati〇n)溝槽。 12. 如請求項π之半導體裝置之製造方法，其中 上述元件隔離溝槽係藉由使半導體基板、形成於上述 半導體基板上之第1閘極絕緣膜及形成於上述第1閘極絕 緣膜上之第1閘極電極膜圖案化而形成者。 115095-981221.DOC 1326904' 13.如請求項12之半導體 將上述氧化物膜之 部， I釦碰替叫 裝置之製造方法，其中進而包括： 上述下側部分用作為元件隔離絕緣 並於上述第1閘極電極膜及上ifc 7Γ 联及上迷兀件隔離絕緣部上形 成第2.閉極絕緣膜之步驟； y 於上述第2閘極絕緣膜上形成第2閘極電極膜之舟 14.如請求項1之半導體裝置之製造方法，其中 ^驟。

上述半導體裝置包含NAND型非揮發十生 (nonvolatile memory)或 CMOS型電晶體。 記憶體

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