TWI326478B - Electroplated cowp composite structures as copper barrier layers - Google Patents

Electroplated cowp composite structures as copper barrier layers Download PDF

Info

Publication number
TWI326478B
TWI326478B TW093133192A TW93133192A TWI326478B TW I326478 B TWI326478 B TW I326478B TW 093133192 A TW093133192 A TW 093133192A TW 93133192 A TW93133192 A TW 93133192A TW I326478 B TWI326478 B TW I326478B
Authority
TW
Taiwan
Prior art keywords
film
layer
cowp
copper
interconnect structure
Prior art date
Application number
TW093133192A
Other languages
English (en)
Other versions
TW200524078A (en
Inventor
Cabral, Jr
Stefanie R Chiras
Emanuel Israel Cooper
Hariklia Deligianni
Andrew Kellock
Judith M Rubino
Roger Y Tsai
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200524078A publication Critical patent/TW200524078A/zh
Application granted granted Critical
Publication of TWI326478B publication Critical patent/TWI326478B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D9/00—Electrolytic coating other than with metals
    • C25D9/04—Electrolytic coating other than with metals with inorganic materials
    • C25D9/08—Electrolytic coating other than with metals with inorganic materials by cathodic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05007—Structure comprising a core and a coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1326478 九、發明說明： 【發明所屬之技術領域】 本發明係針對經電鑛鱗化鶴钻之各種銅複合結構。出現在 此等複合結構中的電鍍磷化鎢鈷薄膜（以下稱為c〇wp薄 膜），在半導體元件中，可以作為各銅互連結構的阻擋層。 【先前技術】
鋁一銅與相關的各合金曾經是形成電子元件（積體電路晶 片）的互連結構時，較常用的合金。然而，現今微電子工業對 於漸增的密度及高執行效能（速度與效率）的需求，使得互連 結構必須由純銅或近乎純銅構成。由於銅及特定銅合金的電阻 率比铭-銅合金的電阻率低很多，因此執行效能得以被改善。 此外’由於可以❹⑽互連結構（導線），能夠提絲 南的線路密度。
一般而言’銅互連結構使用鑲嵌(damascene)的製程方法製 造。在此製對，雜或導孔會細晶社的介錢中形成， 然後金屬姆（如TaN/Ta)與網晶層(⑺麟_ 1㈣會沉 積在此冓/導孔中。此渠溝/導孔接著會确絲。然後使 用化學機械研磨法（CMP)去除過多的銅，從而提供與介電 詹共面、上層乾淨的銅表面。然後一種侧阻隔或覆蓋材料如
4IBM/04114TW 7 S!NX，或含有石夕、碳，及視需要加入氮的介電質，會沉積在磨 亮的表面上。 已經有許多種的材料被提議用來覆蓋銅，包括無電鍵與電 解電鐘的金屬’以及物理汽相沉積的金屬與有機的覆蓋材料。 PVD或CVD覆蓋材料不具有選擇性，需要CMp或餘刻步驟 從介電層去除薄膜。有些金屬合金騎擇性無電鍍沉積尤其 是CoWP ’已經被證明能大幅改善電致遷移的生命期，參見
Hu 等人之 “Reduced Electromigration of Cu Wires by Surface
Coating”〈以表面塗佈減低銅線的電致遷移〉，物^ ’ 81(10)期，2002年，第1782頁。然而，無電鍍製程 一般而言，需要一個引晶方案（以開始沉積物的長晶過程）及 咼電鍍溫度，而且控制不易，特別是薄膜厚度少於3〇〇埃時。 銅穿過覆蓋材料的電致遷移與擴散，主要是沿著覆蓋材料 的晶粒邊界發生。C.-K. Hu等人之“;Electromigration in On-Chip Single/Dual Damascene Cu Interconnections”，〈晶片單 層/雙層鑲嵌的銅互連的電致遷移〉，j. Electrochem. Soc.，149 期 ’ G408 ( 2002 年）；C.-K. Hu 與 S. Reynolds 之〈CVD 的 Cu
互連與電致遷移〉（CVD Cu Interconnections and 4 旧 M/04114TW 8 1326478
Electromigration) > Electrochem. Soc. Procs. Vol. 97-25 ( 1997 年），第1514頁。因此，希望能最佳化一種覆蓋材料，以最小 化晶粒邊界的區域，並/或沿者已存在的晶粒邊界，增長擴散 路徑。如 A. Kohn 等人在 “Characterization of Electroless
Deposited Co(W,P) Thin Films for Encapsulation of Copper
Metallization”〈用於覆蓋銅金屬化之無電鍍沉積的Co(W，P)薄 膜的特性〉，Materials Science and Engineering A302 期（2001 鲁
年）’第18-25頁所說明，會觀察到PVD鈷與無電鍍的CoWP 薄膜的擴散阻擋品質有差異的原因，在於這兩種材料的結晶程 度與晶粒大小。如其中第21頁之說明，“單層的結晶性材料 預期可作為最佳的擴散阻擋’是因為在低溫時整體的擴散非常 小，而且沒有可快速擴散的晶粒邊界。然而，單層的結晶性薄 膜的沉積，尚無法在技術上實現.因此，用作擴散阻擋的應用 時’最佳的薄膜微結構是非晶性的，因為它可消除沿著晶粒邊 · 界的快速擴散路徑。” 雖然非晶性材料原則上非常適合用作帽蓋材料，但是此領 _研究者欲獲得有效的非晶性材料的許多嘗試都失敗了。這 些嘗試最佳化财的非晶性材料的製程條件，从提供的材料 與銅的内擴散太過廣泛而無法使用（即無電鑛的Νιρ)，就是
4IBM/04114TW 9 1326478 在加熱時，亦即，在大約400°C或更高的回火溫度時，很容易 結晶。.最理想的覆蓋材料也要對銅導體有好的附著力，而且是 一個相當薄又連續的薄膜。 美國專利號No. 5,695,810描述用無電艘沉積的CoWP薄 膜作為阻擋層，包括作為銅互連結構的覆蓋材料。用無電鍍沉 積的CoWP薄膜作為阻擋層，其所聲明的一項優點是，銅可 以無電鍍地沉積在CoWP上，而不需要一層活化（引晶）層。 此專利也認知’在CoWP薄膜中，微量的鎢範圍在2至7原 子百分比之間，可以改善此薄膜的阻擋特性，超過磷化始薄 膜。鎢原子會優先定位在晶粒邊界上。此觀察到的效應通常被 稱作「填塞（stuffing)」CoP薄膜的晶粒邊界。 然而’如Kohn所強調，無電鍍沉積的c〇WP薄膜被限制 在大約8至1〇原子百分比的填。此外，無電鍍沉積的薄膜有 較非晶性薄膜更具結晶性的傾向，而且在回火時，此薄膜的結 晶性還會再増加。 與其式著改善無電鍍沉積的CoWP薄膜的阻擋特性，其 本貝有一.其—為最大的磷含量被限制在8至1〇原子百分比；
4IBM/04114TW 10 其二為結晶性’㈣人係欲尋求—個不_方法，構成與鄰近 的銅導電層相連的CGWP薄膜’尤其是銅互連結構。 【發明内容】 本發明係針對—複合材料’包含-含銅層，以及-電解沉 積的C〇WP薄膜於該銅層上。此CoWP薄膜含有u至25原 子百分比的磷，厚度為5至200 nm。 ’ 本發明亦針對製造-互連結構的方法，包含：提供一個渠 溝或導孔於-介電材料中，且在此渠溝或導孔+提供—含銅導 電金屬，並在_上，藉由電解沉卿成-層CoWP薄膜。 此CoWP薄膜含有u至25原子百分比的鱗厚度為$至· nm 〇 本發明同時亦針對—互連結構，包含：與—層金屬層接觸 的一介電層；在此金屬層上的—電解沉積c_薄臈；以及 在此CoWP薄膜上的―崎。CgWp賴含有u至25原子百 分比的磷’厚度為5至200nm。 本發明也針對-互連結構，包含：位在—介電材料中的— 渠/冓或導孔，其中此渠溝或導孔填有沿著此渠溝或導孔的各
4 旧 M/04114TW 1326478 側壁配置的-金屬層；位在此金屬層上之一含銅導電層；以及 位在此銅層上的―覆蓋材料。此覆蓋材料是-電解沉積的 C〇WP細’含有11至25原子百分比_，厚度為5至200 【實施方式】 =申請人係探尋一種方法，可增加CoWP薄膜中磷與鎢的 鲁 最大含里。其另一目標係欲獲得沉積的非晶性CoWP細， 而非藉由無電觀積所狀結晶性薄膜。然而，僅得 到一沉積的非晶性CgWP _，並不足以為銅提供有效的阻 擋層同時必須顯示的是’此沉積的非晶性層在溫度超過3⑻ °c時’且在大錄的情況下溫度是在·c或超過柳^，仍 保有非晶性。通常’-非晶性c〇wp薄膜在這樣的熱條件下 會結晶。因此’申請人係探究一製程，不僅可提供非晶性沉積 儀 的CoWP薄膜’同時在一個熱回火過程中，也可提供不會結 晶至可觀程度的一非晶性CoWP薄膜。 申請人剛開始係使用電解沉積製程，以判斷能否獲得熱穩 定、非晶性的CoWP薄膜。電鍍有製程溫度較低的優點，且 通常可提供較均勻的薄膜’厚度在5至200 nm之間。與藉由
4 旧 M/04114TW 12 1326478 無電艘沉積所製作的相似的CoWP薄膜相較之下，電鑛可提 供較佳的製程控制，且可提供各別元素一個較大的複合範圍。 ; 電解沉積的CoWP薄膜可以是結晶性或非晶性。結晶性 薄膜傾向與垂直於銅底層之晶粒邊界牢固的交織。因此，晶粒 邊界的方向不利於穿越阻擋層的擴散控制與鋼電致遷移。有關 電鍍的非晶性CoWP薄膜，申請人很快地確知有些薄膜在回 鲁 火時很容易結晶。因此，申請人必須確定特定的電錄條件，以 產生非晶性薄膜’可獻抵抗結晶至溫度接近或補微高於4⑻ C ’或至少在這樣的溫度下夠穩定’而不會產生高密度的互連 晶粒邊界。 本發明之複合材料的製備係藉由一製程，包含：提供一含 銅層’並藉由電解沉積形成—層CgWP _於此銅層上。所3 產生的CoWP薄膜之厚度會在5至2〇〇 nm之間較佳是$至 5〇 nm，更佳是1〇至30咖。此c〇wp薄膜含有1〇至乃原子 百分比_、丨丨至25原子百分比_、或u至2g原子百分 比的磷，係以拉塞福背向散射分析儀所測得。 另一方面’此CoWP-⑶複合材料的製傷係由一製程，
4IBM/04114TW 13 1326478 包含··提供一介電層與一金屬層接觸，·藉由電解沉積形成一層 CoWP薄膜於此金屬層上；以及在KC〇wp薄膜上形成一鋼 層。所產生的CoWP薄膜的厚度在5至2〇〇nm之間，較佳是 5至50mn，更佳是1〇至30nm。此c〇wp薄膜含有⑴至乃 原子百分比的磷、11至25原子百分比的磷、或u至2〇原子 百分比的磷，係以拉塞福背向散射分析儀所測得。 本發明之CoWP薄膜含有！.5至1〇原子百分比的鶴，或 3至10原子百分比的鶴’係以拉塞福背向散射分析儀所測得。 相對地’ CoWP薄膜的無電航積’―般而言限制鎢在薄膜中 的含量為1至3原子百分比。 在-個實施财，〇>WP細主要由CQxWyPz組成，其巾 0.68<χ<0·88、a〇1<y<〇1〇、z=(1_(x+y)) ’ 係以^t塞福背向散射 # 分析儀所測得。在另一個實施例中，C〇Wp薄膜主要由W p 組成，其中0·75<χ<0.85、0.02<y<a06。在另一個實_中丫
CoWP薄膜主要由C〇xWyPz組成，其中〇77<x<n 0.03<y<0.07。
第1圖係一習知的互連Γ結構之示意圖，具有一介電材料 4IBM/04114TW 14 1326478 2，如在基板1 (例如一半導體晶圓基板）上的二氧化矽。渠 溝與/或導孔開口以微影定義，並藉由已廣被習知的技術形成 在介電材料2中。將可以了解的是，本發明並不被侷限於在雙 鑲嵌開口中形成的結構。更確切地說，開口 3可以有各種形 態，如導孔、渠溝或單鑲嵌開口。 依據本發明所述，一層金屬層4沉積在第〗圖的結構上，鲁 如第2圖所示。此沉積一般而言是藉由CVD(化學汽相沉積， chemical vapor deposition)或較佳藉由濺鍍來實行。濺鍵一般 而5疋以PVD (物理汽相沉積，phySicai vap〇rdep〇siti〇n)或 > ionized physical vapor deposition) 來達成的。因為這樣的製程普遍地被此領域的人士實行中，因 此進一步討論是不需要的。 此金屬層可以包含一層或多層各種的金屬與金屬合金。此 -或多層金屬層可作為一擴散或阻擋層，以及/或作為一附著 層。此領域系用的金屬與金屬合金包括組、嫣、氮化组及乳化 鈦。這些金屬一般而言用作與介電層接觸的第一金屬層。第二 金屬層含有一或多種金屬’係選自鈀、釕、铑、餓及銖，可以 被沉積在第一金屬層上。這些一或多層金屬層的厚度，一般而
4IBM/04114TW 15 1326478 言是10至200 nm，更常見的是50至100 nm。 然後，根據本發明，電解沉積一 CoWP薄膜在金屬層4 上。CoWP薄膜5有5至200 nm的厚度，更典型的是5至5〇 nm。在本發明的某些較佳的複合結構中，c〇WP薄膜將會有 10至30 nm的厚度。
本發明之電解沉積CoWP薄膜的溶液包含一鎢離子源， 如鎢酸錢或納，或碟鶴酸;一始的離子源，如氯化钻或硫酸結； 以及各種錯合劑、介面活性劑及用於調整電鑛液pH值的化學 藥品。電解沉積CoWP薄膜的示範溶液可以含有(NH4)2W04、 CoCl2、Na3-擰檬酸鹽、蝴酸（boric acid)、TritonX-114、NaOH 及NazHsPO2。此溶液的pH值可以由加入的NaOH量來調整。 以此方法調整Co2離子錯合作用的程度及此溶液的pH 值’以獲得所需的此合金微結構。經過無數的實驗，申請人發 現本發明之CoWP薄膜中鈷、磷及鎢的含量，與所施加的電 流密度（i’mA/cm2)及電鍍浴液的pH值有高度的相關性。 因此，與由無電鍍製程所準備的C〇Wp薄膜相較，本發明可 提供各別元素有較大複合範圍的c〇wp薄膜。
4 旧 M/04114TW 1326478 特別的是’改變沉積的電流密度可以控制本發明之C〇wp 薄膜中鎢的含量。本發明用來沉積薄膜的電流密度，一般而言 大約是3至20 mA/cm2 ’更常見的是大約6至12 mA/cm2。 本發明之CoWP薄膜中鎢的含量同時也取決於電錢浴液 的pH值。舉例而言，當pH值少於6時，申請人得到的是少 於1原子百分比鶴的c〇wp _。增加電鑛浴液的pH值高於 · 7 (亦即pH值8至10)’結果使得薄膜中的鎢含量高於丨原子 百分比。
CoWP薄膜的電解沉積後，c〇wp薄膜可以被回火至超過 30(TC的溫度，-般而言使用此領域已習知的程序大約會至 c。cgwp _可叫軸驗（N2巾対編2)存在 時’ 4〇(TC的狀況下被回火大約四個小時。此回火電解沉積步 # 驟不需要在〇)WP薄朗電解沉雜立即發生。反之， 薄膜可以在接下來任何的熱處理製程步驟中被回火。 然後，沉積一銅或銅合金層6在cowp薄膜5上如第3 圖所示。銅可以直接沉積在c〇wp薄膜5上，而不需要一引 晶層(seed layer)。銅的沉積可以用電化學沉積製程，如電鍵或
4IBM/04114TW 17 無電鐘。合適的電鍍組成範例已揭露在美國專利申請號N〇. 09/348,632中，受讓給萬國商業機器公司(如刪―
Machines) ’整個揭示之内容都包含在此作為參考。 然後，此領域的人士通常會用化學機械研磨（CMp)製 程去除層4、層5及層6基板表面上過多的材料，提供一個 平坦化的結構使得銅表面與介電材料2的上表面完全齊平。如籲 果需要，且銅的沉積是無電鑛沉積時，CMp、或孤 製程也可以在沉積銅之前執行。 CMP製程後’―個非選擇性的覆蓋材料可以沉積在鋼與 介電質露出的上表面。此非選擇性的覆蓋材料，可以是此領域 人士已習知的任何一種材料。
或者’本發明有另一態π水巧况積本發明CoWP薄膜的一 阻擋 覆蓋材料。如此’ Cgwp _可用作在絲或導孔中的1 層，同時也是一覆蓋材料。 在-實施例巾，藉由電子倾或電化學拋光研磨，少量的 銅可以從銅層上祕刻出來，以提供-個銅互連結構16，其
4IBM/04114TW 18 1326478 上層銅表面在介電質12上表面的下方。這樣的一個結構如第 4A圖所示，係指一個凹陷(recessed)結構。一阻撐層14沉積在 渠溝的側壁及底下的表面上。當然，此領域—般人士習知，阻 擋層14可包含—或多層金屬層。此外，在微電子X業用的標 準的銅酸浴液中，阻擋層14可供直接的銅電解沉積，而不需 要-引晶層。導電銅層16沉積後，CGWp薄膜15就沉積在銅 表面上’將阻擔層14用作基板從邊緣至巾*的電流運載 (current carrier) ° 用- CoWP覆蓋層來填充並覆蓋此複合結構有一項優 點亦即CoWP薄膜有偏向沉積在銅上的傾向，而不是戶斤示 的阻擋層14上。然後’藉由CMP、e-CMP或一 RIE製程步 驟’將阻擂層從介電質中去除。
在另一個實施例中’―金屬覆蓋層18含有-或多種金 屬’選自叙、釕、錢、鐵及鍊，較佳是釕，被沉積在CoWP 層上。此金屬覆蓋層18可以用同樣用於沉積c〇wp的電鐘方 法來沉積，或是用另—個此領域人士已習知的沉積方法。在雙 層都已形成後，藉由如第4B圖所示的CMp、e CMp或反^ 製程，將阻擋層從介電質中去除。 4IBM/04114TW 19 在另—個實施例中，本發明之方法可以包括：提供有基板 2〇及介電材料22的一個互連結構，如第5圖所示。一第一金 屬層24在本發狀-CQWp _ 25之触哺。此銅導電 層如較佳藉由電鑛被沉積。一電化科磨步驟可以用來形成 所不的凹陷結構’鎌—CqWP _25，被沉積在此銅結構 上。然後’可以用-個CMP製程’去除層24、層25及層乃 上過多的材料，提供一個平坦化的結構。 本發明中較佳之一阻擋層，係描述於美國專利申請號N〇 1〇/132，173’2002 年4 月 26 日申請，·以及他 1〇/279,〇57,2〇〇2 年10月24曰申请。兩者的受讓人都是萬國商業機器公司 (International Business Machines)’整體揭露内容都包含在此 作為參考。 介電層2、12及22可以是半導體製造工業中，任一適用 的介電層，如一種氧化物，例如二氧化矽、氮化物、氮化矽或 一氮氧化物層。低k的介電材料，例如Dowchemical的
SiLK®、Novellus 的 Coral®、Applied Materials 的 Black
Diamond®，以及旋轉塗佈之基於矽基介電質，也可以被採用。 Coral® —般可以被描述為一種SiC0H介電質。此介電層可以
4IBM/04114TW 20 藉由各種方法戦’包域由化學汽相沉積及娜塗怖技術。 描述於以下兩個專利中的介電材料也可以用來構成本發明之 互連、，、°構’美國專利號1^· 614,7009，2000年11月14日獲准 表、以及No. 6,441，49卜2002年8月27日獲准，其整體揭露 内奋都包含在此作為參考，兩者的受讓人都是萬國商業機器公 司（International Business Machines ) 〇 以下非限制性的實例將進一步闡述本發明。
本發明之CoWP薄膜係電鍍在一個複合結構基板上，包 含有一 TaN/Ta阻擂層的覆蓋體p_si、一 pvd銅引晶層，以及 尺寸為4x4公分的一電鍍銅層。電鍍製程包括一經修改的旋轉 盤電極(modified rotating disc electrode)，以一電源供應器控 制’電源供應器與一 Pine儀器系統一起運作。此經修改的旋 轉盤電極包括：旋入一個插栓的一金屬轴，此插栓含有一金屬 上表面，以及有凹陷鑲嵌物的鐵弗龍（Teflon)樣本托架。以 穿過此插栓配置的四個接觸腳，托住樣本在此鑲嵌物中就定 位，並提供電流的路徑。
4 旧 M/04114TW 21 1326478 樣本在50至200 φηι之間擾動，電流密度在5至ι〇 —cm2之間變化。電鍍溶液的pH值藉由添加所需的硫酸或 氫氧化納至溶液中，會由4變化至、此溶液的溫度由一雙層 外罩盒所控制，賴在室溫至耽之間。陽極是—個_的8 鈦網狀電極。時間由一個自動計時襄置控制。改變電錢時間以 得到不同的CoWP薄膜厚度。樣本在電鍍前及電鍍後都會秤 重，以確認電鑛速率。此CoWp薄膜藉由拉塞福背向散射分 · 析儀（RBS)，分析其組成及厚度。χ光繞射（細）則被用 來確認此薄膜的結晶程度。 XRD被肖來分析電解沉概的CqWP細且如果此薄 膜在熱回火後沒有完全結晶，則此回火過的薄齡再一次被 XRD分析。在非晶性的薄膜中’唯一觀察到的尖峰是由於基 板中的Cu與Ta。在結晶性的薄膜中，觀察到的材料相是由於 孀
Co(hcp)與CoJ。鎢的複合物並沒有被偵測到。
以下的電鍍溶液’是依照表！所提供各種成分的濃度與沉 積條件製備的。由浴液A、B與E所製作的c〇WP薄膜，提 供穩疋的非晶性CoWP薄膜。各別由浴液(：與1)所製備的是 對照的CoWP薄膜C與D。 4 旧 M/04114TW 22 表1 組成 浴液A 浴液B 浴液C 浴液D 浴液E 硫酸始（Cobalt Sulfate ) 0.34M 0.51M 0.17M 0.51M 0.39M 鶴酸納（Sodium Tungstate ) 0.04M 0.03M - 0.06M 磷鎢酸 (Phosphotungstic Acid) 0.006M 0.006M 檸檬酸納（Sodium Citrate ) 0.68M 0.68M 0.20M 0.82M 0.70M 糊酸（BoricAcid) 0.48M 0.48M 0.48M - 0.48M 次鱗酸納（Sodium Hypophosphite ) 0.05M 0.05M 0.38M 0.05M 0.05M 介面活性劑 (Surfactant) 0.05g/l 一 〇.lg/l 〇.lg/l 0.05g/l Ph值 8.8 9 6 6 8.8 溫度，°C 40 50 35 35 78.5 1326478 預先回火與回火的樣本，以X光光電子分光法（XPS， X-ray Photoelectron Spectroscopy)判斷 CoWP 作為銅擴散阻擋
4 旧 M/04114TW 23 層的可行性。在40(TC使用XPS形成氣體回火4小時之前與 之後，各種CoWP薄膜都會被檢驗。XPS測量執行時是使用 A1 kX光’而定量的確定則是使用普通腔體校準用的原子敏感 度因子。 xps是一種表面分析技術，可提供樣本上層約4〇埃的化 學組成資料。回火前的xps測量可提供薄膜的基礎組成資 料，這個資料會與RBS分析結果比較並獲得驗證。在回火後 進行比較的測量，且會進行一個詳細的分析，以觀察銅在 CoWP薄膜表面上出現的情形。薄膜表面上出現銅，表示底層 薄膜的銅被熱驅使而穿越c〇wp薄膜。XRD資料與XpS資料 之間的關聯性，從表2提供的部分數據中可以觀察到。這些資 料顯示，結晶性薄膜相較於本發明之非晶性c〇wp薄膜，是 相當差的擴散阻擋層。 可以了解的是，「非晶性」這個詞，如先前用來描述本發 明之CoWP _ ’在雜料錢射光譜巾定義了如果確 實有的話，也是極少之結晶特性的c〇wp薄膜。「非晶性」這 個4也包括奈米結晶化的CgWP薄膜因為要以义光繞射發 現奈米晶材料是非常困難的事。
4 旧 IW04114TW 1326478 在某些實例中，本發明之C〇Wp薄膜在χ光光譜中可呈 現出-些尖峰，表示在薄财確實有結晶性材料，然而，本發 明的製程容許將這樣的特性盡量最小化。此領域人士必定會認 可，特別是針對本發明之C〇Wp薄膜，那些回火過的薄膜曰含 有的結晶性材料特性，較對照的無電翻CGWP薄膜來得少。 此外’如果有結晶性材料在C〇Wp薄膜中，這些結晶性材料 不太可能會被它們各自的晶粒邊界連接起來。 鲁 弟6圖’二元構成圖’是以沉積在銅表面上各種電鑛的 CoWP薄膜的xrd資料所建立。如圖中所示，一些電鍍的 C〇WP薄膜，在400°C回火30分鐘後結晶（▲); 一些在4〇〇 C回火分鐘後有大部份都(substantially)結晶（♦);沉積為 非晶性的’卻在400¾回火4小時後，部分變為結晶性（〇); 或是沉積為非晶性的，在回火後呈現出很少或沒有結晶性結構 | (T)。在點狀的梯形中有原子組成的c〇Wp薄膜，在大多數 的實例中，將提供本發明之熱穩定的薄膜◊那些被界定在靠近
梯形的邊緣之原子構成的薄膜，為較不可能提供熱穩定的薄 膜。 4 旧 M/04114TW 25 表2 實例 厚度. (nm) 最初的原子百分比 Co W P 回火後的 原子百分比Cu/原子百 分比Co A 20 77.6 5.9 16.5 0.010 E2 27 78.9 5.6 15.5 0.004 F 15 73.9 1.1 25 0.127 1326478 實例Α· 由浴液Α所製作的CoWP薄膜A，在40°C、100 rpm、6.3 mA/cm2的條件下沉積。沉積的薄膜在形成氣體（N2中含有 5%H2)中回火至400°C4個小時，沒有呈現出結晶性。CoWP 薄膜A分別有77.6/5.9/16.5原子百分比濃度的Co、W及P， 藉由RBS得知薄膜厚度大約為160nm。 實例A的X光繞射光譜如第7圖所示。此光譜係以400 °C回火4小時後所得。從38 2 Θ至42.6 2 0的慢速資料集（如 第7圖中之插圖所示）顯示，在ca. 41° 20結晶的Co2P尖峰 實際上是不存在。 4IBM/04114TW 26 1326478 實例Β· » 由浴液Β所製作的CoWP薄膜Β，在50°C、lOOrpm、5 . mA/cm2的條件下沉積。沉積的薄膜在形成氣體中回火至4〇〇 C大約30分鐘。30分鐘的回火將結束時，使用xrd觀察， 薄膜沒有呈現出結晶性結構。以同樣條件再度回火4小時後， 使用XRD觀察，c〇WP薄膜B呈現出非常少的結晶性結構(單 層、強度弱的C〇2P(121)尖峰；沒有發現其他的相）<5C〇wp φ 薄膜B的Cg、W及P的原子百分比濃度分別是鳩/24，厚 度大約是lOOrnn。 實例E. 由浴液E所製作的c〇wp薄膜E，在％穴、ι〇〇轉、 6.3 mAW的條件下沉積。回火4小時後，此薄膜沒有結晶的 現象。CWP薄膜E的c〇、w及p的原子百分比濃度分暇 φ 76.9/9.9/13.2。由浴液E產生的C()Wp薄膜拉，在贼、⑽ ipm、6.3 mAW時沉積崃2所提供的原子百分比原子 百分比Co的比率’是在靴回火4小時後，由哪觀察所 得。 實例F.
4 旧 M/04114TW 27 1326478
CoWP 薄膜 j?在大約 Μι、loo jpm、8·5 mA/cm2 的條件 下沉積。回火4小時後，此薄膜沒有結晶的現象。CoWP薄膜 F的Co、W及P的原子百分比濃度分別是73 9/1 1/25。實例f 的X光繞射光譜如l7B圖所示。此光譜是在·。c回火4小 時後所得。從38 2 <9至42㈣的慢速資料集（如第7B圖之 插圖所不）顯示，有—個小尖峰在ca. 41。20指向結晶的 Co2P〇 對照實例C. 由/合液€所製作之對照的CoWP薄膜（C)，在35。(：、50 rpm、5mA/cm的條件下沉積。此薄膜沉積時是結晶性的。 CoWP薄膜C的Co、w及p的原子百分比濃度分別是 92/〇.1/8 °比較的實例C的X光繞射光譜如第8A圖所示。 對照實例D. 由浴液〇所製作的比較的CoWP薄膜（D)，在35°C '200 rpm' 5 mA/cm的條件下沉積。此薄膜最初沉積時是光滑狀的，在 形成氣體中以400¾回火30分鐘後，在XRD中呈現強尖峰。 CoWP薄膜D的c〇、贾及p的原子百分比濃度分別是 91/〇·2/8·8 °對照實例D的X光繞射光譜如第8B圖所示。
4IBM/04114TW 28 1326478 【圖式簡單說明】 參考本發明之詳細說明並配合所附圖式可更加了解本發明。 第1圖係一示意圖，顯示此領域習知的一互連結構。 第2圖係一示意圖’顯示第1圖之一互連結構，其中有本發明 之一 CoWP薄膜。 第3圖係—示意圖’顯示第2圖之一互連結構，其中以銅充填 渠溝。 ' 第4A圖係一示意圖，顯示本發明之一實施例之一互連結構。 第4B圖係一示意圖，顯示本發明之另一實施例之一互連結構。 第5圖係一示意圖，顯示本發明之另一實施例之一互連結構。 第6圖係局。ρ的二元構成圖，代表本發明之電鑛薄膜 的一部分。 、 第7A圖和第7B關本發明之CGWp _之代表性的X光繞 射光譜。 第认圖和第8B圖係對照的c〇wp薄膜之代表性的 光譜。 、 【主要元件符號說明】 1基板 2 介電層
3 開口 4 旧 M/04114TW 29 1326478 4 金屬層 5 CoWP薄膜 6 銅或銅合金層 12介電層 14阻擋層 15 CoWP薄膜 16銅互連結構 18金屬覆蓋層 20基板 22介電層 24金屬層 25 CoWP薄膜 25’ CoWP 薄膜 26銅導電層
4IBM/04114TW

Claims (1)

1326478
Ώ修(更)正本 柰跋：93133192 十、申請專利範園： 1.一種複合材料’包含·· 一含銅層；以及 -電解沉積的CoWP _，於該含銅層上，其中該c〇wp薄 膜含有13.2至25原子百分比的鱗，且具有5 nm至2〇〇削的 厚度。 2. 如請求項1之複合材料’其中該c〇wp薄膜含有以拉塞福背 向散射分析儀量’則（Rutherford backscattering spectroscopy)所 得之3至10原子百分比的鶴。 3. 如請求項1之複合材料，其中該c〇WP薄膜主要係由 CoxWyPz組成，藉拉塞福背向散射分析儀可測得其中 0.68<x<0.88、0.01<y<0.i〇、z=(i_(x+y)) 〇 4. 如請求項3之複合材料，其中〇.77<x<0.83、〇.〇3<y<〇.〇7。 5. 如請求項1之複合材料，其中該含銅層係位於該coWp薄膜 與一金屬層之間。 4IBM/04114TW 31 'i 丄义6478 案號：93133192 98年12月18曰修正.替換頁 6. 如請求項5之複細料，其找含__金顧係位於一 種介電材料的一渠溝或導孔中。 7. 如請求項6之複合材料，更包含在該c〇Wp冑膜上的一金屬 覆盍層’其中該c〇wp薄膜與該金屬覆蓋層係位於該介電材 料的該渠溝或導孔中。 8_如請求項1之複合材料，其中CgWP薄膜的厚度為5至5〇 nm ° 9.如請求項1之複合材料，其中CGWp薄膜的厚度為ι〇至扣 nm ° 10. 如請求項1之複合材料，其㈣的原子百分比係由拉塞福 背向散射分析儀所測得。 11. 一種製造一互連結構之方法，包含： 提供-渠溝或導孔’於—介電材射，及提供—含銅導電金 屬’於該渠溝或導孔中；以及 藉由電解沉積形成一 c〇wp薄膜於該銅層上，其中該c〇wp 4IBM/04114TW 32 案號：93133192 98年12月18曰修正-替換頁 薄膜3有13.2至25原子百分比的墻，厚度為5至2〇〇nm。 泛如印求項u之方法其中該⑽> 薄膜含有3至原子 刀比的鶏’細拉塞福背向散射分韻所測得。 ，如清求項11之方法，其中該c〇wp薄膜主要係由C。為I 、、且成’藉拉塞福背向散射分析儀可測得其巾α68<χ<〇 88、 0.〇i<y<〇.l〇、z=(l_(x+y))。 14·如明求項13之方法，其中〇 77<χ<() 83、Q G3<y<〇 〇7。 15. 如請求項11之方法’更包含沿著該溝渠或導孔的各側壁沉 積一金屬層，其中該銅層係位於該C〇wp薄膜與該金屬層之 間。 16. 如請求項丨丨之方法，更包含在形成該c〇Wp薄膜前，先去 除一部分的該銅導電金屬，以形成一凹陷結構。 17. 如凊求項16之方法，更包含在該c〇Wp薄膜上，形成一金 屬覆蓋層。 4IBM/04114TW 33 1326478 案號：93133192 98年12月18日修正-替換頁 18.如請求項11之方法’其中該CoWP薄膜的厚度為5至50 nm ° 19·如請求項11之方法’其中形成該CoWP薄膜包含提供PH 值7至10的電鍍浴液。 2〇·如請求項19之方法’其中形成該CoWP薄膜包含施加3 mA/cm至20 mA/cm2的電流密度。 21. 如請求項Π之方法’其中磷的原子百分比係由拉塞福背向 散射分析儀所測得。 22. —種互連結構，包含： 一介電層，與一金屬層接觸； 一電解沉積的CoWP薄膜，於該金屬層上，其中該QjWp薄 膜含有13.2至25原子百分比的峨’且具有$至2〇〇 nm的厚 度；以及 一含銅導電層，於該CoWP薄膜上。 23. 如請求項22之互連結構，其中該c〇WP薄膜含有3至]〇 4 旧 M/04114TW 34 ^^0478 ^^0478 • η ι〇 «移·JL-甘俠只 原子百分比的鎢，係以拉塞福背向散射分析儀所測得 24.如凊求項22之互連結構，其中該CoWP薄膜主要係由 c〇xWyP^^成’藉拉塞福背向散射分析儀可測得其中 〇.68<X<0.88、〇〇1<y<〇1〇 z=(Hx警 25.如請求項24之互連結構，其_ 〇 77<χ<〇別、且〇叫傭。 如明求項22之互連結構，更包含在該銅導電層上的一覆蓋 亥覆蓋材料主要是由c〇xWyPz組成，且藉拉塞福背 向散射分觸侧f _<χ<() 88、ω。 27·如明求項26之互連結構其中該覆蓋材料的厚度為$至％ nm ° 28.如請求項22 中。 連。構其中5亥銅導電層係嵌在該介電層 ，包含： 29. —種製造互連結構的方法 提供一渠溝或導孔 於一介電層中 其中該渠溝或該導孔的各 4 旧 M/04114TW 35 1326478 r 00 ^ 案號：93133192 兕年12月18日修正_替換頁 侧壁表面與一金屬層接觸； 藉由電解沉積形成一 C〇WP薄臈，於該金屬層上，其中該 CoWP薄膜含有13.2至25原子百分比的磷，厚度為5至2〇〇 nm ;以及 形成一銅層，於該CoWP薄膜上。 30.如請求項29之方法，其中形成該CoWP薄膜係包含維持電 鍍浴液的pH值為7至10。 31. 如請求項第30項之方法，其中形成該CowP薄膜包含施加 3 mA/cm2至20 mA/cm2的電流密度。 32. —種互連結構，包含： 一渠溝或一導孔，係位於一介電材料中，其中該渠溝或導孔填 有沿著該渠溝或該導孔的各侧壁配置的一金屬層以及一含鋼 導電層；以及 一電解沉積的CoWP薄膜，於該銅層上，其中該CoWP薄獏 含有13.2至25原子百分比的磷，厚度為5至200 nm。 33. 如請求項32之互連結構，其中該CoWP薄膜含有3至1〇 4IBM/04114TW 36 丄JZ04/8 " * > 案號：93133192 98年12月1.8日修正_替換頁 原子百分比的鎢’係以拉塞福背向散射分析儀所測得。 34. 如叫求項32之互連結構，其中該C()Wp薄膜主要係由 c〇xWyPj成’藉拉塞福背向散射分析儀可測得其中 0‘68<x<0.88、a〇l<y<ai()、z=(1_(x+y))。 35. 如請求項34之互連結構，其中〇 77<χ<〇 83、〇 〇3<y<〇 〇7。 36. 如晴求項32之互連結構，更包含一 c〇wp阻擋胁該銅層 與該金屬層⑽’射該CoWP喊層主魏由CoxWyPzM 成’藉拉塞福背向散射分析儀可測得0.68<x<0.88、 0.01<y<〇.l〇、z=(l_(x+y))。 37·如咕求項32之互連結構，更包含在該c〇wp薄膜上的一金 屬覆蓋層。 38·如請求項32之互連結構，其中該c〇wp薄膜的厚度為$至 50 nm ° 39.如請求項32互連結構，其中磷的原子百分比係由拉塞福背 向散射分析儀所測得。 4IBM/04114TW 37
TW093133192A 2003-11-18 2004-11-01 Electroplated cowp composite structures as copper barrier layers TWI326478B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/714,966 US7193323B2 (en) 2003-11-18 2003-11-18 Electroplated CoWP composite structures as copper barrier layers

Publications (2)

Publication Number Publication Date
TW200524078A TW200524078A (en) 2005-07-16
TWI326478B true TWI326478B (en) 2010-06-21

Family

ID=34574094

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093133192A TWI326478B (en) 2003-11-18 2004-11-01 Electroplated cowp composite structures as copper barrier layers

Country Status (3)

Country Link
US (2) US7193323B2 (zh)
CN (1) CN100399524C (zh)
TW (1) TWI326478B (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100579846B1 (ko) * 2003-12-11 2006-05-12 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선층 및 이의 제조 방법
US7371685B2 (en) * 2004-03-03 2008-05-13 Intel Corporation Low stress barrier layer removal
JP2006041453A (ja) * 2004-06-22 2006-02-09 Ebara Corp 配線形成方法及び配線形成装置
US7453149B2 (en) * 2004-08-04 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Composite barrier layer
US20060270234A1 (en) * 2005-05-27 2006-11-30 Varughese Mathew Method and composition for preparing a semiconductor surface for deposition of a barrier material
JP2007035734A (ja) * 2005-07-25 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US7367343B2 (en) * 2006-01-23 2008-05-06 Micron Technology, Inc. Method of cleaning a surface of a cobalt-containing material, method of forming an opening to a cobalt-containing material, semiconductor processing method of forming an integrated circuit comprising a copper-containing conductive line, and a cobalt-containing film cleaning solution
US20070210448A1 (en) * 2006-03-10 2007-09-13 International Business Machines Corporation Electroless cobalt-containing liner for middle-of-the-line (mol) applications
US8367543B2 (en) * 2006-03-21 2013-02-05 International Business Machines Corporation Structure and method to improve current-carrying capabilities of C4 joints
DE102006043163B4 (de) * 2006-09-14 2016-03-31 Infineon Technologies Ag Halbleiterschaltungsanordnungen
US20080157910A1 (en) * 2006-12-29 2008-07-03 Park Chang-Min Amorphous soft magnetic layer for on-die inductively coupled wires
US20080157911A1 (en) * 2006-12-29 2008-07-03 Fajardo Arnel M Soft magnetic layer for on-die inductively coupled wires with high electrical resistance
US8592312B2 (en) * 2007-06-07 2013-11-26 Globalfoundries Inc. Method for depositing a conductive capping layer on metal lines
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US8232190B2 (en) * 2007-10-01 2012-07-31 International Business Machines Corporation Three dimensional vertical E-fuse structures and methods of manufacturing the same
US20090127711A1 (en) * 2007-11-15 2009-05-21 International Business Machines Corporation Interconnect structure and method of making same
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
JP2010225682A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体装置およびその製造方法
US8404582B2 (en) 2010-05-04 2013-03-26 International Business Machines Corporation Structure and method for manufacturing interconnect structures having self-aligned dielectric caps
US8426236B2 (en) 2010-05-07 2013-04-23 International Business Machines Corporation Method and structure of photovoltaic grid stacks by solution based processes
FR2963158B1 (fr) * 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
CN102468265A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 连接插塞及其制作方法
US8039920B1 (en) 2010-11-17 2011-10-18 Intel Corporation Methods for forming planarized hermetic barrier layers and structures formed thereby
US8476765B2 (en) 2010-12-06 2013-07-02 Stmicroelectronics, Inc. Copper interconnect structure having a graphene cap
US8778773B2 (en) 2010-12-16 2014-07-15 Soitec Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods
TWI458072B (zh) * 2010-12-16 2014-10-21 Soitec Silicon On Insulator 將半導體構造直接黏附在一起之方法以及應用此等方法所形成之黏附半導體構造
FR2969814A1 (fr) * 2010-12-23 2012-06-29 Soitec Silicon On Insulator Procédés pour lier directement les unes aux autres des structures semi-conductrices, et structures semi-conductrices liées formées en utilisant ces procédés
TWI471951B (zh) * 2011-03-31 2015-02-01 Soitec Silicon On Insulator 包含退火程序之半導體結構接合方法，經接合的半導體結構及使用該方法所形成的中間結構
FR2973937B1 (fr) * 2011-04-08 2013-11-01 Soitec Silicon On Insulator Procédés de collage de structures semi-conductrices comprenant des processus de recuit, et structures semi-conductrices liées et structures intermédiaires formées au moyen de tels procédés
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
US9284656B2 (en) * 2011-06-06 2016-03-15 International Business Machines Corporation Use of metal phosphorus in metallization of photovoltaic devices and method of fabricating same
US8723392B2 (en) * 2011-07-15 2014-05-13 International Business Machines Corporation Saw filter having planar barrier layer and method of making
KR102306796B1 (ko) * 2011-11-04 2021-09-30 인텔 코포레이션 자기 정렬 캡의 형성 방법 및 장치
US9269612B2 (en) * 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
US8517769B1 (en) 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8969197B2 (en) * 2012-05-18 2015-03-03 International Business Machines Corporation Copper interconnect structure and its formation
US8673766B2 (en) 2012-05-21 2014-03-18 Globalfoundries Inc. Methods of forming copper-based conductive structures by forming a copper-based seed layer having an as-deposited thickness profile and thereafter performing an etching process and electroless copper deposition
US8669176B1 (en) * 2012-08-28 2014-03-11 Globalfoundries Inc. BEOL integration scheme for copper CMP to prevent dendrite formation
FR3017993B1 (fr) * 2014-02-27 2017-08-11 Commissariat Energie Atomique Procede de realisation d'une structure par assemblage d'au moins deux elements par collage direct
US20150345044A1 (en) * 2014-05-29 2015-12-03 National Chung Shan Institute Of Science And Technology Method of electroplating cobalt alloy to wiring surface
US9583442B2 (en) 2015-06-29 2017-02-28 International Business Machines Corporation Interconnect structure including middle of line (MOL) metal layer local interconnect on etch stop layer
US10830913B2 (en) * 2015-10-14 2020-11-10 Shenzhen Xpectvision Technology Co., Ltd. X-ray detectors capable of limiting diffusion of charge carriers
US9960161B2 (en) * 2016-01-12 2018-05-01 International Business Machines Corporation Low resistive electrode for an extendable high-k metal gate stack
CN107527862B (zh) * 2016-06-22 2019-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US11171046B2 (en) * 2019-04-06 2021-11-09 Applied Materials, Inc. Methods for forming cobalt and ruthenium capping layers for interconnect structures
US20220102209A1 (en) * 2019-06-28 2022-03-31 Lam Research Corporation Electrodeposition of cobalt tungsten films
WO2024189685A1 (ja) * 2023-03-10 2024-09-19 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
DE19922831C2 (de) * 1999-05-19 2002-01-24 Ims Connector Systems Gmbh Verfahren zur Einstellung des Koppelfaktors eines Streifenleitungsrichtkopplers und Streifenleitungsrichtkoppler
US6323128B1 (en) * 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6168991B1 (en) * 1999-06-25 2001-01-02 Lucent Technologies Inc. DRAM capacitor including Cu plug and Ta barrier and method of forming
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6489857B2 (en) * 2000-11-30 2002-12-03 International Business Machines Corporation Multiposition micro electromechanical switch
JP2002367998A (ja) * 2001-06-11 2002-12-20 Ebara Corp 半導体装置及びその製造方法
JP2004533123A (ja) * 2001-06-14 2004-10-28 マトソン テクノロジー インコーポレーテッド 銅接続用の障壁エンハンスメント工程
US6573606B2 (en) * 2001-06-14 2003-06-03 International Business Machines Corporation Chip to wiring interface with single metal alloy layer applied to surface of copper interconnect
KR20040018558A (ko) * 2001-08-13 2004-03-03 가부시키 가이샤 에바라 세이사꾸쇼 반도체장치와 그 제조방법 및 도금액
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
CN1241250C (zh) * 2002-12-27 2006-02-08 中芯国际集成电路制造(上海)有限公司 多孔电介质中镶嵌铜结构的制造方法

Also Published As

Publication number Publication date
US7217655B2 (en) 2007-05-15
CN1618601A (zh) 2005-05-25
US7193323B2 (en) 2007-03-20
CN100399524C (zh) 2008-07-02
US20050127518A1 (en) 2005-06-16
US20050104216A1 (en) 2005-05-19
TW200524078A (en) 2005-07-16

Similar Documents

Publication Publication Date Title
TWI326478B (en) Electroplated cowp composite structures as copper barrier layers
US6812143B2 (en) Process of forming copper structures
JP5203602B2 (ja) 銅でないメッキ可能層の上への銅の直接電気メッキのための方法
TWI287246B (en) Method for copper film quality enhancement with two-step deposition
US6291348B1 (en) Method of forming Cu-Ca-O thin films on Cu surfaces in a chemical solution and semiconductor device thereby formed
JP4965091B2 (ja) 導電性材料、半導体構造及び導電性材料を製造する方法
US6440854B1 (en) Anti-agglomeration of copper seed layers in integrated circuit metalization
US6787912B2 (en) Barrier material for copper structures
US20080296768A1 (en) Copper nucleation in interconnects having ruthenium layers
WO2008084867A1 (ja) 半導体装置及びその製造方法
US6630741B1 (en) Method of reducing electromigration by ordering zinc-doping in an electroplated copper-zinc interconnect and a semiconductor device thereby formed
JP2005056945A (ja) 半導体装置の製造方法
JP2010525159A (ja) 電気メッキによるコンタクト用ロジウム構造の製造および電気メッキ用組成物
JP2002226974A (ja) 無電解Ｎｉ−Ｂめっき液、電子デバイス装置及びその製造方法
KR101170560B1 (ko) 반도체 산업에서 사용하기 위한 3성분 물질의 무전해석출용 조성물
US6936925B1 (en) Semiconductor device having copper lines with reduced electromigration using an electroplated interim copper-zinc alloy film on a copper surface
JP2008515229A (ja) 後工程のための均一な銅相互接続部及び形成方法
CN101074485B (zh) 电子部件制造方法
US6717236B1 (en) Method of reducing electromigration by forming an electroplated copper-zinc interconnect and a semiconductor device thereby formed
US20100007022A1 (en) Semiconductor device and manufacturing method thereof
Wang et al. Effect of CoxMoy as Single barrier layer on properties of directly electroplated copper films
Caillard et al. Investigation of Cu/TaN and Co/TaN barrier-seed oxidation by acidic and alkaline copper electroplating chemistry for Damascene applications
Shingubara et al. TSV fabrication technology using direct electroplating of Cu on the electroless plated barrier metal
US20080242078A1 (en) Process of filling deep vias for 3-d integration of substrates
CN103426816B (zh) 用于高深宽比填充的半导体反流处理

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees