JP4965091B2 - 導電性材料、半導体構造及び導電性材料を製造する方法 - Google Patents

導電性材料、半導体構造及び導電性材料を製造する方法

Info

Publication number
JP4965091B2
JP4965091B2 JP2005199284A JP2005199284A JP4965091B2 JP 4965091 B2 JP4965091 B2 JP 4965091B2 JP 2005199284 A JP2005199284 A JP 2005199284A JP 2005199284 A JP2005199284 A JP 2005199284A JP 4965091 B2 JP4965091 B2 JP 4965091B2
Authority
JP
Japan
Prior art keywords
copper
atomic percent
layer
metals
iridium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005199284A
Other languages
English (en)
Other versions
JP2006024943A5 (ja
JP2006024943A (ja
Inventor
マイケル・レーン
ステファニー・アール・チラス
テリー・エイ・スプーナー
ロバート・ローゼンバーグ
ダニエル・シー・エーデルスタイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2006024943A publication Critical patent/JP2006024943A/ja
Publication of JP2006024943A5 publication Critical patent/JP2006024943A5/ja
Application granted granted Critical
Publication of JP4965091B2 publication Critical patent/JP4965091B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C25D5/50—After-treatment of electroplated surfaces by heat-treatment
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、銅を含む導電性コア領域と、イリジウム、オスミウム、又はレニウムから選択された１つ又はそれ以上の金属を含む界面領域とを有する導電性材料に向けられる。半導体デバイスにおいて、導電性材料を銅相互接続構造体として用いることができる。本発明はまた、導電性材料の製造方法にも向けられる。
アルミニウム・銅及び関連する合金は、かつて集積回路チップのような電子デバイスにおいて相互接続構造体を形成するのに好ましい合金であった。しかしながら、更に高い密度及び高性能（速度及び効率）に対する超小型電子産業の現在の要求が、純銅又はほぼ純銅からなる相互接続構造体を必要としている。銅及び特定の銅合金の抵抗率がアルミニウム銅の抵抗率よりかなり低いため、性能は改善される。また、細い相互接続構造体（線）を用いることができ、よって高い配線密度が与えられる。
相互接続構造体を製造するためのシングルダマシン・プロセスが、図１から図４までに示される。図１に示されるように、絶縁体層１０が、基板上に堆積され、パターン形成されて、線又はスタッドの構造体を形成する。下層１２が、線又はビアの側壁に沿って、絶縁体層１０の上面に堆積される。次に、図２に示されるように、シード層１４が、下層１２の上に堆積される。図３に示されるように、シード層１４の機能は、主導体層１６を堆積させることができる基部を設けることである。シングルダマシン・プロセスにおける配線手順を完了するために、化学機械研磨のような方法によって余分な銅を平坦化させ、導電性材料１６の余分な上面、シード層の上面２４、及び下層の上面２２を取り除き、銅線又はビアの露出面を形成する。最後に、図４に示されるように、キャップ層１８が堆積される。次の配線レベル及び／又はスタッドのために、この手順を繰り返し、多層の相互接続構造体を構築することができる。デュアルダマシン・プロセスにおいては、スタッド及び線レベルの両方が、同じプロセス段階において製造される。
相互接続構造体内のシード層は、幾つかの機能を果たすことができる。銅導電性層が化学気相成長法によって形成される場合には、銅の化学蒸着を開始するためにシード層が用いられることが多い。電気めっき処理においては、めっき電流を供給する電極に電気的導通をもたらすために、シード層が望ましい。高温のリフロー・スパッタリング処理においては、表面に適度な濡れ性及び核生成成長特性を与えるために、シード層が望ましい。
特許文献１は、銅合金の導電性層を堆積させるためのシード層について説明している。シード層の組成及び構造が、導電性層の組成及び構造と同じである必要はない。例えば、シード層は、一般に、銅導体より高い抵抗率を有する。しかしながら、シード層が占める断面積が導体の断面積全体のわずかな部分である限り、全体のライン抵抗は、銅導体の抵抗率によって決定される。
説明されるシード層は、誘電体への銅のエレクトロマイグレーションを最小にするとも言われている。エレクトロマイグレーション現象は、金属固体において電場を任意の熱拡散に重ね合わせることにより、電子の流れの方向にイオンの正味ドリフトが誘起される時に生じる。シリコン基板内への如何なる銅イオンの拡散も、デバイスを故障させることがある。
特許文献１に説明されているシード層には、Ｃｕ（Ｓｎ）、Ｃｕ（Ｉｎ）、Ｃｕ（Ｚｒ）、Ｃｕ（Ｔｉ）、及びＣｕ（Ｃ、Ｎ、Ｏ、Ｃｌ、Ｓ）が含まれる。これらの合金に二次金属を付加して、銅への接着特性を改善することができる。これらの二次金属には、Ｃｕ（Ａｌ）、Ｃｕ（Ｍｇ）、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａのような他の反応性金属を有するＣｕの合金、及びＣｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕの希土類元素、並びにＨｆ、Ｖ、Ｍｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｓｉ、及びＧｅが含まれる。さらに、他の二次金属を用いて、Ｂ、Ｏ、Ｎ、Ｐ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｚｎ、及びＣｄを含むシード層の表面特性を改善することができる。選択された特定の金属は、Ｃｕへの溶解性が低く、銅化合物を形成しない銀であった。銀はまた、主銅導体に匹敵する低い抵抗率をも有する。Ｃｕへの溶解性が低く、銅化合物を形成しない他の金属及び何らかの合金は、Ｍｏ、Ｗ、及びＣｏを含む。
銅導電性層のめっき及び機械研磨ステップに続いて、研磨された銅の表面上にキャップ層が形成される。キャップ層の機能は、隣接する材料への銅のエレクトロマイグレーションを最小にすることである。無電解めっき金属及び電解めっき金属の両方、物理的に蒸着された金属、及び有機ベースのキャップ材料を含む、キャップ銅に対する多くのタイプの材料が提案された。何らかの金属合金、特にＣｏＷＰの選択的な無電解蒸着が、エレクトロマイグレーションの存続期間を著しく改善することが示された。非特許文献１を参照されたい。特許文献２は、銅相互接続構造のためのキャップ材料を含む障壁層として、無電解蒸着されたＣｏＷＰ膜の使用を説明している。しかしながら、無電解法は、通常、キャップ材料の核生成を開始するために、何らかのタイプのシード層を必要とする。
米国特許第６，１８１，０１２号明細書 米国特許第５，６９５，８１０号明細書 米国特許出願第０９／３４８，６３２号明細書 米国特許出願第１０／１３２，１７３号明細書 米国特許出願第１０／２７９，０５７号明細書 米国特許第６，１４７，００９号明細書 米国特許第６，４４１，４９１号明細書 Ｈｕ ｅｔ ａｌ．著、「Ｒｅｄｕｃｅｄ Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ ｏｆ Ｃｕ Ｗｉｒｅｓ ｂｙ Ｓｕｒｆａｃｅ Ｃｏａｔｉｎｇ．」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８１（１０）、ｐ．１７８２、２００２年
キャップ材料、特に無電解ＣｏＷＰキャップ材料のために、既存のシード層を改善するか、又は新しいシード層を開発しようとするのではなく、本出願人らは、キャップ材料を導体上に形成する新たな手法を提供する。
本発明は、銅と、イリジウム、オスミウム、及びレニウムからなる群から選択された０．００１原子百分率から０．６原子百分率までの１つ又はそれ以上の金属とを含む導電性コア領域、及び少なくとも８０原子百分率の１つ又はそれ以上の金属を含む界面領域を含む導電性材料に向けられる。
本発明の導電性材料は、銅と、０．３原子百分率から１．８原子百分率までのイリジウムとを含むシード領域、銅と、０．０４原子百分率から０．１原子百分率までのイリジウムを含む導電性コア領域、及び界面領域を含むことができる。界面領域は、少なくとも９８原子百分率のイリジウムを含む。
導電性材料は、半導体構造における銅相互接続部として用いることができる。半導体構造体は、溝又はビアの側壁に沿って配置された下層を含み、誘電体材料内に配置された溝又はビアと、イリジウム、オスミウム、及びレニウムからなる群から選択された０．０１原子百分率から０．６原子百分率までの１つ又はそれ以上の金属を含む、該溝又はビア内の銅導体コアと、８０原子百分率又はそれ以上の上記１つ又はそれ以上の金属を含む界面層とを含む。
本発明はまた、導電性材料の製造方法にも向けけられる。この方法は、下層を形成し、該下層を、銅とイリジウム、オスミウム、及びレニウムからなる群から選択された１つ又はそれ以上の金属とを含むシード層と接触させ、銅を含む導電性層を該シード層上に堆積させ、該導電性層内の粒成長を引き起こし、さらに該シード層から該導電性層への１つ又はそれ以上の金属のマイグレーションを最小にするのに十分な温度で、該導電性層をアニールする段階を含む。この方法は、導電性層を研磨して研磨された銅の表面材料を形成し、シード層から研磨面への１つ又はそれ以上の金属のマイグレーションを引き起こす温度で該研磨された銅の表面材料をアニールし、界面領域と接触状態にある銅導体コア領域を形成する段階をさらに含む。界面領域及び銅導体コア領域は、１つ又はそれ以上の金属を含む。
本発明は、添付図面と併せて本発明の詳細な説明を参照することによって、より良く理解されるであろう。
本出願人らは、導電性コア領域と界面領域とを含む新規な導電性材料を開発した。導電性コア領域は、主として銅と、イリジウム、オスミウム、又はレニウムから選択された１つ又はそれ以上の金属とを含む。導電性コア領域内に存在する１つ又はそれ以上の金属は、０．００１原子百分率から０．６原子百分率までである。界面領域は、８０原子百分率又はそれ以上の１つ又はそれ以上の金属を含む。多くの導電性材料は、０．００１原子百分率から０．４原子百分率までの１つ又はそれ以上の金属を含んだ導電性コア領域を有する。多くの導電性材料は、９０原子百分率又はそれ以上の１つ又はそれ以上の金属を含んだ界面領域を有する。新規な方法の結果として、シード層から銅導体の研磨された表面への１つ又はそれ以上の金属のマイグレーションをもたらす界面領域が形成される。
本発明の導電性材料は、シード領域、コア領域、及び界面領域を持つ複合材料として特徴付けられる。「導電性コア領域」という用語は、少なくとも９０原子百分率の銅と、比較的一定の銅・金属原子濃度プロファイルとを含む導電性材料の領域として定義される。同様に、「界面領域」という用語もまた、比較的一定の原子濃度プロファイルを備え、少なくとも８０原子百分率の、イリジウム、オスミウム、又はレニウムから選択された１つ又はそれ以上の金属を含む導電性材料の領域として定義される。「シード領域」という用語もまた、比較的一定の金属原子濃度プロファイルを備え、イリジウム、オスミウム、又はレニウムから選択された１つ又はそれ以上の金属を含む導電性材料の領域として定義される。シード領域、コア領域、及び界面領域は全て、導電性材料の製造プロセスの結果として形成される。
シード領域、導電性コア領域、及び界面領域は、導電性材料の領域を含むものでなく、そのため、銅及び１つ又はそれ以上の金属の原子百分率の濃度プロファイルは、導電性コア領域と界面領域の界接面におけるコア・界面境界領域におけるように比較的一定ではない。コア・界面境界領域における銅及び１つ又はそれ以上の金属の原子濃度プロファイルは、一定のものと比べて大きく傾斜していると考えられる。同じことが、導電性コア領域とシード領域との間の導電性材料内に存在するコア・シード境界領域にも当てはまる。
本発明は、下層を形成し、その下層を、銅と、イリジウム、オスミウム、又はレニウムから選択された１つ又はそれ以上の金属とを含むシード層と接触させ、銅導電性層をシード層上に堆積させ、該導電性層内の粒成長を引き起こし、さらに該シード層から該導電性層への該１つ又はそれ以上の金属のマイグレーションを最小にするのに十分な温度で該導電性層をアニールし、該導電性層を研磨して、研磨された表面を構成し、シード層から該研磨された表面への該１つ又はそれ以上の金属のマイグレーションを引き起こす温度で該研磨された表面をアニールし、該１つ又はそれ以上の金属を含む界面層を形成する段階を含む、複合材料を製造する方法に向けられる。
当業者には周知の１つ又はそれ以上の方法によって、シード層が形成される。例えば、シード層は、化学気相成長（ＣＶＤ）、物理的気相成長（ＰＶＤ）、又はこれらの２つの蒸着方法の何らかのバリエーションによって形成することができる。シード層は、電気化学的によっても、又は無電解法によっても形成することができる。ＰＶＤの場合、単一の合金ターゲットから又は複数のターゲットからの反応性又は非反応性スパッタリングによって、或いはイオン化スパッタリングによって、シード層を堆積させることができる。シード層はまた、銅及び１つ又はそれ以上の金属の連続的堆積によって堆積させることができ、適切な加熱処理によって相互に拡散させることができる。複合構造が半導体構造である場合には、シード層は、通常、誘電体材料内の溝又はビア内に配置された下層上に堆積される。
堆積されたシード層内の１つ又はそれ以上の金属の濃度は、１原子百分率から１０原子百分率までである。多くの場合、堆積されたシード層は、１原子百分率から７原子百分率までを含む。
シード層の堆積に続いて、銅導電性層が堆積される。同様に、複合構造が半導体構造である場合、銅導電性層が、溝又はビアを充填する。幾つかの用途に関しては、銅導電性層は、銅導体の信頼性を改善するものとして示される、Ｃ、Ｎ、Ｏ、Ｃｌ、又はＳのような合金化元素を含むことができる。銅合金内の合金化元素の量は、一般に、約０．００１ｗｔ．％から１０ｗｔ．％までである。
銅導電性層は、無電解、ＣＶＤ、又は電気化学法によって形成することができる。銅の堆積は、電気めっき又は無電解めっきのような電気化学蒸着によって進行させることができる。適切な銅の電気めっき組成の例は、特許文献３に開示されており、この特許の開示全体は、引用によりここに組み入れられる。
銅導電性層の堆積に続いて、層状構造体は、銅導電性層内の粒成長を引き起こし、さらにシード層から該導電性層への１つ又はそれ以上の金属のマイグレーションを最小にするのに十分な温度でアニールされる。一部の金属は、銅導電性層の自由（露出された）表面にマイグレートする傾向があるため、該銅導電性層への１つ又はそれ以上の金属のマイグレーションの程度を最小にすることが望まれる。本出願人らは、後のアニール処理段階の際にこの観測されるマイグレーション効果をうまく利用するが、自由表面への１つ又はそれ以上の金属の大幅なマイグレーションにより、次の研磨段階において材料から高価な金属が取り除かれることになる。本質的に、シード層への金属の導入は、銅導電性層の研磨において該金属を取り除くだけである。明らかに、このようなことが起きるのを最小に抑えることが望まれる。
銅導電性層をアニールし結晶化を促進するために、当業者が使用できる多くの方法がある。堆積された銅の層の結晶成長を促進し、さらにシード層から銅の層への１つ又はそれ以上のマイグレーションの程度を最小にするために、例えば、１００℃で１時間アニールするといった低温アニールが使用される。当業者であれば、出願人らのプロセスの知識が与えられると、導電性層への１つ又はそれ以上の金属のマイグレーションの程度を最小にするために、低温アニール処理を修正することができる。
低温アニール中にシード層から導電性層への１つ又はそれ以上の金属のマイグレーションの程度を最小にする１つの方法は、５分間以上２００℃の温度を超えないことである。勿論、ここで言及した温度時間の範囲は、本出願人らが行った一般的な実験観察の結果生じたものであり、従わなければならない厳重な規定というわけでない。２００℃以下の温度で導電性層をアニールする時間の長さも、１つ又はそれ以上の金属のマイグレーションの程度を考慮する。例えば、高速熱アニール処理が用いられる場合、低温アニールの温度は、５分間以上２００℃を超えてもよい。この点を考慮しながら、本出願人らは、一般的には、導電性層のアニール処理中の温度は、５分以上２００℃の温度を超えるべきでないと判断した。
低温アニール、即ち銅導電性層内の粒成長を開始し促進させるための導電性層のアニール処理に続いて、例えば、ＣＭＰによって平坦化処理が実行され、余分な銅、シード層、及び隣接した材料の表面上に形成された拡散／接着層を取り除く。半導体構造においては、隣接した材料が誘電体となる可能性が高い。
研磨プロセスは、電解研磨プロセスを含むこともできる。電解研磨プロセスにおいては、わずかな量の銅が、電解エッチング又は電解研磨によって銅の層からエッチングされ、誘電体の上面の下方に銅の上面を有する銅相互接続構造を形成する。こうした構造は、当業界において、陥凹（ｒｅｃｅｓｓｅｄ）構造と呼ばれる。
研磨段階に続いて、層状構造体は、シード層から研磨された表面への１つ又はそれ以上の金属のマイグレーションを引き起こすように比較的高い温度でアニールされ、該１つ又はそれ以上の金属を含む界面領域を形成する。シード層から研磨された銅の表面への１つ又はそれ以上の金属のマイグレーションは、２５０℃又はそれより高いアニール温度によって促進される。同様に、言及したこの温度制限は、本出願人らが行った一般的な実験観察の結果生じたものであり、従わなければならない厳重な規定というわけではない。勿論、マイグレーションの程度は、その構造体がアニールされる時間、アニールの温度プロファイル、用いられる金属によっても決まる。アニール温度が低い程、所望のマイグレーション程度に必要なアニール時間が長くなる。この点を考慮しながら、本出願人らは、一般的には、マイグレーションの範囲を最適化し、さらにアニール回数を最小に抑えるために、研磨された銅の表面材料のアニール処理における時間及び温度は、２５０℃又はそれより高い温度で少なくとも３０分にすべきであると判断した。研磨された銅の表面への金属のマイグレーションを促進するために、３００℃又はそれ以上の温度のアニール処理を用いることが多い。例えば、約３２５℃から４２５℃までの温度で約１時間の研磨された銅の表面材料のアニール処理を用いることができる。
本発明の方法は、シード層から研磨された銅の表面材料への１つ又はそれ以上の金属のマイグレーションを提供するものである。このマイグレーションの結果、キャップ層としても機能できる界面領域が形成される。その結果、この方法は、銅導電性コアを自動的にキャップする。
本発明の方法は、高い原子濃度の１つ又はそれ以上の金属を有する界面領域を提供するものである。界面領域の厚さは、例えば、約５Åから２０Åまでの幾つかの単分子層の金属からなるものとすることができる。結果として生じる界面領域は、８０原子百分率又はそれ以上の１つ又はそれ以上の金属を含む。多くの場合、結果として生じる界面領域は、９０原子百分率又はそれ以上の１つ又はそれ以上の金属を含む。
本出願人らは、どの金属及びどの原子濃度が最も望ましい特性を有する導電性材料をもたらすかを理解するために、幾つかの異なる金属を種々の原子百分率濃度で調査した。イリジウムは、オスミウム及びレニウム（代替的１つ又はそれ以上の金属）を含めて、イリジウムが説明されたプロセスの結果として最適なマイグレーション特性を示すという点で、他の金属に比べて非常に独特な金属である。
ロジウム、白金、パラジウム、及びルテニウムのような他の金属にわたってイリジウムを選択することにより、これらの他の金属と比べてイリジウムの原子百分率濃度が比較的低いコア導電領域が形成される。ほぼ同一のアニール条件の下で、イリジウムは、導電性コア領域を実質的に汚染させる又は毒することなく、シード層から研磨された銅の表面材料にマイグレートする。導電性コア領域内の比較的少量のイリジウムが、純銅に対して抵抗率がほとんどない状態か又は抵抗率を増大させずに導電性材料を提供する。
本出願人らが示すように、本出願人らによるプロセスの結果として、各々の金属は、銅導電性層により異なるマイグレーション特性を持つ。したがって、銅導体の抵抗値は、各々の金属によって異なる。一般に、銅導体にこれらの金属を付加することにより、抵抗率が増大される。理想的には、本発明の導電性材料は、純銅導体のものよりずっと大きい抵抗率を示すべきではない。
導電性材料は、界面領域を持たない比較対象銅導体のものと比べてあまり大きくない抵抗率を示すべきである。導電性材料は、約２．３μΩ／ｃｍ又はそれより小さい抵抗率を有することが好ましい。
イリジウムを他の金属より多く使用することは、コストの点でも有利である。イリジウムの最適なマイグレーション特性に起因して、シード層において更に多くの割合のイリジウムが、他の金属と比べて研磨された銅の表面にマイグレートする。その結果、プロセスにおいてシード層を形成し、最終的に導電性材料の界面領域を形成するために、必要とされるイリジウムが少なくなる。これらの金属は非常に高価な金属であるため、少量の金属の使用は、明らかな利点である。また、非常にわずかな量のイリジウムが他の金属に対して導電性コア領域内に閉じ込められるので、導電性材料を形成するのに、ずっと少ない量のイリジウムが必要である。
本出願人らは、イリジウムが、他の貴金属より多く、研磨された表面にマイグレートすることを見出した。例えば、本出願人らは、堆積されたシード層から銅導電性層へのロジウム又はパラジウムのマイグレーションが、ほぼ同一のプロセス条件下で、比較的乏しい導電性導材料をもたらすことを見出した。これらの２つの金属は、導電性層内に拡散し、約１原子百分率の金属を有する導電性コアを形成する。導電性コア内の金属のレベルが極めて高い場合、該導電性コアが汚染されたり、害されたりすると言われている。その結果、銅導体コアの抵抗率が実質的に増加する。比較的大きい抵抗値の増加は、確実に回避すべき特性である。
研磨された表面へのイリジウムのマイグレーションにより、銅と、０．００１原子百分率から０．６原子百分率までのイリジウムとを含む導電性コア領域が形成される。多く場合、結果として生じる導電性コア領域は、０．００１原子百分率から０．４原子百分率までのイリジウムを含む。さらに他の場合には、導電性コア領域は、０．００１原子百分率から０．２原子百分率までのイリジウムを含むことになる。
研磨された表面へのイリジウムのマイグレーションにより、０．５原子百分率から４原子百分率までのイリジウムを含む導電性材料のシード領域も形成される。多くの場合、結果として生じるシード領域は、０．５原子百分率から２原子百分率までのイリジウムを含む。
１つの例示的な導電性材料は、銅と、０．３原子百分率から１．８原子百分率までのイリジウムとを含むシード領域、銅と、０．０４原子百分率から０．１原子百分率までのイリジウムとを含む導電性コア領域、及び少なくとも９８原子百分率のイリジウムを含む界面領域を備える。導電性材料の抵抗率は、２．１μΩ／ｃｍ又はそれより小さい。
別の例示的な導電性材料は、銅と、０．３原子百分率から１．８原子百分率までのイリジウムを含むシード領域、銅と、０．０５原子百分率から０．０８原子百分率までのイリジウムとを含む導電性コア領域、及び少なくとも９８原子百分率のイリジウムを含む界面領域を備える。導電性材料の抵抗率は、２．１μΩ／ｃｍ又はそれより小さい。
界面領域の形成に続いて、該界面領域上にキャップ層を層形成することができる。無電解めっき及び電解めっき金属の両方、並びに物理気相成長された金属及び有機ベースのキャップ材料などの多くのタイプの材料が、銅をキャップするために用いられた。幾つかの金属合金、特にＣｏＷＰの選択的な無電解堆積が、銅相互接続構造体のエレクトロマイグレーションの存続期間を著しく改善すること示した。例えば、無電解ＣｏＷＰキャップ層は、非特許文献１に記載されるように界面領域上に形成することができる。特許文献２も、銅相互接続構造体のためのキャップ材料として無電解蒸着されたＣｏＷＰ膜について説明する。こうした無電解プロセスは、一般に、ＣｏＷＰ膜の核生成を開始するためのシード形成スキームを必要とする。
導電性材料の１つの有利な点は、キャップ層堆積の前のシード形成を必要としない点である。事実上、界面領域が、キャップ層のためのシード層として機能できる。このことは、無電解ＣｏＷＰをキャップ層として用いる場合に特に有利である。
導電性材料はまた、下層とシード領域との間に配置された障壁領域を含むこともできる。障壁層は、一般に、誘電体内のエッチングされた溝の側壁及び下面上に堆積され、誘電体内への銅のエレクトロマイグレーションを最小にする。
銅は、ＳｉＯ２のような一般的な誘導体にうまく接着しないので、障壁層が接着層として機能することもできる。障壁層は、当業者には周知の１つ又はそれ以上の金属層を含むことができる。障壁層を形成するために当業界において用いられる一般的な金属及び金属合金は、タンタル、タングステン、窒化タンタル、及び窒化チタンを含む。これらの金属は、一般に、誘電体層と接触状態にある第１の金属層として用いられる。次に、パラジウム、ルテニウム、ロジウム、オスミウム、及びレニウムから選択された１つ又はそれ以上の金属を含む第２の金属層を、第１の金属層上に堆積させることができる。１つ又はそれ以上の金属層は、一般に、１０ｎｍから２００ｎｍまで、より一般的には５０ｎｍから１００ｎｍまでの厚さである。本発明の好ましい障壁層は、２００２年４月２６日に出願された特許文献４及び２００２年１０月２４日に出願された特許文献５に記載されている。
１つの実施形態において、障壁層は、誘電体界面材料及び銅界面金属を含むことができる。障壁層はまた、誘電体界面材料及び銅界面金属の勾配濃度を含むこともできる。障壁層は、２つ又はそれ以上の領域を含み、１つの領域は、少なくとも５０原子百分率、好ましくは少なくとも７０原子百分率、より好ましくは少なくとも９０原子百分率の銅界面金属を含む。銅界面金属は、ルテニウム、ロジウム、パラジウム、レニウム、及びオスミウムから選択される。好ましい銅界面金属は、ルテニウムである。障壁層はまた、少なくとも５０原子百分率、好ましくは少なくとも８０原子百分率の誘導体界面物材料を含むこともできる。誘導体界面材料は、タングステン、窒化タングステン、チタニウム、窒化チタニウム、タンタル、及び窒化タンタルから選択される。好ましい誘導体界面材料は、窒化タンタルである。
本発明のデュアルダマシン構造においてシード層を形成するための１つの実施形態が、図５に示される。図示されるように、銅及び金属を含む２成分スパッタリング・ターゲットの使用により、シード層内の銅及び金属の不均一な立体角分布がもたらされる。より重い合金属及び比較的小さい立体角の高い運動量対有限の固着係数は、銅だけのものより優れた段階範囲をもたらす。結果として生じるシード層のビア下部、ビア下部の側壁、及び溝下部の側壁は、金属に富んでいる。
本発明の導電性材料を形成する方法が、図６に示されている。図６（Ａ）は、堆積された障壁層を有するデュアルダマシン・パターンを示す。図６（Ｂ）は、図５による本発明のＰＶＤ堆積されたシード層を示す。銅の堆積は、デュアルダマシン・パターンの上部側壁及び水平面上により有利になされるものとして、図６（Ｃ）に示される。結果として生じるシード層は、デュアルダマシン構造の下部コーナー部領域内などに、ほぼ完全な核生成をもたらす。銅の電着に続いて、図６（Ｄ）に示されるように、比較的低温のアニールを用いて、導電性層内の粒成長を促進する。次に、アニールされた銅は、ＣＭＰによって平坦化され、よって研磨された銅の表面がもたらされる。次いで、比較的高温のアニールが施され、研磨された銅の表面へのシード層内の金属の部分的なマイグレーションが引き起こされ、界面領域が形成される。
本発明の相互接続構造体を提供するために用いられる誘電体層は、酸化物、例えば、二酸化ケイ素、窒化物、窒化ケイ素、又は酸窒化層といった半導体製造業界に用いられるいずれかの適切な誘導体層とすることができる。例えば、Ｄｏｗ Ｃｈｅｍｉｃａｌ社からのＳｉＬＫ（登録商標）、Ｎｏｖｅｌｌｕｓ社からのＣｏｒａｌ（登録商標）、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社からのＢｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）、及びスピン・オン・シリコンベースの誘電体のような、低ｋ誘電体材料を用いることができる。Ｃｏｒａｌ（登録商標）は、一般的に、ＳｉＣＯＨ誘電体として説明される。誘電体層は、化学気相成長法及びスピン・オン技術によるなど、種々の方法のいずれかによって形成することができる。２０００年１１月１４日に発行された特許文献６及び２００２年８月２７日に発行された特許文献７に説明される誘電体材料を用いて、本発明の相互接続構造体を形成することもできる。
実施例１．イリジウム
障壁層ＴａＮ／Ｔａが、物理的気相成長法によって導電性材料上に堆積される。障壁層に続いて、シード層が、銅合金ターゲットから堆積される。５原子百分率のイリジウムを含む銅ターゲットが、シード層に、約９６Ｃｕ−４Ｉｒ原子百分率の銅合金濃度をもたらす。次に、業界標準技術を用いて、銅が、シード層上に電気めっきされる。めっきされた銅を有する材料が、１時間１００℃の温度でアニールされる。このアニールは、大きな粒子サイズの銅をもたらし、さらに銅へのイリジウムのマイグレーションを最小に抑える。低温アニールに続いて、材料を研磨（ＣＭＰ）し、研磨された銅の表面を形成する。次に、研磨材料が、１時間４００℃の温度でアニールされる。標準ＣｏＷＰ浴化学を用いて、無電解ＣｏＷＰ膜をイリジウムの界接領域上に堆積させる。
比較実施例１ パラジウム
障壁層ＴａＮ／Ｔａが、物理的気相成長法によって導電性材料上に堆積される。障壁層に続いて、シード層が、銅合金ターゲットから堆積される。５％原子百分率のパラジウムを含む銅ターゲットが、シード層に、約９６Ｃｕ−４Ｐｄ原子百分率の銅合金濃度をもたらす。次に、業界標準技術を用いて、銅が、シード層上に電気めっきされる。めっきされた銅を有する材料が、１時間１００℃の温度でアニールされる。このアニールは、大きな粒子サイズの銅をもたらし、さらに銅へのパラジウムのマイグレーションを最小に抑える。低温アニールに続いて、材料を研磨（ＣＭＰ）し、研磨された銅の表面を形成する。次に、研磨材料が、１時間４００℃の温度でアニールされる。標準ＣｏＷＰ浴化学を用いて、無電解ＣｏＷＰ膜をパラジウムの界接領域上に堆積させる。
比較実施例２ ロジウム
障壁層ＴａＮ／Ｔａが、物理的気相成長法によって導電性材料上に堆積される。障壁層に続いて、シード層が、銅合金ターゲットから堆積される。５％原子百分率のロジウムを含む銅ターゲットが、シード層に、約９６Ｃｕ−４Ｒｈ原子百分率の銅合金濃度をもたらす。次に、業界標準技術を用いて、銅が、シード層上に電気めっきされる。めっきされた銅を有する材料が、１時間１００℃の温度でアニールされる。このアニールは、大きな粒子サイズの銅をもたらし、さらに銅へのロジウムのマイグレーションを最小に抑える。低温アニールに続いて、材料を研磨（ＣＭＰ）し、研磨された銅の表面を形成する。次に、研磨材料が、１時間４００℃の温度でアニールされる。標準ＣｏＷＰ浴化学を用いて、無電解ＣｏＷＰ膜をロジウムの界接領域上に堆積させる。
比較実施例３ タンタル
障壁層ＴａＮ／Ｔａが、物理的気相成長法によって導電性材料上に堆積される。障壁層に続いて、シード層が、銅合金ターゲットから堆積される。５％原子百分率のタンタルを含む銅ターゲットが、シード層に、約９６Ｃｕ−４Ｔａ原子百分率の銅合金濃度をもたらす。次に、業界標準技術を用いて、銅が、シード層上に電気めっきされる。めっきされた銅を有する材料が、１時間１００℃の温度でアニールされる。このアニールは、大きな粒子サイズの銅をもたらし、さらに銅へのタンタルのマイグレーションを最小に抑える。低温アニールに続いて、材料を研磨（ＣＭＰ）し、銅の研磨面を形成する。次に、研磨材料が、１時間４００℃の温度でアニールされる。標準ＣｏＷＰ浴化学を用いて、無電解ＣｏＷＰ膜をタンタルの界接領域上に堆積させる。
表１は、ラザフォード後方散乱分光法（ＲＢＳ）によって収集されたデータから得られた実施例１及び比較対象実施例１−３の材料についての原子百分率値を概説する。原子百分率値が、各材料の界面領域及び導体コア領域について与えられる。図示されるように、ロジウム及びパラジウム材料は、界面領域を形成しない。代わりに、金属が銅導体内で均一に分散され、自由銅表面への好ましいマイグレーションがほとんどないか、全くない。銅導体におけるロジウム及びパラジウムの比較的高い原子百分率濃度は、導体に比較的大きい抵抗値をもたらす。
Figure 0004965091
拡散障壁層が内部に堆積され相互接続構造体を形成するための開口部の断面図である。 銅合金シード層が内部に堆積された図１の断面図である。 銅導体材料が内部に堆積された図２の開口部の断面図である。 余分な銅が取り除かれた図３の断面図である。 本発明のシード層を形成するために用いられる堆積プロセスを概略的に示す図である。 本発明の導電性材料を製造するための方法を概略的に示す図である。
符号の説明
１０：絶縁体
１２：下層
１４：シード層
１６：主導体層
１８：キャップ層

Claims (14)

  1. 下層上に設けられ、銅と、イリジウム、オスミウム及びレニウムからなる群から選択された１つ又はそれ以上の金属とを含むシード層と、
    前記シード層と接触し、銅と、０．００１原子百分率から０．６原子百分率までの前記１つ又はそれ以上の金属を含む銅導体コア領域と、
    前記銅導体コア領域の上面に接触し、銅と、８０原子百分率またはそれ以上の前記１つ又はそれ以上の金属からなる界面領域とを備える導電性材料。
  2. 前記銅導体コア領域が０．００１原子百分率から０．４原子百分率までのイリジウムを含む、請求項１に記載の導電性材料。
  3. 前記シード層が、０．５原子百分率から４原子百分率までのイリジウムを含む、請求項１または２に記載の導電性材料。
  4. 前記界面領域の厚さが５Åから２０Åまでである、請求項１ないし３のいずれか１項に記載の導電性材料。
  5. 前記導電性材料の抵抗率が２．３μΩ／ｃｍ又はそれ以下である、請求項２に記載の導電性材料。
  6. 誘電体材料の溝又はビア内に配置された下層と、
    前記下層上に設けられ、銅と、イリジウム、オスミウム及びレニウムからなる群から選択された１つ又はそれ以上の金属とを含むシード層と、
    前記シード層と接触し、銅と、０．０１原子百分率から０．６原子百分率までの前記１つ又はそれ以上の金属を含む前記溝又はビア内の銅導体コアと、
    前記銅導体コアの上面に接触し、銅と、８０原子百分率またはそれ以上の前記１つ又はそれ以上の金属からなる界面層とを備えることを特徴とする半導体構造。
  7. 下層上に設けられ、銅と、０．３原子百分率から１．８原子百分率までのイリジウムとを含むシード領域と、
    前記シード領域と接触し、銅と、０．０４原子百分率から０．１原子百分率までのイリジウムとを含む導電性コア領域と、
    前記導電性コア領域の上面に接触し、銅と、少なくとも９８原子百分率のイリジウムを含む界面領域と、
    を備える導電性材料。
  8. 導電性材料を製造する方法であって、
    下層を形成するステップと、
    前記下層を、銅と、イリジウム、オスミウム、及びレニウムからなる群から選択された１つ又はそれ以上の金属とを含むシード層と接触させるステップと、
    銅を含む導電性層を前記シード層上に堆積させ、前記導電性層内の粒成長を引き起こし、さらに前記シード層から前記導電性層への前記１つ又はそれ以上の金属のマイグレーションを最小にするのに十分な温度で前記導電性層をアニールするステップと、
    前記導電性層を研磨して、研磨された銅の表面材料を形成するステップと、
    前記シード層から前記研磨された表面への前記１つ又はそれ以上の金属のマイグレーションを引き起こす温度で、前記研磨された銅の表面材料をアニールし、前記研磨された表面に、銅と８０原子百分率またはそれ以上の前記１つ又はそれ以上の金属からなる界面領域を形成するとともに、前記界面領域と接触状態にある銅と０．００１原子百分率から０．６原子百分率までの前記１つまたはそれ以上の金属を含む銅導体コア領域を形成するステップと、を含むことを特徴とする方法。
  9. 前記１つ又はそれ以上の金属がイリジウムを含み、前記シード層は、前記導電性層をアニールする前又は前記研磨された銅の表面材料をアニールする前に、１原子百分率から７原子百分率までのイリジウムを含む、請求項８に記載の方法。
  10. 前記導電性層をアニールするステップが、５分より長く、２００℃の温度を超えないものである、請求項８に記載の方法。
  11. 前記研磨された銅の表面材料をアニールするステップが、３０分又はそれ以上、２５０℃又はそれより高い温度を含む、請求項８に記載の方法。
  12. 前記研磨された銅の表面材料への前記１つ又はそれ以上の金属のマイグレーションにより、８０原子百分率又はそれ以上のイリジウムを有する前記界面領域が形成される、請求項８に記載の方法。
  13. 前記イリジウムのマイグレーションにより、０．５原子百分率から４原子百分率までのイリジウムを有するシード領域が形成される、請求項９に記載の方法。
  14. 前記１つ又はそれ以上の金属のマイグレーションにより、５Åから２０Åまでの厚さを有する前記界面領域が形成される、請求項８に記載の方法。
JP2005199284A 2004-07-09 2005-07-07 導電性材料、半導体構造及び導電性材料を製造する方法 Expired - Fee Related JP4965091B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/887,087 US7119018B2 (en) 2004-07-09 2004-07-09 Copper conductor
US10/887,087 2004-07-09

Publications (3)

Publication Number Publication Date
JP2006024943A JP2006024943A (ja) 2006-01-26
JP2006024943A5 JP2006024943A5 (ja) 2008-08-14
JP4965091B2 true JP4965091B2 (ja) 2012-07-04

Family

ID=35540173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005199284A Expired - Fee Related JP4965091B2 (ja) 2004-07-09 2005-07-07 導電性材料、半導体構造及び導電性材料を製造する方法

Country Status (4)

Country Link
US (2) US7119018B2 (ja)
JP (1) JP4965091B2 (ja)
CN (1) CN100375280C (ja)
TW (1) TWI373095B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7341947B2 (en) * 2002-03-29 2008-03-11 Micron Technology, Inc. Methods of forming metal-containing films over surfaces of semiconductor substrates
US6653236B2 (en) * 2002-03-29 2003-11-25 Micron Technology, Inc. Methods of forming metal-containing films over surfaces of semiconductor substrates; and semiconductor constructions
US20060163731A1 (en) * 2005-01-21 2006-07-27 Keishi Inoue Dual damascene interconnections employing a copper alloy at the copper/barrier interface
US7666787B2 (en) * 2006-02-21 2010-02-23 International Business Machines Corporation Grain growth promotion layer for semiconductor interconnect structures
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US20070269586A1 (en) * 2006-05-17 2007-11-22 3M Innovative Properties Company Method of making light emitting device with silicon-containing composition
US7566653B2 (en) * 2007-07-31 2009-07-28 International Business Machines Corporation Interconnect structure with grain growth promotion layer and method for forming the same
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
KR100924865B1 (ko) * 2007-12-27 2009-11-02 주식회사 동부하이텍 반도체 소자의 금속배선 형성방법
US7651943B2 (en) * 2008-02-18 2010-01-26 Taiwan Semicondcutor Manufacturing Company, Ltd. Forming diffusion barriers by annealing copper alloy layers
CN102203935A (zh) * 2008-10-27 2011-09-28 Nxp股份有限公司 生物兼容电极
JP2011009439A (ja) * 2009-06-25 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
US8409960B2 (en) * 2011-04-08 2013-04-02 Micron Technology, Inc. Methods of patterning platinum-containing material
US9418937B2 (en) 2011-12-09 2016-08-16 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US8736055B2 (en) 2012-03-01 2014-05-27 Lam Research Corporation Methods and layers for metallization
CN102891104B (zh) * 2012-09-17 2015-07-29 上海华力微电子有限公司 一种提高Cu CMP效率的方法
US8673779B1 (en) * 2013-02-27 2014-03-18 Lam Research Corporation Interconnect with self-formed barrier
WO2021080726A1 (en) * 2019-10-21 2021-04-29 Applied Materials, Inc. Method of depositing layers
CN113363152A (zh) * 2020-03-06 2021-09-07 长鑫存储技术有限公司 半导体结构及其制作方法
TWI796607B (zh) * 2020-10-22 2023-03-21 龍華科技大學 銅銠鍍層的製備方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3512225B2 (ja) * 1994-02-28 2004-03-29 株式会社日立製作所 多層配線基板の製造方法
US5904665A (en) * 1995-03-07 1999-05-18 Vance Products Inc. Automated prolonged slow release intrauterine insemination using self retaining intrauterine insemination catheter
US6161012A (en) * 1996-03-29 2000-12-12 British Telecommunications Public Limited Company Short code dialling
JP3409831B2 (ja) * 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
US5801100A (en) * 1997-03-07 1998-09-01 Industrial Technology Research Institute Electroless copper plating method for forming integrated circuit structures
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
JPH11288936A (ja) * 1998-04-01 1999-10-19 Ricoh Co Ltd 半導体装置の製造方法
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
JP4221100B2 (ja) * 1999-01-13 2009-02-12 エルピーダメモリ株式会社 半導体装置
JP2002075995A (ja) * 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6599666B2 (en) * 2001-03-15 2003-07-29 Micron Technology, Inc. Multi-layer, attenuated phase-shifting mask
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US20040108217A1 (en) * 2002-12-05 2004-06-10 Dubin Valery M. Methods for forming copper interconnect structures by co-plating of noble metals and structures formed thereby
US6974768B1 (en) * 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films

Also Published As

Publication number Publication date
US20060157857A1 (en) 2006-07-20
US7495338B2 (en) 2009-02-24
TWI373095B (en) 2012-09-21
US20060006070A1 (en) 2006-01-12
CN1719606A (zh) 2006-01-11
JP2006024943A (ja) 2006-01-26
US7119018B2 (en) 2006-10-10
TW200625526A (en) 2006-07-16
CN100375280C (zh) 2008-03-12

Similar Documents

Publication Publication Date Title
JP4965091B2 (ja) 導電性材料、半導体構造及び導電性材料を製造する方法
US10062607B2 (en) Methods for producing interconnects in semiconductor devices
US7129165B2 (en) Method and structure to improve reliability of copper interconnects
US7452812B2 (en) Method to create super secondary grain growth in narrow trenches
US7851357B2 (en) Method of forming electrodeposited contacts
US8941240B2 (en) Fabricating a contact rhodium structure by electroplating and electroplating composition
US20120161320A1 (en) Cobalt metal barrier layers
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US20100078820A1 (en) Semiconductor device and method of manufacturing the same
US8169077B2 (en) Dielectric interconnect structures and methods for forming the same
CN1516276A (zh) 具有双覆盖层的半导体器件的互连及其制造方法
US20060091551A1 (en) Differentially metal doped copper damascenes
US7800229B2 (en) Semiconductor device and method for manufacturing same
JP2002033323A (ja) 銅相互接続部を有する半導体デバイスの製造方法
TW201244005A (en) Methods of forming at least one conductive element, methods of forming a semiconductor structure, methods of forming a memory cell and related semiconductor structures
TWI653367B (zh) 具有高薄片電阻之工件上的電化學沉積
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100866110B1 (ko) 반도체 소자의 구리배선 형성방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080630

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees